KR20170073075A - 베이스 칩 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20170073075A
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Abstract

베이스 칩은 직렬로 연결된 제1 내지 제N지연부(N은 N≥2인 자연수)를 포함하고, 적층된 칩의 개수가 제1개인 경우 상기 제1 내지 제N지연부 중 제1 내지 제X(X는 N＞X≥1인 자연수)지연부를 이용해 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제X지연 리프레시 신호를 생성하고, 적층된 칩의 개수가 상기 제1개보다 많은 제2개인 경우 상기 제1 내지 제N지연부 중 제1 내지 제Y(Y는 N≥Y＞X인 자연수)지연부를 이용해 상기 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제Y지연 리프레시 신호를 생성할 수 있다.

Description

베이스 칩 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR BASE CHIP AND SEMICONDUCTIO PACKAGE INCLUDING THE SAME}
본 특허문헌은 베이스 칩 및 반도체 패키지에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레시(refresh) 동작이라 한다.
일반적으로, 반도체 메모리 장치는 메모리 셀에 저장된 데이터를 유지시키기 위해 주기적으로 워드라인(word line)을 액티브시켜 리프레쉬(refresh) 동작을 실행한다. 한편, 반도체 메모리 장치는 다수의 메모리 뱅크(memory bank)를 포함하는데 리프레시 동작을 위해 반도체 메모리 장치의 모든 메모리 뱅크에서 동시에 워드라인을 액티브시키는 경우 반도체 메모리 장치에서 사용되는 피크 전류(peak current)가 많이 상승한다는 문제가 있다.
도 1은 반도체 메모리 장치에 포함된 다수의 메모리 뱅크(BK0 - BK15)를 도시한 도면이다. 도 2a 내지 도 2c는 파일드 리프레시 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 뱅크(BK0 - BK15)는 다수의 리프레시 신호(REF0 - REF15) 중 대응하는 리프레시 신호가 활성화되면 리프레시 동작을 수행할 수 있다.
도 2a를 참조하면, 반도체 메모리 장치에 포함된 다수의 메모리 뱅크(BK0 - BK15)의 리프레시 동작이 동시에 이루어진다. 따라서 반도체 메모리 장치에서 사용되는 피크 전류가 증가할 수 있다.
도 2b를 참조하면, 반도체 메모리 장치에 포함된 다수의 메모리 뱅크(BK0 - BK15)가 4그룹으로 분할되고, 4그룹의 리프레시 동작이 순차로 이루어진다. 따라서 반도체 메모리 장치에서 사용되는 피크 전류를 도 2a의 경우보다 줄일 수 있다.
도 2c를 참조하면, 반도체 메모리 장치에 포함된 다수의 메모리 뱅크(BK0 - BK15)가 16그룹으로 분할되고, 16그룹의 리프레시 동작이 순차로 이루어진다. 따라서 반도체 메모리 장치에서 사용되는 피크 전류를 도 2a 및 2b의 경우보다 줄일 수 있다.
도 3은 다수의 칩(BASE, CORE0 - CORE3)을 포함하는 반도체 패키지를 도시한 도면이다.
도 3을 참조하면, 메모리 뱅크(도 3에 미도시 됨)를 포함하는 다수의 코어 칩(CORE0 - CORE3)은 베이스 칩(BASE) 위에 차례로 적층될 수 있다. 베이스 칩(BASE)은 반도체 패키지와 외부와의 통신을 담당하며 외부로부터 입력된 명령 등에 응답하여 다수의 코어 칩(CORE0 - CORE3)을 제어하기 위한 신호를 생성하여 관통비아(TSV)를 통해 각각의 코어 칩으로 전송할 수 있다. 이때 다수의 코어 칩(CORE0 - CORE3)을 제어하기 위한 신호에는 상술한 리프레시 동작을 제어하기 위한 신호도 포함될 수 있다.
반도체 패키지의 경우 적층된 코어 칩의 개수에 따라 베이스 칩(BASE)에서 제어해야 하는 메모리 뱅크의 개수가 달라진다. 또한 각 메모리 뱅크를 제어하기 위해 관통비아(TSV)의 개수를 늘리다보면 칩의 면적이 크게 증가하는 문제점이 있다.
본 발명의 일 실시예는 적층된 코어 칩의 개수에 맞추어 각 메모리 뱅크의 리프레시를 제어하는 신호를 생성하고, 이러한 신호들을 전송하는 관통 비아의 개수를 최소화한 베이스 칩 및 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예에 따른 베이스 칩은 직렬로 연결된 제1 내지 제N지연부(N은 N≥2인 자연수)를 포함하고, 적층된 칩의 개수가 제1개인 경우 상기 제1 내지 제N지연부 중 제1 내지 제X(X는 N＞X≥1인 자연수)지연부를 이용해 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제X지연 리프레시 신호를 생성하고, 적층된 칩의 개수가 상기 제1개보다 많은 제2개인 경우 상기 제1 내지 제N지연부 중 제1 내지 제Y(Y는 N≥Y＞X인 자연수)지연부를 이용해 상기 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제Y지연 리프레시 신호를 생성할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 직렬로 연결된 제1 내지 제N지연부(N은 N≥2인 자연수)를 포함하고, 적층 정보가 제1값인 경우 상기 제1 내지 제N지연부 중 제1 내지 제X(X는 N＞X≥1인 자연수)지연부를 이용해 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제X지연 리프레시 신호를 생성하고, 상기 적층 정보가 제2값인 경우 상기 제1 내지 제N지연부 중 제1 내지 제Y(Y는 N≥Y＞X인 자연수)지연부를 이용해 상기 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제Y지연 리프레시 신호를 생성하는 베이스 칩; 및 상기 베이스 칩 위에 차례로 적층되고, 제1 내지 제X뱅크를 포함하고, 상기 적층 정보를 상기 제1값으로 만드는 하나 이상의 제1코어 칩을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 직렬로 연결된 다수의 지연부를 포함하고, 상기 다수의 지연부 중 적층된 코어 칩의 개수에 따라 결정되는 개수의 지연부를 이용해 리프레시 신호를 각각 다른 지연값으로 지연시킨 다수의 지연 리프레시 신호를 생성하는 베이스 칩; 및 상기 베이스 칩 위에 차례로 적층되고, 하나 이상의 뱅크를 포함하는 하나 이상의 코어 칩을 포함할 수 있다.
본 기술은 베이스 칩에서 적층된 코어 칩의 개수에 따라 리프레시를 제어하기 위한 신호의 개수를 조절하고, 이러한 신호들을 순차로 활성화함으로써 신호를 전송하기 위한 관통 비아의 개수를 최소화할 수 있다.
도 1은 반도체 메모리 장치에 포함된 다수의 메모리 뱅크(BK0 - BK15)를 도시한 도면,
도 2a 내지 도 2c는 파일드 리프레시 동작을 설명하기 위한 도면,
도 3은 다수의 칩(BASE, CORE0 - CORE3)을 포함하는 반도체 패키지를 도시한 도면,
도 4는 본 발명의 일 실시예에 따른 베이스 칩의 구성도,
도 5a는 베이스 칩 위에 1개의 코어 칩이 적층된 경우 도 4의 베이스 칩의 동작을 설명하기 위한 도면,
도 5b는 베이스 칩 위에 2개의 코어 칩이 적층된 경우 도 4의 베이스 칩의 동작을 설명하기 위한 도면,
도 6a는 본 발명의 제1실시예에 따른 반도체 시스템의 도면,
도 6b는 본 발명의 제2실시예에 따른 반도체 시스템의 도면,
도 7은 코어 칩(620a)의 구성도,
도 8은 제2코어 칩(630b)의 구성도,
도 9은 본 발명의 일 실시예에 따른 베이스 칩의 구성도,
도 10a는 본 발명의 제1실시예에 따른 반도체 시스템의 도면,
도 10b는 본 발명의 제2실시예에 따른 반도체 시스템의 도면,
도 10c는 본 발명의 제3실시예에 따른 반도체 시스템의 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 제1리프레시는 스펙에 규정된 리프레시 구간(tRFC) 동안 셀 어레이(메모리 뱅크 등)에 포함된 모든 워드라인(또는 모든 메모리 셀)들이 차례로 1회씩 리프레시되는 노멀 리프레시(normal refresh)이고, 제2리프레시는 소정의 조건을 만족하는 워드라인에 대해 리프레시 구간 동안 1회 이상 추가로 수행되는 스마트 리프레시(smart refresh)일 수 있다.
도 4는 본 발명의 일 실시예에 따른 베이스 칩의 구성도이다.
도 4를 참조하면, 베이스 칩은 제1 내지 제8지연부(DEL1 - DEL8), 리프레시 카운터(410), 뱅크 액티브 신호 생성부(420), 제1 내지 제8타겟 어드레스 생성부(430_1 - 430_8), 어드레스 선택부(440), 선택신호 생성부(450) 및 아이디 생성부(460)를 포함할 수 있다.
제1 내지 제8지연부(DEL1 - DEL8)는 직렬로 연결되고, 제1지연부(DEL1)는 리프레시 커맨드가 입력되면 활성화되는 리프레시 신호(REF)를 입력받을 수 있다. 제1 내지 제4지연부(DEL1 - DEL4)는 제1선택신호(SEL<1>)에 응답하여 활성화되고, 제5 내지 제8지연부(DEL5 - DEL8)는 제2선택신호(SEL<2>)에 응답하여 활성화될 수 있다. 베이스 칩 위로 1개의 코어 칩이 적층된 경우 제1선택신호(SEL<1>)만 활성화되고, 베이스 칩 위로 2개의 코어 칩이 적층된 경우 제1 및 제2선택신호(SEL<1:2>)가 활성화될 수 있다.
베이스 칩 위로 1개의 코어 칩이 적층된 경우 제1 내지 제4지연부(DEL1 - DEL4)가 활성화되며, 제1 내지 제4지연부(DEL1 - DEL4)는 리프레시 신호(REF)를 각각 다른 지연값으로 지연시킨 제1 내지 제4지연 리프레시 신호(REFD1 - REFD4)를 생성할 수 있다. 베이스 칩 위로 2개의 코어 칩이 적층된 경우 제1 내지 제8지연부(DEL1 - DEL8)가 활성화되며, 제1 내지 제8지연부(DEL1 - DEL8)는 리프레시 신호(REF)를 각각 다른 지연값으로 지연시킨 제1 내지 제8지연 리프레시 신호(REFD1 - REFD8)를 생성할 수 있다.
리프레시 카운터(410)는 다수의 지연 리프레시 신호 중 마지막으로 활성화되는 지연 리프레시 신호(REFD4 또는 REFD8)에 응답하여 카운팅을 수행하여 카운팅 어드레스(CNT_ADD)를 생성할 수 있다. 선택부(401)는 제1 및 제2선택신호(SEL<1:2>) 중 제1선택신호(SEL<1>)만 활성화된 경우 제4 및 제8지연 리프레시 신호(REFD4, REFD8) 중 제4지연 리프레시 신호(REFD4)를 선택하여 출력(OUT_REFD)하고, 제1 및 제2선택신호(SEL<1:2>)가 모두 활성화된 경우 제4 및 제8지연 리프레시 신호(REFD4, REFD8) 중 제8지연 리프레시 신호(REFD8)를 선택하여 출력(OUT_REFD)할 수 있다.
리프레시 카운터(410)는 선택부(401)의 출력(OUT_REFD)에 응답하여 카운팅을 수행하여 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CNT_ADD)의 값을 1씩 증가시킨다는 것은 금번에 K번째 워드라인이 선택되었다면 다음번에는 K+1번째 워드라인이 선택되도록 카운팅 어드레스(CNT_ADD)를 변화시킨다는 것을 나타낼 수 있다. 리프레시 카운터(410)는 제2리프레시 동작시 활성화되는 제2리프레시 신호(SR)가 활성화된 경우 선택부(401)의 출력(OUT_REFD)이 활성화되어도 카운팅을 수행하지 않을 수 있다.
뱅크 액티브 신호 생성부(420)는 다수의 뱅크의 액티브 동작을 제어하기 위한 다수의 뱅크 액티브 신호(RACT<1:8>)를 생성할 수 있다. 뱅크 액티브 신호 생성부(420)는 액티브 커맨드(ACT)가 활성화된 경우 뱅크 어드레스(BA_ADD)에 대응하는 뱅크 액티브 신호를 활성화할 수 있다. 뱅크 액티브 신호 생성부(420)는 제1 내지 제8지연 리프레시 신호(REFD1 - REFD8) 중 활성화된 지연 리프레시 신호에 대응하는 뱅크 액티브 신호를 소정의 구간 동안 활성화할 수 있다. 제1 내지 제8지연 리프레시 신호(REFD1 - REFD8)는 각각 제1 내지 제8뱅크 액티브 신호(RACT<1:8>)에 대응할 수 있다.
제1 내지 제8타겟 어드레스 생성부(430_1 - 430_8)는 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8) 중 대응하는 타겟 어드레스를 생성할 수 있다. 보다 자세히 살펴보면 제1 내지 제4타겟 어드레스 생성부(430_1 - 430_4)는 제1선택신호(SEL<1>) 및 제2리프레시 신호(SR)가 활성화된 경우 제1 내지 제4뱅크 액티브 신호(RACT<1:4>) 중 대응하는 뱅크 액티브 신호에 응답하여 제1 내지 제4타겟 어드레스(TAR_ADD1 - TAR_ADD4) 중 대응하는 타겟 어드레스를 생성 및 출력할 수 있다.
또한 제5 내지 제8타겟 어드레스 생성부(430_5 - 430_8)는 제2선택신호(SEL<2>) 및 제2리프레시 신호(SR)가 활성화된 경우 제5 내지 제8뱅크 액티브 신호(RACT<5:8>) 중 대응하는 뱅크 액티브 신호에 응답하여 제5 내지 제8타겟 어드레스(TAR_ADD5 - TAR_ADD8) 중 대응하는 타겟 어드레스를 생성 및 출력할 수 있다.
이때 제K타겟 어드레스 생성부(430_K)는 제K뱅크 액티브 신호(RACT<K>)가 활성화된 시점부터 제K+1뱅크 액티브 신호(RACT<K+1>)가 활성화되는 시점 사이에 제K타겟 어드레스(TAR_ADDK)를 출력할 수 있다.
제1 내지 제4타겟 어드레스 생성부(430_1 - 430_4)는 제1선택신호(SEL<1>)가 활성화된 경우 제1 내지 제4검출신호(DET1 - DET4) 중 대응하는 검출신호가 활성화되면 입력 어드레스(IN_ADD)를 저장할 수 있다. 제5 내지 제8타겟 어드레스 생성부(430_5 - 430_8)는 제2선택신호(SEL<2>)가 활성화된 경우 제5 내지 제8검출신호(DET5 - DET8) 중 대응하는 검출신호가 활성화되면 입력 어드레스(IN_ADD)를 저장할 수 있다. 제1 내지 제8검출신호(DET1 - DET8)는 대응하는 메모리 뱅크(도 4에 미도시 됨)에서 액티브된 횟수가 기준횟수 이상이거나 액티브 빈도가 기준빈도 이상인 워드라인이 발생한 경우 활성화될 수 있다. 메모리 장치에서 액티브된 횟수가 기준 횟수 이상이거나 액티브 빈도가 기준빈도 이상인 워드라인을 검출하기 위해 소정의 알고리즘을 사용할 수도 있다.
제1 내지 제8타겟 어드레스 생성부(430_1 - 430_8)는 저장된 어드레스에서 소정의 값을 더하거나 빼서 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8)를 생성할 수 있다. 예를 들어, 제1 내지 제8타겟 어드레스 생성부(430_1 - 430_8)는 저장된 어드레스에서 1을 더하거나 빼서 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8)를 생성할 수 있다.
어드레스 선택부(440)는 액티브 동작시(REF 비활성화) 제1입력단(IN1)으로 입력된 입력 어드레스(IN_ADD)를 선택하여 출력(SEL_ADD)하고, 제1리프레시 동작시(REF 활성화, SR 비활성화) 제2입력단(IN2)으로 입력된 어드레스(카운팅 어드레스(CNT_ADD)임)를 선택하여 출력(SEL_ADD)하고, 제2리프레시 동작시(REF활성화, SR 활성화) 제3입력단(IN3)로 입력된 어드레스(제1 내지 제4타겟 어드레스(TAR_ADD1 - TAR_ADD4) 또는 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8)임)를 선택하여 출력할 수 있다.
선택신호 생성부(450)는 적층 정보(STACK<1:0>)의 값이 '01'이면 제1선택신호(SEL<1>)만 활성화하고, 적층 정보(STACK<1:0>)의 값이 '10'이면 제1 및 제2선택신호(SEL<1:2>)를 모두 활성화할 수 있다. 아이디 생성부(460)는 '00'인 아이디 정보(ID<1:0>)를 생성하여 출력할 수 있다.
도 4의 베이스 칩은 적층된 코어 칩의 개수에 따라 사용되는 지연부의 개수를 달리함으로써 적절한 수의 지연 리프레시 신호를 공급할 수 있다. 따라서 적층된 코어 칩의 개수에 따라 적절한 파일드 리프레시를 수행할 수 있다.
도 5a는 베이스 칩 위에 1개의 코어 칩이 적층된 경우 도 4의 베이스 칩의 동작을 설명하기 위한 도면이다.
도 5a를 참조하면, 베이스 칩 위에 1개의 코어 칩이 적층된 경우 제1선택신호(SEL<1>)는 활성화 상태(예, 하이)로 유지되고, 제2선택신호(SEL<2>)는 비활성화 상태(예, 로우)로 유지될 수 있다.
제1선택신호(SEL<1>)만 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 제1 내지 제4지연 리프레시 신호(REFD1 - REFD4)가 차례로 활성화되고, 제1 내지 제4지연 리프레시 신호(REFD1 - REFD4)에 응답하여 제1 내지 제4뱅크 액티브 신호(RACT<1:4>)가 차례로 소정의 구간 동안 활성화될 수 있다.
이때 제2리프레시 신호(SR)가 비활성화된 경우 SEL_ADD로 카운팅 어드레스(CNT_ADD)가 출력되고, 제2리프레시 신호(SR)가 활성화된 경우 SEL_ADD로 제1 내지 제4타겟 어드레스(TAR_ADD1 - TAR_ADD4)가 차례로 출력될 수 있다.
제5 내지 제8지연 리프레시 신호(REFD5 - REFD8), 제5 내지 제8뱅크 액티브 신호(RACT<5:8>) 및 제5 내지 제8타겟 어드레스(TAR_ADD5 - TAR_ADD8)은 각각 비활성화 상태로 유지될 수 있다.
도 5b는 베이스 칩 위에 2개의 코어 칩이 적층된 경우 도 4의 베이스 칩의 동작을 설명하기 위한 도면이다.
도 5b를 참조하면, 베이스 칩 위에 1개의 코어 칩이 적층된 경우 제1 및 제2선택신호(SEL<1:2>)는 활성화 상태(예, 하이)로 유지될 수 있다.
제1 및 제2선택신호(SEL<1:2>) 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 제1 내지 제8지연 리프레시 신호(REFD1 - REFD8)가 차례로 활성화되고, 제1 내지 제8지연 리프레시 신호(REFD1 - REFD8)에 응답하여 제1 내지 제8뱅크 액티브 신호(RACT<1:8>)가 차례로 소정의 구간 동안 활성화될 수 있다.
이때 제2리프레시 신호(SR)가 비활성화된 경우 SEL_ADD로 카운팅 어드레스(CNT_ADD)가 출력되고, 제2리프레시 신호(SR)가 활성화된 경우 SEL_ADD로 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8)가 차례로 출력될 수 있다.
도 6a는 본 발명의 제1실시예에 따른 반도체 시스템의 도면이다.
도 6a를 참조하면, 반도체 시스템은 베이스 칩(610a), 베이스 칩(610a) 위에 적층된 1개의 코어 칩(620a)을 포함할 수 있다. 도 6a의 베이스 칩(610a)은 도 4의 설명에서 상술한 베이스 칩일 수 있다.
베이스 칩(610a)에서 생성된 제1 내지 제4뱅크 액티브 신호(RACT<1:4>), 제1 내지 제4타겟 어드레스(TAR_ADD1 - TAR_ADD4) 및 칩 아이디 정보(ID<0:1>)가 관통비아(TSV)를 통해 코어 칩(620a)으로 전송될 수 있다. 또한 코어 칩(620a)에서 생성된 적층 정보(STACK<0:1>)가 관통비아(TSV)를 통해 베이스 칩(610a)으로 전송될 수 있다. 참고로 도 6a에 도시된 관통비아들(TSV)은 예시적인 것으로 실제 반도체 시스템은 도 6a에 도시된 것보다 더 많은 관통비아를 포함할 수 있다.
도 6b는 본 발명의 제2실시예에 따른 반도체 시스템의 도면이다.
도 6b를 참조하면, 반도체 시스템은 베이스 칩(610b), 베이스 칩(610b) 위에 적층된 2개의 코어 칩(620b, 630b)을 포함할 수 있다. 도 6b의 베이스 칩(610b)은 도 4의 설명에서 상술한 베이스 칩일 수 있다.
베이스 칩(610b)에서 생성된 제1 내지 제8뱅크 액티브 신호(RACT<1:8>), 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8) 및 칩 아이디 정보(ID<1:0>)가 관통비아(TSV)를 통해 제1코어 칩(620b) 또는 제2코어 칩(630b)으로 전송될 수 있다. 또한 제2코어 칩(630b)에서 생성된 적층 정보(STACK<1:0>)가 관통비아(TSV)를 통해 베이스 칩(610b)으로 전송될 수 있다. 참고로 도 6b에 도시된 관통비아들(TSV)은 예시적인 것으로 실제 반도체 시스템은 도 6b에 도시된 것보다 더 많은 관통비아를 포함할 수 있다.
도 7은 코어 칩(620a)의 구성도이다.
도 7을 참조하면, 코어 칩(620a)은 제1 내지 제4메모리 뱅크(BK1 - BK4), 가산부(710) 및 적층 정보 전송부(720)를 포함할 수 있다.
제1 내지 제4메모리 뱅크(BK1 - BK4)는 다수의 워드라인(도 7에 미도시 됨), 다수의 비트라인(도 7에 미도시 됨) 및 다수의 워드라인 및 다수의 비트라인 사이에 연결된 다수의 메모리 셀(도 7에 미도시 됨)을 포함할 수 있다. 제1 내지 제4메모리 뱅크(BK1 - BK4)는 제1 내지 제4뱅크 액티브 신호(RACT<1:4>) 중 대응하는 뱅크 액티브 신호에 응답하여 액티브 동작을 수행할 수 있다. 제1 내지 제4메모리 뱅크(BK1 - BK4)는 각각 액티브 신호(RACT<1:4>)에 응답하여 베이스 칩(610a)에서 전송된 어드레스(SEL_ADD)에 대응하는 워드라인을 액티브-프리차지할 수 있다.
가산부(710)는 아이디 정보(ID<1:0>)에 1을 더하여 칩 아이디(ID1<1:0>)를 생성할 수 있다. 베이스 칩(610a)에서 전송된 아이디 정보(ID<1:0>)의 값은 '00'이므로 코어 칩(620a)에서 생성된 칩 아이디(ID1<1:0>)의 값은 '01'일 수 있다.
적층 정보 전송부(720)는 코어 칩(620a) 위에 적층된 코어 칩이 없는 경우(EN1 활성화) 칩 아이디(ID1<1:0>)를 적층 정보(STACK<1:0>)로써 베이스 칩(610a)으로 전송할 수 있다. 참고로 도 6b의 제1코어 칩(620b)의 구성 및 동작은 도 6a의 코어 칩(620a)의 구성 및 동작과 동일하다.
도 8은 제2코어 칩(630b)의 구성도이다.
도 8을 참조하면, 제2코어 칩(630b)은 제5 내지 제8메모리 뱅크(BK5 - BK8), 가산부(810) 및 적층 정보 전송부(820)를 포함할 수 있다.
제5 내지 제8메모리 뱅크(BK5 - BK8)는 다수의 워드라인(도 8에 미도시 됨), 다수의 비트라인(도 8에 미도시 됨) 및 다수의 워드라인 및 다수의 비트라인 사이에 연결된 다수의 메모리 셀(도 8에 미도시 됨)을 포함할 수 있다. 제5 내지 제8메모리 뱅크(BK5 - BK8)는 제5 내지 제8뱅크 액티브 신호(RACT<5:8>) 중 대응하는 뱅크 액티브 신호에 응답하여 액티브 동작을 수행할 수 있다. 제5 내지 제8메모리 뱅크(BK1 - BK4)는 각각 액티브 신호(RACT<5:8>)에 응답하여 베이스 칩(610b)에서 전송된 어드레스(SEL_ADD)에 대응하는 워드라인을 액티브-프리차지할 수 있다.
가산부(810)는 제1코어 칩(620b)에서 전송된 칩 아이디(ID1<1:0>)에 1을 더하여 칩 아이디(ID2<1:0>)를 생성할 수 있다. 제1코어 칩(620b)에서 전송된 칩 아이디(ID1<1:0>)의 값은 '01'이므로 제2코어 칩(630b)에서 생성된 칩 아이디(ID2<1:0>)의 값은 '10'일 수 있다.
적층 정보 전송부(820)는 제2코어 칩(630b) 위에 적층된 코어 칩이 없는 경우(EN2 활성화) 칩 아이디(ID2<1:0>)를 적층 정보(STACK<1:0>)로써 베이스 칩(610b)으로 전송할 수 있다. 참고로 제1코어 칩(620b)의 경우 위에 제2코어 칩(630b)이 적층되어 있으므로 EN1이 비활성화되고, 제1코어 칩(620b)의 적층 정보전송부(720)는 칩 아이디(ID1<1:0>)를 적층 정보(STACK<1:0>)로 출력하지 않는다.
도 6a 내지 도 8을 참조하면, 반도체 시스템에서 적층된 코어 칩의 개수에 따라 파일드 리프레시를 조절할 수 있다. 예를 들어, 적층된 코어 칩의 개수가 1개인 경우 4파일드 리프레시가 수행되고, 2개인 경우 8파일드 리프레시가 수행된다. 이로 인해 각 메모리 뱅크로 전송되어야 하는 타겟 어드레스가 출력되는 시점(도 5a 및 도 5b 참조)이 분리되기 때문에 어드레스를 전송하기 위한 관통비아(TSV)가 1세트만 있어도 모든 메모리 뱅크로 필요한 어드레스를 전송할 수 있다. 즉, 관통비아(TSV)의 개수를 줄여 각 반도체 칩의 면적을 줄일 수 있다.
도 9은 본 발명의 일 실시예에 따른 베이스 칩의 구성도이다.
도 9를 참조하면, 베이스 칩은 아이디 생성부(901), 제1 내지 제8채널 제어부(910 - 980)를 포함할 수 있다. 아이디 생성부(901)는 '000'인 아이디 정보(ID<2:0>)를 생성하여 출력할 수 있다.
제1채널 제어부(910)는 제1 내지 제32지연부(DEL1 - DEL32), 리프레시 카운터(911), 뱅크 액티브 신호 생성부(912), 제1 내지 제32타겟 어드레스 생성부(913_1 - 913_32), 어드레스 선택부(914)를 포함할 수 있다. 제2 내지 제8채널 제어부(920 - 980)는 제1채널 제어부(910)와 동일한 구성을 가질 수 있다.
제1 내지 제32지연부(DEL1 - DEL32)는 직렬로 연결되고, 제1지연부(DEL1)는 리프레시 커맨드가 입력되면 활성화되는 리프레시 신호(REF)를 입력받을 수 있다. 제1 내지 제8지연부(DEL1 - DEL8)는 베이스 칩 위로 2개의 코어 칩이 적층된 경우 (T2HI가 활성화됨) 활성화되고, 제9 내지 제16지연부(DEL9 - DEL16)는 베이스 칩 위로 4개의 코어 칩이 적층된 경우(T4HI가 활성화됨) 활성화되고, 제17 내지 제32지연부(DEL17 - DEL32)은 베이스 칩 위로 8개의 코어 칩이 적층된 경우(T8HI가 활성화됨) 활성화될 수 있다.
베이스 칩 위로 2개의 코어 칩이 적층된 경우(제1실시예) 제1 내지 제8지연부(DEL1 - DEL8)가 활성화되며, 제1 내지 제8지연부(DEL1 - DEL8)는 리프레시 신호(REF)를 각각 다른 지연값으로 지연시킨 제1 내지 제8지연 리프레시 신호(REFD1 - REFD8)를 생성할 수 있다.
베이스 칩 위로 4개의 코어 칩이 적층된 경우(제2실시예) 제1 내지 제16지연부(DEL1 - DEL16)가 활성화되며, 제1 내지 제16지연부(DEL1 - DEL16)는 리프레시 신호(REF)를 각각 다른 지연값으로 지연시킨 제1 내지 제16지연 리프레시 신호(REFD1 - REFD16)를 생성할 수 있다.
베이스 칩 위로 8개의 코어 칩이 적층된 경우(제3실시예) 제1 내지 제32지연부(DEL1 - DEL32)가 활성화되며, 제1 내지 제32지연부(DEL1 - DEL32)는 리프레시 신호(REF)를 각각 다른 지연값으로 지연시킨 제1 내지 제32지연 리프레시 신호(REFD1 - REFD32)를 생성할 수 있다.
리프레시 카운터(911)는 다수의 지연 리프레시 신호 중 마지막으로 활성화되는 지연 리프레시 신호(REFD8, REFD16 또는 REFD32)에 응답하여 카운팅을 수행하여 카운팅 어드레스(CNT_ADD)를 생성할 수 있다. 선택부(915)는 T2HI만 활성화된 경우 제8지연 리프레시 신호(REFD8)를 선택하여 출력하고, T2HI 및 T4HI가 활성화된 경우 제16지연 리프레시 신호(REFD16)을 선택하여 출력하고, T2HI 내지 T8HI가 활성화된 경우 제32지연 리프레시 신호(REFD32)를 선택하여 출력(OUT_REFD)할 수 있다.
리프레시 카운터(911)의 구성 및 동작은 도 4의 리프레시 카운터(410)의 구성 및 동작과 동일할 수 있다.
뱅크 액티브 신호 생성부(912)는 다수의 뱅크의 액티브 동작을 제어하기 위한 다수의 뱅크 액티브 신호(RACT<1:32>)를 생성할 수 있다. 뱅크 액티브 신호 생성부(912)는 액티브 커맨드(ACT)가 활성화된 경우 뱅크 어드레스(BA_ADD)에 대응하는 뱅크 액티브 신호를 활성화할 수 있다. 뱅크 액티브 신호 생성부(912)는 제1 내지 제32지연 리프레시 신호(REFD1 - REFD32) 중 활성화된 지연 리프레시 신호에 대응하는 뱅크 액티브 신호를 소정의 구간 동안 활성화할 수 있다. 제1 내지 제32지연 리프레시 신호(REFD1 - REFD32)는 각각 제1 내지 제32뱅크 액티브 신호(RACT<1:32>)에 대응할 수 있다.
제1 내지 제32타겟 어드레스 생성부(913_1 - 913_8)는 제2리프레시 신호(SR)가 활성화된 경우 제1 내지 제32타겟 어드레스(TAR_ADD1 - TAR_ADD32) 중 대응하는 타겟 어드레스를 생성할 수 있다.
보다 자세히 살펴보면 제1 내지 제8타겟 어드레스 생성부(913_1 - 913_8)는 T2HI신호가 활성화된 경우 제1 내지 제8뱅크 액티브 신호(RACT<1:8>) 중 대응하는 뱅크 액티브 신호에 응답하여 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8) 중 대응하는 타겟 어드레스를 생성 및 출력할 수 있다. 제9 내지 제16타겟 어드레스 생성부(913_9 - 913_16)는 T4HI가 활성화된 경우 제9 내지 제16뱅크 액티브 신호(RACT<9:16>) 중 대응하는 뱅크 액티브 신호에 응답하여 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8) 중 대응하는 타겟 어드레스를 생성 및 출력할 수 있다. 제17 내지 제32타겟 어드레스 생성부(913_17 - 913_32)는 T8HI신호가 활성화된 경우 제17 내지 제32뱅크 액티브 신호(RACT<17:32>) 중 대응하는 뱅크 액티브 신호에 응답하여 제17 내지 제32타겟 어드레스(TAR_ADD17 - TAR_ADD32) 중 대응하는 타겟 어드레스를 생성 및 출력할 수 있다.
이때 제K타겟 어드레스 생성부(913_K)는 제K뱅크 액티브 신호(RACT<K>)가 활성화된 시점부터 제K+1뱅크 액티브 신호(RACT<K+1>)가 활성화되는 시점 사이에 제K타겟 어드레스(TAR_ADDK)를 출력할 수 있다.
제1 내지 제8타겟 어드레스 생성부(913_1 - 913_8)는 T2HI가 활성화된 경우 제1 내지 제8검출신호(DET1 - DET8) 중 대응하는 검출신호가 활성화되면 입력 어드레스(IN_ADD)를 저장할 수 있다. 제9 내지 제16타겟 어드레스 생성부(913_9 - 913_16)는 T4HI가 활성화된 경우 제9 내지 제16검출신호(DET9 - DET16) 중 대응하는 검출신호가 활성화되면 입력 어드레스(IN_ADD)를 저장할 수 있다. 제17 내지 제32타겟 어드레스 생성부(913_17 - 913_32)는 T8HI가 활성화된 경우 제17 내지 제32검출신호(DET17 - DET32) 중 대응하는 검출신호가 활성화되면 입력 어드레스(IN_ADD)를 저장할 수 있다.
제1 내지 제32타겟 어드레스 생성부(913_1 - 913_32)는 저장된 어드레스에서 소정의 값을 더하거나 빼서 제1 내지 제32타겟 어드레스(TAR_ADD1 - TAR_ADD32)를 생성할 수 있다. 예를 들어, 제1 내지 제32타겟 어드레스 생성부(913_1 - 913_32)는 저장된 어드레스에서 1을 더하거나 빼서 제1 내지 제32타겟 어드레스(TAR_ADD1 - TAR_ADD32)를 생성할 수 있다.
어드레스 선택부(914)는 액티브 동작시(REF 비활성화) 제1입력단(IN1)으로 입력된 입력 어드레스(IN_ADD)를 선택하여 출력(SEL_ADD)하고, 제1리프레시 동작시(REF 활성화, SR 비활성화) 제2입력단(IN2)으로 입력된 어드레스(카운팅 어드레스(CNT_ADD)임)를 선택하여 출력(SEL_ADD)하고, 제2리프레시 동작시(REF활성화, SR 활성화) 제3입력단(IN3)로 입력된 어드레스(제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8), 제1 내지 제16타겟 어드레스(TAR_ADD1 - TAR_ADD16) 또는 제1 내지 제32타겟 어드레스(TAR_ADD32)임)를 선택하여 출력할 수 있다.
제2 내지 제8채널 제어부(920 - 980)는 제1채널 제어부(910)와 동일한 구성을 가질 수 있다. 제1 내지 제8채널 제어부(910 - 980)는 다수의 메모리 뱅크를 포함하는 채널의 동작을 독립적으로 제어할 수 있다. 제1 내지 제8채널 제어부(910 - 980)는 각각 독립적으로 반도체 시스템의 외부와 커맨드, 어드레스, 데이터 등의 신호를 주고 받으며 동작할 수 있다.
위의 설명에서 T2HI, T4HI, T8HI는 베이스 칩 위에 몇 개의 코어 칩이 적층되었는지를 나타내는 적층 정보로써 2개의 코어 칩이 적층된 경우 T2HI가 활성화되고, 4개의 코어 칩이 적층된 경우 T2HI 및 T4HI가 활성화되고, 8개의 코어 칩이 적층된 경우 T2HI 내지 T8HI가 활성화될 수 있다.
도 9의 베이스 칩은 적층된 코어 칩의 개수에 따라 사용되는 지연부의 개수를 달리함으로써 적절한 수의 지연 리프레시 신호를 공급할 수 있다. 따라서 적층된 코어 칩의 개수에 따라 적절한 파일드 리프레시를 수행할 수 있다.
도 10a는 본 발명의 제1실시예에 따른 반도체 시스템의 도면이다.
도 10a를 참조하면, 반도체 시스템은 베이스 칩(1010a) 및 베이스 칩(1010a) 위에 차례로 적층된 제1 및 제2코어 칩(1020a, 1030a)를 포함할 수 있다.
제1코어 칩(1020a)은 제1, 3, 5, 7채널에 대응하는 뱅크 그룹(CH1_BG1, CH3_BG1, CH5_BG1, CH7_BG1)를 포함할 수 있다. 제2코어 칩(1030a)은 제2, 4, 6, 8채널에 대응하는 뱅크 그룹(CH2_BG1, CH4_BG1, CH6_BH1, CH8_BG1)를 포함할 수 있다. 이하에서 각각의 뱅크 그룹은 8개의 메모리 뱅크를 포함하는 단위일 수 있다.
제1 내지 제8채널에 각각 대응하는 뱅크 그룹들은 베이스 칩(1010a)의 제1 내지 제8채널 제어부(910 - 980)에 의해 제어될 수 있다. 이하에서는 제1채널을 기준으로 반도체 시스템의 동작에 대해 설명한다.
베이스 칩(1010a)에서 생성된 제1 내지 제8뱅크 액티브 신호(RACT<1:8>), 제1 내지 제8타겟 어드레스(TAR_ADD1 - TAR_ADD8)가 관통비아(TSV)를 통해 제1코어 칩(1020a)으로 전송될 수 있다. 참고로 도 10a에 도시된 관통비아들(TSV)은 예시적인 것으로 실제 반도체 시스템은 도 10a에 도시된 것보다 더 많은 관통비아를 포함할 수 있다.
참고로 T4HI 및 T8HI를 생성하는 방법은 도 10c의 설명에서 후술한다.
도 10b는 본 발명의 제2실시예에 따른 반도체 시스템의 도면이다.
도 10b를 참조하면, 반도체 시스템은 베이스 칩(1010b) 및 베이스 칩(1010b) 위에 차례로 적층된 제1 내지 제4코어 칩(1020b - 1050b)를 포함할 수 있다.
제1 및 제2코어 칩(1020b, 1030b)의 구성 및 동작은 제1 및 제2코어 칩(1020a, 1030a)의 구성 및 동작과 동일하다.
제3코어 칩(1040b)은 제1, 3, 5, 6채널에 대응하는 뱅크 그룹(CH1_BG2, CH3_BG2, CH5_BG2, CH7_BG2)를 포함할 수 있다. 제4코어 칩(1050b)은 제2, 4, 7, 8채널에 대응하는 뱅크 그룹(CH2_BG2, CH4_BG2, CH6_BH2, CH8_BG2)를 포함할 수 있다.
베이스 칩(1010b)에서 생성된 제9 내지 제16뱅크 액티브 신호(RACT<9:16>), 제9 내지 제16타겟 어드레스(TAR_ADD9 - TAR_ADD16)가 관통비아(TSV)를 통해 제3코어 칩(1040b)으로 전송될 수 있다. 참고로 도 10b에 도시된 관통비아들(TSV)은 예시적인 것으로 실제 반도체 시스템은 도 10b에 도시된 것보다 더 많은 관통비아를 포함할 수 있다.
참고로 T4HI 및 T8HI를 생성하는 방법은 도 10c의 설명에서 후술한다.
도 10c는 본 발명의 제3실시예에 따른 반도체 시스템의 도면이다.
도 10c를 참조하면, 반도체 시스템은 베이스 칩(1010c) 및 베이스 칩(1010c) 위에 차례로 적층된 제1 내지 제8코어 칩(1020c - 1090c)를 포함할 수 있다.
제1 내지 제4코어 칩(1020c - 1050c)의 구성 및 동작은 제1 내지 제4코어 칩(1020b - 1050b)의 구성 및 동작과 동일하다.
제5코어 칩(1060c)은 제1, 3, 5, 6채널에 대응하는 뱅크 그룹(CH1_BG3, CH3_BG3, CH5_BG3, CH7_BG3)를 포함할 수 있다. 제6코어 칩(1070c)은 제2, 4, 7, 8채널에 대응하는 뱅크 그룹(CH2_BG3, CH4_BG3, CH6_BH3, CH8_BG3)를 포함할 수 있다. 제7코어 칩(1080c)은 제1, 3, 5, 6채널에 대응하는 뱅크 그룹(CH1_BG4, CH3_BG4, CH5_BG4, CH6_BG4)를 포함할 수 있다. 제8코어 칩(1090c)은 제2, 4, 7, 8채널에 대응하는 뱅크 그룹(CH2_BG4, CH4_BG4, CH7_BH4, CH8_BG4)를 포함할 수 있다.
베이스 칩(1010c)에서 생성된 제17 내지 제24뱅크 액티브 신호(RACT<17:24>), 제17 내지 제24타겟 어드레스(TAR_ADD17 - TAR_ADD24)가 관통비아(TSV)를 통해 제5코어 칩(1060c)으로 전송될 수 있다. 베이스 칩(1010c)에서 생성된 제25 내지 제32뱅크 액티브 신호(RACT<25:32>), 제25 내지 제32타겟 어드레스(TAR_ADD25 - TAR_ADD32)가 관통비아(TSV)를 통해 제7코어 칩(1080c)으로 전송될 수 있다.
참고로 도 10c에 도시된 관통비아들(TSV)은 예시적인 것으로 실제 반도체 시스템은 도 10c에 도시된 것보다 더 많은 관통비아를 포함할 수 있다.
이하에서는 도 10c를 다시 참조하여, T2HI 내지 T8HI를 생성하는 방법을 설명한다.
제1 내지 제8코어 칩(1020c - 1090c)는 각각 가산부(A1 - A8), 연산부(O1 - O8) 및 전송부(T1 - T8)를 포함할 수 있다. 일단, 반도체 시스템에 포함된 8채널이 모두 사용되기 위해서는 최소한 2개의 코어 칩이 적층되어야 하므로 반도체 시스템의 패키징이 완료된 경우 T2HI는 무조건 활성화된다.
가산부(A1 - A8)는 각각 아이디 정보(ID<2:0>) 또는 자신의 아래에 적층된 칩에서 출력된 칩 아이디(ID1<2:0> - ID7<2:0>)를 입력받아 1을 더하여 자신에게 대응하는 칩 아이디(ID1<2:0> - ID7<2:0>)를 생성할 수 있다.
연산부(O1 - O8)로 입력된 정보를 IDK<2:0>이라할 때 연산부(O1 - O8)의 제1연산값(OV1<1> - OV8<1>)은 OUT<1> = IDK<0> * IDK<1>이고, 연산부(1002c)의 제2연산값(OV1<2> - OV8<2>)는 OUT<2> = IDK<0> * IDK<1> * IDK<2>일 수 있다.
연산부(01)에는 ID<2:0>이 입력되고, 연산부(02)에는 ID2<2:0>가 입력되고, 연산부(O3)에는 ID2<2:0>가 입력되고, 연산부(O4)에는 ID4<2:0>가 입력되고, 연산부(05)에는 ID4<2:0>이 입력되고, 연산부(06)에는 ID6<2:0>가 입력되고, 연산부(O7)에는 ID6<2:0>가 입력되고, 연산부(O8)에는 ID8<2:0>가 입력될 수 있다.
전송부(T1 - T8)는 2개의 3상태(tri-state) 버퍼(도 10c에 미도시 됨)를 포함할 수 있다. 전송부(T1 - T8)의 제1출력(OUT1<1> - OUT8<1>)에서는 제1연산값(OV1<1> - OV8<1>)이 0이면 고 임피던스 상태(아무 값도 출력하지 않는 상태)가 되고, 제1연산값(OV1<1> - OV8<1>)이 1이면 하이가 출력될 수 있다. 또한 전송부(T1 - T8)의 제2출력(OUT1<2> - OUT8<2>)에서는 제2연산값(OV1<2> - OV8<2>)이 0이면 고 임피던스 상태(아무 값도 출력하지 않는 상태)가 되고, 제2연산값(OV1<2> - OV8<2>)이 1이면 하이가 출력될 수 있다.
위와 같은 구성에서 적층된 코어 칩의 개수가 4개 미만인 경우 T4HI 및 T8HI는 모두 비활성화된다(도 10a). 적층된 코어 칩의 개수가 4개에서 7개 사이인 경우 T4HI는 활성화되고, T8HI는 비활성화될 수 있다(도 10b). 적층된 코어 칩의 개수가 8개인 경우 T4HI 및 T8HI가 모두 활성화될 수 있다(도 10c).
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (23)

  1. 직렬로 연결된 제1 내지 제N지연부(N은 N≥2인 자연수)를 포함하고,
    적층된 칩의 개수가 제1개인 경우 상기 제1 내지 제N지연부 중 제1 내지 제X(X는 N＞X≥1인 자연수)지연부를 이용해 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제X지연 리프레시 신호를 생성하고, 적층된 칩의 개수가 상기 제1개보다 많은 제2개인 경우 상기 제1 내지 제N지연부 중 제1 내지 제Y(Y는 N≥Y＞X인 자연수)지연부를 이용해 상기 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제Y지연 리프레시 신호를 생성하는 베이스 칩.
  2. 제 1항에 있어서,
    카운팅 어드레스를 생성하는 리프레시 카운터
    를 더 포함하는 베이스 칩.
  3. 제 2항에 있어서,
    활성화된 경우 제1 내지 제N타겟 어드레스 중 대응하는 타겟 어드레스를 생성하는 제1 내지 제N타겟 어드레스 생성부를 더 포함하고,
    적층된 칩의 개수가 상기 제1개인 경우 상기 제1 내지 제N타겟 어드레스 생성부 중 제1 내지 제X타겟 어드레스 생성부를 활성화하고, 적층된 칩의 개수가 상기 제2개인 경우 상기 제1 내지 제N타겟 어드레스 생성부 중 제1 내지 제Y타겟 어드레스 생성부를 활성화하는 베이스 칩.
  4. 제 3항에 있어서,
    제1리프레시 동작시 상기 카운팅 어드레스를 선택하고, 적층된 칩의 개수가 상기 제1개인 경우 제2리프레시 동작시 상기 제1 내지 제X타겟 어드레스를 차례로 선택하고, 적층된 칩의 개수가 상기 제2개인 경우 제2리프레시 동작시 상기 제1 내지 제Y타겟 어드레스를 차례로 선택하는 어드레스 선택부
    를 더 포함하는 베이스 칩.
  5. 제 1항에 있어서,
    상기 제1 내지 제Y지연 리프레시 신호는
    상기 제1 내지 제Y지연부 중 대응하는 지연부에서 출력된 신호인 베이스 칩.
  6. 직렬로 연결된 제1 내지 제N지연부(N은 N≥2인 자연수)를 포함하고, 적층 정보가 제1값인 경우 상기 제1 내지 제N지연부 중 제1 내지 제X(X는 N＞X≥1인 자연수)지연부를 이용해 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제X지연 리프레시 신호를 생성하고, 상기 적층 정보가 제2값인 경우 상기 제1 내지 제N지연부 중 제1 내지 제Y(Y는 N≥Y＞X인 자연수)지연부를 이용해 상기 리프레시 신호를 각각 다른 지연값으로 지연시킨 제1 내지 제Y지연 리프레시 신호를 생성하는 베이스 칩; 및
    상기 베이스 칩 위에 차례로 적층되고, 제1 내지 제X뱅크를 포함하고, 상기 적층 정보를 상기 제1값으로 만드는 하나 이상의 제1코어 칩
    을 포함하는 반도체 시스템.
  7. 제 6항에 있어서,
    상기 베이스 칩은
    카운팅 어드레스를 생성하는 리프레시 카운터
    를 더 포함하는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 베이스 칩은
    활성화된 경우 제1 내지 제N타겟 어드레스 중 대응하는 타겟 어드레스를 생성하는 제1 내지 제N타겟 어드레스 생성부를 더 포함하고,
    상기 적층 정보의 값이 상기 제1값인 경우 상기 제1 내지 제N타겟 어드레스 생성부 중 제1 내지 제X타겟 어드레스 생성부를 활성화하고, 상기 적층 정보의 값이 상기 제2값인 경우 상기 제1 내지 제N타겟 어드레스 생성부 중 제1 내지 제Y타겟 어드레스 생성부를 활성화하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 베이스 칩은
    제1리프레시 동작시 상기 카운팅 어드레스를 선택하고, 상기 적층 정보가 상기 제1값인 경우 제2리프레시 동작시 상기 제1 내지 제X타겟 어드레스를 차례로 선택하고, 상기 적층 정보가 상기 제2값인 경우 제2리프레시 동작시 상기 제1 내지 제Y타겟 어드레스를 차례로 선택하는 어드레스 선택부
    를 더 포함하는 반도체 패키지.
  10. 제 6항에 있어서,
    상기 제1 내지 제X뱅크는 각각 상기 제1 내지 제X지연 리프레시 신호에 대응하고, 상기 제1 내지 제X지연 리프레시 신호 중 대응하는 지연 리프레시 신호에 응답하여 리프레시되는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제1리프레시 동작시 상기 제1 내지 제X뱅크에서 상기 카운팅 어드레스에 의해 선택된는 메모리 셀들이 제1리프레시되고, 상기 제2리프레시 동작시 상기 제1 내지 제X뱅크에서 상기 제1 내지 제X타겟 어드레스 중 대응하는 타겟 어드레스에 의해 선택된 메모리 셀들이 제2리프레시되는 반도체 패키지.
  12. 제 6항에 있어서,
    상기 제1코어 칩 위에 차례로 적층되고, 제X+1 내지 제Y뱅크를 포함하고, 상기 적층 정보를 상기 제2값으로 만드는 하나 이상의 제2코어 칩
    을 더 포함하는 반도체 패키지.
  13. 제 12항에 있어서,
    상기 제1 내지 제Y뱅크는 각각 상기 제1 내지 제Y지연 리프레시 신호에 대응하고, 상기 제1 내지 제Y지연 리프레시 신호 중 대응하는 지연 리프레시 신호에 응답하여 리프레시되는 반도체 패키지.
  14. 제 13항에 있어서,
    상기 제1리프레시 동작시 상기 제1 내지 제Y뱅크에서 상기 카운팅 어드레스에 의해 선택된는 메모리 셀들이 제1리프레시되고, 상기 제2리프레시 동작시 상기 제1 내지 제Y뱅크에서 상기 제1 내지 제Y타겟 어드레스 중 대응하는 타겟 어드레스에 의해 선택된 메모리 셀들이 제2리프레시되는 반도체 패키지.
  15. 제 6항에 있어서,
    상기 제1 내지 제Y지연 리프레시 신호는
    상기 제1 내지 제Y지연부 중 대응하는 지연부에서 출력된 신호인 베이스 칩.
  16. 직렬로 연결된 다수의 지연부를 포함하고, 상기 다수의 지연부 중 적층된 코어 칩의 개수에 따라 결정되는 개수의 지연부를 이용해 리프레시 신호를 각각 다른 지연값으로 지연시킨 다수의 지연 리프레시 신호를 생성하는 베이스 칩; 및
    상기 베이스 칩 위에 차례로 적층되고, 하나 이상의 뱅크를 포함하는 하나 이상의 코어 칩
    을 포함하는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 다수의 지연 리프레시 신호는 상기 다수의 지연 리프레시 신호를 생성하는데 이용된 지연부들 중 대응하는 지연부에서 출력된 신호인 반도체 패키지.
  18. 제 16항에 있어서,
    상기 하나 이상의 코어 칩은
    적층된 개수에 대응하는 값을 가지는 적층 정보를 생성하고,
    상기 베이스 칩은
    상기 다수의 지연부 중 상기 적층 정보의 값에 대응하는 개수의 지연부를 이용해 상기 다수의 지연 리프레시 신호를 생성하는 반도체 패키지.
  19. 제 16항에 있어서,
    상기 다수의 지연 리프레시 신호를 생성하는데 이용되는 지연부의 개수는 상기 적층된 코어 칩의 개수가 증가할수록 증가하는 반도체 패키지.
  20. 제 16항에 있어서,
    상기 하나 이상의 코어 칩의 상기 하나 이상의 뱅크는 상기 다수의 지연 리프레시 신호 중 대응하는 지연 리프레시 신호에 응답하여 리프레시되는 반도체 패키지.
  21. 제 18항에 있어서,
    상기 베이스 칩은
    카운팅 어드레스를 생성하는 리프레시 카운터
    를 더 포함하는 반도체 패키지.
  22. 제 21항에 있어서,
    상기 베이스 칩은
    활성화된 경우 타겟 어드레스를 생성하는 다수의 타겟 어드레스 생성부를 더 포함하고,
    상기 다수의 타겟 어드레스 생성부 중 적층 정보의 값에 따라 결정되는 개수의 타겟 어드레스 생성부를 활성화하는 반도체 패키지.
  23. 제 22항에 있어서,
    상기 베이스 칩은
    제1리프레시 동작시 상기 카운팅 어드레스를 선택하고, 제2리프레시 동작시 상기 다수의 타겟 어드레스 생성부 중 활성화된 타겟 어드레스 생성부에서 생성된 타겟 어드레스를 차례로 선택하는 어드레스 선택부
    를 더 포함하는 반도체 패키지.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102436992B1 (ko) * 2016-09-21 2022-08-29 에스케이하이닉스 주식회사 리프레시 제어 장치
US20180096719A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Staggering initiation of refresh in a group of memory devices
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger
KR20220121406A (ko) * 2021-02-25 2022-09-01 삼성전자주식회사 메모리 장치 및 그 동작방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140355370A1 (en) * 2013-05-28 2014-12-04 SK Hynix Inc. Semiconductor system and semiconductor package
US20150206571A1 (en) * 2014-01-20 2015-07-23 SK Hynix Inc. Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101003121B1 (ko) 2008-12-23 2010-12-22 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 회로
KR101175248B1 (ko) 2010-07-08 2012-08-21 에스케이하이닉스 주식회사 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법
KR101969751B1 (ko) 2012-06-28 2019-04-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20140089982A (ko) 2013-01-08 2014-07-16 삼성전자주식회사 적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US9685219B2 (en) * 2015-05-13 2017-06-20 Samsung Electronics Co., Ltd. Semiconductor memory device for deconcentrating refresh commands and system including the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140355370A1 (en) * 2013-05-28 2014-12-04 SK Hynix Inc. Semiconductor system and semiconductor package
US20150206571A1 (en) * 2014-01-20 2015-07-23 SK Hynix Inc. Semiconductor device

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