KR20170065737A - 게이트 구동회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

표시장치에 포함된 게이트 구동회로는 종속적으로 연결된 복수 개의 스테이지들을 포함한다. 복수 개의 스테이지들 중 i번째 스테이지는 제1 출력부, 제1 제어부, 제1 풀다운부, 및 제1 홀딩부, 안정화부, 및 제2 제어부를 포함한다. 상기 제1 홀딩부 및 상기 안정화부는 상기 i번째 스테이지의 게이트 출력단자에 제1 저전압이 제공된 이후에 상기 제1 저전압보다 높은 레벨의 제2 저전압을 제공한다.

Description

게이트 구동회로 및 이를 포함하는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것으로, 좀더 상세하게는 픽셀 충전시간을 충분히 확보 가능하고, 표시장치의 상단부 픽셀들과 하단부 픽셀들의 충전률 간의 편차를 줄일 수 있는 게이트 구동회로 및 표시장치에 관한 것이다.
표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 복수 개의 게이트 라인들과 복수 개의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수 개의 게이트 라인들에 게이트 신호들을 순차적으로 제공하는 게이트 구동회로 및 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수 개의 스테이지들이 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터를 포함한다. 복수 개의 스테이지들 각각은 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 유기적으로 연결된 복수 개의 트랜지스터들을 포함한다.
최근 표시장치의 해상도는 1920×1080의 해상도를 제공하는 FHD(Full High Definition)에서 7680 X 4320의 해상도(8K) 또는 3840 x 2160의 해상도(4K)를 제공하는 UHD(Ultra High Definition)로 높아지는 등 표시장치의 해상도는 점점 더 높아지고 있다.
본 발명은 표시패널의 해상도가 높아지더라도 픽셀의 충전시간을 충분히 확보할 수 있고, 표시장치의 상단부 픽셀들과 하단부 픽셀들의 충전률 간의 편차를 줄일 수 있는 게이트 구동회로를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 게이트 라인들에 게이트 신호들을 각각 출력하며 종속적으로 연결된 복수 개의 스테이지들을 포함하는 게이트 구동회로에 있어서, 상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수) 제1 출력부, 제1 제어부, 제1 풀다운부, 제1 홀딩부, 안정화부, 및 제2 제어부를 포함한다.
상기 제1 출력부는 제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터, 상기 i번째 스테이지의 게이트 출력단자로 출력되고 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성한다.
상기 제1 제어부는 상기 제1 노드의 전위를 제어한다.
상기 제1 풀다운부는 상기 i번째 스테이지의 게이트 신호의 게이트 온 전압이 출력된 이후에 상기 i번째 스테이지의 상기 게이트 신호의 게이트 오프 전압보다 낮은 제1 저전압으로 상기 i번째 스테이지의 게이트 신호가 다운되도록 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압을 제공한다.
상기 제1 홀딩부 및 상기 안정화부는 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압보다 높은 레벨의 제2 저전압을 제공한다.
상기 제2 제어부는 상기 제1 홀딩부의 동작을 제어한다.
상기 제1 풀다운부는 풀다운 트랜지스터를 포함하고, 상기 풀다운 트랜지스터는 i+1번째 스테이지의 출력 신호가 인가되는 제어전극, 상기 제1 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함한다.
상기 제1 홀딩부는 홀딩 트랜지스터를 포함하고, 상기 홀딩 트랜지스터는 상기 스위칭부로부터 상기 클럭 신호에 근거하여 생성된 인버터 신호가 인가되는 제2 노드에 연결된 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함한다.
상기 안정화부는 안정화 트랜지스터를 포함하고, 상기 안정화 트랜지스터는 i+2번째 스테이지의 출력 신호가 인가되는 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함한다.
상기 제1 저전압은 -15V 이상 -10V 이하이고, 상기 제2 저전압은 -9V 이상 -6V 이하일 수 있다. 상기 게이트 오프 전압은 상기 제1 저전압과 동일한 레벨일 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로는 제2 풀다운부를 더 포함할 수 있다. 상기 제2 풀다운부는 상기 캐리 신호가 출력된 이후에 상기 i번째 스테이지의 캐리 출력단자에 상기 제1 저전압을 제공하며, 제2 풀다운 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 게이트 구동회로는 제2 홀딩부를 더 포함할 수 있다. 상기 제2 홀딩부는 상기 i번째 스테이지의 캐리 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 캐리 출력단자를 상기 제1 저전압으로 유지시키고, 제2 홀딩 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널, 데이터 구동회로, 및 게이트 구동회를 포함한다. 상기 표시패널은 복수 개의 게이트 라인들, 복수 개의 게이트 라인들과 절연되게 교차하는 복수 개의 데이터 라인들, 대응하는 게이트 라인과 대응하는 데이터 라인에 각각 연결된 복수 개의 화소들을 포함한다. 상기 게이터 구동회로는 상기 복수 개의 데이터 라인들에 데이터 신호들을 제공한다. 상기 게이트 구동회로는 종속적으로 연결된 복수 개의 스테이지들을 포함하고, 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공한다.
상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수) 제1 출력부, 제1 제어부, 제1 풀다운부, 제1 홀딩부, 안정화부, 및 제2 제어부를 포함한다.
상기 제1 출력부는 제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터, 상기 i번째 스테이지의 게이트 출력단자로 출력되고 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성한다.
상기 제1 제어부는 상기 제1 노드의 전위를 제어한다.
상기 제1 풀다운부는 상기 i번째 스테이지의 게이트 신호의 게이트 온 전압이 출력된 이후에 상기 i번째 스테이지의 상기 게이트 신호의 게이트 오프 전압보다 낮은 제1 저전압으로 상기 i번째 스테이지의 게이트 신호가 다운되도록 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압을 제공한다.
상기 제1 홀딩부 및 상기 안정화부는 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압보다 높은 레벨의 제2 저전압을 제공한다.
상기 제2 제어부는 상기 제1 홀딩부의 동작을 제어한다.
본 발명의 일 실시예에 따른 게이트 라인들에 게이트 신호들을 각각 출력하며 종속적으로 연결된 복수 개의 스테이지들을 포함하는 게이트 구동회로에 있어서, 상기 복수 개의 스테이지들 중 i번째 스테이지(여기서, i는 2 이상의 정수) 출력 트랜지스터, 제어 트랜지스터, 풀다운 트랜지스터, 홀딩 트랜지스터, 및 안정화 트랜지스터를 포함한다.
상기 출력 트랜지스터는 제1 노드와 접속된 제어전극, 클럭신호가 인가되는 입력전극, 및 출력단자와 접속된 출력 전극을 포함한다.
상기 제어 트랜지스터는 i-1번째 스테이지의 출력신호가 인가되는 제어전극, 상기 제어전극과 접속된 입력전극, 및 상기 제1 노드와 접속된 출력전극을 포함한다.
상기 풀다운 트랜지스터는 i+1번째 스테이지의 출력신호가 인가되는 제어전극, 제1 저전압이 인가되는 입력전극, 및 상기 출력단자와 접속된 출력전극을 포함한다.
상기 홀딩 트랜지스터는 제2 노드와 접속된 제어전극, 상기 제1 저전압보다 높은 레벨의 제2 저전압이 인가되는 입력전극, 및 상기 출력단자와 접속된 출력전극을 포함한다.
상기 안정화 트랜지스터는 i+2번째 스테이지의 출력신호가 인가되는 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 출력단자와 접속된 출력전극을 포함한다.
본 발명의 실시예에 따르면, 게이트 구동회로에서 출력되는 게이트 신호의 게이트 온 전압이 게이트 오프 전압으로 바뀌는 속도가 빨라져서 충전시간을 더 확보 할 수 있다. 또한, 표시패널에 제공되는 게이트 신호들 간의 편차가 줄어든다. 이에 따라, 표시품질이 우수한 표시장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6는 도 5에 도시된 복수 개의 스테이지들 중 i번째 스테이지의 회로도이다.
도 7은 도 6에 도시된 i번째 스테이지의 입출력신호 파형도이다.
도 8은 본 발명의 일 실시예에 따른 표시장치의 상단 부분에서 출력되는 게이트 신호의 그래프와 하단 부분에서 출력되는 게이트 신호의 그래프를 비교하여 도시한 것이다.
도 9는 본 발명의 일 실시예에 따른 표시장치에서 출력되는 신호들의 그래프들을 종래 기술에 따른 표시장치에서 출력되는 신호들의 그래프들과 비교하여 도시한 것이다.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 및 데이터 구동회로(200)를 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 표시패널(DP)은 제1 기판(DS1)의 비표시영역(NDA)에 배치된 더미 게이트 라인(GLd)을 더 포함할 수 있다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 다만, 더미 게이트 라인(GLd)은 복수 개의 화소들(PX11~PXnm)에 연결되지 않는다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 신호 제1 제어부(미도시, 예컨대 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제1 제어부는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제1 제어부는 외부의 그래픽 제1 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Fn-1, Fn, Fn+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 프레임 구간들(Fn-1, Fn, Fn+1) 동안에 신호 제1 제어부로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1~GSn)을 생성하고, 게이트 신호들(GS1~GSn)를 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(GS1~GSn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장 될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 신호 제1 제어부로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제1 제어부로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Fn-1, Fn, Fn+1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)를 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 3는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소(PXij)의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.
도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TRP, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TRP)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 3 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 4에 도시된 것과 같이, 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi, 도 2 참조)에 연결된 제어전극(CEP, 이하 화소 제어전극), 화소 제어전극(CEP)에 중첩하는 활성화층(ALP, 이하 화소 활성화층), j번째 데이터 라인(DLj, 도 2 참조)에 연결된 입력전극(IEP, 이하 화소 입력전극), 및 화소 입력전극(IEP)과 이격되어 배치된 출력전극(OEP, 이하 화소 출력전극)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 화소 제어전극(CEP)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 화소 제어전극(CEP) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 화소 제어전극(CEP)과 중첩하는 화소 활성화층(ALP)이 배치된다. 화소 활성화층(ALP)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
화소 활성화층(ALP)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 화소 활성화층(ALP)은 금속 산화물 반도체를 포함할 수 있다.
화소 활성화층(ALP) 상에 화소 출력전극(OEP)과 화소 입력전극(IEP)이 배치된다. 화소 출력전극(OEP)과 화소 입력전극(IEP)은 서로 이격되어 배치된다. 화소 출력전극(OEP)과 화소 입력전극(IEP) 각각은 화소 제어전극(CEP)에 부분적으로 중첩할 수 있다.
도 4에는 스태거 구조를 갖는 화소 트랜지스터(TRP)를 예시적으로 도시하였으나, 화소 트랜지스터(TRP)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TRP)는 플래너 구조를 가질 수도 있다.
제1 절연층(10) 상에 화소 활성화층(ALP), 화소 출력전극(OEP), 및 화소 입력전극(IEP)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제2 절연층(20)을 관통하는 컨택홀(CH)을 통해 화소 출력전극(OEP)에 연결된다. 제2 절연층(20) 상에 화소전극(PE)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 4에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 5에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 스테이지들(SRC1~SRCn)을 포함한다. 복수 개의 스테이지들(SRC1~SRCn)은 하나의 쉬프트 레지스터를 구성한다. 도 5에 도시된 것과 같이, 복수 개의 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결될 수 있다.
복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 즉, 복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 제공한다.
복수 개의 스테이지들(SRC1~SRCn) 각각은 입력단자(IN), 클럭단자(CK), 제1 및 제2 전압입력단자들(V1, V2), 제1 및 제2 제어단자들(CT1, CT2), 출력단자(OT) 및 캐리단자(CR)를 포함한다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 다음 스테이지의 입력단자(IN)에 전기적으로 연결된다. 첫번째 스테이지(SRC1)의 입력단자(IN)는 이전 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)를 수신한다. 첫번째 스테이지 이후 복수 개의 스테이지들(SRC2~SRCn) 각각의 입력단자(IN)는 이전 스테이지의 캐리 신호를 수신한다. i번째 스테이지의 입력단자(IN)는 i-1번째 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 여기서, i는 1보다 크고 n보다 작은 정수로 정의된다. 도 5에 도시된 것과 같이, 두번째 스테이지(SRC2) 및 세번째 스테이지(SRC3)의 입력단자(IN)는 첫번째 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 캐리 신호를 각각 수신한다.
한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 입력단자(IN)는 이전 스테이지의 캐리단자, 예컨대 i-1번째 스테이지, i-2번째 스테이지 또는 i-3번째 스테이지 등의 캐리단자에 전기적으로 연결되면 충분하다. 일 예로, 두번째 스테이지(SRC2)는 첫번째 스테이지(SRC1)가 수신한 개시신호와 다른 개시신호를 수신하고, 세번째 스테이지(SRC3)의 입력단자(IN)는 첫번재 스테이지(SRC1)의 캐리 신호를 수신할 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 제어단자(CT1)는 다음 스테이지의 캐리단자(CR)에 전기적으로 연결되어 다음 스테이지의 캐리 신호를 수신한다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 다음 스테이지에 종속적으로 연결된 스테이지의 캐리단자(CR)에 전기적으로 연결된다.
i번째 스테이지의 제1 제어단자(CT1)는 i+1번째 스테이지의 캐리단자(CR)에 전기적으로 연결되고, i번째 스테이지의 제2 제어단자(CT2)는 i+2번째 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 도 5에 도시된 것과 같이, 첫번째 스테이지(SRC1)의 제1 제어단자(CT1)는 두번째 스테이지(SRC2)의 캐리단자(CR)에 전기적으로 연결되고, 첫번째 스테이지(SRC1)의 제2 제어단자(CT2)는 세번째 스테이지(SRC3)의 캐리단자(CR)에 전기적으로 연결된다.
다만, 복수 개의 스테이지들(SRC1~SRCn) 중 마지막 구동 스테이지(SRCn)의 제1 및 제2 제어단자(CT1, CT2)는 더미 스테이지(SRCd1, SRCd2)로부터 캐리 신호에 대응하는 신호들을 수신한다. 더미 스테이지(SRCd1, SRCd2)는 마지막 구동 스테이지(SRCn)의 후단에 순차적으로 연결되어 있다. 다만, 상기 더미 스테이지(SRCd1, SRCd2)의 위치 및 개수는 당업자의 설계 의도에 따라 변경될 수 있다.
한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 제1 제어단자(CT1)는 i번째 스테이지 이후의 스테이지의 캐리단자(CR)에 전기적으로 연결되면 충분하다. 또한 i번째 스테이지의 제2 제어단자(CT2)는 i번째 스테이지의 제1 제어단자(CT1)에 캐리 신호를 제공하는 스테이지 이후의 스테이지의 캐리단자(CR)에 전기적으로 연결되면 충분하다.
도 5는 게이트 구동회로의 예시에 불과하고, 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn)의 연결관계는 변경될 수 있다.
도 5에 도시된 것과 달리, 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)은 이전 스테이지들의 출력단자들(OT)로부터 게이트 신호를 각각 수신할 수 있다. 즉, 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)에 인가되는 캐리 신호 또는 게이트 신호는 복수 개의 스테이지들(SRC1~SRCn)의 동작을 제어하는 하나의 제어신호이다.
또한, 복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 제어단자(CT1)는 다음 스테이지의 캐리단자(CR) 대신에 다음 스테이지의 출력단자(OT)에 전기적으로 연결되어 다음 스테이지로부터 게이트 신호를 수신할 수 있다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 다음 스테이지에 종속적으로 연결된 스테이지의 출력단자(OT)에 전기적으로 연결될 수 있다. 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 제어단자(CT2)는 다음 스테이지에 종속적으로 연결된 스테이지로부터 게이트 신호를 수신한다.
복수 개의 스테이지들(SRC1~SRCn) 중 홀수 번째 스테이지들(SRC1, SRC3 등)과 짝수 번째 스테이지들(SRC2, SRC4 등)은 서로 위상이 반전된 신호들을 각각 수신한다. 홀수 번째 스테이지들(SRC1, SRC3 등)의 클럭단자(CK)는 클럭 신호(CKV)를 수신하고, 짝수 번째 스테이지들(SRC2, SRCn)의 클럭단자(CK)는 클럭바 신호(CKVB)를 수신한다.
클럭 신호(CKV)와 클럭바 신호(CKVB)는 위상차가 180도 이다. 클럭 신호(CKV)와 클럭바 신호(CKVB) 각각은 제1 클럭 전압(VCK1)과 제2 클럭 전압(VCK2) 사이를 스윙한다. 제1 클럭 전압(VCK1)은 약 15V 내지 35V 일 수 있다. 제2 클럭 전압(VCK2)은 약 -16V 내지 -10V일 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 전압입력단자(V1)에는 제1 저전압(VSS1)이 인가되고, 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 전압입력단자(V2)에는 제1 저전압(VSS1)보다 높은 전압레벨을 갖는 제2 저전압(VSS2)이 인가된다. 제2 저전압(VSS2)은 약 -10V 내지 -5V 이고, 제1 저전압(VSS1)은 약 -16V 내지 -10V일 수 있다. 일 예로, 제1 저전압(VSS1)은 -11.5V이고, 제2 저전압(VSS2)은 -7.5V일 수 있다. 제1 저전압(VSS1)은 제2 클럭 전압(VCK2)과 동일한 레벨을 가질 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 출력단자(OT)는 대응하는 게이트 라인과 연결된다. 따라서, 출력단자(OT)를 통해 출력된 게이트 신호는 대응하는 게이트 라인으로 인가된다.
도 6는 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 i번째 스테이지(SRCi)의 회로도이고, 도 7은 도 6에 도시된 i번째 스테이지의 입출력신호 파형도이다. 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 각각은 도 6과 동일한 회로 구성을 가질 수 있다.
i번째 스테이지(SRCi)는 제1 출력부(111-1), 제2 출력부(111-2), 충전부(CA), 제1 제어부(112), 제1 풀다운부(113-1), 제2 풀다운부(113-2), 제1 홀딩부(114-1), 제2 홀딩부(114-2), 안정화부(115), 및 제2 제어부(116)를 포함한다.
제1 출력부(111-1)는 게이트 신호(GSi)를 i번째 게이트 라인(미도시)에 출력하고, 제2 출력부(111-2)는 캐리 신호(CRSi)를 i+1번째 스테이지에 제공한다.
충전부(CA)는 제1 노드(NQ)에 인가되는 i-1번째 스테이지의 캐리 신호(CRSi -1)의 고전압에 의하여 충전된다.
제1 제어부(112)는 제1 노드(NQ)의 전압을 조정하여, 제1 출력부(111-1) 및 제2 출력부(111-2)의 온/오프를 제어한다. 제1 제어부(112)는 i-1번째 스테이지의 캐리 신호(CRSi - 1)에 응답하여 제1 출력부(111-1) 및 제2 출력부(111-2)를 턴-온 시키고, i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 제1 출력부(111-1) 및 제2 출력부(111-2)를 턴-오프 시킨다. 이후, 제1 제어부(112)는 i+2번째 스테이지의 캐리 신호(CRSi + 2)와 제2 노드(NA)의 레벨에 응답하여 제1 노드(NQ)를 제1 저전압(VSS1)으로 유지시킨다.
제1 풀다운부(113-1)는 출력단자(OT)의 전위를 제1 저전압(VSS1)으로 다운시키고, 제2 풀다운부(113-2)는 캐리단자(CR)의 전위를 제1 저전압(VSS1)으로 다운시킨다.
제1 홀딩부(114-1)는, 출력단자(OT)의 전압이 제1 저전압(VSS1)으로 다운된 후, 출력단자(OT)에 제2 저전압(VSS2)을 제공한다. 제2 홀딩부(114-2)는, 캐리단자(CR)의 전위가 제1 저전압(VSS1)으로 다운된 후, 캐리단자(CR)에 제1 저전압(VSS1)을 제공한다.
안정화부(115)는 i+2번째 스테이지의 캐리 신호(CRSi + 2)에 응답하여, 제2 저전압(VSS2)를 출력단자(OT)에 제공한다.
제2 제어부(116)는 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)의 동작을 제어한다. 제2 제어부(116)는 제2 노드(NA)에 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)를 온/오프 시키기 위한 인버터 신호를 제공한다. 여기서, 제2 노드(NA)는 제2 제어부(116)로부터 클럭신호에 근거하여 생성된 인버터 신호가 인가되는 부분으로, 제1 홀딩부(114-1) 및 제2 홀딩부(114-2) 각각의 제어전극에 연결된다. 또한, 제2 노드(NA)는 제1 제어부(112)의 제5 제어 트랜지스터(TRG7)의 제어단자에 연결되어, 제1 노드(NQ)에 제1 저전압(VSS1)이 인가되는 것에 관여한다.
캐리 신호들(CRSi -1, CRSi, CRSi +1, CRSi +2) 각각은 캐리-고전압(VH-C)을 유지하는 구간과 캐리-저전압(VL-C)을 유지하는 구간을 포함한다. 캐리-고전압(VH-C)은 제1 클럭 전압(VCK1)과 실질적으로 동일하다. 캐리-저전압(VL-C)는 제1 저전압(VSS1)과 실질적으로 동일하다.
게이트 신호(GSi)는 게이트-고전압(VH-G)을 유지하는 구간, 제1 게이트-저전압(VL-G1)을 유지하는 구간, 및 제2 게이트-저전압(VL-G2)을 유지하는 구간을 포함한다. 게이트-고전압(VH-G)은 제1 클럭 전압(VCK1)과 실질적으로 동일하다. 제1 게이트 저전압(VL-G1)은 제1 저전압(VSS1)과 실질적으로 동일하다. 제2 게이트 저전압(VL-G2)은 제2 저전압(VSS2)과 실질적으로 동일하다.
도 6 및 도 7을 참조하여 i번째 스테이지(SRCi)의 구성을 좀더 상세히 검토한다. 도 7은 복수 개의 수평 구간들 중 i번째 게이트 신호(GSi)가 출력되는 수평 구간(HPi, 이하 i번째 수평 구간), 바로 이전 수평 구간(HPi -1, 이하 i-1번째 수평 구간), 및 바로 이후 수평 구간(HPi+1, 이하 i+1번째 수평 구간)을 표시하였다.
제1 출력부(111)는 제1 출력 트랜지스터(TRG1)를 포함한다. 제1 출력 트랜지스터(TRG1)는 클럭 신호(CKV)를 수신하는 입력전극, 제1 노드(NQ)에 연결된 제어전극, 및 출력단자(OT)에 연결된 출력전극을 포함한다. 출력단자(OT)를 통해 게이트 신호(GSi)가 출력된다. 제1 노드(NQ)는 제1 제어부(112)의 출력단이다.
제2 출력부(111-2)는 제2 출력 트랜지스터(TRG2)를 포함한다. 제2 출력 트랜지스터(TRG2)는 클럭 신호(CKV)를 수신하는 입력전극, 제1 노드(NQ)에 연결된 제어전극, 및 캐리단자(CR)에 연결된 출력전극을 포함한다. 캐리단자(CR)를 통해 캐리 신호(CRSi)가 출력된다.
충전부(CA)는 제1 커패시터(C1)를 포함한다. 제1 커패시터(C1)는 제1 출력 트랜지스터(TRG1)의 제어전극과 출력전극 사이에 배치된다. 제1 커패시터(C1)의 일단이 제1 노드(NQ)에 연결되어 있고, 제1 커패시터(C1)의 타단이 출력단자(OT)에 연결되어 있다.
제1 제어부(112)는 제1 내지 제5 제어 트랜지스터들(TRG3, TRG4, TRG5, TRG6, TRG7)을 포함한다.
제1 제어 트랜지스터(TRG3)는 i-1번째 스테이지의 캐리 신호(CRSi - 1)를 공통으로 수신하는 제어전극과 입력전극을 포함한다. i-1번째 스테이지의 캐리 신호(CRSi-1)는 제1 제어 트랜지스터(TRG3)의 제어전극에 인가되는 제어신호이다. 또한, 제1 제어 트랜지스터(TRG3)의 출력전극은 제1 노드(NQ)를 통해 제1 출력 트랜지스터(TRG1) 및 제2 출력 트랜지스터(TRG2) 각각의 제어전극에 연결된다.
제2 제어 트랜지스터(TRG4)는 제1 노드(NQ)에 연결된 출력전극, i+1번째 스테이지의 캐리 신호(CRSi + 1)를 수신하는 제어전극, 및 제3 제어 트랜지스터(TRG5)의 출력전극과 연결된 입력전극을 포함한다.
제3 제어 트랜지스터(TRG5)는 다이오드(diode) 기능을 수행하기 위해 출력전극이 제어전극과 연결된다. 또한, 제3 제어 트랜지스터(TRG5)는 제1 저전압(VSS1)이 인가되는 제1 전압입력단자(V1)에 연결된 입력전극을 포함한다. 한편, 제3 제어 트랜지스터(TRG5)는 생략될 수 있다. 제3 제어 트랜지스터(TRG5)가 생략되면, 제2 제어 트랜지스터(TRG4)의 입력전극은 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 직접 수신한다.
제1 제어 트랜지스터(TRG3)가 i-1번째 스테이지의 캐리 신호(CRSi - 1)에 응답하여 턴-온 되면, 제1 노드(NQ)의 전위는 제1 고전압(VQ1)으로 상승하고, 제1 출력 트랜지스터(TRG1) 및 제2 출력 트랜지스터(TRG2)는 턴-온 된다. 이 때, 제1 출력부(111-1)의 제1 출력 트랜지스터(TRG1)가 턴-온 되면서 클럭단자(CK)로부터 클럭 신호(CKV)의 제1 저전압(VSS1)이 출력단자(OT)에 인가되어, 제1 게이트 신호(GS1)의 레벨은 제1 저전압(VSS1)이 된다.
i-1번째 스테이지의 캐리 신호(CRSi - 1)가 제1 노드(NQ)에 인가되면 제1 커패시터(C1)는 충전된다. 이후, 제1 출력 트랜지스터(TRG1)는 부트스트랩(bootstrap) 된다. 즉, 제1 출력 트랜지스터(TRG1)의 제어전극에 연결된 제1 노드(NQ)는 제1 고전압(VQ1)으로부터 제2 고전압(VQ2)으로 부스팅된다.
i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 제2 제어 트랜지스터(TRG4) 및 제3 제어 트랜지스터(TRG5)가 턴-온되면, 제1 노드(NQ)의 전위는 감소한다. 제1 노드(NQ)의 전위가 감소되면, 제1 노드(NQ)에 연결된 제1 및 제2 출력 트랜지스터(TRG1, TRG2)는 턴-오프된다.
제4 제어 트랜지스터(TRG6)는 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극, 제2 제어단자(CT2)에 연결되어 i+2번째 스테이지의 캐리 신호(CRSi + 2)를 수신하는 제어전극, 및 제1 노드(NQ)에 연결된 출력전극을 포함한다.
제4 제어 트랜지스터(TRG6)는 i+2번째 스테이지의 캐리 신호(CRSi + 2)에 응답하여 제1 노드(NQ)에 제1 저전압(VSS1)을 공급한다. 따라서, 제1 노드(NQ)의 전위는 i+2번째 스테이지의 캐리 신호(CRSi + 2)에 의해서 제1 저전압(VSS1)으로 유지될 수 있다.
제5 제어 트랜지스터(TRG7)는 제1 전압입력단자(V1)에 연결된 입력전극, 제2 노드(NA)에 연결된 제어전극, 및 제1 노드(NQ)에 연결된 출력전극을 포함한다.
제5 제어 트랜지스터(TRG7)는 제2 노드(NA)의 전위에 따라서 턴-온 또는 턴-오프된다. 제2 노드(NA)의 전위가 다운되면 제5 제어 트랜지스터(TRG7)는 턴-오프된다. 제2 노드(NA)의 전위가 클럭 신호(CKV)에 의해서 상승하면, 제5 제어 트랜지스터(TRG7)는 턴-온된다.
턴-온 된 제5 제어 트랜지스터(TRG7)는 제1 노드(NQ)의 전위를 제1 저전압(VSS1)으로 다운시킨다. 이로써, 게이트 신호(GSi)의 로우 구간동안 제1 노드(NQ)의 전위는 제4 및 제5 제어 트랜지스터(TRG6, TRG7)에 의해서 제1 저전압(VSS1)으로 유지될 수 있다.
제1 풀다운부(113-1)는 제1 풀다운 트랜지스터(TRG8)를 포함한다. 제1 풀다운 트랜지스터(TRG8)는 제1 출력 트랜지스터(TRG1)의 출력전극에 연결된 출력전극, i+1번째 스테이지의 캐리 신호(CRSi + 1)를 수신하는 제어전극, 및 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극을 포함한다.
제1 풀다운 트랜지스터(TRG8)는 i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 출력단자(OT)의 전압을 제1 저전압(VSS1)으로 다운시킨다. 제1 저전압(VSS1)은 제2 저전압(VSS2)보다 전위 레벨이 낮기때문이, 제1 풀다운 트랜지스터(TRG8)가 출력단자(OT)의 전압을 제1 저전압(VSS1)으로 다운시키는 속도는 제1 풀다운 트랜지스터(TRG8)가 출력단자(OT)의 전압을 제2 저전압(VSS2)으로 다운시키는 경우보다 빠르다.
제1 홀딩부(114-1)는 제1 홀딩 트랜지스터(TRG10)를 포함한다. 제1 홀딩 트랜지스터(TRG10)는, 출력단자(OT)가 제1 저전압(VSS1)으로 다운된 이후, 출력단자(OT)에 제2 저전압(VSS2)을 제공한다.
제1 홀딩 트랜지스터(TRG10)는 제1 출력 트랜지스터(TRG1)의 출력전극에 연결된 출력전극, 제2 노드(NA)에 연결된 제어전극, 및 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)을 인가받는 입력전극을 포함한다.
즉, i번째 수평 구간(HPi)에서 제1 노드(NQ)가 제2 고전압(VQ2)으로 부스팅 되었을 때, 출력단자(OT)의 레벨은 게이트-고전압(VH-G)으로 된다. 그 후, 제1 풀다운부(113-1)의 제1 풀다운 트랜지스터(TRG8)가 i+1번째 스테이지의 캐리 신호(CRSi+1)에 의해 턴-온 되면서 출력단자(OT)의 레벨을 제1 게이트-저전압(VL-G1, 또는 제1 저전압)으로 급격히 다운 시킨다. 제2 노드(NA)의 레벨이 처음 고전압(VA1)으로 되면, 제2 노드(NA)가 제1 홀딩 트랜지스터(TRG10)를 턴-온 시켜서 출력단자(OT)에 제2 저전압(VSS2)이 인가된다.
제2 풀다운부(113-2)는 제2 풀다운 트랜지스터(TRG9)를 포함한다. 제2 풀다운 트랜지스터(TRG9)는 i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 캐리단자(CR)의 전압을 제1 저전압(VSS1)으로 다운시킨다. 제2 풀다운 트랜지스터(TRG9)는 i+1번째 스테이지의 캐리 신호(CRSi + 1)를 수신하는 제어전극, 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극, 및 캐리단자(CR)에 연결된 출력전극을 포함한다. 제2 풀다운 트랜지스터(TRG9)의 출력전극은 후술하는 제2 인버터 트랜지스터(TRG14) 및 제3 인버터 트랜지스터(TRG15)의 제어전극들에 연결된다. 또한, 제2 풀다운 트랜지스터(TRG9)의 출력전극은 제2 출력 트랜지스터(TRG2)의 출력전극과 연결된다. 한편, 제2 풀다운 트랜지스터(TRG9)는 생략될 수 있다.
제2 홀딩부(114-2)는 제2 홀딩 트랜지스터(TRG11)를 포함한다. 제2 홀딩 트랜지스터(TRG11)는, 캐리단자(CR)가 제1 저전압(VSS1)으로 다운된 이후에, 캐리단자(CR)에 제1 저전압(VSS1)을 지속적으로 제공한다.
제2 홀딩 트랜지스터(TRG11)는 제2 출력 트랜지스터(TRG2)의 출력전극에 연결된 출력전극, 제2 노드(NA)에 연결된 제어전극, 및 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극을 포함한다.
안정화부(115)는 안정화 트랜지스터(TRG12)를 포함한다. 안정화부(115)는 i+2번째 스테이지의 캐리 신호(CRSi + 2)에 응답하여, 제2 저전압(VSS2)를 출력단자(OT)에 제공한다.
안정화 트랜지스터(TRG12)는 i+2번째 스테이지의 캐리 신호(CRSi + 2)를 인가받는 제어전극, 제2 저전압(VSS2)를 인가받는 입력전극, 및 출련단자(OT)에 연결된 출력전극을 포함한다. 안정화부(115)는 제1 홀딩부(114-1)가 출력단자(OT)의 전압을 제2 저전압(VSS2)로 안정적으로 유지하는데 도움을 준다. 제1 홀딩 트랜지스터(TRG10)이 하는 역할을 안정화 트랜지스터(TRG12)가 분담하여 수행하는 경우, 제1 홀딩 트랜지스터(TRG10)의 사이즈(또는 너비)를 감소시킬 수 있다. 예를들어, 본 발명의 일 실시예에 따른 i번째 스테이지(SRCi)의 사이즈는 종래 기술에 따른 i번째 스테이지의 사이즈에 비해 약 18% 정도 감소할 수 있다.
제2 제어부(116)는 제1 내지 제5 인버터 트랜지스터들(TRG13, TRG14, TRG15, TRG16, TRG17), 제2 커패시터(C2), 및 제3 커패시터(C3)를 포함한다.
제2 제어부(116)는 제1 출력부(111-1)의 i-1번째 스테이지의 캐리 신호(CRSi-1)에 응답하여 제2 노드(NA)에 제1 저전압(VSS1)을 제공한다. 제1 저전압(VSS1)을 수신한 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)는 턴-오프된다. 이후, 제2 제어부(116)는 클럭 신호(CKV)에 응답하여 제2 노드(NA)에 제2 저전압(VSS2)을 제공한다. 제2 저전압(VSS2)을 수신한 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)의 턴-오프는 유지된다.
제2 제어부(116)는 제1 출력부(111-1)의 i+1번째 수평 기간(Hpi + 1)부터 클럭 신호(CKV)에 대응하는 전압을 제2 노드(NA)에 공급한다. 즉, i+1번째 수평 기간(Hpi+1)부터 제2 노드(NA)에는 저전압(VA0)과 고전압(VA1)이 서로 번갈아 가며 인가된다.
제1 인버터 트랜지스터(TRG13)는 제2 노드(NA)에 연결된 출력전극, i-1번째 스테이지의 캐리 신호(CRSi - 1)를 수신하는 제어전극, 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극을 포함한다.
제2 인버터 트랜지스터(TRG14)는 제1 홀딩 트랜지스터(TRG10)의 제어전극에 연결된 출력전극, 제2 출력부(111-2)로부터 캐리 신호(CRSi)를 수신하는 제어전극, 및 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)를 인가받는 입력전극을 포함한다. 또한, 제2 인버터 트랜지스터(TRG14)의 제어전극은 제2 풀다운 트랜지스터(TRG9)의 출력전극과 연결된다.
제3 인버터 트랜지스터(TRG15)는 제2 출력부(111-2)로부터 캐리 신호(CRSi)를 수신하는 제어전극, 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)을 인가받는 입력전극, 및 제4 인버터 트랜지스터(TRG16)의 출력전극에 연결된 출력전극을 구비한다.
제4 인버터 트랜지스터(TRG16)는 클럭 신호(CKV)가 공통으로 인가되는 제어전극 및 입력전극을 포함한다. 제4 인버터 트랜지스터(TRG16)의 출력전극은 제3 인버터 트랜지스터(TRG15)의 출력전극에 연결된다.
제5 인버터 트랜지스터(TRG17)는 클럭 신호(CKV)를 수신하는 입력전극, 제4 인버터 트랜지스터(TRG16)의 출력전극에 연결된 제어전극, 및 제2 노드(NA)에 연결된 출력전극을 포함한다.
제2 커패시터(C2)는 제5 인버터 트랜지스터(TRG17)의 입력전극 및 제어전극 사이에 연결되고, 제3 커패시터(C3)는 제4 인버터 트랜지스터(TRG16)의 출력전극과 제5 인버터 트랜지스터(TRG17)의 출력전극 사이에 연결된다.
이하, 제2 제어부(116)의 동작을 설명하기로 한다.
제1 인버터 트랜지스터(TRG13)는 i-1번째 스테이지의 캐리 신호(CRSi - 1)에 응답하여 제2 노드(NA)에 제1 저전압(VSS1)을 공급한다.
제2 인버터 트랜지스터(TRG14)는 i번째 수평 구간(HPi) 동안 제2 노드(NA)에 제2 저전압(VSS2)을 제공한다. 따라서, i번째 수평 구간(HPi) 동안 제1 및 제2 홀딩 트랜지스터들(TRG10, TRG11)은 제2 저전압(VSS2)에 의해서 턴-오프된다.
제3 인버터 트랜지스터(TRG15)는 i번째 수평 구간(HPi) 동안 턴-온되어, 제4 인버터 트랜지스터(TRG16)로부터 출력된 클럭 신호(CKV)를 제2 저전압(VSS2)으로 다운시킨다. 그에 따라, 제2 노드(NA)로 클럭 신호(CKV)가 인가되는 것을 방지할 수 있다. 여기서, i번째 수평 구간(HPi)은 클럭 신호(CKV)의 하이 구간에 대응할 수 있다.
제2 및 제3 커패시터들(C2, C3)은 클럭 신호(CKV)에 따른 전압을 충전한다. 이후, 제2 및 제3 커패시터들(C2, C3)에 충전된 전압에 의해서 제5 인버터 트랜지스터(TRG17)가 턴-온된다. 또한, 제1 내지 제3 인버터 트랜지스터들(TRG13, TRG14, TRG15)이 턴-오프되면, 제2 노드(NA)의 전위는 제2 및 제3 커패시터들(C2, C3)에 충전된 전압에 의해서 상승된다.
제2 노드(NA)의 전위가 상승되면, 제1 및 제2 홀딩 트랜지스터들(TRG10, TRG11)이 턴-온된다. 턴-온된 제1 홀딩 트랜지스터(TRG10)가 출력단자(OT)에 제2 저전압(VSS2)을 공급하고, 턴-온된 제2 홀딩 트랜지스터(TRG11)가 캐리단자(CR)에 제1 저전압(VSS1)을 공급한다.
도 8은 본 발명의 일 실시예에 따른 표시장치(DD)의 상단 부분에서 출력되는 게이트 신호의 그래프(GPH)와 하단 부분에서 출력되는 게이트 신호의 그래프(GPL)를 비교하여 도시한 것이다.
표시장치(DD)의 상단 부분의 게이트 신호의 그래프(GPH)는 5번째 스테이지의 게이트 신호의 파형에 대응하는 것일 수 있다. 표시장치(DD)의 하단 부분의 게이트 신호의 그래프(GPL)는 120번째 스테이지의 게이트 신호의 파형에 대응하는 것일 수 있다.
본 발명의 일 실시예에 따르면, 상단 부분의 게이트 신호의 그래프(GPH)의 피크점과 하단 부분의 게이트 신호의 그래프(GPL)의 피크점의 차이(DV1, 이하 제1 편차)는 약 1V 보다 작다. 제1 편차(DV1)가 약 1V 이내로 작은 편이므로, 표시장치(DD)의 상단 부분과 하단 부분 각각에서 출력되는 게이트 신호들의 차이에 의해 픽셀들(PXnm) 간에 충전률 불량이 발생하는 것을 방지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시장치(DD)에서 출력되는 신호들의 그래프들(GP1, GP3)을 종래 기술에 따른 표시장치에서 출력되는 신호들의 그래프들(GP2, GP4)와 비교하여 도시한 것이다.
제1 그래프(GP1)은 본 발명의 일 실시예에 따른 표시장치(DD)에서 출력되는 게이트 신호를 도시한 것이다. 제2 그래프(GP2)는 종래 기술에 따른 표시장치에서 출력되는 게이트 신호를 도시한 것이다. 제3 그래프(GP3)은 본 발명의 일 실시예에 따른 표시장치(DD)의 픽셀의 충전 전압을 도시한 것이다. 제4 그래프(GP4)는 종래 기술에 따른 표시장치의 픽셀의 충전 전압을 도시한 것이다.
제1 그래프(GP1)의 피크점과 제2 그래프(GP2)의 피크점의 차이(DV2, 이하 제2 편차)는 본 발명의 일 실시예에 따른 표시장치(DD)에서 출력되는 게이트 신호의 피크점과 종래 기술에 따른 표시장치에서 출력되는 게이트 신호의 차이를 나타낸다.
제1 그래프(GP1)의 피크점이 제2 그래프(GP2)의 피크점보다 제2 편차(DV2)만큼 크므로, 제3 그래프(GP3)의 피크점이 제4 그래프(GP4)의 피크점보다 제3 편차(DV3)만큼 커진다. 제2 편차(DV2)와 제3 편차(DV3) 각각은 약 0.4V 정도 일 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(DD)의 픽셀들(PXnm)의 충전률은 종래 기술에 비해 약 2.28% 이상 향상될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 MCB: 회로기판
SRC1~SRCn: 스테이지 111-1: 제1 출력부
111-2: 제2 출력부 112: 제1 제어부
113-1: 제1 풀다운부 113-2: 제2 풀다운부
114-1: 제1 홀딩부 114-2: 제2 홀딩부
115: 안정화부 116: 제2 제어부

Claims (20)

  1. 게이트 라인들에 게이트 신호들을 각각 출력하며 종속적으로 연결된 복수 개의 스테이지들을 포함하는 게이트 구동회로에 있어서,
    상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
    제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터, 상기 i번째 스테이지의 게이트 출력단자로 출력되고 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하는 제1 출력부;
    상기 제1 노드의 전위를 제어하는 제1 제어부;
    상기 i번째 스테이지의 게이트 신호의 게이트 온 전압이 출력된 이후에 상기 i번째 스테이지의 상기 게이트 신호의 게이트 오프 전압보다 낮은 제1 저전압으로 상기 i번째 스테이지의 게이트 신호가 다운되도록 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압을 제공하는 제1 풀다운부;
    상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압보다 높은 레벨의 제2 저전압을 제공하는 제1 홀딩부 및 안정화부;
    상기 제1 홀딩부의 동작을 제어하는 제2 제어부를 포함하는 게이트 구동회로.
  2. 제1 항에 있어서,
    상기 제1 풀다운부는 제1 풀다운 트랜지스터를 포함하고,
    상기 제1 풀다운 트랜지스터는 i+1번째 스테이지의 출력 신호가 인가되는 제어전극, 상기 제1 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 게이트 구동회로.
  3. 제1 항에 있어서,
    상기 제1 홀딩부는 제1 홀딩 트랜지스터를 포함하고,
    상기 제1 홀딩 트랜지스터는 상기 제2 제어부로부터 상기 클럭 신호에 근거하여 생성된 인버터 신호가 인가되는 제2 노드에 연결된 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 게이트 구동회로.
  4. 제1 항에 있어서,
    상기 안정화부는 안정화 트랜지스터를 포함하고,
    상기 안정화 트랜지스터는 i+2번째 스테이지의 출력 신호가 인가되는 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 게이트 구동회로.
  5. 제1 항에 있어서,
    상기 제1 저전압은 -15V 이상 -10V 이하이고,
    상기 제2 저전압은 -9V 이상 -6V 이하인 게이트 구동회로.
  6. 제5 항에 있어서,
    상기 게이트 오프 전압은 상기 제1 저전압과 동일한 레벨인 게이트 구동회로.
  7. 제6 항에 있어서,
    상기 제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 캐리 출력단자로 출력되는 캐리 신호를 생성하는 제2 출력부를 더 포함하는 게이트 구동회로.
  8. 제7 항에 있어서,
    상기 캐리 신호가 출력된 이후에 상기 i번째 스테이지의 캐리 출력단자에 상기 제1 저전압을 제공하는 제2 풀다운부를 더 포함하고, 상기 제2 풀다운부는 제2 풀다운 트랜지스터를 포함하는 게이트 구동회로.
  9. 제8 항에 있어서,
    상기 i번째 스테이지의 캐리 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 캐리 출력단자를 상기 제1 저전압으로 유지시키는 제2 홀딩부를 더 포함하고, 상기 제2 홀딩부는 제2 홀딩 트랜지스터를 포함하는 게이트 구동회로.
  10. 복수 개의 게이트 라인들, 복수 개의 게이트 라인들과 절연되게 교차하는 복수 개의 데이터 라인들, 대응하는 게이트 라인과 대응하는 데이터 라인에 각각 연결된 복수 개의 화소들을 포함하는 표시패널;
    상기 복수 개의 데이터 라인들에 데이터 신호들을 제공하는 데이터 구동회로; 및
    종속적으로 연결된 복수 개의 스테이지들을 포함하고, 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로를 포함하고,
    상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
    제1 노드의 전위에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터, 상기 i번째 스테이지의 게이트 출력단자로 출력되고 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하는 제1 출력부;
    상기 제1 노드의 전위를 제어하는 제1 제어부;
    상기 i번째 스테이지의 게이트 신호의 게이트 온 전압이 출력된 이후에 상기 i번째 스테이지의 상기 게이트 신호의 게이트 오프 전압보다 낮은 제1 저전압으로 상기 i번째 스테이지의 게이트 신호가 다운되도록 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압을 제공하는 제1 풀다운부;
    상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 i번째 스테이지의 게이트 출력단자에 상기 제1 저전압보다 높은 레벨의 제2 저전압을 제공하는 제1 홀딩부 및 안정화부; 및
    상기 제1 홀딩부의 동작을 제어하는 제2 제어부를 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 복수 개의 화소들 중 적어도 어느 하나의 화소는,
    상기 대응하는 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 화소 트랜지스터;
    상기 화소 트랜지스터에 연결된 화소 전극, 및 상기 화소 전극과 액정층을 사이에 두고 배치된 공통 전극을 포함하고, 상기 화소 전극과 상기 공통 전극은 상기 화소 트랜지스터로부터 수신한 데이터 전압을 충전하는 액정 커패시터를 형성하는 표시장치.
  12. 제10 항에 있어서,
    상기 데이터 전압은 약 -8V 내지 35V 범위에서 상기 대응하는 데이터 라인에 인가된 데이터 신호의 계조값에 대응하게 선택된 전압인 표시장치.
  13. 제10 항에 있어서,
    상기 제1 풀다운부는 풀다운 트랜지스터를 포함하고,
    상기 풀다운 트랜지스터는 i+1번째 스테이지의 출력 신호가 인가되는 제어전극, 상기 제1 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 표시장치.
  14. 제10 항에 있어서,
    상기 제1 홀딩부는 홀딩 트랜지스터를 포함하고,
    상기 홀딩 트랜지스터는 상기 제2 제어부로부터 상기 클럭 신호에 근거하여 생성된 인버터 신호가 인가되는 제2 노드에 연결된 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 표시장치.
  15. 제10 항에 있어서,
    상기 안정화부는 안정화 트랜지스터를 포함하고,
    상기 안정화 트랜지스터는 i+2번째 스테이지의 출력 신호가 인가되는 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 게이트 출력단자에 연결된 출력전극을 포함하는 표시장치.
  16. 제10 항에 있어서,
    상기 제1 저전압은 -15V 이상 -10V 이하이고,
    상기 제2 저전압은 -9V 이상 -6V 이하인 표시장치.
  17. 제16 항에 있어서,
    상기 게이트 오프 전압은 상기 제1 저전압과 동일한 레벨인 표시장치.
  18. 게이트 라인들에 게이트 신호들을 각각 출력하며 종속적으로 연결된 복수 개의 스테이지들을 포함하는 게이트 구동회로에 있어서,
    상기 복수 개의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
    제1 노드와 접속된 제어전극, 클럭신호가 인가되는 입력전극, 및 출력단자와 접속된 출력 전극을 포함하는 출력 트랜지스터;
    i-1번째 스테이지의 출력신호가 인가되는 제어전극, 상기 제어전극과 접속된 입력전극, 및 상기 제1 노드와 접속된 출력전극을 포함하는 제어 트랜지스터;
    i+1번째 스테이지의 출력신호가 인가되는 제어전극, 제1 저전압이 인가되는 입력전극, 및 상기 출력단자와 접속된 출력전극을 포함하는 풀다운 트랜지스터;
    제2 노드와 접속된 제어전극, 상기 제1 저전압보다 높은 레벨의 제2 저전압이 인가되는 입력전극, 및 상기 출력단자와 접속된 출력전극을 포함하는 홀딩 트랜지스터; 및
    i+2번째 스테이지의 출력신호가 인가되는 제어전극, 상기 제2 저전압이 인가되는 입력전극, 및 상기 출력단자와 접속된 출력전극을 포함하는 안정화 트랜지스터를 포함하는 게이트 구동회로.
  19. 제18 항에 있어서,
    상기 출력단자는 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 출력하고,
    상기 게이트 신호가 상기 게이트 온 전압일 때, 상기 제2 노드를 상기 게이트 오프 전압으로 유지하는 인버터 트랜지스터를 더 포함하는 게이트 구동회로.
  20. 제18 항에 있어서,
    상기 제1 노드와 상기 출력단자 사이에 접속된 커패시터를 더 포함하는 게이트 구동회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9934751B2 (en) 2016-01-04 2018-04-03 Samsung Display Co., Ltd. Display device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910484B (zh) * 2017-05-09 2019-06-21 惠科股份有限公司 一种显示装置及其驱动电路和方法
CN109410811B (zh) 2017-08-17 2020-11-06 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN109872673B (zh) 2019-04-09 2022-05-20 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置
KR20210102551A (ko) * 2020-02-11 2021-08-20 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
US11875727B2 (en) 2020-12-22 2024-01-16 Boe Technology Group Co., Ltd. Shift register, gate driving circuit, display panel, and driving method thereof
CN114974114A (zh) * 2022-05-26 2022-08-30 合肥京东方卓印科技有限公司 显示驱动电路、方法、显示面板及其制备方法、装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130033798A (ko) * 2011-09-27 2013-04-04 삼성디스플레이 주식회사 표시장치
KR20140025794A (ko) * 2012-08-22 2014-03-05 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
KR20140134941A (ko) * 2013-05-15 2014-11-25 삼성디스플레이 주식회사 소프트 페일에 의한 비정상 표시를 방지할 수 있는 표시 장치 및 그 구동 방법
KR20140139308A (ko) * 2013-05-27 2014-12-05 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR101471553B1 (ko) * 2008-08-14 2014-12-10 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 갖는 표시 장치
KR20150001267A (ko) * 2013-06-27 2015-01-06 엘지디스플레이 주식회사 쉬프트 레지스터

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080056781A (ko) 2006-12-19 2008-06-24 삼성전자주식회사 게이트 구동 회로 및 그것을 사용하는 액정 표시 장치
KR101478667B1 (ko) 2008-10-16 2015-01-02 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR101587610B1 (ko) 2009-09-21 2016-01-25 삼성디스플레이 주식회사 구동회로
KR101630341B1 (ko) 2010-04-01 2016-06-14 엘지디스플레이 주식회사 쉬프트 레지스터
KR101868528B1 (ko) 2011-07-05 2018-06-20 삼성디스플레이 주식회사 표시 패널
KR102005938B1 (ko) 2012-06-19 2019-10-02 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR102034140B1 (ko) 2013-01-23 2019-10-21 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
KR102084716B1 (ko) 2013-03-13 2020-03-05 삼성디스플레이 주식회사 표시 패널
KR102108880B1 (ko) 2013-09-17 2020-05-12 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20160042326A (ko) 2014-10-08 2016-04-19 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101471553B1 (ko) * 2008-08-14 2014-12-10 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 갖는 표시 장치
KR20130033798A (ko) * 2011-09-27 2013-04-04 삼성디스플레이 주식회사 표시장치
KR20140025794A (ko) * 2012-08-22 2014-03-05 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
KR20140134941A (ko) * 2013-05-15 2014-11-25 삼성디스플레이 주식회사 소프트 페일에 의한 비정상 표시를 방지할 수 있는 표시 장치 및 그 구동 방법
KR20140139308A (ko) * 2013-05-27 2014-12-05 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR20150001267A (ko) * 2013-06-27 2015-01-06 엘지디스플레이 주식회사 쉬프트 레지스터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9934751B2 (en) 2016-01-04 2018-04-03 Samsung Display Co., Ltd. Display device

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US20170162147A1 (en) 2017-06-08
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