KR20170045630A - 회로기판 및 그 제조방법 - Google Patents

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Abstract

내부에 필러가 분산된 절연층 및 배선부를 포함하고, 상기 필러는 코어-쉘(core-shell) 구조를 가지며, 상기 코어는 상기 쉘보다 UV에 대하여 낮은 산란성을 갖고, 상기 쉘은 상기 코어보다 산에 대하여 높은 식각성을 갖는 회로기판과 이를 제조하는 방법이 개시된다.

Description

회로기판 및 그 제조방법{CIRCUIT BOARD AND METHOD FOR MANUFACTURING SAME}
본 발명은 회로기판 및 그 제조방법에 관한 것이다.
전자산업의 발전에 따라, 전자부품의 다기능화, 고기능화 및 소형화에 대한 요구가 급증하고 있다. 또한 전자부품의 경박단소화에 따라 전자부품이 실장되는 회로기판 또한 작은 면적에 많은 전자제품을 집적해야 하는 회로패턴의 고밀도화가 요구되고 있다. 회로기판의 회로패턴이 미세화되고 회로의 층간 간격이 좁아짐에 따라 유전손실이나 쇼트(short)와 같은 불량 또는 회로와 절연체 사이의 밀착력이 떨어져서 제품의 신뢰성이 저하되는 문제점이 발생하고 있다. 따라서, 인쇄회로기판(Printed Circuit Board, PCB), 반도체 패키지 기판 또는 플렉서블 인쇄회로기판 (Flexbile Printed Circuit Board, FPCB) 등에는 미세한 개구 패턴을 형성할 수 있는 감광성 절연필름이 사용되고 있다.
한국 공개특허공보 제10-2012-0107373호
본 발명의 목적 중 하나는 미세 패턴을 구현하기에 적합하며, 나아가, 절연층과 회로 패턴의 밀착력이 강화되어 신뢰성이 향상될 수 있는 회로기판 및 이를 효율적으로 제조할 수 있는 방법을 제공하는 것이다.
상술한 과제를 해결하기 위헤, 본 발명을 통하여 제안하는 여러 해결 수단 중 하나로서, UV에 대하여 낮은 산란성을 갖는 코어(core)와 산에 대하여 높은 식각성을 갖는 쉘(shell)을 포함하는 코어-쉘 구조를 가지는 필러가 분산된 절연층을 채용한 회로기판과 이를 제조하는 방법을 제안한다.
본 발명의 여러 효과 중 하나로서, 내부에 코어-쉘 구조의 필러가 분산된 절연층을 채용함으로써, 미세 회로 패턴 구현이 용이하고 절연층과 회로 패턴 간 밀착력이 향상된 회로기판을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 회로기판을 개략적으로 나타내는 단면도이다.
도 2는 도 1의 A 영역을 확대하여 도시한 확대도이다.
도 3은 본 발명의 일시 예에 따른 회로기판의 제조방법을 개략적으로 나타낸 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 회로기판을 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 회로기판(100)은 절연층(120) 및 배선부(130)를 포함하며, 절연층(120) 및 배선부(130)는 코어부(110)를 중심으로 양 측 모두에 배치될 수 있다. 이 경우, 코어부(110)에는 전기 연결을 위한 도전성 패턴(111)과 도전성 비아(112)가 구비될 수 있다. 다만, 코어부(110)는 구체적인 실시 형태에 따라 제외될 수 있으며, 이하에서는 나머지 구성, 특히, 절연층(120) 및 배선부(130)를 중심으로 회로기판(100)의 구성 요소를 상세히 설명한다.
절연층(120)은, 도 1에 도시된 바와 같이, 복수의 층이 적층되어 형성되어 있을 수 있다. 절연층(120)은 전기 절연성을 갖는 물질이라면 어느 것이나 사용될 수 있으며, 예컨대, 감광성 수지, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그(PPG)가 사용될 수 있다. 이러한 물질들 중에서 절연층(120)으로서 감광성 물질(Photo Imageable Dielectric, PID)을 사용하는 경우, 기계적 가공 등을 이용하는 경우보다 절연층(120)에 미세 패턴을 형성하기 용이하므로 고 밀도 회로기판의 제작에 유리하며, 본 실시 예에서는 감광성 물질을 사용한 예를 설명한다.
절연층(120)의 두께는 요구되는 기능에 따라 적절히 조절될 수 있으며, 예를 들면, 50μm 이하(0μm 제외)의 두께를 가질 수 있다.
배선부(130)는 절연층 상에 형성된 도전성 패턴(131) 및 절연층을 관통하는 도전성 비아(132)를 포함할 수 있으며, 이들은 전기 전도도가 높은 구리(Cu), 니켈(Ni), 은(Ag)과 같은 금속 물질로 이루어질 수 있다.
일 예에 따르면, 회로기판(100)의 최외곽에는 배선부의 도전성 패턴(131) 중 적어도 일부를 외부로 노출시키는 개구부를 가지는 외부층(140)이 형성되어 있을 수 있다. 외부층(140)을 이루는 물질의 종류는 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트일 수 있다. 그 외에도 절연층(120)과 동일한 물질을 사용할 수도 있다. 또한, 외부층(140)은 단층인 것이 일반적이나, 필요에 따라 다층으로 구성될 수도 있다.
도 2는 도 1의 A 영역을 확대하여 도시한 확대도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 회로기판(100)의 절연층(120)의 내부에는 필러(121)가 분산되어 있다.
일반적으로 절연층(120)의 물성 보강을 위해 필러(121)를 첨가하게 되는데, 필러로 이용되는 물질의 예로는 대표적으로 실리카(SiO2), 알루미나(Al2O3) 등이 있다. 이중, 실리카(SiO2)의 경우, 열팽창 계수가 약 0.5ppm/K로 상당히 낮은 수준의 값을 갖고 있어, 열팽창 계수 저감에 크게 기여한다. 그러나, 이러한 실리카는 UV 조사시 빛의 산란을 일으켜, UV 해상력을 저하시키는 바, 고 밀도 회로기판에의 적용에는 한계가 있었다.
한편, 고 밀도 회로기판에의 적용에 있어서 빛의 산란을 감소시키고, 포토 비아(Photo Via) 해상력을 확보하기 위하여 이산화티타늄(TiO2) 등의 백색안료를 필러로 적용하는 방법을 고려해 볼 수는 있으나, 이들은 화학적으로 안정하여 조화 처리에 의한 물리적인 앵커 효과를 기대하기 어려우며, 이로 인해 최종 제품의 도금 밀착성 향상을 기대하기 어렵다는 한계가 있었다.
이에, 본 발명에서는 UV에 대하여 낮은 산란성을 갖는 코어(core, 121a)와 산에 대하여 높은 식각성을 갖는 쉘(shell, 121b)을 포함하는 코어(121a)-쉘(121b) 구조를 가지는 필러(121)를 채용함으로써, 이러한 한계를 극복하고자 하였다.
구체적으로, 코어(121a)는 쉘보다 UV에 대해 낮은 산란성을 가지며, UV 조사시 빛의 산란을 감소시켜 포토 비아(Photo Via) 해상력을 향상시킨다.
일 예에 따르면, 코어(121a)는 백색 안료 계 물질을 포함할 수 있으며, 예를 들면, 이산화티타늄 (TiO2), 산화아연 (ZnO), 황화아연 (ZnS) 및 황산바륨 (BaSO4)으로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
일 예에 따르면, 코어(121a)의 평균 원상당 직경은 50~2000nm일 수 있다. 상기 코어부의 평균 원상당 직경이 50nm 미만일 경우에는 포토 비아 해상력 향상에는 효과가 있으나, 식각 후 절연층과 배선부가 접하는 요철의 깊이가 작아 원하는 수준의 밀착력 확보가 어려울 수 있으며, 2000nm를 초과할 경우에는 조사되는 UV 파장대의 빛의 산란이 심해져, Photo-Via 해상력 향상 효과가 충분치 못할 우려가 있다.
또한, 쉘(121b)은 코어보다 산에 대하여 높은 식각성을 가지며, 열팽창 계수 저감과 더불어, 도금 밀착성을 향상시킨다.
일 예에 따르면, 쉘(121b)은 실리카 (SiO2), 알루미나 (Al2O3), 수산화알루미늄 (Al(OH)3), 수산화마그네슘 (Mg(OH)2), 탄산칼슘 (CaCO3), 탄산마그네슘 (MgCO3), 산화마그네슘 (MgO), 질화붕소 (BN), 탄화규소 (SiC), 붕산알루미늄 (AlBO3), 티탄산바륨 (BaTiO3) 및 지르콘산칼슘 (CaZrO3)으로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
일 예에 따르면, 쉘(121b)의 평균 두께는 3~50nm일 수 있고, 바람직하게는 10~40nm일 수 있다. 쉘의 두께가 3nm 미만일 경우에는 필러 에칭성 저하에 따른 밀착력 저하가 야기될 우려가 있으며, 50nm를 초과할 경우에는 광산란에 따른 UV 해상력 불량이 야기될 우려가 있다.
코어-쉘 구조를 갖는 필러를 제조하는 방법에 대해서는 특별히 제한하지 않으며, 석출법(Pricipitation method), 졸-겔법(Sol-gel method), 수열합성법(Hydrothermal method), 불꽃가수분해법(Flame hydrolysis method), 분무열분해법(Spray pyrolysis method) 등 당 기술 분야에서 널리 알려진 방법을 이용할 수 있다. 다만, 한가지 바람직한 예를 들자면, 석출법에 의해 코어를, 졸-겔법에 의해 쉘을 2 스텝(step)으로 제조할 수 있다. 이 경우, 화학적 순도가 높으며, 응집 및 조대분이 없는 균일한 입도 분포 확보에 유리한 면이 있다.
필러(121) 중 표면에 노출된 것의 적어도 일부는 기판 제조 공정 중 디스미어 공정 등에서 사용되는 HF와 같은 에칭액에 의하여 제거될 수 있다. 표면에 노출된 필러(121)의 제거로 인하여 절연층(120)의 표면에는 요철(R)이 형성되어 있을 수 있으며, 표면에 형성된 요철(R)은 도 2에 도시된 바와 같이, 배선부(130)에 의해 메워져 있을 수 있다. 이 경우, 절연층(120)과 배선부(130) 간 밀착력이 강화되어 회로 패턴의 안정성이 향상될 수 있다.
이와 같이 본 발명에서 채용된 절연층(120)은 회로 패턴과의 결합력이 높아 안정성이 향상됨과 동시에 최근 기판 분야에서 널리 요구되고 있는 미세하고 정밀한 패턴을 구현할 수 있는 형태이다.
이하, 상술한 회로기판을 효율적으로 제조할 수 있는 방법을 설명하며, 상술한 구성 요소들은 하기의 제조방법에 대한 설명을 통하여 보다 상세히 이해될 수 있을 것이다. 도 3은 본 발명의 일시 예에 따른 회로기판의 제조방법을 개략적으로 나타낸 공정도이며, 절연층들을 적층하는 과정이나 코어부를 형성하는 과정 등은 당 기술 분야에서 널리 이용되는 기판 공정을 사용할 수 있을 것인바 구체적인 설명은 생략한다.
도 3을 참조하면, 먼저, 내부에 필러(121)가 분산된 절연층(120)을 형성한다. 이 경우, 필러(121)는 전술한 바와 같이, 코어-쉘(core-shell) 구조를 가지며, 상기 코어는 상기 쉘보다 UV에 대하여 낮은 산란성을 갖고, 상기 쉘은 상기 코어보다 산에 대하여 높은 식각성을 갖는다. 절연층(120)을 얻는 방법의 일 예로써, 필러(121)를 미 경화 상태의 감광성 수지 등과 함께 캐리어 필름 상에 코팅하는 방법을 이용할 수 있다.
다음으로, UV를 조사하는 방법 등을 이용하여 절연층(120)을 관통하는 관통 홀(V)를 형성한다.
다음으로, 필러(121) 중 상기 절연층(120)의 표면으로 노출된 것의 적어도 일부를 제거하여 절연층(120)의 표면에 요철 구조, 즉 절연층(120)의 표면의 일부가 매몰된 형태의 요철(R)을 형성한다. 필러(121)를 제거하는 방법의 일 예로서, 디스미어 공정 중에 사용되는 산을 적용하여 필러(121)를 에칭 할 수 있다. 다만, 필러(121)는 반드시 관통 홀(V)을 형성한 후에 제거될 필요는 없으며 구체적인 실시 형태에 따라서 그 전에 제거될 수도 있을 것이다.
다음으로, 관통 홀(V)을 충진하는 도전성 비아(132)를 형성하고 절연층(120)의 표면에 도전성 패턴(131)을 형성한다. 상술한 바와 같이, 배선부(130)은 절연층(120) 표면의 요철을 메우도록 형성되어 절연층(120)과 안정적인 결합 구조를 형성할 수 있다. 이 경우, 도전성 패턴(131)은 도전성 페이스트를 도포하는 방법이나 시드층을 이용한 도금 공정 등으로 얻어질 수 있다.
한편, 절연층(120), 도전성 패턴(131), 도전성 비아(132)를 형성하는 공정의 경우, 이들을 순차적으로 적층하면서 실행될 수 있고, 다른 예로서, 절연층(120), 도전성 패턴(131), 도전성 비아(132)을 개별적으로 만들어 놓은 후 일괄하여 적층할 수도 있다.
이후, 인쇄회로기판의 최외곽에 솔더 레지스트와 같은 외부층(140)을 형성하여 앞선 실시 형태에서 설명한 회로기판을 얻을 수 있으며, 외부층(140)은 IC 패키지 기판 등으로 이용하기에 적합한 형태로서 디자인이나 필요한 기능에 따라 적절한 형상으로 제공될 수 있을 것이다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 회로기판
110: 코어부
111, 131: 도전성 패턴
112, 132: 도전성 비아
120: 절연층
121: 필러
121a: 코어
121b: 쉘
130: 배선부
140: 외부층
R: 요철
V: 관통 홀

Claims (16)

  1. 내부에 필러가 분산된 절연층 및 배선부를 포함하고,
    상기 필러는 코어-쉘(core-shell) 구조를 가지며,
    상기 코어는 상기 쉘보다 UV에 대하여 낮은 산란성을 갖고,
    상기 쉘은 상기 코어보다 산에 대하여 높은 식각성을 갖는 회로기판.
  2. 제1항에 있어서,
    상기 코어는 백색 안료 계 물질을 포함하는 회로기판.
  3. 제1항에 있어서,
    상기 코어는 이산화티타늄(TiO2), 산화아연(ZnO), 황화아연(ZnS) 및 황산바륨(BaSO4)으로 이루어진 군으로부터 선택된 1종 이상을 포함하는 회로기판.
  4. 제1항에 있어서,
    상기 코어의 평균 원상당 직경은 50~2000nm인 회로기판.
  5. 제1항에 있어서,
    상기 쉘은 실리카(SiO2), 알루미나(Al2O3), 황산바륨(BaSO4), 수산화알루미늄(Al(OH)3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 탄화규소(SiC), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 이루어진 군으로부터 선택된 1종 이상을 포함하는 회로기판.
  6. 제1항에 있어서,
    상기 쉘의 평균 두께는 3~50nm인 회로기판.
  7. 제1항에 있어서,
    상기 절연층은 감광성 물질을 포함하는 회로기판.
  8. 제1항에 있어서,
    상기 절연층의 두께는 50μm 이하(0μm 제외)인 회로기판.
  9. 제1항에 있어서,
    상기 배선부는 상기 절연층 상에 형성된 도전성 패턴 및 상기 절연층을 관통하는 도전성 비아를 포함하는 것을 특징으로 하는 회로기판.
  10. 제1항에 있어서,
    상기 절연층에서 상기 배선부와 접하는 계면에는 요철이 형성된 것을 특징으로 하는 회로기판.
  11. 제10항에 있어서,
    상기 배선부는 상기 요철을 메우는 형태인 것을 특징으로 하는 회로기판.
  12. 내부에 필러가 분산된 절연층을 형성하는 단계;
    상기 필러 중 상기 절연층의 표면으로 노출된 것의 적어도 일부를 제거하여 상기 절연층의 표면의 일부가 매몰된 형태의 요철을 형성하는 단계; 및
    상기 절연층의 표면에 도전성 패턴을 형성하는 단계;
    를 포함하고,
    상기 필러는 코어-쉘(core-shell) 구조를 가지며, 상기 코어는 상기 쉘보다 UV에 대하여 낮은 산란성을 갖고, 상기 쉘은 상기 코어보다 산에 대하여 높은 식각성을 갖는 회로기판의 제조방법.
  13. 제12항에 있어서,
    상기 절연층은 감광성 물질을 포함하는 회로기판의 제조방법.
  14. 제12항에 있어서,
    상기 절연층의 표면의 요철은 상기 필러 중 상기 절연층의 표면으로 노출된 것의 적어도 일부를 산으로 에칭하여 형성하는 회로기판의 제조방법.
  15. 제12항에 있어서,
    상기 절연층을 관통하는 도전성 비아를 형성하는 단계를 더 포함하는 회로기판의 제조방법.
  16. 제15항에 있어서,
    상기 도전성 비아는 상기 절연층에 UV를 조사하여 형성하는 회로기판의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230056402A (ko) * 2021-10-20 2023-04-27 주식회사 심텍 Ald 공법을 이용한 반도체 패키지용 인쇄회로기판 및 그 반도체 패키지
WO2024129492A1 (en) * 2022-12-12 2024-06-20 Micron Technology, Inc. Semiconductor device assemblies with an encapsulant material having enhanced thermal conductivity, and methods for making the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108946797B (zh) * 2018-09-05 2020-05-22 河南工程学院 一维核壳结构的钛酸钡@氮化硼复合材料及制备方法
US20220220265A1 (en) * 2019-04-19 2022-07-14 Nitto Denko Corporation Plate-shaped composite material
CN112911818A (zh) * 2019-12-04 2021-06-04 奥特斯奥地利科技与系统技术有限公司 光成像材料及使用方法和相应的部件承载件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5124921B2 (ja) * 2004-08-23 2013-01-23 三菱瓦斯化学株式会社 金属張り白色積層体
JP5901141B2 (ja) * 2010-05-17 2016-04-06 昭和電工株式会社 発光素子用実装基板、発光素子用実装基板の製造方法、発光装置及び発光装置の製造方法並びに白色樹脂組成物
CN103492481B (zh) * 2011-02-18 2016-04-27 三菱瓦斯化学株式会社 树脂组合物、预浸料和覆金属箔层压板
JP6115009B2 (ja) * 2012-02-17 2017-04-19 株式会社村田製作所 積層基板の製造方法および積層基板構造
JP6045603B2 (ja) * 2012-11-27 2016-12-14 富士フイルム株式会社 光硬化性組成物、転写材料、硬化物の製造方法、樹脂パターン製造方法、硬化膜、液晶表示装置、有機ｅｌ表示装置並びにタッチパネル表示装置
JP2015028195A (ja) * 2013-07-30 2015-02-12 株式会社東亜電化 無電解めっき層の形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230056402A (ko) * 2021-10-20 2023-04-27 주식회사 심텍 Ald 공법을 이용한 반도체 패키지용 인쇄회로기판 및 그 반도체 패키지
WO2024129492A1 (en) * 2022-12-12 2024-06-20 Micron Technology, Inc. Semiconductor device assemblies with an encapsulant material having enhanced thermal conductivity, and methods for making the same

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