KR20170026291A - 감시 ic 부착 축전 장치 - Google Patents

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KR20170026291A
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oxide
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KR1020160110617A
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케이 다카하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소비 전력이 적은 전지 감시 IC를 제공한다.
축전 소자와 IC를 갖는 축전 장치이다. IC는 축전 소자의 기전력을 감시하는 기능을 갖는다. IC는 바이어스 회로와, 유지 회로와, 앰프를 갖는다. 유지 회로는 제 1 트랜지스터와, 용량 소자를 갖고, 앰프는 제 2 트랜지스터를 갖는다. 바이어스 회로는 제 1 트랜지스터를 통하여 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 용량 소자의 제 1 단자는 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는 것이 바람직하다.

Description

감시 IC 부착 축전 장치{POWER STORAGE DEVICE WITH MONITORING IC}
본 발명의 일 형태는 감시 IC 부착 축전 장치에 관한 것이다.
또한, 본 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또한, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법 또는 이들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는, 반도체 장치를 갖는 경우가 있다.
차량이나 전자 기기에 사용되는 전지의 전압을 감시하고 과충전 또는 과방전을 방지하는 IC(Integrated Circuit)가 알려져 있다. 예를 들어, 특허문헌 1에는 직렬로 접속된 복수의 전지를 감시하는 IC의 구성예가 기재되어 있다.
또한, 특허문헌 2에는 산화물 반도체 트랜지스터(Oxide Semiconductor 트랜지스터, 이하 OS 트랜지스터라고 표기함)를 사용한 유지 회로를 오페 앰프에 제공함으로써 전력 소비를 억제한 반도체 장치가 기재되어 있다.
일본국 특개 제2011-232161 일본국 특개 제2013-235564
기존의 전지 감시 IC에는 많은 앰프가 사용되고 있다. 앰프를 동작시키기 위해서는 기준 전압 생성 회로나 바이어스 회로를 항상 동작시킬 필요가 있다. 그 결과, IC 전체의 소비 전력이 높아지고 전지의 소모 속도가 빨라지는 문제가 있었다.
본 발명의 일 형태는 소비 전력이 적은 전지 감시 IC를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 신규 축전 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는, 신규의 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제를 모두 해결할 필요는 없다. 또한, 열기한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 축전 소자와, IC를 갖는 축전 장치이다. IC는 축전 소자의 기전력을 감시하는 기능을 갖는다. IC는 제 1 회로와, 제 2 회로와, 제 3 회로를 갖는다. 제 1 회로는 제 2 회로를 통하여 제 3 회로에 바이어스 전압을 공급하는 기능을 갖는다. 제 3 회로는 앰프로서의 기능을 갖는다. 제 2 회로는 바이어스 전압을 유지하는 기능을 갖는다.
상기 형태에서, 제 2 회로는 제 1 트랜지스터와, 용량 소자를 갖는다. 제 3 회로는 제 2 트랜지스터를 갖는다. 제 1 회로는 제 1 트랜지스터를 통하여 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 용량 소자의 제 1 단자는 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는 것이 바람직하다.
상기 형태에서, IC는 타이머를 갖는 것이 바람직하다. 타이머는 제 1 트랜지스터의 온 또는 오프의 타이밍을 결정한다.
본 발명의 일 형태는 직렬로 접속된 복수의 축전 소자와 IC를 갖는 축전 장치이다. IC는 회로를 갖는다. 회로는 복수의 축전 소자 중 적어도 하나를 선택하는 기능을 갖는다. IC는 회로가 선택한 축전 소자의 기전력을 감시하는 기능을 갖는다. 회로는 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터를 갖는 것이 바람직하다.
본 발명의 일 형태는 상기 형태에 기재된 축전 장치와, 디스플레이를 갖는 전자 기기이다.
상기 형태에서, 디스플레이는 제 1 표시 소자와, 제 2 표시 소자를 갖는 것이 바람직하다. 제 1 표시 소자는 반사막을 갖는 것이 바람직하다. 반사막은 입사하는 광을 반사하는 기능을 갖는다. 제 1 표시 소자는 반사하는 광의 강도를 제어하는 기능을 갖는 것이 바람직하다. 반사막은 개구부를 구비하고, 제 2 표시 소자는 개구부를 향하여 광을 사출하는 기능을 갖는 것이 바람직하다.
상기 형태에서, 제 1 표시 소자는 액정 소자를 갖고, 제 2 표시 소자는 유기 EL 소자를 갖는 것이 바람직하다.
본 발명의 일 형태에 의하여, 소비 전력이 적은 전지 감시 IC를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 신규 축전 장치 등을 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 상술한 것 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 효과가 추출될 수 있다.
도 1은 축전 장치의 구성예를 나타낸 회로 블록도.
도 2는 축전 장치의 구성예를 나타낸 회로도.
도 3은 전지 감시 IC의 구성예를 나타낸 회로 블록도.
도 4는 전지 감시 IC에 포함되는 스위치의 구성예를 나타낸 회로도.
도 5는 전지 감시 IC에 포함되는 바이어스 회로, 유지 회로 및 앰프의 구성예를 나타낸 회로도.
도 6은 전지 감시 IC에 포함되는 유지 회로의 구성예를 나타낸 회로도.
도 7은 표시 장치의 구성예를 설명하기 위한 회로 블록도.
도 8은 IC의 구성예를 나타낸 단면도.
도 9의 (A)는 트랜지스터의 구성예를 나타낸 단면도이고 (B)는 상면도.
도 10은 트랜지스터의 구성예를 나타낸 단면도.
도 11의 (A)는 트랜지스터의 구성예를 나타낸 단면도이고 (B)는 상면도.
도 12의 (A)는 트랜지스터의 채널부와 그 근방을 나타낸 단면도이고 (B)는 에너지 밴드도.
도 13은 IC의 구성예를 나타낸 단면도.
도 14는 표시 패널의 구성을 설명하는 하면도.
도 15는 표시 패널의 구성을 설명하는 단면도.
도 16은 화소 회로를 설명하기 위한 회로도.
도 17은 표시 패널의 구성을 설명하기 위한 회로도.
도 18은 표시 패널의 구성을 설명하기 위한 도면.
도 19는 본 발명의 일 형태에 따른 축전 장치의 응용예.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 상이한 형태로 실시할 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 본 명세서는 이하의 실시형태를 적절히 조합할 수 있다. 또한, 하나의 실시형태 중에 복수의 구성예가 기재되는 경우는 서로 구성예를 적절히 조합할 수 있다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다.
본 명세서에서, 특별히 언급이 없는 한, 온 전류란, 트랜지스터가 온 상태일 때의 드레인 전류를 말한다. 온 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터의 경우는 게이트와 소스 사이의 전압차(Vgs)가 문턱 전압(Vth) 이상인 상태, p채널형 트랜지스터의 경우는 Vgs가 Vth 이하인 상태를 말한다. 예를 들어, n채널형 트랜지스터의 온 전류란, Vgs가 Vth 이상일 때의 드레인 전류를 말하는 경우가 있다. 또한, 트랜지스터의 온 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다.
본 명세서에서 특별히 언급이 없는 한, 오프 전류란, 트랜지스터가 오프 상태일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터의 경우는 Vgs가 Vth보다 낮은 상태, p채널형 트랜지스터의 경우는 Vgs가 Vth보다 높은 상태를 말한다. 예를 들어, n채널형의 트랜지스터의 오프 전류란, Vgs가 Vth보다도 낮을 때의 드레인 전류를 말하는 경우가 있다. 트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 10-21A 미만이란, 트랜지스터의 오프 전류가 10-21A 미만이 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
또한, 트랜지스터의 오프 전류는 Vds에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별히 언급이 없는 한, Vds의 절대값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는, 이 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 나타내는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 축전 장치의 구성예에 대하여 도 1~도 7을 참조하여 설명한다.
도 1의 (A)는 축전 장치(1)의 구성예를 나타낸 회로 블록도이다. 도 1의 (A)에 나타낸 축전 장치(1)는 축전 소자(60)와, IC(80)를 갖는다.
축전 소자(60)는 직렬로 접속된 축전 소자(E1)~축전 소자(En)(n은 2 이상의 정수(整數))를 갖는다. 축전 소자(60)는 단자(VDD), 단자(GND) 및 단자(V0)~단자(Vn)를 통하여 IC(80)에 전기적으로 접속되어 있다.
또한, 본 명세서 등에서, 축전 소자란, 축전 기능을 갖는 소자 전반을 가리킨다. 예를 들어, 리튬 이온 이차 전지, 리튬 이온 커패시터, 및 전기 이중층 커패시터 등을 포함한다.
IC(80)는 축전 소자(E1)~축전 소자(En)의 기전력을 감시하여 축전 소자(60)의 충방전을 제어하는 기능을 갖는다. IC(80)는 단자(V0)~단자(Vn)의 전압을 판독함으로써 각각의 축전 소자가 갖는 기전력을 감시할 수 있다. 예를 들어, 단자(V0)~단자(V1) 사이의 전압을 판독함으로써 축전 소자(E1)의 기전력을 감시할 수 있다. 예를 들어, 단자(V0)~단자(V2) 사이의 전압을 판독함으로써 직렬 접속된 축전 소자(E1) 및 축전 소자(E2)의 기전력을 감시할 수 있다.
IC(80)는 회로(100)를 갖는다. 도 1의 (B)에 회로(100)의 구성예를 나타내었다. 회로(100)는 바이어스 회로(10), 유지 회로(30) 및 앰프(40)를 갖는다.
바이어스 회로(10)는 단자(IREF)로부터 기준 전류가 공급되고 바이어스 전압이 생성되는 기능을 갖는다. 또한, 바이어스 회로(10)는 유지 회로(30)를 통하여 앰프(40)에 바이어스 전압을 공급하는 기능을 갖는다. 앰프(40)는 바이어스 전압이 공급됨으로써 바이어스 전류이 흘러 신호를 증폭시키는 기능을 갖는다.
유지 회로(30)는 트랜지스터(M2)와 용량 소자(Cs)를 갖는다. 앰프(40)는 트랜지스터(M1)를 갖는다. 도 1의 (B)에서, 트랜지스터(M1)는 pMOS 트랜지스터로 도시되었지만, 이에 한정되지 않고 트랜지스터(M1)는 nMOS 트랜지스터라도 좋다.
바이어스 회로(10)는 트랜지스터(M2)를 통하여 트랜지스터(M1)의 게이트에 전기적으로 접속되어 있다. 또한, 용량 소자(Cs)의 제 1 단자는 트랜지스터(M1)의 게이트에 전기적으로 접속되어 있다.
트랜지스터(M2)는 오프 전류가 낮은 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 낮은 트랜지스터로서, 채널 형성 영역에 산화물 반도체를 갖는 OS 트랜지스터나 채널 형성 영역에 와이드 밴드 갭 반도체(밴드 갭이 2.2eV 이상의 반도체, 예를 들어 탄소화 실리콘, 질화 갈륨, 다이아몬드 등)를 사용한 트랜지스터를 들 수 있다.
트랜지스터(M1)의 게이트에 바이어스 전압이 공급된 후에 트랜지스터(M2)를 오프로 함으로써 유지 회로(30)는 바이어스 전압을 유지할 수 있다. 트랜지스터(M2)는 오프 전류가 극히 작기 때문에 트랜지스터(M2)를 오프로 하면 용량 소자(Cs)에 축적된 전하는 장기간 유지된다. 용량 소자(Cs)의 전하가 유지됨으로써 트랜지스터(M1)의 게이트에 공급된 전위도 유지된다. 즉, 유지 회로(30)는 앰프(40)에 공급된 바이어스 전압을 장기간 유지할 수 있다.
이때, 바이어스 회로(10)의 동작을 정지시킬 수 있다. 구체적으로는 단자(IREF)로부터의 기준 전류의 공급을 정지시킬 수 있다. 유지 회로(30)가 바이어스 전압을 유지하기 때문에 바이어스 회로(10)가 정지 상태라도 앰프(40)는 바이어스 전압이 인가된 상태를 유지하고, 구동시킬 수 있다.
예를 들어, 유지 회로(30)가 존재하지 않는 경우, 앰프(40)가 계속 구동시키기 위해서는 바이어스 회로(10)를 계속 구동시킬 필요가 있다. 바이어스 회로(10)의 구동시에는 정상(定常) 전류가 흐르기 때문에 바이어스 회로(10)는 전력을 소비하고 축전 소자(60)의 전력이 빨리 소모된다.
한편, 회로(100)는 유지 회로(30)를 가짐으로써 바이어스 회로(10)가 정지 상태라도 앰프(40)를 구동시킬 수 있어, IC(80)의 소비 전력을 저감시킬 수 있다. 결과적으로 축전 소자(60)의 전력을 절약할 수 있다.
다음에 축전 장치(1)의 자세한 구성예에 관하여 도 2~도 6을 참조하여 설명한다.
<축전 장치(1)>
도 2는 도 1의 (A)의 축전 장치(1)를 더 자세히 나타낸 회로도이다. 축전 장치(1)는 도 1의 (A)에 나타낸 구성에 더하여 로우 패스 필터(99), 저항 소자(63), 저항 소자(70), 저항 소자(72), FET(71), FET(73), 저항 소자(74), 제너 다이오드(zener diode)(75), 용량 소자(76), 마이크로 컨트롤러(81), 저항 소자(68), 저항 소자(69), 용량 소자(67) 등을 갖는다. 또한, 축전 장치(1)는 단자(PACK(+)) 및 단자(PACK(-))를 통하여 축전 소자(60)가 생성한 전압을 외부 회로로 공급하는 기능을 갖는다.
IC(80)는 도 1의 (A)에 나타낸 단자에 더하여 단자(VREG), 단자(SDA), 단자(SCL), 단자(IM), 단자(IP), 단자(D1), 단자(D2)를 갖는다.
로우 패스 필터(99)는 저항 소자(R0)~저항 소자(Rn), 용량 소자(CL1)~용량 소자(CLn), 저항 소자(61), 용량 소자(62), 저항 소자(64), 저항 소자(65), 용량 소자(66)를 갖는다. 로우 패스 필터(99)는 축전 소자(60)로부터 발생하는 노이즈를 제거하는 기능을 갖는다.
IC(80)는 단자(IM) 및 단자(IP)를 통하여 축적 소자(60)로부터 흘러나오는 전류를 감시하는 기능을 갖는다.
IC(80)는 단자(D1)에 접속된 FET(71)의 온/오프를 제어할 수 있는 기능을 갖는다. 마찬가지로 IC(80)는 단자(D2)에 접속된 FET(73)의 온/오프를 제어할 수 있는 기능을 갖는다. 예를 들어, IC(80)가 축전 소자(60)의 과충전 또는 과방전을 검출하는 경우, IC(80)는 FET(71) 및 FET(73)를 오프로 함으로써 축전 소자(60)의 충방전을 정지시킬 수 있다.
IC(80)는 단자(VREG)를 통하여 용량 소자(76)에 접속되어 있다. 용량 소자(76)는 후술하는 레귤레이터(84)에 의하여 조정된 전압이 공급된다.
IC(80)는 단자(SDA) 또는 단자(SCL)를 통하여 마이크로 컨트롤러(81)와 신호를 주고받는다. 저항 소자(68), 저항 소자(69) 및 용량 소자(67)는 배선(77)에 접속되어 있다. 배선(77)은 마이크로 컨트롤러(81)의 구동 전압이 공급된다.
마이크로 컨트롤러(81)는 축전 소자(E1)~축전 소자(En)의 기전력에 관한 정보를 IC(80)로부터 받고, 그것을 바탕으로 IC(80)에 지시를 보낸다. IC(80)는 마이크로 컨트롤러(81)로부터 받은 지시에 따라 축전 소자(60)의 충방전을 제어한다.
<IC(80)>
도 3은 IC(80)의 내부 구성예를 나타낸 회로 블록도이다. IC(80)는 선택 회로(82), 크럼프 회로(83), 레귤레이터(84), 클록 생성기(85), 밴드 갭 레퍼런스(86), 기준 전압 생성 회로(87), 기준 전류 생성 회로(88), 제어 회로(89), 전압 검출 회로(90), 전류 검출 회로(91), FET 구동 회로(92)를 갖는다.
선택 회로(82)는 축전 소자(E1)~축전 소자(En) 중 적어도 하나를 선택하는 기능을 갖는다. 선택 회로(82)에 의하여 선택된 축전 소자는 그 기전력이 감시된다. 선택 회로(82)는 복수의 스위치를 갖는다. 선택 회로(82)는 고전압이 인가되기 때문에 상술한 스위치는 고전압에 견딜 수 있는 소자를 사용하는 것이 바람직하다.
선택 회로(82)에 사용할 수 있는 스위치의 예를 도 4의 (A) 및 (B)에 나타내었다. 도 4의 (A)는 스위치로서 트랜지스터(93)를 사용한 예를 나타낸 것이다. 트랜지스터(93)는 절연 파괴 전계가 큰 재료를 채널 형성 영역에 사용한 트랜지스터가 바람직하다. 이 트랜지스터로서, 예를 들어, 채널 형성 영역에 산화물 반도체를 갖는 OS 트랜지스터나 채널 형성 영역에 와이드 밴드 갭 반도체(밴드 갭이 2.2eV 이상의 반도체, 예를 들어 탄소화 실리콘, 질화 갈륨, 다이아몬드 등)를 사용한 트랜지스터를 들 수 있다.
도 4의 (B)는 스위치로서 트랜지스터(94), 트랜지스터(95), 및 트랜지스터(96)를 사용하는 예를 나타낸 것이다. 트랜지스터(94)는 n채널형 트랜지스터이고, 트랜지스터(95)는 p채널형 트랜지스터이다. 트랜지스터(94)에는 상술한 OS 트랜지스터 또는 와이드 밴드 갭 반도체 트랜지스터를 사용하여도 좋다. 트랜지스터(95)에는 상술한 와이드 밴드 갭 반도체 트랜지스터를 사용하여도 좋다.
전압 검출 회로(90)는 선택 회로(82)에 의하여 선택된 축전 소자의 기전력을 검출하는 기능을 갖는다.
전류 검출 회로(91)는 축전 소자(60)로부터 흘러나오는 전류를 검출하는 기능을 갖는다.
클록 생성기(85)는 클록 신호를 생성하고 제어 회로(89)에 클록 신호를 공급하는 기능을 갖는다.
제어 회로(89)는 로직 회로이다. 제어 회로(89)는 전압 검출 회로(90) 및 전류 검출 회로(91)로부터 신호를 받고, 선택 회로(82)가 갖는 스위치의 온/오프를 제어하는 기능을 갖는다.
레귤레이터(84)는 단자(VDD)로부터 공급된 전압을 어느 일정한 전압으로 조정하는 기능을 갖는다. 레귤레이터(84)에 의하여 조정된 전압은 제어 회로(89)에 공급된다. 단자(VDD)로부터 공급되는 전압은 고전압인 경우가 많고, 단자(VDD)가 제어 회로(89)에 직접적으로 접속되면 제어 회로(89)가 파괴된다. 그러므로, 레귤레이터(84)로 전압을 조정할 필요가 있다.
크럼프 회로(83) 및 FET 구동 회로(92)는 축전 소자(60)에 접속된 회로를 과전압으로부터 보호하는 기능을 갖는다. 크럼프 회로(83)가 과전압을 검지하면 FET 구동 회로(92)에 신호를 보낸다. FET 구동 회로(92)는 신호를 받으면 FET(71) 및 FET(73)를 오프로 한다. 그 결과, 축전 소자(60)는 충방전을 정지하고 축전 소자(60)에 접속된 회로는 파괴를 면한다.
밴드 갭 레퍼런스(86)는 전압을 생성하는 기능을 갖는다. 기준 전압 생성 회로(87)는 밴드 갭 레퍼런스(86)가 생성한 전압을 사용하여 기준 전압을 생성하는 기능을 갖는다. 기준 전압 생성 회로(88)는 밴드 갭 레퍼런스(86)가 생성한 전압을 사용하여 기준 전압을 생성하는 기능을 갖는다.
크럼프 회로(83), 클록 생성기(85), 전압 검출 회로(90), 전압 검출 회로(91)는 도 1의 (B)에 나타낸 회로(100)를 갖는다. 상술한 기준 전압 및 기준 전류는 각각의 회로가 갖는 회로(100)에 공급된다.
제어 회로(89)는 타이머를 갖는다. 크럼프 회로(83), 클록 생성기(85), 전압 검출 회로(90), 및 전류 검출 회로(91)에 포함되는 회로(100)는 상술한 타이머가 정한 시간에 따라 유지 회로(30)의 OS 트랜지스터를 오프로 하고, 바이어스 회로(10)의 구동을 정지시킬 수 있다. 그 결과, IC(80)는 전체의 소비 전력을 저감시킬 수 있다. 또한, 바이어스 회로(10)의 구동을 정지시키려면 밴드 갭 레퍼런스(86), 기준 전압 생성 회로(87), 및 기준 전류 생성 회로(88)의 구동을 정지시키면 된다.
<회로(100)>
도 5에 나타낸 회로도는 도 1의 (B)에 나타낸 회로(100)의 구성예를 나타낸 것이다.
도 5에 나타낸 바이어스 회로(10)는 트랜지스터(11)~트랜지스터(28)를 갖는다. 단자(IREF)에는 기준 전류 생성 회로(88)가 생성한 기준 전류가 공급된다. 기준 전류 생성 회로(88)의 구동이 정지되고, 기준 전류의 공급이 정지되면 바이어스 회로(10)의 구동도 정지된다. 도 1의 (B)에서 설명한 바와 같이 바이어스 회로(10)는 앰프(40)에 바이어스 전압을 공급하는 기능을 갖는다.
도 5에 나타낸 유지 회로(30)는 트랜지스터(31)~트랜지스터(34)와, 용량 소자(35)~용량 소자(38)를 갖는다. 트랜지스터(31)~트랜지스터(34)의 게이트는 단자(Φ1)에 접속되어 있다. 단자(Φ1)에 공급되는 전위의 High/Low에 따라 트랜지스터(31)~트랜지스터(34)는 온/오프가 된다.
트랜지스터(31)~트랜지스터(34)에는 도 1의 (B)의 트랜지스터(M2)와 마찬가지로 오프 전류가 작은 트랜지스터를 사용하는 것이 바람직하다. 앰프(40)에 바이어스 전압을 공급한 후, 트랜지스터(31)~트랜지스터(34)를 오프로 함으로써 용량 소자(35)~용량 소자(38)의 전하가 유지되어 유지 회로(30)는 바이어스 전압을 유지한다.
트랜지스터(31)~트랜지스터(34)는 제 2 게이트를 제공하여도 좋다. 이 경우의 회로도를 도 6에 나타내었다. 트랜지스터(31)~트랜지스터(34)의 제 2 게이트는 단자(VBG)에 접속되어 있다. 트랜지스터(31)~트랜지스터(34)가 갖는 제 1 게이트와 제 2 게이트는 반도체층을 사이에 개재(介在)하여 서로 중첩되는 영역을 갖는 것이 바람직하다. 단자(Φ1)와 단자(VBG)는 상이한 전위가 공급되어도 좋고, 같은 전위가 공급되어도 좋다. 트랜지스터(31)~트랜지스터(34)는 제 2 게이트를 제공함으로써 트랜지스터의 문턱값을 제어하여 온 전류를 증대시킬 수 있다.
도 5에 나타낸 앰프(40)는 트랜지스터(41)~트랜지스터(56)를 갖는다. 단자(INP)는 앰프(40)의 비반전 입력 단자로서 기능하고, 단자(INM)는 앰프(40)의 반전 입력 단자로서 기능하고, 단자(OUT)는 앰프(40)의 출력 단자로서의 기능을 갖는다.
<디스플레이를 추가한 형태>
도 7은 표시 장치(6)의 회로 블록도를 나타낸 것이다. 표시 장치(6)는 상술한 축전 장치(1)에 디스플레이(5)를 추가한 것이다. 축전 장치(1)는 DC/DC 컴버터(2), DC/DC 컴버터(3), 및 DC/DC 컴버터(4)를 통하여 디스플레이(5)에 전기적으로 접속되어 있다.
DC/DC 컴버터(2)는 승압형의 DC/DC 컴버터이다. 축전 장치(1)로부터 공급된 전압을 승압하여 디스플레이(5)에 공급하는 기능을 갖는다.
DC/DC 컴버터(3)는 강압형 DC/DC 컴버터이다. 축전 장치(1)로부터 공급된 전압을 강압하여 디스플레이(5)에 공급하는 기능을 갖는다.
DC/DC 컴버터(4)는 반전형의 DC/DC 컴버터이다. 축전 장치(1)로부터 공급된 전압을 역극성 전압으로 변환하여(예를 들어 +10V를 -10V로 변환함), 디스플레이(5)에 공급하는 기능을 갖는다.
표시 장치(6)는 축전 장치의 축전량을 디스플레이(5)에 표시할 수 있다. 또한, 표시 장치(6)를 전자 기기에 탑재함으로써 전지의 전력 소모가 적은 전자 기기를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 IC(80)에 적용 가능한 디바이스의 구성예에 대하여 도 8~도 13을 참조하여 설명한다.
<반도체 장치의 구성예 1>
도 8은 IC(80)의 단면도를 도시한 것이다. 도 8에 도시된 IC(80)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(Cs)를 갖는다. 도 8의 좌측은 IC(80)를, 트랜지스터(M1), 트랜지스터(M2)의 채널 길이 방향으로 절단한 경우의 단면도를 도시한 것이고, 도 8의 우측은 IC(80)를, 트랜지스터(M1), 트랜지스터(M2)의 채널 폭 방향으로 절단한 경우의 단면도를 도시한 것이다.
IC(80)는 아래부터 순서대로 적층된 층(L1), 층(L2), 층(L3), 층(L4), 층(L5), 및 층(L6)을 갖는다.
층(L1)은 트랜지스터(M1)와, 기판(111)과, 소자 분리층(112)과, 플러그(113)와, 플러그(114)와, 플러그(115) 등을 갖는다.
층(L2)은 배선(121)과, 배선(122)과, 배선(123)과, 플러그(124)와, 플러그(125)와, 플러그(126)와, 플러그(127)와, 절연체(128) 등을 갖는다.
층(L3)은 트랜지스터(M2)와, 배선(131)과, 배선(132)과, 플러그(133)와, 플러그(134)와, 플러그(135)와, 절연체(136) 등을 갖는다.
층(L4)은 배선(141)과, 배선(142)과, 플러그(143) 등을 갖는다.
층(L5)은 용량 소자(Cs)와, 플러그(154) 등을 갖는다.
층(L6)은 배선(161) 등을 갖는다.
도 8에 도시된 트랜지스터(M1)는 도 1의 (B)에 나타낸 트랜지스터(M1), 도 5에 나타낸 트랜지스터(11)~트랜지스터(28), 도 5에 나타낸 트랜지스터(41)~트랜지스터(56), 또는 도 4의 (B)에 나타낸 트랜지스터(95) 등에 사용할 수 있다.
도 8에 도시된 트랜지스터(M2)는 도 1의 (B)에 나타낸 트랜지스터(M2), 도 5에 나타낸 트랜지스터(31)~트랜지스터(34), 도 4의 (A)에 나타낸 트랜지스터(93), 또는 도 4의 (B)에 나타낸 트랜지스터(94) 등에 사용할 수 있다.
트랜지스터(M2)는 실리콘 등보다 밴드 갭이 넓고 진성 캐리어 밀도가 낮은 반도체를 채널 형성 영역에 사용하는 것이 바람직하다. 상술한 트랜지스터로서 예를 들어 채널 형성 영역에 산화물 반도체를 포함하는 OS 트랜지스터를 들 수 있다.
트랜지스터(M2)에 OS 트랜지스터를 사용한 경우, 절연체(128), 절연체(136)는 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는 것이 바람직하다. 절연체(128), 절연체(136)를 제공함으로써, 트랜지스터(M2)에 포함되는 산소가 외부로 확산되거나, 외부로부터 트랜지스터(M2)로 수소, 수분 등이 들어가는 것을 방지할 수 있다.
절연체(128), 절연체(136)로서 예를 들어 질화물 절연체를 사용할 수 있다. 이 질화물 절연체로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에 산소, 수소, 물 등에 대한 차단 효과를 갖는 산화물 절연체를 제공하여도 좋다. 산화물 절연체로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다. 특히, 산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단하는 효과가 높기 때문에, 절연체(128), 절연체(136)에 적용되는 것이 바람직하다.
트랜지스터(M1)는 기판(111) 위에 제공되고, 소자 분리층(112)에 의하여 인접한 다른 트랜지스터와 분리되어 있다. 소자 분리층(112)으로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다. 또한, 본 명세서에서 산화 질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말하고, 질화 산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다.
기판(111)으로서는 실리콘이나 탄소화 실리콘을 사용한 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄을 사용한 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용할 수 있다. 또한, 기판(111)으로서 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 접합 필름, 섬유상 재료를 포함한 종이 또는 기재 필름 등을 이용하여도 좋다. 또한, 어떤 기판을 사용하여 반도체 소자를 형성하고, 그 후, 다른 기판에 반도체 소자를 전치(轉置)하여도 좋다.
또한, 기판(111)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 형성하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(111)으로 전치하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다. 또한, 기판(111)으로서, 섬유를 함유한 시트, 필름, 또는 박 등을 사용하여도 좋다. 또한, 기판(111)이 신축성을 가져도 좋다. 또한, 기판(111)은 접거나 잡아당기는 것을 멈췄을 때 원래 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(111)의 두께는 예를 들어, 5㎛ 이상 700㎛ 이하, 바람직하게는 10㎛ 이상 500㎛ 이하, 더 바람직하게는 15㎛ 이상 300㎛ 이하로 한다. 기판(111)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(111)을 얇게 함으로써 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 접거나 잡아당기는 것을 멈추었을 때, 원래의 형상으로 돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등에 의하여 기판(111) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다. 가요성 기판인 기판(111)으로서는 예를 들어 금속, 합금, 수지 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(111)은 선팽창률이 낮을수록 환경에 의한 변형이 억제되어 바람직하다. 가요성 기판인 기판(111)으로서는, 예를 들어, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 이용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판(111)으로서 적합하다.
도 8에서는 일례로서 기판(111)에 단결정 실리콘 웨이퍼를 사용한 예를 도시하였다.
용량 소자(Cs)는 도전체(151), 도전체(152) 및 절연체(153)를 갖는다. 도전체(151), 도전체(152)는 용량 소자(Cs)의 전극으로서의 기능을 갖는다. 또한, 절연체(153)는 용량 소자(Cs)의 커패시터 절연체로서의 기능을 갖는다.
절연체(153)는 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(153)는, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다.
도전체(151), 도전체(152)로서, 구리, 텅스텐, 몰리브데넘, 금, 알루미늄, 망가니즈, 타이타늄, 탄탈럼, 니켈, 크로뮴, 납, 주석, 철, 코발트, 루테늄, 백금, 이리듐, 스트론튬의 저저항 재료로 이루어진 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전체의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다.
특히, 절연체(153)가 금속 산화물을 포함하는 경우, 도전체(151), 도전체(152)는 이리듐, 루테늄, 백금, 스트론튬 루테네이트(strontium ruthenate) 등, 귀금속을 포함하는 것이 바람직하다. 이들 귀금속은 절연체(153)에 포함되는 금속 산화물과 접촉하여도 절연체(153)로부터 산소를 추출할 일이 적고, 산소 결손에서 유래하는 절연체(153)의 결함을 만들기 어렵다.
도 8에 도시된 배선 및 플러그로서, 구리, 텅스텐, 몰리브데넘, 금, 알루미늄, 망가니즈, 타이타늄, 탄탈럼, 니켈, 크로뮴, 납, 주석, 철, 코발트, 루테늄, 백금, 이리듐, 스트론튬의 저저항 재료로 이루어진 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전체의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, 구리와 망가니즈의 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈가 구리의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
또한, 도 8에 도시된 배선 및 플러그로서, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다. 상기 투명 도전 재료로서, 예를 들어 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨이 첨가된 산화 아연 등을 들 수 있다.
또한, 도 8에 도시된 배선 및 플러그로서, 상기 금속과 상기 투명 도전 재료의 적층을 사용하여도 좋다.
이하에서는 트랜지스터(M1) 및 트랜지스터(M2)의 상세한 사항에 대하여 도 9~도 11을 참조하여 설명한다.
<트랜지스터(M1)>
도 9의 (A)는 도 8에 도시된 단면도의 층(L1)의 부분만을 도시한 것이다. 또한, 도 9의 (B)는 트랜지스터(M1)의 상면도를 나타낸 것이다. 또한, 도 9의 (B)의 상면도는 도면의 명료화를 위하여 일부 요소를 생략하여 나타내었다. 도 9의 (A)의 좌측은 도 9의 (B)에 나타낸 일점쇄선 X1-X2에 대응하는 단면도를 나타내고, 도 9의 (A)의 우측은 도 9의 (B)에 나타낸 일점쇄선 Y1-Y2에 대응하는 단면도를 나타내었다. 또한, 일점쇄선 X1-X2를 트랜지스터(M1)의 채널 길이 방향, 일점쇄선 Y1-Y2를 트랜지스터(M1)의 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(M1)는 웰(171)에 제공된, 채널 형성 영역(170), 불순물 영역(172), 불순물 영역(173)과, 이 불순물 영역(172) 및 불순물 영역(173)에 접촉하여 제공된 도전성 영역(175), 도전성 영역(176)과, 채널 형성 영역(170) 위에 제공된 게이트 절연체(174)와, 게이트 절연체(174) 위에 제공된 게이트 전극(177)을 갖는다. 또한, 도전성 영역(175), 도전성 영역(176)에는 금속 실리사이드 등을 사용하여도 좋다.
도 9의 (A)에서, 트랜지스터(M1)는 채널 형성 영역(170)이 볼록 형상을 갖고, 그 측면 및 상면을 따라 게이트 절연체(174) 및 게이트 전극(177)이 제공되어 있다. 이러한 형상을 갖는 트랜지스터를 FIN형 트랜지스터라고 부른다. 본 실시형태에서는, 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 설명하였지만 SOI 기판을 가공하여 볼록 형상을 갖는 반도체층을 형성하여도 좋다.
도 9의 (A)에는, 일례로서 트랜지스터(M1)에 Si 트랜지스터를 적용한 예를 도시하였다. 트랜지스터(M1)는 n채널형 트랜지스터 및 p채널형 트랜지스터 중 어느 쪽이라도 좋고, 회로에 따라 적절한 트랜지스터를 사용하면 좋다.
절연체(178)는 층간 절연체로서의 기능을 갖는다. 트랜지스터(M1)에 Si 트랜지스터를 사용한 경우, 절연체(178)는 수소를 포함하는 것이 바람직하다. 절연체(178)가 수소를 포함함으로써 실리콘의 댕글링 본드(dangling bond)를 종단하여, 트랜지스터(M1)의 신뢰성을 향상시키는 효과가 있다. 절연체(178)로서, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘 등을 사용하는 것이 바람직하다.
또한, 트랜지스터(M1)로서, 플레이너형의 트랜지스터를 사용하여도 좋다. 이 경우의 예를 도 10에 나타내었다. 도 10에 도시된 트랜지스터(M1)는 웰(201)에 제공된, 채널 형성 영역(202), 저농도 불순물 영역(211), 저농도 불순물 영역(212), 고농도 불순물 영역(203), 고농도 불순물 영역(204)과, 이 고농도 불순물 영역(203) 및 고농도 불순물 영역(204)에 접촉하여 제공된 도전성 영역(205), 도전성 영역(206)과, 채널 형성 영역(202) 위에 제공된 게이트 절연체(208)와, 게이트 절연체(208) 위에 제공된 게이트 전극(207)과, 게이트 전극(207)의 측벽에 제공된 측벽 절연층(209), 측벽 절연층(210)을 갖는다. 또한, 도전성 영역(205), 도전성 영역(206)에는 금속 실리사이드 등을 사용하여도 좋다.
<트랜지스터(M2)>
도 11의 (A)는 도 8에 도시된 단면도의 층(L3)의 부분만을 도시한 것이다. 또한, 도 11의 (B)는 트랜지스터(M2)의 상면도를 나타낸 것이다. 또한, 도 11의 (B)의 상면도는 도면의 명료화를 위하여 일부 요소를 생략하여 나타내었다. 도 11의 (A)의 좌측에는 도 11의 (B)에 나타낸 일점쇄선 X1-X2에 대응하는 단면도를 도시하고, 도 11의 (A)의 우측에는 도 11의 (B)에 나타낸 일점쇄선 Y1-Y2에 대응하는 단면도를 도시하였다. 또한, 일점쇄선 X1-X2를 트랜지스터(M2)의 채널 길이 방향, 일점쇄선 Y1-Y2를 트랜지스터(M2)의 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(M2)는 배선(131)과, 배선(131)을 덮도록 형성된 절연체(184)와, 절연체(184) 위의 절연체(185)와, 절연체(185) 위의 절연체(186)와, 절연체(186) 위의 산화물 반도체(181), 산화물 반도체(182)의 순서대로 형성된 적층과, 산화물 반도체(182)의 상면과 접촉하는 도전체(189)와, 마찬가지로 산화물 반도체(182)의 상면과 접촉하는 도전체(190)와, 도전체(189), 도전체(190) 위의 절연체(191)와, 산화물 반도체(181), 산화물 반도체(182), 도전체(189), 도전체(190), 및 절연체(191)와 접촉하는 산화물 반도체(183)와, 산화물 반도체(183) 위의 절연체(188)와, 절연체(188) 위의 도전체(187)를 갖는다. 또한, 산화물 반도체(181), 산화물 반도체(182), 및 산화물 반도체(183)를 총칭하여 산화물 반도체(180)라고 부른다.
산화물 반도체(182)는 반도체이며, 트랜지스터(M2)의 채널 형성 영역으로서의 기능을 갖는다.
트랜지스터(M2)에서, 산화물 반도체(181) 또는 산화물 반도체(183)는 전자를 흘리지 않는(채널로서 기능하지 않는) 영역을 갖는다. 그러므로, 트랜지스터(M2)에서, 산화물 반도체(181) 또는 산화물 반도체(183)를 절연체라고 부르는 경우가 있다.
도전체(189)는 트랜지스터(M2)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는다. 마찬가지로, 도전체(190)는 트랜지스터(M2)의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 갖는다
도전체(187)는 트랜지스터(M2)의 제 1 게이트 전극으로서의 기능을 갖는다.
절연체(188)는 트랜지스터(M2)의 제 1 게이트 절연체로서의 기능을 갖는다.
배선(131)은 트랜지스터(M2)의 제 2 게이트 전극으로서의 기능을 갖는다.
도전체(187)와 배선(131)은 같은 전위가 공급되어도 좋고, 상이한 전위가 공급되어도 좋다. 또한, 배선(131)은 경우에 따라서는 생략하여도 좋다.
절연체(184)~절연체(186)는 트랜지스터(M2)의 하지 절연체 및 트랜지스터(M2)의 제 2 게이트 절연체로서의 기능을 갖는다.
절연체(191)는 트랜지스터(M2)의 보호 절연체 또는 층간 절연체로서의 기능을 갖는다.
도 11의 (A)에 도시된 바와 같이, 산화물 반도체(182)의 측면은 도전체(187)에 의하여 둘러싸여 있다. 상기 구성을 취함으로써, 도전체(187)의 전계에 의하여, 산화물 반도체(182)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 그러므로, 산화물 반도체(182) 전체(벌크)에 채널이 형성된다. s-channel 구조는 트랜지스터의 소스-드레인간에 대전류를 흘려보낼 수 있어, 트랜지스터의 온 전류를 높게 할 수 있다.
s-channel 구조는, 높은 온 전류가 얻어지기 때문에, LSI(Large Scale Integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있으므로, 상기 트랜지스터를 갖는 반도체 장치는 집적도가 높으며 고밀도화된 반도체 장치로 할 수 있다.
게이트 전극으로서 기능하는 도전체(187)는 절연체(191)에 형성된 개구부를 메우도록 자기정합(self-align)적으로 형성된다. 도 11의 (A)에 도시된 바와 같이, 도전체(187)와 도전체(189)는 서로 중첩하지 않는 것이 바람직하다. 마찬가지로, 도전체(187)와 도전체(190)는 서로 중첩하지 않는 것이 바람직하다. 상술한 구성으로 함으로써, 도전체(187)와 도전체(189) 사이, 또는 도전체(187)와 도전체(190) 사이에 생기는 기생 용량은 작게 억제할 수 있고, 트랜지스터(M2)는 동작 속도의 저하를 방지할 수 있다.
도 12의 (A)는 트랜지스터(M2)의 중앙부를 확대한 것이다. 도 12의 (A)에서, 도전체(187)의 바닥면이 절연체(188) 및 산화물 반도체(183)를 통하여 산화물 반도체(182)의 상면과 평행으로 면하는 영역의 길이를 폭(LG)으로서 나타내었다. 폭(LG)은 게이트 전극의 선폭을 나타낸다. 또한, 도 12의 (A)에서 도전체(189)와 도전체(190) 사이의 길이를 폭(LSD)으로서 나타내었다. 폭(LSD)은 소스 전극과 드레인 전극 사이의 길이를 나타낸다.
폭(LSD)은 최소 가공 치수로 결정되는 경우가 많다. 도 12의 (A)에 도시된 바와 같이 폭(LG)은 폭(LSD)보다 작다. 즉, 트랜지스터(M2)는 게이트 전극의 선폭을 최소 가공 치수보다 작게 할 수 있다. 구체적으로는 폭(LG)은 5nm 이상 60nm 이하, 바람직하게는 5nm 이상 30nm 이하로 할 수 있다.
도 12의 (A)에서, 도전체(189)의 두께 또는 도전체(190)의 두께를 높이(HSD)로 나타내었다.
절연체(188)의 두께를 높이(HSD) 이하로 함으로써 게이트 전극으로부터의 전계가 채널 형성 영역 전체에 인가할 수 있게 되어 바람직하다. 절연체(188)의 두께는 30nm 이하, 바람직하게는 10nm 이하로 한다.
이하에서, 트랜지스터(M2)의 각 구성 요소에 대하여 설명한다.
<<산화물 반도체>>
먼저, 산화물 반도체(181)~산화물 반도체(183)에 적용 가능한 산화물 반도체에 대하여 설명한다.
산화물 반도체(182)는, 예를 들어, 인듐(In)을 포함하는 산화물 반도체이다. 산화물 반도체(182)는, 예를 들어, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체(182)는 원소 M을 포함하면 바람직하다. 원소(M)는, 바람직하게는, 알루미늄(Al), 갈륨(Ga) 또는 주석(Sn) 등으로 한다. 원소(M)에 적용할 수 있는 그 외의 원소에는, 예를 들어 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 이트륨(Y), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W) 등이 있다. 단, 원소 M으로서, 상술한 원소를 복수 조합하여도 상관없는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다도 높은 원소이다. 또는, 원소(M)는, 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체(182)는 아연(Zn)을 함유하는 것이 바람직하다. 산화물 반도체는, 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
단, 산화물 반도체(182)는 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 산화물 반도체(182)는 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등의 인듐을 포함하지 않고 아연을 포함한 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함한 산화물 반도체, 인듐을 포함하지 않고 주석을 포함한 산화물 반도체 등이어도 좋다.
산화물 반도체(182)로서는 예를 들어, 에너지 갭이 큰 산화물 반도체를 사용한다. 산화물 반도체(182)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
산화물 반도체(182)는 후술하는 CAAC-OS막을 이용하는 것이 바람직하다.
예를 들어, 산화물 반도체(181) 및 산화물 반도체(183)는 산화물 반도체(182)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 산화물 반도체(182)를 구성하는 산소 외의 원소 1종 이상, 또는 2종 이상으로부터 산화물 반도체(181) 및 산화물 반도체(183)가 구성되기 때문에 산화물 반도체(181)와 산화물 반도체(182)와의 계면, 및 산화물 반도체(182)와 산화물 반도체(183)와의 계면에서 계면 준위가 형성되기 어렵다.
또한, 산화물 반도체(181) 또는 산화물 반도체(183)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 산화물 반도체(181) 또는 산화물 반도체(183)를 스퍼터링법으로 성막하는 경우, 하기의 원자수비를 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:2:4 또는 그 근방치, In:M:Zn=1:3:2 또는 그 근방치, In:M:Zn=1:3:4 또는 그 근방치, In:M:Zn=1:3:6 또는 그 근방치, In:M:Zn=1:3:8 또는 그 근방치, In:M:Zn=1:4:3 또는 그 근방치, In:M:Zn=1:4:4 또는 그 근방치, In:M:Zn=1:4:5 또는 그 근방치, In:M:Zn=1:4:6 또는 그 근방치, In:M:Zn=1:6:3 또는 그 근방치, In:M:Zn=1:6:4 또는 그 근방치, In:M:Zn=1:6:5 또는 그 근방치, In:M:Zn=1:6:6 또는 그 근방치, In:M:Zn=1:6:7 또는 그 근방치, In:M:Zn=1:6:8 또는 그 근방치, In:M:Zn=1:6:9 또는 그 근방치, In:M:Zn=1:10:1 또는 그 근방치, In:M:Zn=1:5:6 또는 그 근방치가 바람직하다.
또한, 산화물 반도체(181) 또는 산화물 반도체(183)가 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 산화물 반도체(181) 또는 산화물 반도체(183)가 산화 갈륨 또는 M-Zn 산화물이라도 된다. M-Zn 산화물을 스퍼터링법으로 성막할 경우, M:Zn=10:1 또는 그 근방치를 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다.
또한, 산화물 반도체(182)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 경우, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 산화물 반도체(182)를 스퍼터링법으로 성막하는 경우, 하기의 원자수비를 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:1:1 또는 그 근방치, In:M:Zn=1:1:0.5 또는 그 근방치, In:M:Zn=1:1:1.2 또는 그 근방치, In:M:Zn=2:1:1.5 또는 그 근방치, In:M:Zn=2:1:2.3 또는 그 근방치, In:M:Zn=2:1:3 또는 그 근방치, In:M:Zn=3:1:2 또는 그 근방치, In:M:Zn=4:2:4.1 또는 그 근방치, In:M:Zn=5:1:7 또는 그 근방치가 바람직하다.
다음에, 산화물 반도체(181)~산화물 반도체(183)의 적층으로 구성되는 산화물 반도체(180)의 기능 및 그 효과에 대하여 도 12의 (B)에 도시된 에너지 밴드 구조도를 참조하여 설명한다. 도 12의 (B)는 도 12의 (A)에서 쇄선 A1-A2로 나타낸 부위의 에너지 밴드 구조를 나타낸 것이다.
도 12의 (B) 중, Ec(186), Ec(181), Ec(182), Ec(183), Ec(188)는 각각 절연체(186), 산화물 반도체(181), 산화물 반도체(182), 산화물 반도체(183), 절연체(188)의 전도대 하단의 에너지를 나타낸 것이다.
여기서, 진공 준위와 전도대 하단의 에너지와의 차(전자 친화력이라고도 함)는, 진공 준위와 가전자대 상단의 에너지와의 차(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은, 분광 엘립소미터를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다.
절연체(186)와 절연체(188)는 절연체이기 때문에 Ec(186)와 Ec(188)는, Ec(181), Ec(182), 및 Ec(183)보다도 진공 준위에 가깝다(전자 친화력이 작다).
산화물 반도체(182)는 산화물 반도체(181) 및 산화물 반도체(183)보다도 전자 친화력이 큰 산화물 반도체를 사용한다. 예를 들어, 산화물 반도체(182)로서 산화물 반도체(181) 및 산화물 반도체(183)보다도 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물 반도체를 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 차단성을 갖는다. 그러므로, 산화물 반도체(183)가 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상으로 한다.
이때, 게이트 전압을 인가하면, 산화물 반도체(181), 산화물 반도체(182), 산화물 반도체(183) 중, 전자 친화력이 큰 산화물 반도체(182)에 채널이 형성된다.
이때, 전자는 산화물 반도체(181), 산화물 반도체(183) 중이 아니라 산화물 반도체(182) 내를 주로 이동한다. 그러므로, 산화물 반도체(181)와 절연체(186)의 계면, 또는 산화물 반도체(183)와 절연체(188)의 계면에 전자의 흐름을 저해하는 계면 준위가 많이 존재하더라도 트랜지스터의 온 전류에는 거의 영향을 미치지 않는다. 산화물 반도체(181), 및 산화물 반도체(183)는 절연체처럼 기능한다.
산화물 반도체(181)와 산화물 반도체(182) 사이에 산화물 반도체(181)와 산화물 반도체(182)의 혼합 영역을 갖는 경우가 있다. 또한, 산화물 반도체(182)와 산화물 반도체(183) 사이에 산화물 반도체(182)와 산화물 반도체(183)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮게 된다. 그러므로, 산화물 반도체(181), 산화물 반도체(182) 및 산화물 반도체(183)의 적층체는 각각의 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다.
산화물 반도체(181)와 산화물 반도체(182)의 계면, 또는 산화물 반도체(182)와 산화물 반도체(183)의 계면은 상술한 바와 같이 계면 준위 밀도가 작기 때문에 산화물 반도체(182) 중에서 전자의 이동이 저해될 일이 적고, 트랜지스터의 온 전류를 높게 할 수 있다.
예를 들어, 트랜지스터 중의 전자의 이동은 채널 형성 영역의 물리적인 요철이 큰 경우에 저해된다. 트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들어, 산화물 반도체(182)의 상면 또는 하면(피형성면, 여기에서는 산화물 반도체(181)의 상면)의 1㎛×1㎛의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에서의 평균면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는 에스아이아이 나노테크놀로지 주식회사(SII Nano Technology Inc.) 제조, 주사형 프로브 현미경 시스템 SPA-500 등을 이용하여 측정할 수 있다.
채널이 형성되는 영역 중의 결함 준위 밀도가 높은 경우에도 전자의 이동은 저해된다. 예를 들어, 산화물 반도체(182)가 산소 결손(VO라고도 표기하는 경우가 있음)을 갖는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위가 형성되는 경우가 있다. 이하에서는 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다 산소가 들어가는 것이 더 안정된다. 따라서, 산화물 반도체(182) 내의 산소 결손을 저감함으로써, 트랜지스터의 온 전류를 높일 수 있는 경우가 있다.
예를 들어, 산화물 반도체(182)의 어느 깊이 또는 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
산화물 반도체(182)의 산소 결손을 저감시키기 위하여, 예를 들어, 절연체(186)에 포함되는 과잉 산소를 산화물 반도체(181)를 통하여 산화물 반도체(182)까지 이동시키는 방법 등이 있다. 이 경우, 산화물 반도체(181)는 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 산화물 반도체(182)의 전체에 채널이 형성된다. 따라서, 산화물 반도체(182)가 두꺼울수록 채널 영역은 크게 된다. 즉, 산화물 반도체(182)가 두꺼울수록 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 산화물 반도체(183)의 두께는 얇을수록 바람직하다. 산화물 반도체(183)는 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 갖고 있으면 된다. 한편, 산화물 반도체(183)는 채널이 형성되는 산화물 반도체(182)에, 인접한 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 그러므로, 산화물 반도체(183)는 어느 정도의 두께를 갖는 것이 바람직하다. 산화물 반도체(183)는 예를 들어 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 가지면 좋다. 또한, 산화물 반도체(183)는 절연체(186) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는 산화물 반도체(181)는 두껍고, 산화물 반도체(183)는 얇은 것이 바람직하다. 산화물 반도체(181)는 예를 들어 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 가지면 좋다. 산화물 반도체(181)의 두께를 두껍게 함으로써, 인접한 절연체와 산화물 반도체(181)와의 계면으로부터 채널이 형성되는 산화물 반도체(182)까지의 거리를 길게 할 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 산화물 반도체(181)는 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더욱 바람직하게는 80nm 이하의 두께의 영역을 갖고 있으면 된다.
예를 들어, 산화물 반도체(182)와 산화물 반도체(181) 사이에, SIMS 분석에 의하여 측정하였을 때의 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다. 또한, 산화물 반도체(182)와 산화물 반도체(183) 사이에, SIMS에 의하여 측정하였을 때의 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다.
또한, 산화물 반도체(182)의 수소 농도를 저감하기 위하여 산화물 반도체(181) 및 산화물 반도체(183)의 수소 농도를 저감하면 바람직하다. 산화물 반도체(181) 및 산화물 반도체(183)는 SIMS로 측정되는 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 갖는다. 또한, 산화물 반도체(182)의 질소 농도를 저감하기 위하여 산화물 반도체(181) 및 산화물 반도체(183)의 질소 농도를 저감하면 바람직하다. 산화물 반도체(181) 및 산화물 반도체(183)는 SIMS에 의하여 측정하였을 때의 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 갖는다.
상술한 3층 구조는 일례이다. 예를 들어, 산화물 반도체(181) 또는 산화물 반도체(183)가 없는 2층 구조로 하여도 좋다. 또는, 산화물 반도체(181)의 위 또는 아래, 또는 산화물 반도체(183)의 위 또는 아래에 산화물 반도체(181), 산화물 반도체(182), 및 산화물 반도체(183)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 하여도 좋다. 또는, 산화물 반도체(181) 위, 산화물 반도체(181) 아래, 산화물 반도체(183) 위, 산화물 반도체(183) 아래 중 어느 2개소 이상에 산화물 반도체(181), 산화물 반도체(182), 및 산화물 반도체(183)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수(整數))로 하여도 상관없다.
<<하지 절연체>>
절연체(184)를 구성하는 재료에는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등이 있다.
또한, 절연체(184)로서, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실레인 등과, 산소 또는 아산화질소 등을 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용하여도 좋다.
절연체(186)는 가열에 의하여 일부 산소가 이탈되는 산화물 재료를 포함하는 것이 바람직하다. 적합하게는, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물막은, 가열에 의하여 일부 산소가 이탈된다. 절연체(186)로부터 이탈된 산소는 산화물 반도체(180)에 공급되어, 산화물 반도체(180)의 산소 결손을 저감할 수 있다. 결과적으로, 트랜지스터의 전기 특성의 변동을 억제하여 신뢰성을 높일 수 있다.
화학량론적 조성을 만족시키는 산소보다도 많은 산소를 포함하는 산화물막은, 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 경우의 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연체(186)는 산화물 반도체(180)에 산소를 공급할 수 있는 산화물을 포함하는 것이 바람직하다. 예를 들어, 절연체(186)로서 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 절연체(186)로서 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용하여도 좋다.
절연체(186)에 산소를 과잉으로 함유시키기 위해서는, 예를 들어 산소 분위기 하에서 절연체(186)의 성막을 행하면 좋다. 또는, 성막 후의 절연체(186)에 산소를 도입하여 산소를 과잉으로 함유하는 영역을 형성하여도 좋고, 양쪽의 수단을 조합하여도 좋다.
예를 들어, 성막 후의 절연체(186)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라스마 이머전 이온 주입법, 플라스마 처리 등을 이용할 수 있다.
산소 도입 처리에는 산소를 포함하는 가스를 이용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화 질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화 탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
또한, 절연체(186)를 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP법(Chemical Mechanical Polishing) 등을 사용한 평탄화 처리를 행하여도 좋다.
절연체(185)는 절연체(186)에 포함되는 산소가 배선(131)에 포함되는 금속과 결합되어, 절연체(186)에 포함되는 산소가 감소하는 것을 방지하는 패시베이션 기능을 갖는다.
절연체(185)는, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연체(185)를 제공함으로써 산화물 반도체(180)로부터 산소가 외부로 확산되는 것과, 외부로부터 산화물 반도체(180)로 수소나 물 등이 들어가는 것을 방지할 수 있다.
절연체(185)로서는 예를 들어, 질화물 절연체을 사용할 수 있다. 이 질화물 절연체로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연체 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연체를 제공하여도 된다. 산화물 절연체로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
트랜지스터(M2)는 전하 포획층으로 전자를 주입함으로써, 문턱 전압을 제어할 수 있다. 전하 포획층은 절연체(184) 또는 절연체(185)에 제공하는 것이 바람직하다. 예를 들어, 절연체(185)를 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 알루미늄 실리케이트 등으로 형성함으로써 전하 포획층으로서 기능시킬 수 있다.
<<게이트 전극, 소스 전극, 드레인 전극>>
도전체(187), 도전체(189), 도전체(190)는 구리, 텅스텐, 몰리브데넘, 금, 알루미늄, 망가니즈, 타이타늄, 탄탈럼, 니켈, 크로뮴, 납, 주석, 철, 코발트, 루테늄, 백금, 이리듐, 스트론튬의 저저항 재료로 구성되는 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함한 도전체의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, 구리와 망가니즈의 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈가 형성되고, 산화 망가니즈가 구리의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
또한, 도전체(187), 도전체(189), 도전체(190)로서 산화 인듐, 산하 주석 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다. 상기 투명 도전 재료로서 예를 들어, 산화 인듐, 인듐 주석 산화물(ITO: Indium Tin Oxide), 인듐 아연 산화물, 산화 아연, 갈륨이 첨가된 산화 아연 등을 들 수 있다.
또한, 도전체(187), 도전체(189), 도전체(190)로서 상기 금속과 상기 투명 도전 재료의 적층을 사용하여도 좋다.
산화물 반도체(182)는 도전체(189) 및 도전체(190)와 접촉하는 영역에 저저항 영역을 갖는 것이 바람직하다. 산화물 반도체(182)는 이 저저항 영역을 가짐으로써 산화물 반도체(182)와 도전체(189) 및 도전체(190) 사이의 콘택트 저항을 저감시킬 수 있다.
상술한 저저항 영역은 예를 들어, 도전체(189), 도전체(190)가 산화물 반도체(182)의 산소를 추출함으로써 형성된다. 상술한 산소의 추출은 높은 온도로 가열할수록 일어나기 쉽다. 또한, 산소가 결손한 사이트에 수소가 들어가, 캐리어 농도가 증가하여 이 저저항 영역이 형성된다.
<<게이트 절연체>>
절연체(188)는, 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(188)는, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다.
또는, 절연체(188)는, 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체와의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은, 열적으로 안정되기 때문에, 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정되면서 또한 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 산화 알루미늄, 산화 갈륨 또는 산화 하프늄을 산화물 반도체(183) 측에 산화 실리콘 또는 산화질화 실리콘을 도전체(187) 측에 제공함으로써 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물 반도체(182)에 혼입되는 것을 방지할 수 있다.
<<층간 절연체, 보호 절연체>>
절연체(191)는 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(191)는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 또는 수지 등을 갖는 것이 바람직하다. 또는, 절연체(191)는 산화 실리콘 또는 산화질화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은, 열적으로 안정되기 때문에, 수지와 조합함으로써, 열적으로 안정되면서 또한 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트 또는 아크릴 등이 있다.
<반도체 장치의 구성예 2>
도 8에 도시된 IC(80)는 트랜지스터(M1)와 트랜지스터(M2) 사이에 용량 소자(Cs)를 제공하여도 좋다. 이 경우의 구성예를 도 13에 도시하였다. 또한, 도 13은 배선 및 플러그의 부호는 생략하였다.
트랜지스터(M2)는 트랜지스터(M1)보다 오프 전류의 값이 작은 것이 요구되어 있다. 그러므로, 트랜지스터(M2)는 트랜지스터(M1) 및 용량 소자(Cs)보다 나중의 공정에서 제작되는 것이 바람직하다. 트랜지스터(M2)가 다른 소자보다 나중에 제작됨으로써 트랜지스터(M2)에 축적되는 프로세스 대미지를 작게 할 수 있다. 그 결과, 트랜지스터(M2)는 프로세스 대미지에 의한 오프 전류의 증대를 방지할 수 있다.
또한, 용량 소자(Cs)의 위치는 도 8 또는 도 13에 한정되지 않는다. 예를 들어, 용량 소자(Cs)를 트랜지스터(M1)와 같은 층에 제공하여도 좋다. 또한, 예를 들어, 용량 소자(Cs)를 트랜지스터(M2)와 같은 층에 제공하여도 좋다
또한, 도 8~도 13에서 공통적으로, 부호 및 해칭 패턴이 부여되지 않은 영역은 절연체로 구성되어 있다. 상기 절연체에는, 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등 중에서 선택된 1종 이상의 재료를 포함하는 절연체를 사용할 수 있다. 또한, 이 영역에는 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다.
(실시형태 3)
본 실시형태에서는 도 7에 나타낸 디스플레이(5)에 적용 가능한 표시 패널의 구성예에 대하여 도 14~도 17을 참조하여 설명한다.
도 14는 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 14의 (A)는 표시 패널(700)의 하면도이다. 도 14의 (B-1)는 도 14의 (A)의 일부를 설명하기 위한 하면도이고, 도 14의 (B-2)는 도 14의 (B-1)에 도시된 일부의 구성을 생략하여 설명하는 하면도이다.
도 15는 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 15의 (A)는 도 14의 (A)의 절단선 X1-X2, 절단선 X3-X4, 절단선 X5-X6, 절단선 X7-X8, 절단선 X9-X10, 절단선 X11-X12에서의 단면도이다. 도 15의 (B)는 표시 패널의 일부의 구성을 설명하는 단면도이고, 도 15의 (C)는 표시 패널의 다른 일부의 구성을 설명하는 단면도이다.
도 16은 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 16은 표시 패널(700)이 구비하는 화소 회로에 사용할 수 있는 화소 회로(530(i,j)) 및 화소 회로(530(i,j+1))의 회로도이다.
도 17은 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 17의 (A)는 표시 패널(700)에 사용할 수 있는 화소 및 배선 등의 배치를 설명하기 위한 블록도이다. 도 17의 (B-1) 및 (B-2)는 표시 패널(700)에 사용할 수 있는 개구부(751H)의 배치를 설명하기 위한 모식도이다.
<표시 패널의 구성예 1>
본 실시형태에서 설명하는 표시 패널(700)은 신호선(S1(j))과 화소(702(i,j))를 갖는다(도 14의 (B-1) 및 (B-2) 참조).
화소(702(i,j))는 신호선(S1(j))과 전기적으로 접속된다.
화소(702(i,j))는 제 1 표시 소자(750(i,j))와, 제 1 도전막과, 제 2 도전막과, 제 2 절연막(501C)과, 화소 회로(530(i,j))와, 제 2 표시 소자(550(i,j))를 갖는다(도 15의 (A) 및 도 16 참조).
제 1 도전막은 제 1 표시 소자(750(i,j))와 전기적으로 접속된다(도 15의 (A) 참조). 예를 들어, 제 1 도전막을 제 1 표시 소자(750(i,j))의 제 1 전극(751(i,j))에 사용할 수 있다.
제 2 도전막은 제 1 도전막과 중첩되는 영역을 구비한다. 예를 들어, 제 2 도전막을 스위치(SW1)에 사용할 수 있는 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(512B)에 사용할 수 있다.
제 2 절연막(501C)은 제 2 도전막과 제 1 도전막 사이에 끼워지는 영역을 구비한다.
화소 회로(530(i,j))는 제 2 도전막과 전기적으로 접속된다. 예를 들어, 제 2 도전막을 소스 전극 또는 드레인 전극으로서 기능하는 도전막(512B)에 사용한 트랜지스터를 화소 회로(530(i,j))의 스위치(SW1)에 사용할 수 있다(도 15의 (A) 및 도 16 참조).
제 2 표시 소자(550(i,j))는 화소 회로(530(i,j))와 전기적으로 접속된다.
제 2 절연막(501C)은 개구부(591A)를 구비한다(도 15의 (A) 참조).
제 2 도전막은 개구부(591A)에서 제 1 도전막과 전기적으로 접속된다. 예를 들어, 도전막(512B)은 제 1 도전막을 겸하는 제 1 전극(751(i,j))과 전기적으로 접속된다.
화소 회로(530(i,j))는 신호선(S1(j))과 전기적으로 접속된다(도 16 참조). 또한, 도전막(512A)은 신호선(S1(j))과 전기적으로 접속된다(도 15의 (A) 및 도 16 참조).
제 1 전극(751(i,j))은 제 2 절연막(501C)에 매몰된 측단부를 구비한다.
또한, 본 실시형태에서 설명하는 표시 패널의 화소 회로(530(i,j))는 스위치(SW1)를 구비한다. 스위치(SW1)는 트랜지스터를 포함하고 트랜지스터는 산화물 반도체를 포함한다.
또한, 본 실시형태에서 설명하는 표시 패널의 제 2 표시 소자(550(i,j))는 제 1 표시 소자(750(i,j))가 표시를 하는 방향과 동일한 방향으로 표시하는 기능을 구비한다. 예를 들어, 외광을 반사하는 강도를 제어하여 제 1 표시 소자(750(i,j))가 표시를 하는 방향을 파선의 화살표로 도면 중에 나타내었다. 또한, 제 2 표시 소자(550(i,j))가 표시를 하는 방향을 실선의 화살표로 도면 중에 나타내었다(도 15의 (A) 참조).
또한, 본 실시형태에서 설명하는 표시 패널의 제 2 표시 소자(550(i,j))는 제 1 표시 소자(750(i,j))가 표시를 하는 영역에 둘러싸인 영역에 표시를 하는 기능을 구비한다(도 17의 (B-1) 또는 (B-2) 참조). 또한, 제 1 표시 소자(750(i,j))는 제 1 전극(751(i,j))과 중첩되는 영역에 표시를 하고 제 2 표시 소자(550(i,j))는 개구부(751H)와 중첩되는 영역에 표시를 한다.
또한, 본 실시형태에서 설명하는 표시 패널의 제 1 표시 소자(750(i,j))는 입사되는 광을 반사하는 기능을 구비하는 반사막과, 반사하는 광의 강도를 제어하는 기능을 갖는다. 그리고, 반사막은 개구부(751H)를 구비한다. 또한, 예를 들어, 제 1 표시 소자(750(i,j))의 반사막에 제 1 도전막 또는 제 1 전극(751(i,j)) 등을 사용할 수 있다.
또한, 제 2 표시 소자(550(i,j))는 개구부(751H)를 향하여 광을 사출하는 기능을 갖는다.
또한, 본 실시형태에서 설명하는 표시 패널은 화소(702(i,j))와, 한 그룹의 화소(702(i,1))~화소(702(i,n))와, 다른 한 그룹의 화소(702(1,j))~화소(702(m,j))와, 주사선(G1(i))을 갖는다(도 17의 (A) 참조). 또한, i는 1 이상 m 이하의 정수(整數)이고, j는 1 이상 n 이하의 정수이고, m 및 n은 1 이상의 정수이다.
또한, 본 실시형태에서 설명하는 표시 패널은 주사선(G2(i))과, 배선(CSCOM)과, 배선(ANO)을 갖는다.
한 그룹의 화소(702(i,1))~화소(702(i,n))는 화소(702(i,j))를 포함하고, 행 방향(도면 중 화살표(R)로 표시된 방향)으로 배치된다.
또한, 다른 한 그룹의 화소(702(1,j))~화소(702(m,j))는 화소(702(i,j))를 포함하고, 행 방향과 교차되는 열 방향(도면 중 화살표(C)로 표시된 방향)으로 배치된다.
주사선(G1(i))은 행 방향으로 제공된 한 그룹의 화소(702(i,1))~화소(702(i,n))와 전기적으로 접속된다.
열 방향으로 제공된 다른 한 그룹의 화소(702(1,j))~화소(702(m,j))는 신호선(S1(j))과 전기적으로 접속된다.
예를 들어, 화소(702(i,j))의 행 방향으로 인접된 화소(702(i,j+1))는 화소(702(i,j))에 대한 개구부(751H)의 배치와 상이하게 화소(702(i,j+1))에 배치되는 개구부를 구비한다(도 17의 (B-1) 참조).
예를 들어, 화소(702(i,j))의 열 방향으로 인접된 화소(702(i+1,j))는 화소(702(i,j))에 대한 개구부(751H)의 배치와 상이하게 화소(702(i+1,j))에 배치되는 개구부를 구비한다(도 17의 (B-2) 참조). 또한, 예를 들어, 제 1 전극(751(i,j))을 반사막에 사용할 수 있다.
상기 표시 패널은 제 1 표시 소자와, 제 1 표시 소자와 전기적으로 접속되는 제 1 도전막과, 제 1 도전막과 중첩되는 영역을 구비하는 제 2 도전막과, 제 2 도전막과 제 1 도전막 사이에 끼워지는 영역을 구비하는 절연막과, 제 2 도전막과 전기적으로 접속되는 화소 회로와, 화소 회로와 전기적으로 접속되는 제 2 표시 소자를 포함하고, 제 2 절연막은 개구부를 구비하고, 제 2 도전막은 제 1 도전막과 개구부로 전기적으로 접속된다.
이에 의하여, 예를 들어, 동일한 공정을 사용하여 형성할 수 있는 화소 회로를 사용하여 제 1 표시 소자와 제 1 표시 소자와는 상이한 방법을 사용하여 표시를 하는 제 2 표시 소자를 구동할 수 있다. 결과적으로 편리성 또는 신뢰성이 우수한 신규 표시 패널을 제공할 수 있다.
또한, 본 실시형태에서 설명하는 표시 패널은 단자(519B)와, 도전막(511B)을 갖는다(도 15의 (A) 참조).
제 2 절연막(501C)은 단자(519B) 및 도전막(511B) 사이에 끼워지는 영역을 구비한다. 또한, 제 2 절연막(501C)은 개구부(591B)를 구비한다.
단자(519B)는 개구부(591B)에서 도전막(511B)과 전기적으로 접속된다. 또한, 도전막(511B)은 화소 회로(530(i,j))와 전기적으로 접속된다. 또한, 예를 들어, 제 1 전극(751(i,j)) 또는 제 1 도전막을 반사막에 사용하는 경우, 단자(519B)의 접점으로서 기능하는 면은 제 1 전극(751(i,j))의, 제 1 표시 소자(750(i,j))에 입사되는 광을 향하는 면과 같은 방향을 향한다.
이에 의하여, 단자를 통하여 전력 또는 신호를 화소 회로로 공급할 수 있다. 결과적으로 편리성 또는 신뢰성이 우수한 신규 표시 패널을 제공할 수 있다.
또한, 본 실시형태에서 설명하는 표시 패널의 제 1 표시 소자(750(i,j))는 액정 재료를 포함하는 층(753)과 제 1 전극(751(i,j)) 및 제 2 전극(752)을 구비한다. 또한, 제 2 전극(752)은 제 1 전극(751(i,j))과의 사이에 액정 재료의 배향을 제어하는 전계가 형성되도록 배치된다.
또한, 본 실시형태에서 설명하는 표시 패널은 배향막(AF1) 및 배향막(AF2)을 구비한다. 배향막(AF2)은 배향막(AF1)과의 사이에 액정 재료를 포함하는 층(753)을 끼우도록 배치된다.
또한, 본 실시형태에서 설명하는 표시 패널의 제 2 표시 소자(550(i,j))는 제 3 전극(551(i,j))과, 제 4 전극(552)과, 발광성 유기 화합물을 포함하는 층(553(j))을 구비한다.
제 4 전극(552)은 제 3 전극(551(i,j))과 중첩되는 영역을 구비한다. 발광성 유기 화합물을 포함하는 층(553(j))은 제 3 전극(551) 및 제 4 전극(552) 사이에 배치된다. 그리고, 제 3 전극(551(i,j))은 접속부(522)에서 화소 회로(530(i,j))와 전기적으로 접속된다.
또한, 본 실시형태에서 설명하는 표시 패널의 화소(702(i,j))는 착색막(CF1)과, 차광막(BM)과, 절연막(771)과, 기능막(770P)을 갖는다.
착색막(CF1)은 제 1 표시 소자(750(i,j))와 중첩되는 영역을 구비한다. 차광막(BM)은 제 1 표시 소자(750(i,j))와 중첩되는 영역에 개구부를 구비한다.
절연막(771)은 착색막(CF1)과 액정 재료를 포함하는 층(753) 사이 또는 차광막(BM)과 액정 재료를 포함하는 층(753) 사이에 제공된다. 이에 의하여, 착색막(CF1)의 두께에 의거한 요철을 평탄화할 수 있다. 또는 차광막(BM) 또는 착색막(CF1) 등으로부터 액정 재료를 포함하는 층(753)으로 불순물이 확산되는 것을 억제할 수 있다.
기능막(770P)은 제 1 표시 소자(750(i,j))와 중첩되는 영역을 구비한다. 기능막(770P)은 제 1 표시 소자(750(i,j))와의 사이에 기판(770)을 끼우도록 배치된다.
또한, 본 실시형태에서 설명하는 표시 패널은 기판(570)과, 기판(770)과, 기능층(520)을 갖는다.
기판(770)은 기판(570)과 중첩되는 영역을 구비한다. 기능층(520)은 기판(570) 및 기판(770) 사이에 배치된다.
기능층(520)은 화소 회로(530(i,j))와, 제 2 표시 소자(550(i,j))와, 절연막(521)과, 절연막(528)을 포함한다. 기능층(520)은 절연막(518) 및 절연막(516)을 포함한다.
절연막(521)은 화소 회로(530(i,j)) 및 제 2 표시 소자(550(i,j)) 사이에 제공된다.
절연막(528)은 절연막(521) 및 기판(570) 사이에 제공되고, 제 2 표시 소자(550(i,j))와 중첩되는 영역에 개구부를 구비한다. 제 3 전극(551)의 주연을 따라 형성되는 절연막(528)은 제 3 전극(551) 및 제 4 전극(552)의 단락을 방지할 수 있다.
절연막(518)은 절연막(521) 및 화소 회로(530(i,j)) 사이에 배치되는 영역을 구비하고, 절연막(516)은 절연막(518) 및 화소 회로(530(i,j)) 사이에 배치되는 영역을 구비한다.
또한, 본 실시형태에서 설명하는 표시 패널은 접합층(505)과, 밀봉재(705)와, 구조체(KB1)를 갖는다.
접합층(505)은 기능층(520) 및 기판(570) 사이에 제공되고, 기능층(520) 및 기판(570)을 접합하는 기능을 구비한다.
밀봉재(705)는 기능층(520) 및 기판(770) 사이에 제공되고, 기능층(520) 및 기판(770)을 접합하는 기능을 구비한다.
구조체(KB1)는 기능층(520) 및 기판(770) 사이에 소정의 간극을 제공하는 기능을 구비한다.
또한, 본 실시형태에서 설명하는 표시 패널은 단자(519C)와, 도전막(511C)과, 도전체(CP)를 갖는다.
제 2 절연막(501C)은 단자(519C) 및 도전막(511C) 사이에 끼워지는 영역을 구비한다. 또한, 제 2 절연막(501C)은 개구부(591C)를 구비한다.
단자(519C)는 개구부(591C)에서 도전막(511C)과 전기적으로 접속된다. 또한, 도전막(511C)은 화소 회로(530(i,j))와 전기적으로 접속된다.
도전체(CP)는 단자(519C)와 제 2 전극(752) 사이에 끼워지고, 단자(519C)와 제 2 전극(752)을 전기적으로 접속한다. 예를 들어, 도전성의 입자를 도전체(CP)에 사용할 수 있다.
또한, 본 실시형태에서 설명하는 표시 패널은 구동 회로(GD)와, 구동 회로(SD)를 갖는다(도 14의 (A) 및 도 17의 (A) 참조).
구동 회로(GD)는 주사선(G1(i))과 전기적으로 접속된다. 구동 회로(GD)는 예를 들어 트랜지스터(MD)를 구비한다. 구체적으로는 화소 회로(530(i,j))에 포함되는 트랜지스터와 같은 공정으로 형성할 수 있는 반도체막을 포함하는 트랜지스터를 트랜지스터(MD)에 사용할 수 있다(도 15의 (A) 및 (C) 참조).
구동 회로(SD)는 신호선(S1(j))과 전기적으로 접속된다. 구동 회로(SD)는 예를 들어 단자(519B) 또는 단자(519C)와 동일한 공정으로 형성할 수 있는 단자에 도전 재료를 사용하여 전기적으로 접속된다.
이하에 표시 패널을 구성하는 각 요소에 대하여 설명한다. 또한, 이들 구성 요소는 명확히 분리할 수 없고, 하나의 구성 요소가 다른 구성 요소로서도 기능하는 경우나 다른 구성 요소의 일부를 포함하는 경우가 있다.
예를 들어, 제 1 도전막을 제 1 전극(751(i,j))에 사용할 수 있다. 또한, 제 1 도전막을 반사막에 사용할 수 있다.
또한, 제 2 도전막을 트랜지스터의 소스 전극 또는 드레인 전극의 기능을 구비하는 도전막(512B)에 사용할 수 있다.
<<구성예 1>>
상기 표시 패널은 기판(570), 기판(770), 구조체(KB1), 밀봉재(705), 또는 접합층(505)을 갖는다.
또한, 상기 표시 패널은 기능층(520), 절연막(521), 절연막(528)을 갖는다.
또한, 상기 표시 패널은 신호선(S1(j)), 신호선(S2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM), 배선(ANO)을 갖는다.
또한, 상기 표시 패널은 제 1 도전막 또는 제 2 도전막을 갖는다.
또한, 상기 표시 패널은 단자(519B), 단자(519C), 도전막(511B) 또는 도전막(511C)을 갖는다.
또한, 상기 표시 패널은 화소 회로(530(i,j)), 스위치(SW1)를 갖는다.
또한, 상기 표시 패널은 제 1 표시 소자(750(i,j)), 제 1 전극(751(i,j)), 반사막, 개구부(751H), 액정 재료를 포함하는 층(753), 제 2 전극(752)을 갖는다.
또한, 상기 표시 패널은 배향막(AF1), 배향막(AF2), 착색막(CF1), 차광막(BM), 절연막(771), 기능막(770P)을 갖는다.
또한, 상기 표시 패널은 제 2 표시 소자(550(i,j)), 제 3 전극(551(i,j)), 제 4 전극(552) 또는 발광성의 유기 화합물을 포함하는 층(553(j))을 갖는다.
또한, 상기 표시 패널은 제 2 절연막(501C)을 갖는다.
또한, 상기 표시 패널은 구동 회로(GD) 또는 구동 회로(SD)를 갖는다.
<<기판(570)>>
제작 공정 중의 열처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 기판(570) 등에 사용할 수 있다. 구체적으로는 두께 0.7mm의 무알칼리 유리를 사용할 수 있다.
예를 들어, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 면적이 큰 유리 기판을 기판(570) 등에 사용할 수 있다. 이에 의하여 대형의 표시 장치를 제작할 수 있다.
유기 재료, 무기 재료 또는 유기 재료와 무기 재료 등의 복합 재료 등을 기판(570) 등에 사용할 수 있다. 예를 들어, 유리, 세라믹, 금속 등의 무기 재료를 기판(570) 등에 사용할 수 있다.
구체적으로는 무알칼리 유리, 소다석회 유리, 포타슘 유리, 크리스털 유리, 석영 또는 사파이어 등을, 기판(570) 등에 사용할 수 있다. 구체적으로는 무기 산화물막, 무기 질화물막, 또는 무기 산질화물막 등을 기판(570) 등에 사용할 수 있다. 예를 들어, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 알루미나막 등을 기판(570) 등에 사용할 수 있다. SUS(스테인리스 강) 또는 알루미늄 등을 기판(570) 등에 사용할 수 있다.
예를 들어, 실리콘이나 탄소화 실리콘으로 이루어진 단결정 반도체 기판, 다결정 반도체 기판이나, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 기판(570) 등에 사용할 수 있다. 이에 의하여, 반도체 소자를 기판(570) 등에 형성할 수 있다.
예를 들어, 수지, 수지 필름 또는 플라스틱 등의 유기 재료를 기판(570) 등에 사용할 수 있다. 구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트 또는 아크릴 수지 등의 수지 필름 또는 수지판을, 기판(570) 등에 사용할 수 있다.
예를 들어, 금속판, 박판 형상의 유리판 또는 무기 재료 등의 막을 수지 필름 등에 접합한 복합 재료를 기판(570) 등에 사용할 수 있다. 예를 들어, 섬유상 또는 입자상의 금속, 유리 또는 무기 재료 등을 수지 필름에 분산시킨 복합 재료를, 기판(570) 등에 사용할 수 있다. 예를 들어, 섬유상 또는 입자상의 수지 또는 유기 재료 등을 무기 재료에 분산시킨 복합 재료를, 기판(570) 등에 사용할 수 있다.
또한, 단층의 재료 또는 복수의 층이 적층된 재료를, 기판(570) 등에 사용할 수 있다. 예를 들어, 기재와 기재에 포함되는 불순물의 확산을 방지하는 절연막 등이 적층된 재료를, 기판(570) 등에 사용할 수 있다. 구체적으로는, 유리와 유리에 포함되는 불순물의 확산을 방지하는 산화 실리콘층, 질화 실리콘층 또는 산화질화 실리콘층 등에서 선택된 하나 또는 복수의 막이 적층된 재료를, 기판(570) 등에 사용할 수 있다. 또는, 수지와 수지를 투과하는 불순물의 확산을 방지하는 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막 등이 적층된 재료를, 기판(570) 등에 사용할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트 또는 아크릴 수지 등의 수지 필름, 수지판 또는 적층체 등을 기판(570) 등에 사용할 수 있다.
구체적으로 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 폴리우레탄, 아크릴 수지, 에폭시 수지, 또는 실리콘(silicone) 등의 실록산 결합을 갖는 수지를 포함하는 재료를 기판(570) 등에 사용할 수 있다.
구체적으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES) 또는 아크릴 등을 기판(570) 등에 사용할 수 있다.
또한, 종이 또는 목재 등을 기판(570) 등에 사용할 수 있다.
예를 들어, 가요성을 갖는 기판(570) 등에 사용할 수 있다.
또한, 트랜지스터 또는 용량 소자 등을 기판에 직접 형성하는 방법을 사용할 수 있다. 또한, 예를 들어 제작 공정 중에 가해지는 열에 내열성을 갖는 공정용의 기판에 트랜지스터 또는 용량 소자 등을 형성하고, 형성된 트랜지스터 또는 용량 소자 등을 기판(570) 등으로 전치(轉置)하는 방법을 사용할 수 있다. 이에 의하여, 예를 들어, 가요성을 갖는 기판에 트랜지스터 또는 용량 소자 등을 형성할 수 있다.
<<기판(770)>>
예를 들어, 투광성을 구비하는 재료를 기판(770)에 사용할 수 있다. 구체적으로 기판(570)에 사용할 수 있는 재료 중에서 선택된 재료를 기판(770)에 사용할 수 있다. 구체적으로는 두께 0.7mm 또는 두께 0.1mm 정도까지 연마된 무알칼리 유리를 사용할 수 있다.
<<구조체(KB1)>>
예를 들어, 유기 재료, 무기 재료 또는 유기 재료와 무기 재료의 복합 재료를 구조체(KB1) 등에 사용할 수 있다. 이에 의하여, 구조체(KB1) 등을 끼우는 구성의 사이에 소정의 간격을 제공할 수 있다.
구체적으로 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 폴리실록산 또는 아크릴 수지 등, 또는 이들 중에서 선택된 복수의 수지를 사용한 복합 재료 등을 구조체(KB1) 등에 사용할 수 있다. 또한, 감광성을 갖는 재료를 사용하여 형성하여도 좋다.
<<밀봉재(705)>>
무기 재료, 유기 재료, 또는 무기 재료와 유기 재료의 복합 재료 등을 밀봉재(705) 등에 사용할 수 있다.
예를 들어, 열 용융성 수지 또는 경화성 수지 등의 유기 재료를 밀봉재(705) 등에 사용할 수 있다.
예를 들어, 반응 경화성 접착제, 광 경화성 접착제, 열 경화성 접착제 또는/및 혐기성 접착제 등의 유기 재료를 밀봉재(705) 등에 사용할 수 있다.
구체적으로 밀봉재(705) 등에는 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐부티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등을 포함한 접착제를 사용할 수 있다.
<<접합층(505)>>
예를 들어, 밀봉재(705)에 사용할 수 있는 재료를 접합층(505)에 사용할 수 있다.
<<절연막(521)>>
예를 들어, 절연성의 무기 재료, 절연성의 유기 재료 또는 무기 재료와 유기 재료를 포함하는 절연성의 복합 재료를 절연막(521) 등에 사용할 수 있다.
구체적으로는 절연막(521) 등에 무기 산화물막, 무기 질화물막 또는 무기 산화질화물막 등, 또는 이들 중에서 선택된 복수가 적층된 적층 재료를 사용할 수 있다. 예를 들어, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등 또는 이들 중에서 선택된 복수가 적층된 적층 재료를 포함하는 막을 절연막(521) 등에 사용할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 폴리실록산 또는 아크릴 수지 등 또는 이들에서 선택된 복수의 수지의 적층 재료 또는 복합 재료 등을 절연막(521) 등에 사용할 수 있다. 또한, 감광성을 갖는 재료를 사용하여 형성하여도 좋다.
이에 의하여, 예를 들어 절연막(521)과 중첩되는 다양한 구조에서 유래하는 단차를 평탄화할 수 있다.
<<절연막(528)>>
예를 들어, 절연막(521)에 사용할 수 있는 재료를 절연막(528) 등에 사용할 수 있다. 구체적으로는 두께 1㎛의 폴리이미드를 포함하는 막을 절연막(528)에 사용할 수 있다.
<<제 2의 절연막(501C)>>
예를 들어, 절연막(521)에 사용할 수 있는 재료를 제 2 절연막(501C)에 사용할 수 있다. 구체적으로는 실리콘 및 산소를 포함하는 재료를 제 2 절연막(501C)에 사용할 수 있다. 이에 의하여, 화소 회로 또는 제 2 표시 소자 등으로 불순물이 확산되는 것을 억제할 수 있다.
예를 들어, 실리콘, 산소 및 질소를 포함하는 두께 200nm의 막을 제 2 절연막(501C)에 사용할 수 있다.
또한, 제 2 절연막(501C)은 개구부(591A), 개구부(591B) 또는 개구부(591C)를 갖는다.
<<배선, 단자, 도전막>>
도전성을 구비하는 재료를 배선 등에 사용할 수 있다. 구체적으로는 도전성을 구비하는 재료를 신호선(S1(j)), 신호선(S2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM), 배선(ANO), 단자(519B), 단자(519C), 도전막(511B), 도전막(511C) 등에 사용할 수 있다.
예를 들어, 무기 도전성 재료, 유기 도전성 재료, 금속, 또는 도전성 세라믹 등을 배선 등에 사용할 수 있다.
구체적으로는, 알루미늄, 금, 백금, 은, 구리, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 철, 코발트, 팔라듐, 및 망가니즈 중에서 선택되는 금속 원소 등을 배선 등에 사용할 수 있다. 또는 상술한 금속 원소를 포함하는 합금 등을 배선 등에 사용할 수 있다. 특히, 구리와 망가니즈의 합금은 습식 에칭법을 이용한 미세 가공에 적합하다
구체적으로는, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막과 그 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등을 배선 등에 사용할 수 있다.
구체적으로는 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물을 배선 등에 사용할 수 있다.
구체적으로는 그래핀 또는 그래파이트를 포함하는 막을 배선 등에 사용할 수 있다.
예를 들어, 산화 그래핀을 포함하는 막을 형성하고, 산화 그래핀을 포함하는 막을 환원함으로써 그래핀을 포함하는 막을 형성할 수 있다. 환원 방법으로서는 열을 가하는 방법이나 환원제를 사용하는 방법 등을 들 수 있다.
구체적으로는 도전성 고분자를 배선 등에 사용할 수 있다
<<제 1 도전막, 제 2 도전막>>
예를 들어, 배선 등에 사용할 수 있는 재료를 제 1 도전막 또는 제 2 도전막에 사용할 수 있다.
또한, 제 1 전극(751(i,j)) 또는 배선 등을 제 1 도전막에 사용할 수 있다.
또한, 스위치(SW1)에 사용할 수 있는 트랜지스터의 도전막(512B) 또는 배선 등을 제 2 도전막에 사용할 수 있다.
<<화소 회로(530(i,j))>>
화소 회로(530(i,j))는 신호선(S1(j)), 신호선(S2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM) 및 배선(ANO)과 전기적으로 접속된다(도 16 참조).
화소 회로(530(i,j+1))는 신호선(S1(j+1)), 신호선(S2(j+1)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM) 및 배선(ANO)과 전기적으로 접속된다.
또한, 신호선(S2(j))에 공급하는 신호에 사용하는 전압이 신호선(S1(j+1))에 공급하는 신호에 사용하는 전압과 상이한 경우, 신호선(S1(j+1))을 신호선(S2(j))으로부터 멀리하여 배치한다. 구체적으로는 신호선(S2(j+1))을 신호선(S2(j))에 인접되도록 배치한다.
화소 회로(530(i,j))는 스위치(SW1), 용량 소자(C1), 스위치(SW2), 트랜지스터(M0), 및 용량 소자(C2)를 포함한다.
예를 들어, 주사선(G1(i))과 전기적으로 접속되는 게이트 전극과 신호선(S1(j))과 전기적으로 접속되는 제 1 전극을 갖는 트랜지스터를 스위치(SW1)에 사용할 수 있다.
용량 소자(C1)는 스위치(SW1)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과, 배선(CSCOM)에 전기적으로 접속되는 제 2 전극을 갖는다.
예를 들어, 주사선(G2(i))과 전기적으로 접속되는 게이트 전극과, 신호선(S2(j))과 전기적으로 접속되는 제 1 전극을 갖는 트랜지스터를 스위치(SW2)에 사용할 수 있다.
트랜지스터(M0)는 스위치(SW2)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 게이트 전극과, 배선(ANO)과 전기적으로 접속되는 제 1 전극을 갖는다.
또한, 반도체막이 게이트 전극과의 사이에 끼워지도록 제공된 도전막을 구비하는 트랜지스터를 트랜지스터(M0)에 사용할 수 있다. 예를 들어, 트랜지스터(M0)의 제 1 전극과 같은 전위를 공급할 수 있는 배선과 전기적으로 접속된 도전막을 사용할 수 있다.
용량 소자(C2)는 스위치(SW2)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과, 트랜지스터(M0)의 제 1 전극에 전기적으로 접속되는 제 2 전극을 갖는다.
또한, 제 1 표시 소자(750)의 제 1 전극을 스위치(SW1)에 사용하는 트랜지스터의 제 2 전극과 전기적으로 접속하고, 제 1 표시 소자(750)의 제 2 전극을 배선(VCOM1)과 전기적으로 접속한다. 이에 의하여, 제 1 표시 소자(750)를 구동할 수 있다.
또한, 제 2 표시 소자(550)의 제 1 전극을 트랜지스터(M0)의 제 2 전극과 전기적으로 접속하고, 제 2 표시 소자(550)의 제 2 전극을 배선(VCOM2)과 전기적으로 접속한다. 이에 의하여, 제 2 표시 소자(550)를 구동할 수 있다.
화소 회로(530(i,j))를 구성하는 스위치(SW1), 스위치(SW2), 및 트랜지스터(M0)는 동일한 공정으로 제작되는 것이 바람직하다. 이와 같이 함으로써, 표시 패널(700)의 제조 비용을 대폭 저감할 수 있다.
<<스위치(SW1), 스위치(SW2), 트랜지스터(M0), 트랜지스터(MD)>>
예를 들어, 보텀 게이트형 또는 톱 게이트형 등의 트랜지스터를 스위치(SW1), 스위치(SW2), 트랜지스터(M0), 트랜지스터(MD) 등에 사용할 수 있다.
예를 들어, 14족의 원소를 포함하는 반도체를 반도체막에 사용하는 트랜지스터를 이용할 수 있다. 구체적으로는, 실리콘을 포함하는 반도체를 반도체막에 사용할 수 있다. 예를 들어, 단결정 실리콘, 폴리실리콘, 미결정 실리콘 또는 비정질 실리콘 등을 반도체막에 사용한 트랜지스터를 사용할 수 있다.
예를 들어, 산화물 반도체를 반도체막에 사용하는 트랜지스터를 이용할 수 있다. 구체적으로는, 인듐을 포함하는 산화물 반도체 또는 인듐과 갈륨과 아연을 포함하는 산화물 반도체를 반도체막에 사용할 수 있다.
일례를 들면, 비정질 실리콘을 반도체막에 사용하는 트랜지스터와 비교하여, 오프 상태에서의 누설 전류가 작은 트랜지스터를 스위치(SW1), 스위치(SW2), 트랜지스터(M0), 트랜지스터(MD) 등에 사용할 수 있다. 구체적으로는 산화물 반도체를 반도체막(508)에 사용한 트랜지스터를 스위치(SW1), 스위치(SW2), 트랜지스터(M0), 트랜지스터(MD) 등에 사용할 수 있다.
이에 의하여, 비정질 실리콘을 반도체막에 사용한 트랜지스터를 이용한 화소 회로에 비하여 화소 회로가 화상 신호를 유지할 수 있는 시간을 길게 할 수 있다. 구체적으로는 플리커의 발생을 억제하면서, 선택 신호를 30Hz 미만, 바람직하게는 1Hz 미만, 더 바람직하게는 1분에 1회 미만의 빈도로 공급할 수 있다. 그 결과, 정보 처리 장치의 사용자에게 축적되는 피로를 저감할 수 있다. 또한, 구동에 따른 소비 전력을 저감할 수 있다.
스위치(SW1)에 사용할 수 있는 트랜지스터는 반도체막(508) 및 반도체막(508)과 중첩되는 영역을 구비하는 도전막(504)을 구비한다(도 15의 (B) 참조). 또한, 스위치(SW1)에 사용할 수 있는 트랜지스터는 도전막(512A) 및 도전막(512B)을 구비한다.
또한, 도전막(504)은 게이트 전극의 기능을 구비하고, 절연막(506)은 게이트 절연막의 기능을 구비한다. 또한, 도전막(512A)은, 소스 전극의 기능 및 드레인 전극의 기능 중 한쪽을 구비하고, 도전막(512B)은, 소스 전극의 기능 및 드레인 전극의 기능 중 다른 쪽을 구비한다.
또한, 도전막(504)과의 사이에 반도체막(508)을 끼우도록 제공된 도전막(524)을 구비하는 트랜지스터를 트랜지스터(M0)에 사용할 수 있다(도 15의 (C) 참조).
탄탈럼 및 질소를 포함하는 두께 10nm의 막과, 구리를 포함하는 두께 300nm의 막을 이 순서대로 적층한 도전막을 도전막(504)에 사용할 수 있다.
실리콘 및 질소를 포함하는 두께 400nm의 막과, 실리콘, 산소, 및 질소를 포함하는 두께 200nm의 막을 적층한 재료를 절연막(506)에 사용할 수 있다.
인듐, 갈륨, 및 아연을 포함하는 두께 25nm의 막을 반도체막(508)에 사용할 수 있다.
텅스텐을 포함하는 두께 50nm의 막과, 알루미늄을 포함하는 두께 400nm의 막과, 타이타늄을 포함하는 두께 100nm의 막을 이 순서대로 적층한 도전막을 도전막(512A) 또는 도전막(512B)에 사용할 수 있다.
<<제 1 표시 소자(750(i,j))>>
예를 들어, 광의 반사 또는 투과를 제어하는 기능을 구비하는 표시 소자를 제 1 표시 소자(750(i,j)) 등에 사용할 수 있다. 예를 들어, 액정 소자와 편광판을 조합한 구성 또는 셔터 방식의 MEMS 표시 소자 등을 사용할 수 있다. 반사형의 표시 소자를 사용함으로써 표시 패널의 소비 전력을 억제할 수 있다. 구체적으로는 반사형의 액정 표시 소자를 제 1 표시 소자(750)에 사용할 수 있다.
IPS(In-Plane-Switching) 모드, TN(Twisted Nematic) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 사용할 수 있다.
또한, 예를 들어, 수직 배향(VA) 모드, 구체적으로는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ECB(Electrically Controlled Birefringence) 모드, CPA(Continuous Pinwheel Alignment) 모드, ASV(Advanced Super View) 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 사용할 수 있다.
예를 들어, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또는, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타내는 액정 재료를 사용할 수 있다. 또는, 블루상을 나타내는 액정 재료를 사용할 수 있다.
<<제 1 전극(751(i,j))>>
예를 들어, 배선 등에 사용하는 재료를 제 1 전극(751(i,j))에 사용할 수 있다. 구체적으로는 반사막을 제 1 전극(751(i,j))에 사용할 수 있다.
<<반사막>>
예를 들어, 가시광을 반사하는 재료를 반사막에 사용할 수 있다. 구체적으로는 은을 포함하는 재료를 반사막에 사용할 수 있다. 예를 들어, 은 및 팔라듐을 포함하는 재료 또는 은 및 구리 등을 포함하는 재료를 반사막에 사용할 수 있다.
반사막은 예를 들어 액정 재료를 포함하는 층(753)을 투과하는 광을 반사한다. 이에 의하여, 제 1 표시 소자(750)를 반사형 액정 소자로 할 수 있다. 또한, 예를 들어 표면에 요철을 구비하는 재료를 반사막에 사용할 수 있다. 이에 의하여, 입사되는 광을 다양한 방향으로 반사하여 백색의 표시를 할 수 있다.
또한, 제 1 전극(751(i,j))을 반사막에 사용하는 구성에 한정되지 않는다. 예를 들어, 액정 재료를 포함하는 층(753)과 제 1 전극(751(i,j)) 사이에 반사막을 제공하는 구성을 사용할 수 있다. 또는, 반사막과 액정 재료를 포함하는 층(753) 사이에 투광성을 갖는 제 1 전극(751(i,j))을 배치하는 구성을 사용할 수 있다.
<<개구부(751H)>>
비개구부의 총면적에 대한 개구부(751H)의 총면적의 비의 값이 지나치게 크면 제 1 표시 소자(750(i,j))를 사용한 표시가 어둡게 된다. 또한, 비개구부의 총면적에 대한 개구부(751H)의 총면적의 비가 지나치게 작으면 제 2 표시 소자(550(i,j))를 사용한 표시가 어둡게 된다.
또한, 반사막에 제공된 개구부(751H)의 면적이 지나치게 작으면 제 2 표시 소자(550)가 사출하는 광으로부터 추출할 수 있는 광의 효율이 저하된다.
다각형, 사각형, 타원형, 원형, 또는 십자 등의 형상을 개구부(751H)의 형상에 사용할 수 있다. 또한, 가늘고 긴 줄기 형상, 슬릿 형상, 체크 무늬 형상의 형상을 개구부(751H)의 형상에 사용할 수 있다. 또한, 개구부(751H)를 인접한 화소에 치우치게 배치하여도 좋다. 바람직하게는 개구부(751H)를 같은 색을 표시하는 기능을 구비하는 다른 화소에 치우치게 배치한다. 이에 의하여, 제 2 표시 소자(550)가 사출하는 광이 인접된 화소에 배치된 착색막에 입사되는 현상(크로스토크라고도 함)을 억제할 수 있다.
<<제 2 전극(752)>>
예를 들어, 가시광에 대하여 투광성을 갖고, 또한 도전성을 구비하는 재료를, 제 2 전극(752)에 사용할 수 있다.
예를 들어, 도전성 산화물, 광이 투과할 정도로 얇은 금속막 또는 금속 나노 와이어를 제 2 전극(752)에 사용할 수 있다.
구체적으로는 인듐을 포함하는 도전성 산화물을 제 2 전극(752)에 사용할 수 있다. 또는, 두께 1nm 이상 10nm 이하의 금속 박막을 제 2 전극(752)에 사용할 수 있다. 또는 은을 포함하는 금속 나노 와이어를 제 2 전극(752)에 사용할 수 있다.
구체적으로는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연, 알루미늄을 첨가한 산화 아연 등을 제 2 전극(752)에 사용할 수 있다.
<<배향막(AF1), 배향막(AF2)>>
예를 들어, 폴리이미드 등을 포함하는 재료를 배향막(AF1) 또는 배향막(AF2)에 사용할 수 있다. 구체적으로는 소정의 방향으로 배향되도록 러빙 처리 또는 광 배향 기술을 사용하여 형성된 재료를 사용할 수 있다.
예를 들어, 가요성의 폴리이미드를 포함하는 막을 배향막(AF1) 또는 배향막(AF2)에 사용할 수 있다.
<<착색막(CF1)>>
소정의 색의 광을 투과하는 재료를 착색막(CF1)에 사용할 수 있다. 이에 의하여, 착색막(CF1)을 예를 들어 컬러 필터에 사용할 수 있다.
예를 들어, 청색의 광을 투과하는 재료, 녹색의 광을 투과하는 재료, 적색의 광을 투과하는 재료, 황색의 광을 투과하는 재료, 또는 백색의 광을 투과하는 재료 등을 착색막(CF1)에 사용할 수 있다.
<<차광막(BM)>>
광의 투과를 방해하는 재료를 차광막(BM)에 사용할 수 있다. 이에 의하여, 차광막(BM)을 예를 들어 블랙 매트릭스에 사용할 수 있다.
<<절연막(771)>>
예를 들어, 폴리이미드, 에폭시 수지, 아크릴 수지 등을 절연막(771)에 사용할 수 있다.
<<기능막(770P)>>
예를 들어, 편광판, 위상차판, 확산 필름, 반사 방지막, 또는 집광 필름 등을 기능막(770P)에 사용할 수 있다. 또는, 이색성 색소를 포함하는 편광판을 기능막(770P)에 사용할 수 있다.
또한, 먼지의 부착을 억제하는 대전 방지막, 오염이 부착되기 어렵게 하는 발수성의 막, 사용에 따른 손상의 발생을 억제하는 하드 코트막 등을 기능막(770P)에 사용할 수 있다.
<<제 2 표시 소자(550(i,j))>>
예를 들어, 발광 소자를 제 2 표시 소자(550(i,j))에 사용할 수 있다. 구체적으로는 유기 일렉트로루미네선스(유기 EL) 소자, 무기 일렉트로루미네선스(무기 EL) 소자, 또는 발광 다이오드 등을 제 2 표시 소자(550(i,j))에 사용할 수 있다.
예를 들어, 청색의 광을 사출하도록 적층된 적층체, 녹색의 광을 사출하도록 적층된 적층체, 또는 적색의 광을 사출하도록 적층된 적층체 등을 발광성의 유기 화합물을 포함하는 층(553(j))에 사용할 수 있다.
예를 들어, 신호선(S1(j))을 따라 열 방향으로 긴 띠 형상의 적층체를 발광성의 유기 화합물을 함유하는 층(553(j))에 사용할 수 있다. 또한, 발광성의 유기 화합물을 포함하는 층(553(j))과 상이한 색의 광을 사출하는 신호선(S1(j+1))을 따라 열 방향으로 긴 띠 형상의 적층체를 발광성의 유기 화합물을 포함하는 층(553(j+1))에 사용할 수 있다.
또한, 예를 들어, 백색의 광을 사출하도록 적층된 적층체를 발광성의 유기 화합물을 포함하는 층(553(j)) 및 발광성의 유기 화합물을 포함하는 층(553(j+1))에 사용할 수 있다. 구체적으로는 청색의 광을 사출하는 형광 재료를 포함하는 발광성의 유기 화합물을 포함하는 층과, 녹색 및 적색의 광을 사출하는 형광 재료 이외의 재료를 포함하는 층 또는 황색의 광을 사출하는 형광 재료를 포함하는 층을 적층한 적층체를 발광성의 유기 화합물을 포함하는 층(553(j)) 및 발광성의 유기 화합물을 포함하는 층(553(j+1))에 사용할 수 있다.
예를 들어, 배선 등에 사용할 수 있는 재료를 제 3 전극(551(i,j)) 또는 제 4 전극(552)에 사용할 수 있다.
예를 들어, 배선 등에 사용할 수 있는 재료 중에서 선택된, 가시광에 대하여 투광성을 갖는 재료를 제 3 전극(551(i,j))에 사용할 수 있다.
구체적으로는, 도전성 산화물 또는 인듐을 포함하는 도전성 산화물, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등을, 제 3 전극(551(i,j))에 사용할 수 있다. 또는, 광이 투과할 정도로 얇은 금속막을 제 3 전극(551(i,j))에 사용할 수 있다.
예를 들어, 배선 등에 사용할 수 있는 재료 중에서 선택된, 가시광에 대하여 반사성을 갖는 재료를 제 4 전극(552)에 사용할 수 있다.
<<구동 회로(GD)>>
시프트 레지스터 등의 다양한 순서 회로 등을 구동 회로(GD)에 사용할 수 있다. 예를 들어, 트랜지스터(MD), 용량 소자 등을 구동 회로(GD)에 사용할 수 있다. 구체적으로는 트랜지스터(M0)와 동일한 공정으로 형성할 수 있는 반도체막을 구비하는 트랜지스터를 사용할 수 있다.
또는, 스위치(SW1)에 사용할 수 있는 트랜지스터와 상이한 구성을 트랜지스터(MD)에 사용할 수 있다. 구체적으로는 도전막(524)을 갖는 트랜지스터를 트랜지스터(MD)에 사용할 수 있다(도 15의 (C) 참조).
도전막(504)과의 사이에 반도체막(508)을 끼우도록 도전막(524)을 배치하고, 도전막(524) 및 반도체막(508) 사이에 절연막(516)을 배치하고, 반도체막(508) 및 도전막(504) 사이에 절연막(506)을 배치한다. 예를 들어, 도전막(504)과 같은 전위를 공급하는 배선에 도전막(524)을 전기적으로 접속한다.
또한, 트랜지스터(M0)와 동일한 구성을 트랜지스터(MD)에 사용할 수 있다.
<<구동 회로(SD)>>
예를 들어, 집적 회로를 구동 회로(SD)에 사용할 수 있다. 구체적으로는 실리콘 기판 위에 형성된 집적 회로를 구동 회로(SD)에 사용할 수 있다.
예를 들어, COG(Chip on glass)법을 이용하여 화소 회로(530(i,j))와 전기적으로 접속되는 패드에 구동 회로(SD)를 실장할 수 있다. 구체적으로는 이방성 도전막을 사용하여 집적 회로를 패드에 실장할 수 있다.
또한, 패드는 단자(519B) 또는 단자(519C)와 동일한 공정으로 형성할 수 있다.
<표시 패널의 구성예 2>
도 18은 표시 패널(700B)의 구성을 설명하기 위한 도면이다. 도 18의 (A)는 도 14의 (A)의 절단선 X1-X2, 절단선 X3-X4, 절단선 X5-X6, 절단선 X7-X8, 절단선 X9-X10, 절단선 X11-X12에서의 단면도이다. 도 18의 (B)는 표시 패널의 일부의 구성을 설명하는 단면도이다.
또한, 표시 패널(700B)은 도 15를 참조하면서 설명하는 표시 패널(700)과 보텀 게이트형 트랜지스터 대신에 톱 게이트형 트랜지스터를 갖는 점에서 상이하다. 여기에서는 상기 설명과 같은 구성을 사용할 수 있는 부분에 대하여 상기 설명을 원용하여 상이한 부분에 대하여 자세히 설명한다.
<<스위치(SW1B), 트랜지스터(MB), 트랜지스터(MDB)>>
스위치(SW1B)에 사용할 수 있는 트랜지스터, 트랜지스터(MB) 및 트랜지스터(MDB)는 절연막(501C)과 중첩되는 영역을 구비하는 도전막(504)과, 절연막(501C) 및 도전막(504)사이에 배치되는 영역을 구비하는 반도체막(508)을 구비한다. 또한 도전막(504)은 게이트 전극의 기능을 구비한다(도 18의 (B) 참조).
반도체막(508)은, 도전막(504)과 중첩되지 않는 제 1 영역(508A) 및 제 2 영역(508B)과, 제 1 영역(508A) 및 제 2 영역(508B)의 사이에 도전막(504)과 중첩되는 제 3 영역(508C)을 구비한다.
트랜지스터(MDB)는 절연막(506)을 제 3 영역(508C) 및 도전막(504) 사이에 구비한다. 또한, 절연막(506)은 게이트 절연막의 기능을 구비한다.
제 1 영역(508A) 및 제 2 영역(508B)은, 제 3 영역(508C)에 비하여 저항률이 낮고, 소스 영역의 기능 또는 드레인 영역의 기능을 구비한다.
또한, 예를 들어, 본 실시형태의 마지막에서 상세히 설명하는 산화물 반도체의 저항률을 제어하는 방법을 사용하여 제 1 영역(508A) 및 제 2 영역(508B)을 반도체막(508)에 형성할 수 있다. 구체적으로는, 희가스를 포함하는 가스를 사용하는 플라스마 처리를 적용할 수 있다.
또한, 예를 들어, 도전막(504)을 마스크에 사용할 수 있다. 이로써, 제 3 영역(508C)의 일부의 형상을 도전막(504)의 단부의 형상으로 자기 정합시킬 수 있다.
트랜지스터(MDB)는, 제 1 영역(508A)과 접촉하는 도전막(512A)과, 제 2 영역(508B)과 접촉하는 도전막(512B)을 구비한다. 도전막(512A) 및 도전막(512B)은, 소스 전극 또는 드레인 전극의 기능을 구비한다.
트랜지스터(MDB)와 동일한 공정으로 형성할 수 있는 트랜지스터를 트랜지스터(MB)에 사용할 수 있다.
<산화물 반도체의 저항률의 제어 방법>
산화물 반도체막의 저항률을 제어하는 방법에 대하여 설명한다.
소정의 저항률을 구비하는 산화물 반도체막을 반도체막(508) 또는 도전막(524) 등에 사용할 수 있다.
예를 들어, 산화물 반도체막에 포함되는 수소, 물 등의 불순물의 농도 및/또는 막 내의 산소 결손을 제어하는 방법을 산화물 반도체막의 저항률을 제어하는 방법에 사용할 수 있다.
구체적으로는, 플라스마 처리를 수소, 물 등의 불순물 농도 및/또는 막 내의 산소 결손을 증가 또는 저감하는 방법에 사용할 수 있다.
구체적으로는, 희가스(He, Ne, Ar, Kr, Xe), 수소, 붕소, 인 및 질소 중에서 선택된 1종 이상을 포함하는 가스를 사용하여 행하는 플라스마 처리를 적용할 수 있다. 예를 들어, Ar 분위기 하에서의 플라스마 처리, Ar과 수소의 혼합 가스 분위기 하에서의 플라스마 처리, 암모니아 분위기 하에서의 플라스마 처리, Ar과 암모니아의 혼합 가스 분위기 하에서의 플라스마 처리, 또는 질소 분위기 하에서의 플라스마 처리 등을 적용할 수 있다. 이에 의하여, 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
또는, 이온 주입법, 이온 도핑법 또는 플라스마 이멀젼 이온 임플란테이션법 등을 사용하여, 수소, 붕소, 인 또는 질소를 산화물 반도체막에 주입하여, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
또는, 수소를 포함하는 절연막을 산화물 반도체막에 접촉하여 형성하고, 절연막으로부터 산화물 반도체막에 수소를 확산시키는 방법을 사용할 수 있다. 이에 의하여 산화물 반도체막의 캐리어 밀도를 높이고, 저항률을 낮게 할 수 있다.
예를 들어, 막 내의 함유 수소 농도가 1×1022atoms/cm3 이상인 절연막을 산화물 반도체막에 접촉하여 형성함으로써, 효과적으로 수소를 산화물 반도체막에 함유시킬 수 있다. 구체적으로는 질화 실리콘막을 산화물 반도체막에 접촉하여 형성하는 절연막에 사용할 수 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합된 산소와 결합되면 캐리어인 전자를 생성할 수 있다. 이에 의하여 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
구체적으로는, SIMS에 의하여 얻어지는 수소 농도가, 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상인 산화물 반도체를 도전막(524)에 적절히 사용할 수 있다.
한편, 저항률이 높은 산화물 반도체를 트랜지스터의 채널이 형성되는 반도체막에 사용할 수 있다. 구체적으로는, 반도체막(508)에 적절히 사용할 수 있다.
예를 들어, 산소를 포함하는 절연막, 다시 말하면, 산소를 방출할 수 있는 절연막을 산화물 반도체막에 접촉하여 형성하고, 절연막으로부터 산화물 반도체막에 산소를 공급시켜 막 내 또는 계면의 산소 결손을 보충할 수 있다. 이에 의하여 저항률이 높은 산화물 반도체막으로 할 수 있다.
예를 들어, 산화 실리콘막 또는 산화질화 실리콘막을, 산소의 방출이 가능한 절연막에 사용할 수 있다.
한편, 산소 결손이 보충되고 수소 농도가 저감된 산화물 반도체막은, 고순도 진성화, 또는 실질적으로 고순도 진성화된 산화물 반도체막이라고 할 수 있다. 여기서, 실질적으로 진성이란, 산화물 반도체막의 캐리어 밀도가, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010/cm3 미만인 것을 가리킨다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮출 수 있는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도를 저감시킬 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 구비하는 트랜지스터는, 오프 전류가 현저하게 작고, 채널 폭이 1×106㎛이고 채널 길이(L)가 10㎛인 소자라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 구비할 수 있다.
상술한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 채널 영역에 사용하는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
구체적으로는, SIMS에 의하여 얻어지는 수소 농도가, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하인 산화물 반도체를, 트랜지스터의 채널이 형성되는 반도체막에 적절히 사용할 수 있다.
또한, 반도체막(508)보다도 수소 농도 및/또는 산소 결손량이 많고, 저항률이 낮은 산화물 반도체막을 도전막(524)에 사용한다.
또한, 반도체막(508)에 포함되는 수소 농도의 2배 이상, 바람직하게는 10배 이상의 농도의 수소를 포함하는 막을, 도전막(524)에 사용할 수 있다.
또한, 반도체막(508)의 저항률의 1×10-8배 이상 1×10-1배 미만의 저항률을 구비하는 막을, 도전막(524)에 사용할 수 있다.
구체적으로는, 1×10-3Ωcm 이상 1×104Ωcm 미만, 바람직하게는 1×10-3Ωcm 이상 1×10-1Ωcm 미만인 막을, 도전막(524)에 사용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 4)
본 발명의 일 형태에 따른 축전 장치는 자동차, 자동 이륜차, 자전거 등의 차량, 항공기, 선박, 가정용 축전지 등에 사용할 수 있다. 또한, 본 발명의 일 형태에 따른 축전 장치는 휴대 전화, 손목 시계, 휴대형 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이) 등의 전자 기기에 사용할 수 있다. 이들의 구체적인 예를 도 19에 도시하였다.
도 19의 (A)는 손목 시계형 단말이며, 하우징(801), 용두(802), 표시부(803), 벨트(804), 검지부(805) 등을 갖는다. 표시부(803)에는 터치 패널을 제공하여도 좋다. 사용자는 터치 패널에 접촉된 손가락을 포인터로 사용하여 정보를 입력할 수 있다.
검지부(805)는 주위의 상태를 검지하여 정보를 취득하는 기능을 구비한다. 예를 들어, 카메라, 가속도 센서, 방위 센서, 압력 센서, 온도 센서, 습도 센서, 조도 센서 또는 GPS(Global positioning System) 신호 수신 회로 등을 검지부(805)에 사용할 수 있다.
예를 들어, 검지부(805)의 조도 센서가 검지한 주위의 밝기를 하우징(801) 내부의 연산 장치가 소정의 조도와 비교하여 충분히 밝다고 판단한 경우, 반사형 액정 소자를 표시부(803)의 표시 소자로서 사용한다. 또한, 어득하다고 판단한 경우, 유기 EL 소자를 표시부(803)의 표시 소자로서 사용한다. 이에 의하여, 예를 들어, 외광이 강한 환경에서 반사형 표시 소자를 사용하고, 어득한 환경에서 자발광형의 표시 소자를 사용하여 화상 정보를 표시할 수 있다. 그 결과, 소비 전력이 저감된 전자 기기를 제공할 수 있다.
도 19의 (B)는 휴대 전화기이며, 하우징(811), 표시부(816), 조작 버튼(814), 외부 접속 포트(813), 스피커(817), 마이크(812) 등을 구비하고 있다. 도 19의 (B)에 도시된 휴대 전화기는 손가락 등으로 표시부(816)를 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나 문자를 입력하는 등의 각종 조작은 표시부(816)를 손가락 등으로 터치함으로써 행할 수 있다. 또한, 조작 버튼(814)의 조작에 의하여, 전원의 ON, OFF 동작이나, 표시부(816)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어 메일 작성 화면에서 메인 메뉴 화면으로 전환시킬 수 있다.
도 19의 (C)는 노트북 퍼스널 컴퓨터이며, 하우징(821), 표시부(822), 키보드(823), 포인팅 디바이스(824) 등을 갖는다.
도 19의 (D)는 전기 냉동 냉장고이고, 하우징(831), 냉장실용 문(832), 냉동실용 문(833) 등을 갖는다.
도 19의 (E)는 비디오 카메라이고, 제 1 하우징(841), 제 2 하우징(842), 표시부(843), 조작 키(844), 렌즈(845), 접속부(846) 등을 갖는다. 조작 키(844) 및 렌즈(845)는 제 1 하우징(841)에 제공되어 있고, 표시부(843)는 제 2 하우징(842)에 제공되어 있다. 그리고, 제 1 하우징(841)과 제 2 하우징(842)은 접속부(846)에 의하여 접속되고, 제 1 하우징(841)과 제 2 하우징(842) 사이의 각도는 접속부(846)에 의하여 변경이 가능하다. 표시부(843)에서의 화상이, 접속부(846)에 의한 제 1 하우징(841)과 제 2 하우징(842) 사이의 각도에 따라 전환되는 구성으로 하여도 좋다.
도 19의 (F)는 자동차이며, 차체(851), 차륜(852), 대시 보드(853), 및 라이트(854) 등을 갖는다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터에 적용할 수 있는 산화물 반도체막의 결정 구조에 대하여 설명한다.
또한 본 명세서에서,"평행"이란, 두개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나뉜다. 또는 산화물 반도체는, 예를 들어 결정성 산화물 반도체와 비정질 산화물 반도체로 나뉜다.
또한, 비단결정 산화물 반도체로서, CAAC-OS(C Axis Aligned a-b plane anchored Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면 복수의 결정부를 확인할 수 있다. 그러나, 고분해능 TEM 이미지에서도 결정부들의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 결정립계에 기인한 전자 이동도 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상을 갖고, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 보이지 않는다.
X선 회절(XRD: X-Ray Diffraction) 장치를 이용하여 예를 들어 out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS막의 구조 해석을 수행하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 기인하기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS막의 해석을 수행하면, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 추출함으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성이 저하되는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮출 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)을 갖게 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 될 수 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. 또한, nc-OS막은 예를 들어, 고분해능 TEM 이미지에서 결정립계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS막과 비정질 산화물 반도체막을 구별하지 못할 수 있다. 예를 들어, 결정부보다 큰 직경을 갖는 X선을 이용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 프로브 직경이 결정부보다 큰(예를 들어, 50nm 이상) 전자 빔을 이용하여 관찰한 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에는 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 결정부의 크기와 가깝거나 작은 전자 빔을 이용하여 관찰한 nc-OS막의 나노빔 전자 회절 패턴에는 스폿이 관측된다. 또한, nc-OS막의 나노빔 전자 회절 패턴에는, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면 고리 형상의 영역에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 단, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 막 내에서의 원자 배열이 불규칙하고 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막은 고분해능 TEM 이미지에서 결정부를 확인할 수 없다.
XRD 장치를 이용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을, 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막은 고분해능 TEM 이미지에서 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서는 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역이 있다. a-like OS막은 TEM에 의한 관찰 정도의 미량의 전자 조사에 의하여 결정화가 일어나, 결정부가 성장되는 경우가 있다. 한편, 양질의 nc-OS막에서는, TEM에 의한 관찰 정도의 미량의 전자 조사에 의한 결정화는 거의 일어나지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 이용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층들 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접한 층 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는 각 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 구조에 따라 밀도가 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체막의 밀도와 비교함으로써, 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체막의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들어, 단결정 산화물 반도체막의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정 산화물 반도체막의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막하는 것 자체가 곤란하다.
상기에 대하여 구체적인 예를 들어서 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에 있어서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에 있어서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에 있어서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정을 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정의 밀도에 상당하는 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정의 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 이용하여 산출하면 좋다. 단, 밀도를 산출할 때는 가능한 한 적은 종류의 단결정을 조합하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
본 명세서 등에서, "위에"와 "아래에"와 같은 배치를 설명하기 위한 어구는 구성 요소들의 위치 관계를 도면을 참조하여 나타내기 위하여, 편의상 사용하고 있다. 구성 요소들의 위치 관계는, 각 구성 요소를 묘사하는 방향에 따라 적절히 변화한다. 따라서, 배치를 가리키는 어구는 명세서에서 설명한 기재에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등의 블록도에서는, 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로가 복수의 기능을 갖는 경우나, 복수의 회로를 걸쳐 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에 있어서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자)이라고 표기하고, 소스와 드레인 중 다른 쪽을 '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라고 표기한다. 이 이유는, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에 있어서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 형성된 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미한다고 한정되지는 않는다. 또한, 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위를 변화시키는 경우가 있다.
또한, 본 명세서 등에서 '막', '층' 등이라는 어구는, 경우 또는 상황에 따라 서로 바뀔 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에 있어서, 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘리는지 여부를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는, 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 '도통 상태'란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 할 수 있는 상태를 말한다. 또한, 트랜지스터의 '비도통 상태'란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 할 수 있는 상태를 말한다. 또한, 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, 디지털 마이크로미러 디바이스(DMD)와 같이, MEMS(Micro Electro Mechanical Systems) 기술을 사용한 스위치가 있다. 이 스위치는, 기계적으로 동작할 수 있는 전극을 갖고, 그 전극이 움직임으로써, 도통과 비도통을 제어하여 동작한다.
예를 들어, 본 명세서 등에 있어서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가, 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도, 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재하지 않고, X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는, X와 Y가 직접 접속되는 경우가 포함되는 것으로 한다.
또한, X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 오페 앰프, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우는 X와 Y가 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우와 X와 Y가 전기적으로 접속되는 경우를 그 범주에 포함한다.
또한, "X와 Y가 전기적으로 접속되어 있다"라고 명시적으로 기재되어 있을 때는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)가, 본 명세서 등에 기재되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다라고 명시적으로 기재되어 있을 때는, 단순히 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 기재되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 각각 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와, Z1의 다른 일부가 X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와, Z2의 다른 일부가 Y와 각각 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, 'X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다'라고 표현할 수 있다. 또는, 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다'라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다'라고 표현할 수 있다. 이와 같은 표현 방법을 사용하여 회로 구성에서의 접속 경로를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
단, 상술한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 상에서는 독립되어 있는 구성 요소끼리가 전기적으로 접속되어 있도록 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성 요소의 기능을 겸한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우에도 그 범주에 포함한다.
AF1: 배향막
AF2: 배향막
ANO: 배선
C1: 용량 소자
C2: 용량 소자
CF1: 착색막
CL1~CLn: 용량 소자
CP: 도전체
Cs: 용량 소자
CSCOM: 배선
D1: 단자
D2: 단자
E1~En: 축전 소자
G1: 주사선
G2: 주사선
GD: 구동 회로
GND: 단자
IM: 단자
INM: 단자
INP: 단자
IP: 단자
IREF: 단자
KB1: 구조체
L1~L6: 층
M0: 트랜지스터
M1: 트랜지스터
M2: 트랜지스터
MB: 트랜지스터
MD: 트랜지스터
MDB: 트랜지스터
OUT: 단자
PACK(+): 단자
PACK(-): 단자
R0~Rn: 저항소자
S1: 신호선
S2: 신호선
SCL: 단자
SD: 구동 회로
SDA: 단자
SW1: 스위치
SW1B: 스위치
SW2: 스위치
V0~Vn: 단자
VBG: 단자
VCOM1: 배선
VCOM2: 배선
VDD: 단자
VREG: 단자
1: 축전 장치
2: DC/DC 컨버터
3: DC/DC 컨버터
4: DC/DC 컨버터
5: 디스플레이
6: 표시 장치
10: 바이어스 회로
11: 트랜지스터
28: 트랜지스터
30: 유지 회로
31: 트랜지스터
34: 트랜지스터
35: 용량 소자
38: 용량 소자
40: 앰프
41: 트랜지스터
56: 트랜지스터
60: 축전 소자
61: 저항 소자
62: 용량 소자
63: 저항 소자
64: 저항 소자
65: 저항 소자
66: 용량 소자
67: 용량 소자
68: 저항 소자
69: 저항 소자
70: 저항 소자
71: FET
72: 저항 소자
73: FET
74: 저항 소자
75: 제너 다이오드
76: 용량 소자
77: 배선
80: IC
81: 마이크로 컨트롤러
82: 선택 회로
83: 크램프 회로
84: 레귤레이터
85: 클록 생성기
86: 밴드 갭 레퍼런스
87: 기준 전압 생성 회로
88: 기준 전류 생성 회로
89: 제어 회로
90: 전압 검출 회로
91: 전류 검출 회로
92: FET 구동 회로
93: 트랜지스터
94: 트랜지스터
95: 트랜지스터
96: 인버터
99: 로우 패스 필터
100: 회로
111: 기판
112: 소자 분리층
113: 플러그
114: 플러그
115: 플러그
121: 배선
122: 배선
123: 배선
124: 플러그
125: 플러그
126: 플러그
127: 플러그
128: 절연체
131: 배선
132: 배선
133: 플러그
134: 플러그
135: 플러그
136: 절연체
141: 배선
142: 배선
143: 플러그
151: 도전체
152: 도전체
153: 절연체
154: 플러그
161: 배선
170: 채널 형성 영역
171: 웰
172: 불순물 영역
173: 불순물 영역
174: 게이트 절연체
175: 도전성 영역
176: 도전성 영역
177: 게이트 전극
178: 절연체
180: 산화물 반도체
181: 산화물 반도체
182: 산화물 반도체
183: 산화물 반도체
184: 절연체
185: 절연체
186: 절연체
187: 도전체
188: 절연체
189: 도전체
190: 도전체
191: 절연체
201: 웰
202: 채널 형성 영역
203: 고농도 불순물 영역
204: 고농도 불순물 영역
205: 도전성 영역
206: 도전성 영역
207: 게이트 전극
208: 게이트 절연체
209: 측벽 절연층
210: 측벽 절연층
211: 저농도 불순물 영역
212: 저농도 불순물 영역
501C: 절연막
504: 도전막
505: 접합층
506: 절연막
508: 반도체막
508A: 영역
508B: 영역
508C: 영역
511B: 도전막
511C: 도전막
512A: 도전막
512B: 도전막
516: 절연막
518: 절연막
519B: 단자
519C: 단자
520: 기능층
521: 절연막
522: 접속부
524: 도전막
528: 절연막
530: 화소 회로
550: 표시 소자
551: 전극
552: 전극
553: 층
570: 기판
591A: 개구부
591B: 개구부
591C: 개구부
700: 표시 패널
700B: 표시 패널
702: 화소
705: 밀봉재
750: 표시 소자
751: 전극
751H: 개구부
752: 전극
753: 층
770: 기판
770P: 기능막
771: 절연막
801: 하우징
802: 용두
803: 표시부
804: 벨트
805: 검지부
811: 하우징
812: 마이크로폰
813: 외부 접속 포트
814: 조작 버튼
816: 표시부
817: 스피커
821: 하우징
822: 표시부
823: 키보드
824: 포인팅 디바이스
831: 하우징
832: 냉장실용 문
833: 냉동실용 문
841: 하우징
842: 하우징
843: 표시부
844: 조작 키
845: 렌즈
846: 접속부
851: 차체
852: 차륜
853: 대시 보드
854: 라이트

Claims (15)

  1. 축전 장치에 있어서,
    축전 소자; 및
    제 1 회로, 제 2 회로, 및 증폭 회로를 포함하며, 상기 축전 소자의 기전력을 감시하는 IC를 포함하고,
    상기 제 1 회로는 상기 제 2 회로를 통하여 상기 증폭 회로에 바이어스 전압을 공급하고,
    상기 제 2 회로는 상기 바이어스 전압을 유지하는, 축전 장치.
  2. 제 1 항에 있어서,
    상기 제 2 회로는 제 1 트랜지스터 및 용량 소자를 포함하고,
    상기 증폭 회로는 제 2 트랜지스터를 포함하고,
    상기 제 1 회로는 상기 제 1 트랜지스터를 통하여 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 용량 소자의 제 1 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는, 축전 장치.
  3. 제 2 항에 있어서,
    상기 IC는 상기 제 1 트랜지스터의 온 또는 오프의 타이밍을 결정하는 타이머를 더 포함하는, 축전 장치.
  4. 축전 장치에 있어서,
    직렬로 접속된 복수의 축전 소자; 및
    상기 복수의 축전 소자 중 적어도 하나를 선택하는 회로를 포함하는 IC를 포함하고,
    상기 IC는 상기 회로에 의하여 선택된 상기 복수의 축전 소자 중 적어도 상기 하나의 기전력을 감시하고,
    상기 회로는 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터를 포함하는, 축전 장치.
  5. 전자 기기에 있어서,
    제 1 항에 따른 축전 장치; 및
    디스플레이를 포함하는, 전자 기기.
  6. 제 5 항에 있어서,
    상기 디스플레이는,
    개구부를 포함하는 반사막을 포함하는 제 1 표시 소자; 및
    제 2 표시 소자를 포함하고,
    상기 반사막은 입사하는 광을 반사할 수 있고,
    상기 제 1 표시 소자는 반사하는 광의 강도를 제어하고,
    상기 제 2 표시 소자는 상기 개구부를 향하여 광을 사출하는, 전자 기기.
  7. 제 6 항에 있어서,
    상기 제 1 표시 소자는 액정 소자를 포함하고,
    상기 제 2 표시 소자는 유기 EL 소자를 포함하는, 전자 기기.
  8. 축전 장치에 있어서,
    제 1 축전 소자; 및
    회로로서,
    산화물 반도체를 포함하는 제 1 트랜지스터 및 용량 소자를 포함하는 유지 회로;
    제 2 트랜지스터를 포함하는 증폭 회로; 및
    상기 유지 회로를 통하여 상기 증폭 회로에 바이어스 전압을 공급하는 바이어스 회로를 포함하는, 상기 제 1 축전 소자의 기전력을 감시하는 상기 회로를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 바이어스 회로에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 용량 소자의 제 1 단자 및 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는, 축전 장치.
  9. 제 8 항에 있어서,
    상기 회로는 상기 제 1 트랜지스터의 온 또는 오프의 타이밍을 결정하는 타이머를 더 포함하는, 축전 장치.
  10. 제 8 항에 있어서,
    제 2 축전 소자;
    제 3 축전 소자; 및
    상기 제 1 축전 소자, 상기 제 2 축전 소자, 및 상기 제 3 축전 소자 중 적어도 하나를 선택하는 선택 회로를 포함하고,
    상기 제 1 축전 소자, 상기 제 2 축전 소자, 및 상기 제 3 축전 소자는 직렬로 접속되고,
    상기 회로는 상기 선택 회로를 통하여 상기 제 2 축전 소자와 상기 제 3 축전 소자의 각각의 기전력을 감시하는, 축전 장치.
  11. 제 10 항에 있어서,
    상기 선택 회로는,
    산화물 반도체를 포함하는 제 3 트랜지스터; 및
    와이드 밴드 갭 반도체를 포함하는 제 4 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스는 상기 제 4 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 드레인은 상기 제 4 트랜지스터의 드레인에 전기적으로 접속되는, 축전 장치.
  12. 제 11 항에 있어서,
    상기 제 3 트랜지스터는 n채널형 트랜지스터이고,
    상기 제 4 트랜지스터는 p채널형 트랜지스터인, 축전 장치.
  13. 전자 기기에 있어서,
    제 8 항에 따른 축전 장치; 및
    디스플레이를 포함하는, 전자 기기.
  14. 제 13 항에 있어서,
    상기 디스플레이는,
    개구부를 포함하는 반사막을 포함하는 제 1 표시 소자; 및
    제 2 표시 소자를 포함하고,
    상기 제 2 표시 소자와 상기 개구부는 서로 중첩되는, 전자 기기.
  15. 제 14 항에 있어서,
    상기 제 1 표시 소자는 액정 소자를 포함하고,
    상기 제 2 표시 소자는 유기 EL 소자를 포함하는, 전자 기기.
KR1020160110617A 2015-08-31 2016-08-30 감시 ic 부착 축전 장치 KR20170026291A (ko)

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Application Number Priority Date Filing Date Title
JPJP-P-2015-170113 2015-08-31
JP2015170113 2015-08-31

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Publication Number Publication Date
KR20170026291A true KR20170026291A (ko) 2017-03-08

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