KR20170021200A - 반도체 장치, 표시 패널, 및 전자 기기 - Google Patents

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KR20170021200A
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게이 다카하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 신규 구성을 가진 반도체 장치를 제공한다. 오프셋 전압에 기인한 계조 전압의 편차를 억제한다.
하위 비트의 계조 전압에 따른 전류를 트랜스컨덕턴스 앰프로 생성할 때, 트랜스컨덕턴스 앰프에 공급되는 전압(VHI) 및 전압(VLO)은 하위 비트의 최상위 비트의 디지털 신호에 따라 2개의 입력 단자를 상호적으로 전환하여 입력하는 구성으로 한다. 트랜스컨덕턴스 앰프로부터 출력되는 전류의 최대값 및 최소값의 양쪽에 오프셋 전압에 따른 변화분이 가해지기 때문에 오프셋 전압에 기인한 계조 전압의 편차를 억제할 수 있다.

Description

반도체 장치, 표시 패널, 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY PANEL, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 표시 패널, 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 기재한 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 본 명세서에 기재되는 본 발명의 일 형태가 속하는 기술 분야로서는, 더 구체적으로 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 소자, 회로, 또는 장치 등을 가리킨다. 일례로서는 트랜지스터, 다이오드 등의 반도체 소자는 반도체 장치이다. 또 다른 일례로서는 반도체 소자를 갖는 회로는 반도체 장치이다. 또 다른 일례로서는 반도체 소자를 갖는 회로를 구비한 장치는 반도체 장치이다.
표시 장치는 다계조화, 및 고정세(高精細)화 등, 고성능화하는 경향이 있다. 이 고성능화에 대응하기 위하여 표시 장치의 구동 회로, 특히 소스 드라이버에는 IC(Integrated Circuit; 이하 드라이버 IC라고도 함)가 채용되고 있다.
드라이버 IC는 화소에 주는 아날로그 신호를 생성하기 위한 계조 전압 생성 회로를 갖는다. 이 계조 전압 생성 회로는 디지털 신호에 의거하여 아날로그 신호를 생성하는 소위 D/A 변환 회로이다.
D/A 변환 회로는 고속의 응답 속도가 요구되는 점을 고려하여 직렬로 제공된 저항을 사용하는, 소위 R-DAC(Resistor digital-to-analog converter)가 채용되고 있다. R-DAC는 디지털 신호의 비트 수의 증가에 따라 스위치의 수가 지수 함수적으로 증가되기 때문에 드라이버 IC의 회로 면적이 증가된다.
그러므로, 특허문헌 1~3에서는 상위 비트와 하위 비트로 따로 디지털 신호를 변환하여 각각의 아날로그 신호를 합성함으로써 원하는 아날로그 신호를 얻는 구성이 제안되고 있다.
미국 특허출원 공개 제2005/0140630호 명세서 미국 특허출원 공개 제2010/0156867호 명세서 미국 특허출원 공개 제2010/0141493호 명세서
상술한 바와 같이 계조 전압 생성 회로로서 기능하는 반도체 장치의 구성에는 다수의 구성이 존재한다. 각각의 구성에는 장점 및 단점이 있으며, 상황에 따라 적절한 구성이 선택된다. 따라서, 신규 구성의 계조 전압 생성 회로로서 기능하는 반도체 장치를 제안할 수 있으면 선택의 자유도를 향상시키는 데에 이어진다.
그러므로, 본 발명의 일 형태는 계조 전압 생성 회로로서 기능하는 기존의 반도체 장치와는 상이한 구성을 갖는, 신규 반도체 장치, 전자 부품, 신규 전자 기기 등을 제공하는 것을 과제 중 하나로 한다.
또한, 특허문헌 2에 기재된 바와 같이 전류 DAC를 사용하는 경우, 내압이 큰 트랜지스터를 이용하여 스위치를 구성하게 된다. 디지털 신호의 비트 수의 증가에 의하여 스위치 수가 증가되면 회로 면적 증가의 요인이 된다. 또한, 디지털 신호의 비트 수의 증가에 의하여 스위치 수가 증가되면 출력부의 기생 용량이 증가되어 응답 속도가 저하되는 요인이 된다.
또한, 특허문헌 3의 구성에서는 입력단에 제공되는 차동 회로에 전압을 공급한다. 상기 구성의 경우, 출력되는 아날로그 신호는 트랜지스터의 오프셋 전압의 영향을 받는다. 이 오프셋 전압에 의하여 출력 전압이 변화된 결과, 출력 전압이 원하는 계조 전압을 넘으면 원하는 계조의 표시를 얻지 못하는 등의 표시 품질의 저하를 일으킬 수 있다.
그러므로, 본 발명의 일 형태는 회로 면적의 축소화가 도모된, 신규의 구성을 가진 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 표시 품질의 향상이 도모된, 신규 구성을 가진 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 것에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 이 항목에서 언급되지 않고 이하에서 기재하는 과제를 말한다. 이 항목에서 언급되지 않은 과제는 당업자라면 명세서 또는 도면 등에서의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 과제 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는 N비트(N은 2 이상의 자연수)의 디지털 신호를 아날로그 신호로 변환하는 기능을 갖는 반도체 장치이고, 디지털 아날로그 변환 회로와, 제 1 차동 증폭 회로와, 제 2 차동 증폭 회로와, 전류 전압 변환 회로와, 전환 회로를 갖고, 디지털 아날로그 변환 회로는 상위의 (N-M)비트(M은 N보다 작은 자연수)의 디지털 신호에 의거하여 제 1 전압 및 제 2 전압을 생성하는 기능을 갖고, 제 1의 차동 증폭 회로는 제 1 전류원에 흐르는 전류에 따라 제 1 전압과 제 2 전압의 차에 따른 제 1 전류를 생성하는 기능을 갖고, 제 2 차동 증폭 회로는 제 2 전류원에 흐르는 전류에 따라 제 1 전압과, 반도체 장치의 출력 전압의 차에 따른 제 2 전류를 생성하는 기능을 갖고, 전류 전압 변환 회로는 제 1 전류와 제 2 전류의 합에 따른 전류에 따라 출력 전압을 생성하는 기능을 갖고, 제 1 차동 증폭 회로는 제 1 입력 단자 및 제 2 입력 단자를 갖고, 전환 회로는 제 1 전압을 제 1 입력 단자에 공급하고, 제 2 전압을 제 2 입력 단자에 공급하는 제 1 상태와, 제 1 전압을 제 2 입력 단자에 공급하고, 제 2 전압을 제 1 입력 단자에 공급하는 제 2 상태를 전환하는 기능을 갖고, 전환 회로는 M비트의 디지털 신호에 따라 제 1 상태와 제 2 상태를 전환하는 기능을 갖는, 반도체 장치이다.
본 발명의 일 형태에서, 디지털 아날로그 변환 회로는 직렬로 접속된 저항 소자와 (N-M)비트의 디지털 신호가 공급되는 패스 트랜지스터 로직을 갖는 반도체 장치가 바람직하다.
본 발명의 일 형태에서, 제 1 차동 증폭 회로 및 제 2 차동 증폭 회로는 트랜스컨덕턴스 앰프인 반도체 장치가 바람직하다.
본 발명의 일 형태에서, 제 1 전류원은 직렬로 접속된 저항 소자와 M비트의 디지털 신호가 공급되는 패스 트랜지스터 로직을 갖고, 패스 트랜지스터 로직에서 선택된 전압값을 바탕으로 전류를 생성하는 반도체 장치가 바람직하다.
또한, 본 발명의 다른 일 형태에 대해서는, 이하에서 기재하는 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규의 반도체 장치, 신규의 전자 기기 등을 제공할 수 있다.
또는, 본 발명의 일 형태는 회로 면적의 축소화가 도모된, 신규 구성을 가진 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는 표시 품질의 향상이 도모된, 신규 구성을 가진 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 것에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 이 항목에서 언급되지 않고, 이하에서 기재하는 효과를 말한다. 이 항목에서 언급되지 않은 효과는 당업자라면 명세서 또는 도면 등에서의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는, 상술한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서, 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 형태를 설명하기 위한 회로도.
도 2는 본 발명의 일 형태를 설명하기 위한 회로도.
도 3은 본 발명의 일 형태를 설명하기 위한 회로도.
도 4는 본 발명의 일 형태를 설명하기 위한 회로도.
도 5는 본 발명의 일 형태를 설명하기 위한 도면.
도 6은 본 발명의 일 형태를 설명하기 위한 회로도.
도 7은 본 발명의 일 형태를 설명하기 위한 도면.
도 8은 본 발명의 일 형태를 설명하기 위한 회로도.
도 9는 본 발명의 일 형태를 설명하기 위한 회로도.
도 10은 본 발명의 일 형태를 설명하기 위한 회로도.
도 11은 본 발명의 일 형태를 설명하기 위한 회로도.
도 12는 본 발명의 일 형태를 설명하기 위한 회로도.
도 13은 본 발명의 일 형태를 설명하기 위한 블록도.
도 14는 본 발명의 일 형태를 설명하기 위한 회로도.
도 15는 본 발명의 일 형태를 설명하기 위한 단면 모식도.
도 16은 본 발명의 일 형태인 표시 패널의 도면.
도 17은 본 발명의 일 형태인 표시 모듈의 도면.
도 18은 본 발명의 일 형태인 전자 기기의 도면.
도 19는 본 발명의 일 형태를 설명하기 위한 회로도.
도 20은 실시형태에 따른 표시 패널의 구성을 설명하기 위한 도면.
도 21은 실시형태에 따른 표시 패널의 구성을 설명하기 위한 도면.
도 22는 실시형태에 따른 화소 회로를 설명하기 위한 회로도.
도 23은 실시형태에 따른 표시 패널의 구성을 설명하기 위한 도면.
이하, 실시형태에 대하여 도면을 참조하여 설명한다. 단, 실시형태는 많은 상이한 형태에서 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 본 명세서 등에 있어서, '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서, 구성 요소의 수를 한정하는 것은 아니다. 또한, 구성 요소의 순서를 한정하는 것은 아니다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를, 다른 실시형태 또는 청구범위에서 '제 2'라고 언급된 구성 요소로 할 수도 있다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를, 다른 실시형태 또는 청구범위에서 생략할 수도 있다.
또한, 도면에 있어서, 동일한 요소, 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는, 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 계조 전압 생성 회로로서의 기능을 갖는 반도체 장치의 일례에 대하여 설명한다.
본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 것 전반을 가리킨다. 따라서, 트랜지스터 등의 반도체 소자로 구성되는 드라이버 IC, 또는 드라이버 IC를 갖는 표시 장치 등은 반도체 장치이다.
<반도체 장치의 구성>
도 1은 반도체 장치(10)를 설명하기 위한, 회로 구성의 일례를 나타낸 회로도이다.
반도체 장치(10)는 디지털 아날로그 변환 회로(이하, D/A 변환 회로)(11), 차동 증폭 회로(14), 전류원(17), 차동 증폭 회로(18), 전류원(21), 전환 회로(13), 및 전류 전압 변환 회로(23)를 갖는다.
D/A 변환 회로(11)는 반도체 장치(10)에 N비트(N은 2 이상의 자연수)의 디지털 신호가 입력되는 경우, 상위 비트에 해당하는 (N-M)비트(M은 N보다 작은 자연수)의 디지털 신호를 아날로그 신호로 변환하는 회로이다. D/A 변환 회로(11)는 아날로그 신호로서 전압(VHI) 및 전압(VLO)을 출력한다. D/A 변환 회로(11)는 단순히 회로라고 기재하는 경우가 있다.
전압(VHI) 및 전압(VLO)은 상위 비트의 디지털 신호에 의거하여 결정되는 전압이다. 반도체 장치(10)로부터 출력되는 출력 전압(VO)은 D/A 변환 회로(11)로 결정되는 전압(VHI) 및 전압(VLO)을 사용하여 생성된다.
차동 증폭 회로(14)는 트랜지스터(16A) 및 트랜지스터(16B)를 갖는다. 차동 증폭 회로(14)는 전류원(17)에 흐르는 전류(IB _LB)와, 트랜지스터(16A) 및 트랜지스터(16B)의 게이트에 공급되는 전압의 차에 따라 전류 전압 변환 회로(23)와의 사이에 흐르는 전류량을 변화시킬 수 있다. 차동 증폭 회로(14)는 단순히 회로라고 기재하는 경우가 있다.
차동 증폭 회로(18)는 트랜지스터(20A) 및 트랜지스터(20B)를 갖는다. 차동 증폭 회로(18)는 전류원(21)에 흐르는 전류(IB)와, 트랜지스터(20A) 및 트랜지스터(20B)의 게이트에 공급되는 전압의 차에 따라 전류 전압 변환 회로(23)와의 사이에 흐르는 전류량을 변화시킬 수 있다. 차동 증폭 회로(18)는 단순히 회로라고 기재하는 경우가 있다. 또한, 트랜지스터(16A) 및 트랜지스터(16B), 그리고 트랜지스터(20A) 및 트랜지스터(20B)는 n채널형 트랜지스터로서 설명하지만 도 19에 도시된 바와 같이 p채널형 트랜지스터로 하여도 좋다.
전류(IB _LB)는 반도체 장치(10)에 N비트의 디지털 신호가 입력되는 경우, 하위 비트에 해당되는 M비트의 디지털 신호에 따른 전류이다. 따라서, 전류 전압 변환 회로(23)에는 상위 비트에 해당되는 (N-M)비트의 디지털 신호에 따른 크기의 전압(VHI) 및 전압(VLO), 그리고, 하위 비트에 해당되는 M비트의 디지털 신호에 따른 전류(IB_LB)에 의하여 N비트의 디지털 신호에 따른 전류가 흐른다.
전류 전압 변환 회로(23)는 차동 증폭 회로(14) 및 차동 증폭 회로(18)를 흐르는 전류에 따른 전압을 출력한다. 이 전압은 출력 전압(VO)이다. 전류 전압 변환 회로(23)는 단순히 회로라고 기재하는 경우가 있다.
전환 회로(13)는 복수의 스위치를 갖는다. 전환 회로(13)의 스위치는 전압(VHI) 및 전압(VLO)의 입력처를 트랜지스터(16A)의 게이트에 해당하는 단자(IN1)와 트랜지스터(16B)의 게이트에 해당하는 단자(IN2)로 전환한다. 스위치에 의한 전환은 디지털 신호의 하위 비트에서의 최상위 비트 및 그 반전 비트(DEC(MSB), DECB(MSB))에 따라 행한다.
트랜지스터(16A) 및 트랜지스터(16B), 또는 트랜지스터(20A) 및 트랜지스터(20B)의 트랜지스터 특성에 의하여 입력되는 전압에 오프셋 전압이 더해진다. 이 오프셋 전압에 의하여 차동 증폭 회로(14) 및 차동 증폭 회로(18)로부터 출력되는 전류에 편차가 생긴다. 이 전류의 편차에 의하여 출력 전압(VO)에 편차가 생긴다. 출력 전압(VO)은 표시 장치의 계조 전압이 되기 때문에 차동 증폭 회로(14) 및 차동 증폭 회로(18)로부터 출력되는 전류의 편차에 의하여 원하는 계조 전압을 얻지 못하는 등의 표시 품질의 저하를 일으킬 수 있다.
본 발명의 일 형태는 오프셋 전압에 기인하는 차동 증폭 회로(14)로부터 출력되는 전류의 편차를 없애도록 전환 회로(13)를 작용시킨다. 또한, 오프셋 전압에 기인하는 차동 증폭 회로(18)로부터 출력되는 전류의 편차가 출력 전압(VO)에 영향을 미치지 않도록 작용시킨다.
전환 회로(13)는 전압(VHI) 및 전압(VLO) 중 한쪽이 단자(IN1)에, 전압(VHI) 및 전압(VLO) 중 다른 쪽이 단자(IN2)에 공급되도록 접속을 전환한다. 전환 회로(13)에서의 접속의 전환은 하위 비트의 최상위 비트에 따라 행한다. 구체적으로는 하위 비트의 최상위 비트가 "1"의 경우, 즉, 하위 비트의 최상위 비트의 반전 비트가 "0"의 경우, 전압(VHI)을 단자(IN1)에 공급하고 전압(VLO)을 단자(IN2)에 공급한다. 또한, 하위 비트의 최상위 비트가 "0"의 경우, 즉, 하위 비트의 최상위 비트의 반전 비트가 "1"의 경우, 전압(VHI)을 단자(IN2)에 공급하고 전압(VLO)을 단자(IN1)에 공급한다.
이와 같은 구성으로 함으로써, 출력 전압(VO)는 오프셋 전압에 기인하는 차동 증폭 회로(14)로부터 출력되는 전류의 편차의 영향을 받기 어려운 구성으로 할 수 있다. 상술한 구성에서는 하위 비트의 최상위 비트의 데이터에 따라 전환 회로(13)를 전환할 수 있는 구성에 의하여 하위 비트로 나타내어지는 출력 전압의 최대값과 최소값은 양쪽에 오프셋 전압을 포함하는 값으로 얻게 된다. 따라서, 하위 비트로 나타내어지는 전압이 합쳐진 출력 전압(VO)은 오프셋 전압의 영향을 받기 어려운 구성으로 할 수 있다.
그러므로, 본 발명의 일 형태는 차동 증폭 회로(14) 및 차동 증폭 회로(18)의 오프셋 전압의 영향을 받기 어려운 구성으로 할 수 있다. 따라서, 출력 전압(VO)의 편차에 의하여 계조 전압이 중첩되거나 뛰어넘게 되는 것을 억제할 수 있다. 결과적으로, 표시 품질의 향상을 도모할 수 있다.
또한, 상술한 구성에서는 디지털 신호의 상위 비트에 대응하는 전압을 D/A 변환 회로(11)로 생성한다. 또한, 디지털 신호의 하위 비트에 대응하는 전압을 전류원(17)에 공급한다. 이와 같이, 상위 비트의 전압과 하위 비트의 전압을 분리하여 생성한 후, 하위 비트의 전압을 전류로 변환하고 전류 전압 변환 회로(23)에서 각각의 전류를 합성하여 원하는 전압을 생성할 수 있다.
D/A 변환 회로(11)에서 생성되는 전압 및 전류원(17)에 공급되는 전압은 각각 직렬로 제공된 복수의 저항과 패스 트랜지스터 로직을 사용하여 생성한다. 상기 구성에서는 상위 비트와 하위 비트의 전압을 분리하여 변환하기 때문에 저항의 수를 줄일 수 있다. 더하여, 상위 비트와 하위 비트의 전압을 R-DAC를 채용하여 변환함으로써 정정(整正) 시간이 짧고, 응답 속도가 빠른 변환을 할 수 있다.
또한, R-DAC로 비트수가 큰 디지털 신호를 아날로그 신호로 변환하려고 하면, 많은 저항을 사용하기 때문에 전원 전압을 크게 할 필요가 있다. 이 경우, 패스 트랜지스터 로직의 각 트랜지스터를 스위치로서 동작시키기 위해서는 인가하는 전압을 크게 할 필요가 있다. 이 경우, 패스 트랜지스터 로직에 내압이 높은 트랜지스터를 사용할 필요가 있지만 본 발명의 일 형태에서는 상술한 바와 같이 저항의 수를 줄일 수 있다. 그러므로, 전원 전압을 작게 할 수 있다. 따라서, 패스 트랜지스터 로직의 각 트랜지스터는 인가할 전압이 크지 않아도 스위치로서 동작시킬 수 있다. 이 경우, 패스 트랜지스터 로직에 사용하는 트랜지스터의 내압을 높일 필요가 없기 때문에 트랜지스터의 크기 축소를 도모할 수 있다. 따라서, 기생 용량의 증가를 억제하여 회로 면적의 축소화, 응답 속도의 향상을 도모할 수 있다.
또한, 도 1의 구성에서는 동작의 원리에 대하여 설명하기 위하여 차동 증폭 회로(14) 및 차동 증폭 회로(18)를 참조하여 설명하였지만, 차동 증폭 회로는 트랜스컨덕턴스 앰프로 하여도 좋다. 이와 같은 구성을 도 2에 나타내었다.
도 2에 나타낸 반도체 장치(10A)는 D/A 변환 회로(11), 트랜스컨덕턴스 앰프(15), 전류원(17), 트랜스컨덕턴스 앰프(19), 전류원(21), 전환 회로(13), 및 전류 전압 변환 회로(23)를 갖는다.
또한, 트랜스컨덕턴스 앰프(15)는 제 1 Gm 앰프, 또는 Gm1로 나타내는 경우가 있다. 또한, 트랜스컨덕턴스 앰프(19)는 제 2 Gm 앰프, 또는 Gm2로 나타내는 경우가 있다.
또한, 트랜스컨덕턴스 앰프는 2개의 입력 전압의 차에 비례한 전류를 출력하는 기능을 갖는다. 예를 들어, 도 2에서 단자(IN1)와 단자(IN2) 사이의 전압의 차에 따른 트랜스컨덕턴스 앰프(15)가 출력하는 전류를 전류(I1N), 전류(I1P)로서 도시하였다. 또한, 도 2에서, 트랜스컨덕턴스 앰프(15), 트랜스컨덕턴스 앰프(19)에 공급되는 전압으로서 전압(VDDA)을 나타내었다. 전압(VDDA)은 트랜스컨덕턴스 앰프(15), 트랜스컨덕턴스 앰프(19)가 전류를 출력하기 위하여 공급되는 전압이다.
이하에서는 도 2의 구성을 참조하여 설명한다.
<반도체 장치의 동작>
이어서, 도 2에 도시된 반도체 장치(10A)의 동작의 구체적인 예를 나타내고, 본 발명의 일 형태의 작용에 대하여 설명한다.
도 3에 나타낸 회로도는 도 2에서의 M이 4, 즉, 하위 비트가 4비트의 경우를 나타낸 것이다. 도 3에서, 하위 비트의 최상위 비트는 데이터(DEC[3])로 나타내었다. 그 반전 비트는 데이터(DECB[3])로 나타내었다. 또한, 도 3의 예에서는 각 트랜스컨덕턴스 앰프에서 오프셋 전압이 없는 경우를 나타내었다.
상술한 바와 같이 전환 회로(13)는 하위 비트의 최상위 비트가 "1"(데이터(DEC[3])=1)의 경우, 즉, 하위 비트의 최상위 비트의 반전 비트가 "0"(데이터(DECB[3])=0)의 경우, 전압(VHI)을 단자(IN1)에 공급하여 전압(VLO)을 단자(IN2)에 공급한다. 이 경우의 전환 회로(13)에 의한 접속 상태를 도 4의 (A)에 나타내었다.
또한, 하위 비트의 최상위 비트가 "0"(데이터(DEC[3])=0)의 경우, 즉, 하위 비트의 최상위 비트의 반전 비트가 "1"(데이터(DECB[3])=1)의 경우, 전압(VHI)을 단자(IN2)에 공급하여 전압(VLO)을 단자(IN1)에 공급한다. 이 경우의 전환 회로(13)에 의한 접속 상태를 도 4의 (B)에 나타내었다.
이와 같은 구성으로 함으로써, 출력 전압(VO)는 오프셋 전압에 기인하는 트랜스컨덕턴스 앰프(15)가 출력하는 전류의 편차의 영향을 받기 어려운 구성으로 할 수 있다. 상술한 구성에서는 하위 비트의 최상위 비트의 데이터에 따라 전환 회로(13)를 전환할 수 있는 구성에 의하여 하위 비트로 나타내어지는 전압의 최대값과 최소값은 양쪽에 오프셋 전압을 포함하는 값으로 얻게 된다. 따라서, 하위 비트로 나타내어지는 전압이 합쳐진 출력 전압(VO)은 오프셋 전압의 영향을 받기 어려운 구성으로 할 수 있다.
또한, 트랜스컨덕턴스 앰프(15)를 흐르는 전류(IB _LB)를 정하는 전류원(17)은 하위의 4비트에 의하여 흘리는 전류값이 달라진다. 이 전류값의 변화에 따라 트랜스컨덕턴스 앰프(15)로부터 출력되는 전류(I1N) 및 전류(I1P)의 크기를 조정하여 하위 비트로 나타내어지는 전압이 합쳐진 출력 전압(VO)을 조정할 수 있다.
이어서, 도 5에서는 전류원(17)이 취할 수 있는 전류(IB _LB)의 변화에 의하여 계조를 표현하기 위한 전압의 분포의 모식도를 나타내었다. 도 5에 나타낸 바와 같이 복수의 전압(VO)은 상위 비트에 따라 결정되는 전압(VLO)을 기준으로 하여 하위 비트의 최상위 비트 및 그 반전 비트((DEC[3]), DECB[3]))에 따라 전류(IB _LB)의 증감이 결정되고, 하위 비트의 최상위 비트를 제외한 남은 3비트에 따른 전류(IB _LB)의 크기에 따라 4비트(16계조)의 복수의 전압(VO)을 얻을 수 있다.
또한, 하위 비트의 데이터에 의하여 얻어지는 16치의 전압의 범위는 상위 비트에 의하여 결정되는 전압(VHI)과 전압(VLO)의 전압차(VHI-VLO)보다 작은 (VHI-VLO)×(2M-1/2M), 즉, M이 4일 때, (VHI-VLO)×(15/16)으로 얻어진다. 따라서, 상위 비트가 1단계 달라진 경우에 얻어지는 출력 전압(VO)의 중복을 없앨 수 있다. 따라서, 출력 전압(VO)의 편차에 의하여 계조 전압이 중첩되거나 뛰어넘게 되는 것을 억제할 수 있다. 결과적으로, 표시 품질의 향상을 도모할 수 있다.
이어서, 도 6에 나타낸 회로도에서는, 도 3의 회로도에서 각 트랜스컨덕턴스 앰프에 오프셋 전압이 있는 경우를 나타내었다. 도 6에는 트랜스컨덕턴스 앰프(15)의 단자(IN1)에 오프셋 전압(ΔVTH1)이 있는 경우를 나타내었다. 또한, 도 6에는 트랜스컨덕턴스 앰프(19)의 전압(VLO)이 입력되는 단자에 오프셋 전압(ΔVTH2)이 있는 경우를 나타내었다.
트랜스컨덕턴스 앰프(15)의 오프셋 전압(ΔVTH1)은 전환 회로(13)의 전환에 의하여 상쇄하도록 작용시킬 수 있다.
즉, 트랜스컨덕턴스 앰프(15)의 출력 전류(I1N)는 하위 비트의 최상위 비트가 "1"(데이터(DEC[3])=1), 하위 비트의 최상위 비트의 반전 비트가 "0"(데이터(DECB[3])=0)의 경우, 즉, 전압(VHI)이 단자(IN1)에 접속되는 경우, 도 7에 나타낸 바와 같이 I1N=Gm1×(VHI-VLO+ΔVTH1)이 되도록 작용시킬 수 있다. 또한, 여기서 Gm1은 트랜스컨덕턴스 앰프(15)의 증폭률을 나타내고 있다.
마찬가지로, 트랜스컨덕턴스 앰프(15)의 출력 전류(I1N)는 하위 비트의 최상위 비트가 "0"(데이터(DEC[3])=0), 하위 비트의 최상위 비트의 반전 비트가 "1"(데이터(DECB[3])=1)의 경우, 즉, 전압(VLO)이 단자(IN1)에 접속되는 경우, 도 7에 나타낸 바와 같이 I1N=Gm1×(VLO-VHI+ΔVTH1)이 되도록 작용시킬 수 있다.
출력 전압(VO)의 편차에 영향을 미치는 하위 비트로 나타내어지는 전압은 I1N의 최대값과 최소값의 차에 의하여 결정된다. 즉, 전환 회로(13)의 전환에 의하여 얻어지는 2개의 I1N(Gm1×(VHI-VLO+ΔVTH1), Gm1×(VLO-VHI+ΔVTH1)의 차에 의하여 결정된다. 2개의 I1N의 차에 의하여 결정되는 하위 비트로 나타내어지는 전압이 합쳐진 출력 전압(VO)은 오프셋 전압(ΔVTH1)을 포함하지 않는 형태에서 얻어질 수 있다. 따라서, 전환 회로(13)의 전환에 의하여 I1N을 전환함으로써 오프셋 전압(ΔVTH1)의 편차의 영향을 적게 할 수 있다.
또한, 전압(VO)은 상위 비트에 의하여 결정되는 전압(VLO)을 기준으로 하여 결정된다. 전압(VO)에는 항상 오프셋 전압(ΔVTH2)이 더해지지만 하위 비트의 정밀도는 트랜스컨덕턴스 앰프(19)의 오프셋 전압(ΔVTH2)의 편차의 영향은 받기 어렵다.
위에서 설명한 바와 같이, 본 발명의 일 형태의 구성으로 함으로써 출력 전압(VO)이 트랜스컨덕턴스 앰프(15), 트랜스컨덕턴스 앰프(19)에서의 오프셋 전압의 영향을 받기 어렵게 되도록 동작시킬 수 있다. 그러므로, 출력 전압(VO)은 오프셋 전압의 영향을 받지 않고 계조 전압이 중첩되거나 뛰어넘는 것이 억제됨으로써 표시 품위의 향상을 도모할 수 있다.
이어서, 반도체 장치(10A)를 구성하는 각 회로에 대하여 설명한다.
<D/A 변환 회로(11)>
도 8에 나타낸 D/A 변환 회로(11)는 전압 생성 회로(11a)와, PTL(패스 트랜지스터 로직)(11b)과, PTL(11c)을 갖는다.
전압 생성 회로(11a)는 복수의 저항(11d)을 갖는다. 전압 생성 회로(11a)는 전압(VREFH1), 전압(VREFL1)(VREFH1>VREFL1)이 공급되어 복수의 전압(VR[0])~전압(VR[2N-M])을 생성한다.
PTL(11b)은 복수의 p채널형 트랜지스터(11e)와 복수의 n채널형 트랜지스터(11f)를 갖는다. PTL(11c)은 복수의 p채널형 트랜지스터(11g)와 복수의 n채널형 트랜지스터(11h)를 갖는다. 전압(VR[0])~전압(VR[2N-M]) 중, 트랜지스터(11e)에는 전압(VR[2N-M/2])~전압(VR[2N-M-1])이 입력되고, 트랜지스터(11f)에는 전압(VR[0])~전압(VR[(2N-M/2)-1])이 입력되고, 트랜지스터(11g)에는 전압(VR[(2N-M/2)+1])~전압(VR[2N-M])이 입력되고, 트랜지스터(11h)에는 전압(VR[1])~전압(VR[2N-M/2])이 입력된다.
트랜지스터(11e)~트랜지스터(11h)는 패스 트랜지스터이고 스위치로서의 기능을 갖는다. 이들 스위치는 상위 비트 신호에 따라 온·오프가 전환된다. PTL(11b) 및 PTL(11c)은 스위치의 전환에 의하여 전압(VR[0])~전압(VR[2N-M-1]) 중에서 원하는 전압을 선택하여 출력하는 기능을 갖는다. PTL(11b)은 전압(VLO)을 출력하는 기능을 갖고, PTL(11c)은 전압(VHI)을 출력하는 기능을 갖는다. 전압(VHI), 전압(VLO)은 상위 비트 신호에 대응하는 아날로그치의 전압이다. 상술한 바와 같이, 전압(VHI), 전압(VLO)은 후단의 회로에서 하위 비트 신호에 대응하는 전압으로 변환된다.
D/A 변환 회로(11)는 직렬로 제공한 저항을 사용하는 R-DAC이다. R-DAC는 D/A 변환을 고속으로 할 수 있지만 디지털 신호의 비트 수가 증가되면 회로의 점유 면적이 크게 된다는 문제가 있다. 본 발명의 일 형태에 따른 반도체 장치(10)는 디지털 신호 중 상위 비트 신호만을 R-DAC에 할당하기 때문에 회로의 점유 면적을 작게 할 수 있다.
<트랜스컨덕턴스 앰프(15) 및 전류원(17)>
도 9에 나타낸 트랜스컨덕턴스 앰프(15)는 전압(VHI), 전압(VLO)이 단자(IN1), 단자(IN2)에 입력된다. 도 9에 나타낸 트랜스컨덕턴스 앰프(15)는 트랜지스터(17A) 및 트랜지스터(17B)를 흐르는 전류(IB _LB)에 따라 전류(I1N), 전류(I1P)를 출력한다. 트랜지스터(17A) 및 트랜지스터(17B)는 도 2에 나타낸 전류원(17)에 대응한다.
도 9에 나타낸 트랜스컨덕턴스 앰프(15)는 차동 증폭 회로의 회로 구성을 갖는다. 트랜스컨덕턴스 앰프(15)는 p채널형 트랜지스터(41)와 n채널형 트랜지스터(43)를 갖는다. 트랜지스터(41) 및 트랜지스터(43)는 전압(VB1), 전압(VB2)에 의하여 전류(I1N), 전류(I1P)를 흘리고, 전류(VHI), 전류(VLO)의 차에 따라 전류(I1N), 전류(I1P)로부터 전류(ΔI1N), 전류(ΔI1P)를 증감시킨 전류를 전류 전압 변환 회로(23)와의 사이에서 흘린다.
전류(I1N+ΔI1N), 전류(I1N-ΔI1N), 전류(I1P+ΔI1P), 및 전류(I1P-ΔI1P)는 전압(VHI), 전압(VLO), 및 전류(IB _LB)에 따른 전류이다. 이 전류(I1N+ΔI1N), 전류(I1N-ΔI1N), 전류(I1P+ΔI1P), 및 전류(I1P-ΔI1P)는 후단의 회로에서 디지털 신호에 대응하는 전압으로 변환된다.
전압(VB1), 전압(VB2)은 하위 비트의 디지털 신호에 대응하는 전압이다. 이 전압(VB1), 전압(VB2)은 하위 비트의 디지털 신호가 공급되는 D/A 변환 회로 및 바이어스 전압 생성 회로를 사용하여 생성할 수 있다.
전압(VB1), 전압(VB2)을 생성하기 위한 D/A 변환 회로의 일례를 도 10에 나타내었다. 도 10에 나타낸 D/A 변환 회로는 전압 생성 회로(45)와 PTL(47)을 갖는다.
전압 생성 회로(45)는 복수의 저항(49)을 갖는다. 전압 생성 회로(45)는 전압(VREFH2), 전압(VREFL2)(VREFH1>VREFH2, VREFH2>VREFL2)이 공급되어 복수의 전압이 생성된다.
PTL(47)은 복수의 p채널형 트랜지스터(51)와, 복수의 n채널형 트랜지스터(53)를 갖는다. 트랜지스터(51) 및 트랜지스터(53)는 패스 트랜지스터이고, 스위치로서 기능한다. 이들 스위치는 하위 비트의 디지털 신호(DEC[1]~[M])와 그 반전 신호인 디지털 신호(DECB[1]~[M])에 따라 온·오프가 전환된다. PTL(47)은 스위치의 전환에 따라 전압 생성 회로(45)에서 생성되는 복수의 전압 중에서 원하는 전압을 선택하여 출력하는 기능을 갖는다. PTL(47)로부터 출력되는 전압(VLB _HI), 전압(VLB_LO)은 하위 비트의 디지털 신호에 대응하는 전류(I1N), 전류(I1P)를 흘리기 위한 전압(VB1), 전압(VB2)을 생성하는 전압이다.
전압(VB1), 전압(VB2)을 생성하기 위한 바이어스 전압 생성 회로의 일례를 도 11에 나타내었다. 도 11에 나타낸 바이어스 전압 생성 회로는 차동 증폭 회로(55)와, 커런트 미러 회로(57)와, 커런트 미러 회로(59)를 갖는다. 차동 증폭 회로(55)는 전압(VLB _HI), 전압(VLB _LO)에 따라 전류를 생성한다. 이 생성한 전류를 흘리는 것과 같이 커런트 미러 회로(57) 및 커런트 미러 회로(59)가 작용되고, 전압(VB1), 전압(VB2)을 생성할 수 있다. 전압(VB1), 전압(VB2)은 트랜지스터(17A), 트랜지스터(17B)에 공급되고, 전압(VLB _HI), 전압(VLB _LO), 즉, 하위 비트의 디지털 신호에 따른 전류(IB _LB)를 흘릴 수 있다.
<트랜스컨덕턴스 앰프(19), 전류원(21), 및 전류 전압 변환 회로(23)>
도 12에 나타낸 트랜스컨덕턴스 앰프(19)는 입력 단자에 전압(VO), 전압(VLO)이 입력된다. 트랜스컨덕턴스 앰프(19)는 전류원(21)을 구성하는 트랜지스터(21A) 및 트랜지스터(21B)에 바이어스 전압(VB3), 바이어스 전압(VB4)을 공급하여 정전류(IB)를 흘린다. 트랜스컨덕턴스 앰프(19)는 전압(VO), 전압(VLO)의 차에 따라 트랜스컨덕턴스 앰프(19)의 출력 전류, 즉, 전류(IB/2+ΔI1N) 및 전류(IB/2-ΔI1N)를 변화시킨다. 도 12에서는 화살표로 회로 간을 흐르는 전류를 나타내었다.
또한, 전류 전압 변환 회로(23)에서는 전류 전압 변환 회로(23)를 구성하는 트랜지스터(22)에 바이어스 전압(VB5)~바이어스 전압(VB8)을 공급하여 정전류를 흘리고, 전류(IB/2+I1P) 및 전류(IB/2+I1N), 즉, 트랜스컨덕턴스 앰프(19)의 출력 전류에 따라 전압(VO)이 출력된다.
전류 전압 변환 회로(23)에서는 전류(I1P+ΔI1P)와 전류(IB/2-ΔI1P)를 합성한 전류, 및 전류(I1P-ΔI1P)와 전류(IB/2+ΔI1P)를 합성한 전류인 전류(IB/2+I1P), 그리고, 전류(I1N+ΔI1N)와 전류(IB/2-ΔI1N)를 합성한 전류, 및 전류(I1N-ΔI1N)와 전류(IB/2+ΔI1N)를 합성한 전류인 전류(IB/2+I1N)를 변화시킴으로써 원래의 디지털 신호에 따른 아날로그 전압인 계조 전압이 되는 전압(VO)을 생성할 수 있다.
<요약>
상술한 바와 같이 본 실시형태의 구성은 하위 비트의 계조 전압에 따른 전류를 트랜스컨덕턴스 앰프로 생성할 때, 트랜스컨덕턴스 앰프에 공급되는 전압(VHI), 전압(VLO)은 하위 비트의 최상위 비트의 디지털 신호에 따라 2개의 입력 단자에 대하여 전환하여 입력하는 구성으로 한다. 트랜스컨덕턴스 앰프로부터 출력되는 전류의 최대값 및 최소값의 양쪽에 오프셋 전압에 따른 변화분이 더해지기 때문에 오프셋 전압에 기인한 계조 전압의 편차를 억제할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에서 설명한 계조 전압 생성 회로로서 기능하는 반도체 장치를 포함하는 표시 장치의 회로 블록도에 대하여 설명한다. 도 13에는 소스 드라이버, 게이트 드라이버, 표시부의 회로 블록도를 나타내었다.
도 13에 나타낸 표시 장치의 회로 블록도에서는 소스 드라이버(200), 게이트 드라이버(201), 및 표시부(202)를 갖는다. 또한, 도 13에서는 표시부(202) 중에 화소(203)를 나타내었다.
소스 드라이버(200)는 상기 실시형태 1에서 설명한 반도체 장치를 갖는 구성으로 할 수 있다. 구체적으로 소스 드라이버(200)는 디지털 회로부(211), D/A 컨버터(212), 출력 회로부(213)를 갖는다.
소스 드라이버(200)는 소스선(SL[1]~[n])(n은 2 이상의 자연수)으로 아날로그 신호를 출력하는 기능을 갖는다.
디지털 회로부(211)는 시프트 레지스터 등을 갖는다. 디지털 회로부(211)는 예를 들어 소스 클록(SCLK), 소스 스타트 펄스(SSP)가 입력된다. 시프트 레지스터는 샘플링 펄스를 생성한다.
D/A 컨버터(212)는 상기 실시형태 1에서의 반도체 장치의 설명과 마찬가지이다. 즉, D/A 컨버터(212)는 상기 실시형태 1의 반도체 장치(10) 또는 반도체 장치(10A)의 구성을 갖는다. 이 구성으로 함으로써 회로 면적의 소면적화, 표시 품질의 향상을 도모할 수 있다. D/A 컨버터(212)에는 예를 들어 디지털 신호(DATA[1]~[N])(도면에서 [1:N])가 입력된다. 디지털 신호(DATA[1]~[N])는 아날로그 신호로 변환된다. 변환된 아날로그 신호는 샘플링 펄스에 따라 출력 회로부(213)로 출력된다.
출력 회로부(213)는 버퍼 등을 갖는다. 출력 회로부(213)는 소스선(SL[1]~[n])에 증폭된 아날로그 신호를 출력하는 기능을 갖는다.
게이트 드라이버(201)는 일례로서 시프트 레지스터, 버퍼 등을 갖는다. 게이트 드라이버(201)는 게이트 스타트 펄스 신호, 게이트 클록 신호 등이 입력되고 펄스 신호를 출력한다. 게이트 드라이버(201)를 구성하는 회로는 소스 드라이버(200)와 마찬가지로 IC화되어도 좋고, 표시부(202)의 화소(203)가 갖는 트랜지스터와 같은 트랜지스터를 사용하여도 좋다.
게이트 드라이버(201)는 게이트선(GL[1])~게이트선(GL[m])(m은 2 이상의 자연수)으로 주사 신호를 출력한다. 또한, 게이트 드라이버(201)를 복수로 제공하고 복수의 게이트 드라이버(201)에 의하여 게이트선(GL[1])~게이트선(GL[m])을 분할하여 제어하여도 좋다. 예를 들어, 표시부(202)의 좌우에 게이트 드라이버(201)를 배치하고, 게이트선(GL[1])~게이트선(GL[m])을 행마다 분할하여 제어하여도 좋다.
표시부(202)는 게이트선(GL[1])~게이트선(GL[m]), 및 소스선(SL[1])~소스선(SL[n])이 실질적으로 직교되도록 제공되어 있다. 게이트선과 소스선의 교차부에는 화소(203)가 제공된다. 또한, 표시부(202)에서의 화소(203)의 배치는 컬러 표시이면 RGB(적녹청)의 각색에 대응한 화소가 순차적으로 제공된다. 또한, RGB의 화소의 배열은 스트라이프 배열, 모자이크 배열, 델타 배열 등 적절히 사용할 수 있다. 또한, RGB에 한정되지 않고 백색 또는 황색과 같은 색을 추가하여 컬러 표시를 행하는 구성으로 하여도 좋다.
화소(203)의 구성예에 대하여 도 14의 (A) 및 (B)에 일례를 나타내고 설명한다.
도 14의 (A)의 화소(203A)는 액정 표시 장치가 갖는 화소의 일례이며, 트랜지스터(231), 용량 소자(232), 및 액정 소자(233)를 갖는다.
트랜지스터(231)는 액정 소자(233)와 소스선(SL)의 접속을 제어하는 스위칭 소자로서의 기능을 갖는다. 트랜지스터(231)는 게이트선(GL)을 통하여 그 게이트로부터 입력되는 주사 신호에 의하여 도통 상태가 제어된다.
용량 소자(232)는 도전층을 적층하여 형성되는 소자를 일례로서 들 수 있다.
액정 소자(233)는 공통 전극, 화소 전극, 및 액정층으로 구성되는 소자를 일례로서 들 수 있다. 공통 전극과 화소 전극 사이에 형성되는 전계의 작용에 의하여 액정층의 액정 재료의 배향이 변화된다.
도 14의 (B)의 화소(203B)는 EL 표시 장치가 갖는 화소의 일례이며, 트랜지스터(221), 트랜지스터(222), 및 EL 소자(223)를 갖는다. 또한, 도 14의 (B)에서는 게이트선(GL) 및 소스선(SL)에 더하여 전원선(VL)을 나타내었다. 전원선(VL)은 EL 소자(223)에 전류를 공급하기 위한 배선이다.
트랜지스터(221)는 트랜지스터(222)의 게이트와 소스선(SL)의 접속을 제어하는 스위칭 소자로서의 기능을 갖는다. 트랜지스터(221)는 게이트선(GL)을 통하여 그 게이트로부터 입력되는 주사 신호에 의하여 온·오프가 제어된다.
트랜지스터(222)는 게이트에 인가되는 전압에 따라 전원선(VL)과 EL 소자(223)의 사이에 흐르는 전류를 제어하는 기능을 갖는다.
EL 소자(223)는 전극에 끼워진 발광층으로 구성되는 소자를 일례로서 들 수 있다. EL 소자(223)는 발광층을 흐르는 전류량에 따라 휘도를 제어할 수 있다.
위에서 설명한, 표시 장치의 회로 블록도는 상기 실시형태에서 설명한 반도체 장치(10), 또는 반도체 장치(10A)를 갖는다. 그러므로, 오프셋 전압에 기인된 계조 전압의 편차를 억제할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 단면 구조의 일례에 대하여 도 15를 참조하여 설명한다.
상술한 실시형태에서 설명한 반도체 장치는 디지털 아날로그 변환 회로(11), 차동 증폭 회로(14), 전류원(17), 차동 증폭 회로(18), 전류원(21), 전환 회로(13), 및 전류 전압 변환 회로(23) 등을 갖고, 실리콘 등을 사용한 트랜지스터로 형성할 수 있다. 또한, 실리콘은 다결정 실리콘, 미결정 실리콘, 비결정 실리콘을 사용할 수 있다. 또한, 실리콘 대신에 산화물 반도체 등을 사용할 수 있다.
도 15에는 본 발명의 일 형태에 따른 반도체 장치의 단면 모식도를 도시하였다. 도 15에 도시된 단면 모식도는 반도체 재료(예를 들어, 실리콘)를 사용한 n채널형 트랜지스터 및 p채널형 트랜지스터를 갖는다.
n채널형 트랜지스터(510)는 반도체 재료를 포함한 기판(500)에 제공된 채널 형성 영역(501)과, 채널 형성 영역(501)을 끼우도록 제공된 저농도 불순물 영역(502) 및 고농도 불순물 영역(503)(이들을 합쳐 단순히 불순물 영역이라고도 부름)과, 상기 불순물 영역에 접촉하여 제공된 금속간 화합물 영역(507)과, 채널 형성 영역(501) 위에 제공된 게이트 절연막(504a)과, 게이트 절연막(504a) 위에 제공된 게이트 전극층(505a)과, 금속간 화합물 영역(507)과 접촉하여 제공된 소스 전극층(506a) 및 드레인 전극층(506b)을 갖는다. 게이트 전극층(505a) 측면에는 사이드 월 절연막(508a)이 제공되어 있다. 트랜지스터(510)를 덮도록 층간 절연막(521) 및 층간 절연막(522)이 제공되어 있다. 층간 절연막(521) 및 층간 절연막(522)에 형성된 개구를 통하여 소스 전극층(506a) 및 드레인 전극층(506b)과 금속간 화합물 영역(507)이 접속되어 있다.
p채널형 트랜지스터(520)는 반도체 재료를 포함한 기판(500)에 제공된 채널 형성 영역(511)과, 채널 형성 영역(511)을 끼우도록 제공된 저농도 불순물 영역(512) 및 고농도 불순물 영역(513)(이들을 합쳐 단순히 불순물 영역이라고도 부름)과, 상기 불순물 영역에 접촉하여 제공된 금속간 화합물 영역(517)과, 채널 형성 영역(511) 위에 제공된 게이트 절연막(504b)과, 게이트 절연막(504b) 위에 제공된 게이트 전극층(505b)과, 금속간 화합물 영역(517)과 접촉하여 제공된 소스 전극층(506c) 및 드레인 전극층(506d)을 갖는다. 게이트 전극층(505b) 측면에는 사이드 월 절연막(508b)이 제공되어 있다. 트랜지스터(520)를 덮도록 층간 절연막(521) 및 층간 절연막(522)이 제공되어 있다. 층간 절연막(521) 및 층간 절연막(522)에 형성된 개구를 통하여 소스 전극층(506c) 및 드레인 전극층(506d)과 금속간 화합물 영역(517)이 접속되어 있다.
또한, 기판(500)에는 트랜지스터(510)와 트랜지스터(520) 각각을 둘러싸도록 소자 분리 절연막(509)이 제공되어 있다.
또한, 도 15에서는 트랜지스터(510) 및 트랜지스터(520)가 반도체 기판에 채널이 형성되는 트랜지스터인 경우를 도시하였지만, 트랜지스터(510) 및 트랜지스터(520)가 절연 표면 위에 형성된 비정질 반도체막, 다결정 반도체막에 채널이 형성되는 트랜지스터라도 좋다. 또한, SOI 기판을 사용하는 경우와 같이 단결정 반도체막에 채널이 형성되는 트랜지스터라도 좋다.
반도체 기판으로서 단결정 반도체 기판을 사용함으로써 트랜지스터(510) 및 트랜지스터(520)의 고속 동작이 가능하게 된다. 따라서, 상술한 실시형태에서 설명한 각 회로를 구성하는 트랜지스터를 단결정 반도체 기판에 형성하는 것이 바람직하다.
또한, 트랜지스터(510)와 트랜지스터(520)는 배선(523)에 의하여 각각 접속되어 있다. 또한, 배선(523) 위에 층간 절연막 및 전극층을 제공하고, 또한 트랜지스터를 적층하여 제공하는 구성으로 하여도 좋다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치를 사용한 응용예로서, 표시 패널에 적용하는 예, 이 표시 패널을 표시 모듈에 적용하는 예, 이 표시 모듈의 응용예, 및 이 표시 모듈의 전자 기기로의 응용예에 대하여 도 16~도 18을 참조하여 설명한다.
<표시 패널로의 실장예>
반도체 장치가 표시 패널로 실장되는 예에 대하여 도 16의 (A) 및 (B)를 참조하여 설명한다.
도 16의 (A)의 경우는, 표시 패널이 갖는 표시부(711)의 주변에 소스 드라이버(712), 및 게이트 드라이버(712A) 및 게이트 드라이버(712B)가 제공되고, 소스 드라이버(712)로서 기판(713) 위에 반도체 장치를 갖는 소스 드라이버 IC(714)가 실장되는 예를 나타낸 것이다.
소스 드라이버 IC(714)는 이방성 도전 접착제, 및 이방성 도전 필름을 사용하여 기판(713) 위에 실장된다.
또한, 소스 드라이버 IC(714)는 FPC(715)를 통하여 외부 회로 기판(716)과 접속된다.
또한, 도 16의 (B)의 경우는, 표시부(711)의 주변에 소스 드라이버(712), 및 게이트 드라이버(712A) 및 게이트 드라이버(712B)가 제공되고, 소스 드라이버(712)로서 FPC(715) 위에 반도체 장치를 갖는 소스 드라이버 IC(714)가 실장되는 예를 나타낸 것이다.
소스 드라이버 IC(714)를 FPC(715) 위에 실장함으로써 기판(713)에 표시부(711)를 크게 제공할 수 있어 슬림 베젤화를 달성할 수 있다.
<표시 모듈의 응용예>
이어서, 도 16의 (A) 및 (B)의 표시 패널을 사용한 표시 모듈의 응용예에 대하여 도 17을 참조하여 설명한다.
도 17에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002)의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 제공되지 않는 경우도 있다.
상기 도 16의 (A) 및 (B)에서 설명한 표시 패널은 도 17에서의 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 이용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖도록 할 수 있다. 또는, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하여 광학식의 터치 패널로 할 수도 있다. 또는 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 구비하고, 정전 용량 방식의 터치 패널로 하는 것도 가능하다. 이 경우, 터치 패널(8004)을 생략할 수도 있다.
백 라이트 유닛(8007)은 광원(8008)을 갖는다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하고, 광 확산판을 사용하는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자 실드(shield)로서의 기능을 갖는다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도 제공한 배터리(8011)에 의한 전원이라도 좋다. 배터리(8011)는 상용 전원을 이용하는 경우에는 생략할 수 있다.
또한, 표시 모듈(8000)에는, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
<전자 기기로의 응용예>
이어서, 컴퓨터, 휴대 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 디지털 비디오 카메라 등의 전자 기기의 표시 패널을 상술한 표시 모듈을 적용한 표시 패널로 하는 경우에 대하여 설명한다.
도 18의 (A)는 하우징(901), 하우징(902), 제 1 표시부(903a), 제 2 표시부(903b) 등을 포함하는 휴대형 정보 단말을 나타낸 것이다. 하우징(901) 및 하우징(902) 중 적어도 일부에는, 상술한 실시형태에서 설명한 반도체 장치를 갖는 표시 모듈이 제공된다. 그러므로, 회로 면적의 축소 및 표시 품질의 향상이 도모된 휴대형 정보 단말을 구현할 수 있다.
또한, 제 1 표시부(903a)는 터치 패널이며, 예를 들어, 도 18의 (A)의 좌측에 도시된 바와 같이, 제 1 표시부(903a)에 표시된 선택 버튼(904)에 의하여 "터치 입력" 및 "키보드 입력" 중 어느 것이 수행될지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있기 때문에, 폭넓은 세대의 사람이 손쉽게 사용할 수 있다. 예를 들어, "키보드 입력"을 선택한 경우, 도 18의 (A)의 우측에 도시된 바와 같이 제 1 표시부(903a)에는 키보드(905)가 표시된다. 이에 의하여, 기존의 정보 단말과 마찬가지로, 키 입력에 의한 빠른 문자 입력 등이 가능해진다.
또한, 도 18의 (A)에 도시된 휴대형 정보 단말은 도 18의 (A)의 우측에 도시된 바와 같이, 제 1 표시부(903a) 및 제 2 표시부(903b) 중 하나를 제거할 수 있다. 제 2 표시부(903b)도 터치 입력 기능을 갖는 패널로 하여, 운반 시에 더욱 경량화를 도모할 수 있고, 한손으로 하우징(902)을 들고, 다른 한손으로 조작할 수 있기 때문에 편리하다.
도 18의 (A)에 도시된 휴대형 정보 단말은 여러 가지 정보(정지화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 갖는 구성으로 하여도 좋다.
또한, 도 18의 (A)에 도시된 휴대형 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 된다. 무선으로 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
또한, 도 18의 (A)에 도시된 하우징(902)에 안테나나 마이크로폰 기능 또는 무선 기능을 갖게 하여, 휴대 전화로서 사용하여도 좋다.
도 18의 (B)는 전자 페이퍼를 실장한 전자 서적 단말(910)이며, 2개의 하우징(하우징(911)과 하우징(912))으로 구성되어 있다. 하우징(911) 및 하우징(912)에는 각각 표시부(913) 및 표시부(914)가 제공되어 있다. 하우징(911)과 하우징(912)은 축부(915)에 의하여 접속되어 있고, 상기 축부(915)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(911)은 전원(916), 조작 키(917), 스피커(918) 등을 구비하고 있다. 하우징(911) 및 하우징(912) 중 적어도 하나에는 상술한 실시형태에서 설명한 반도체 장치를 갖는 표시 모듈이 제공된다. 그러므로, 회로 면적의 축소 및 표시 품질의 향상이 도모된 전자 서적 단말이 구현된다.
도 18의 (C)는 텔레비전 장치이며, 하우징(921), 표시부(922), 스탠드(923) 등으로 구성되어 있다. 텔레비전 장치(920)의 조작은, 하우징(921)이 구비하는 스위치나 리모트 컨트롤러(924)에 의하여 수행할 수 있다. 하우징(921) 및 리모트 컨트롤러(924)에는 상술한 실시형태에서 설명한 반도체 장치를 갖는 표시 모듈이 탑재되어 있다. 그러므로, 회로 면적의 축소 및 표시 품질의 향상이 도모된 텔레비전 장치가 구현된다.
도 18의 (D)는 스마트폰이고, 본체(930)에는 표시부(931), 스피커(932), 마이크로폰(933), 및 조작 버튼(934) 등이 제공되어 있다. 본체(930) 내에는, 상술한 실시형태에서 설명한 반도체 장치를 갖는 표시 모듈이 제공되어 있다. 그러므로, 회로 면적의 축소 및 표시 품질의 향상이 도모된 스마트폰이 구현된다.
도 18의 (E)는 디지털 카메라이고, 본체(941), 표시부(942), 조작 스위치(943) 등으로 구성되어 있다. 본체(941) 내에는, 상술한 실시형태에서 설명한 반도체 장치를 갖는 표시 모듈이 제공되어 있다. 그러므로, 회로 면적의 축소 및 표시 품질의 향상이 도모된 디지털 카메라가 구현된다.
상술한 바와 같이, 본 발명의 일 형태에서 설명한 전자 기기에는 상술한 실시형태에서 설명한 반도체 장치를 갖는 표시 모듈이 탑재되어 있다. 그러므로, 회로 면적의 축소 및 표시 품질의 향상이 도모된 전자 기기가 구현된다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 적용할 수 있는 표시 패널의 구성에 대하여 도 20~도 23을 참조하여 설명한다.
도 20은 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 20의 (A)는 표시 패널(700)의 하면도이다. 도 20의 (B-1)는 도 20의 (A)의 일부를 설명하기 위한 하면도이고, 도 20의 (B-2)는 도 20의 (B-1)에 도시된 일부의 구성을 생략하여 설명하기 위한 하면도이다.
도 21은 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 21의 (A)는 도 20의 (A)의 절단선(X1-X2), 절단선(X3-X4), 절단선(X5-X6), 절단선(X7-X8), 절단선(X9-X10), 절단선(X11-X12)을 따라 자른 단면도이다. 도 21의 (B)는 표시 패널의 일부의 구성을 설명하기 위한 단면도이고, 도 21의 (C)는 표시 패널의 다른 일부의 구성을 설명하기 위한 단면도이다.
도 22는 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 22는 표시 패널(700)이 구비하는 화소 회로에 사용할 수 있는 화소 회로(630(i,j)) 및 화소 회로(630(i,j+1))의 회로도이다.
도 23은 표시 패널(700)의 구성을 설명하기 위한 도면이다. 도 23의 (A)는 표시 패널(700)에 사용할 수 있는 화소 및 배선 등의 배치를 설명하는 블록도이다. 도 23의 (B-1) 및 (B-2)는 표시 패널(700)에 사용할 수 있는 개구부(751H)의 배치를 설명하기 위한 모식도이다.
<표시 패널의 구성예 1>
표시 패널(700)은 신호선(S1(j))과 화소(702(i,j))를 갖는다(도 20의 (B-1) 및 (B-2) 참조).
화소(702(i,j))는 신호선(S1(j))과 전기적으로 접속된다.
화소(702(i,j))는 제 1 표시 소자(750(i,j))와, 제 1 도전막과, 제 2 도전막과, 제 2 절연막(601C)과, 화소 회로(630(i,j))와, 제 2 표시 소자(650(i,j))를 갖는다(도 21의 (A) 및 도 22 참조).
제 1 도전막은 제 1 표시 소자(750(i,j))와 전기적으로 접속된다(도 21의 (A) 참조). 예를 들어, 제 1 도전막을 제 1 표시 소자(750(i,j))의 제 1 전극(751(i,j))에 사용할 수 있다.
제 2 도전막은 제 1 도전막과 중첩되는 영역을 구비한다. 예를 들어, 제 2 도전막을 스위치(SW1)에 사용할 수 있는 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(612B)에 사용할 수 있다.
제 2 절연막(601C)은 제 2 도전막과 제 1 도전막 사이에 끼워지는 영역을 구비한다.
화소 회로(630(i,j))는 제 2 도전막과 전기적으로 접속된다. 예를 들어, 제 2 도전막을 소스 전극 또는 드레인 전극으로서 기능하는 도전막(612B)에 사용한 트랜지스터를 화소 회로(630(i,j))의 스위치(SW1)에 사용할 수 있다(도 21의 (A) 및 도 22 참조).
제 2 표시 소자(650(i,j))는 화소 회로(630(i,j))와 전기적으로 접속된다.
제 2 절연막(601C)은 개구부(691A)를 구비한다(도 21의 (A) 참조).
제 2 도전막은 개구부(691A)에서 제 1 도전막과 전기적으로 접속된다. 예를 들어, 도전막(612B)은 제 1 도전막을 겸하는 제 1 전극(751(i,j))과 전기적으로 접속된다.
화소 회로(630(i,j))는 신호선(S1(j))과 전기적으로 접속된다(도 22 참조). 또한, 도전막(612A)은 신호선(S1(j))과 전기적으로 접속된다(도 21의 (A) 및 도 22 참조).
제 1 전극(751(i,j))은 제 2 절연막(601C)에 매립된 측단부를 구비한다.
또한, 표시 패널의 화소 회로(630(i,j))는 스위치(SW1)를 구비한다. 스위치(SW1)는 트랜지스터를 포함하고 트랜지스터는 산화물 반도체를 포함한다.
또한, 표시 패널의 제 2 표시 소자(650(i,j))는 제 1 표시 소자(750(i,j))가 표시를 하는 방향과 동일한 방향으로 표시하는 기능을 구비한다. 예를 들어, 외광을 반사하는 강도를 제어하여 제 1 표시 소자(750(i,j))가 표시를 하는 방향을 파선의 화살표로 도면 중에 나타내었다. 또한, 제 2 표시 소자(650(i,j))가 표시를 하는 방향을 실선의 화살표로 도면 중에 나타내었다(도 21의 (A) 참조).
또한, 표시 패널의 제 2 표시 소자(650(i,j))는 제 1 표시 소자(750(i,j))가 표시를 하는 영역에 둘러싸인 영역에 표시를 하는 기능을 구비한다(도 23의 (B-1) 또는 (B-2) 참조). 또한, 제 1 표시 소자(750(i,j))는 제 1 전극(751(i,j))과 중첩되는 영역에 표시를 하고 제 2 표시 소자(650(i,j))는 개구부(751H)와 중첩되는 영역에 표시를 한다.
또한, 표시 패널의 제 1 표시 소자(750(i,j))는 입사하는 광을 반사하는 기능을 구비하는 반사막과, 반사하는 광의 강도를 제어하는 기능을 갖는다. 그리고, 반사막은 개구부(751H)를 구비한다. 또한, 예를 들어, 제 1 표시 소자(750(i,j))의 반사막에 제 1 도전막 또는 제 1 전극(751(i,j)) 등을 사용할 수 있다.
또한, 제 2 표시 소자(650(i,j))는 개구부(751H)를 향하여 광을 사출하는 기능을 갖는다.
또한, 표시 패널은 화소(702(i,j))와, 한 그룹의 화소(702(i,1))~화소(702(i,n))와, 다른 한 그룹의 화소(702(1,j))~화소(702(m,j))와, 주사선(G1(i))을 갖는다(도 23의 (A) 참조). 또한, i는 1 이상 m 이하의 정수(整數)이고, j는 1 이상 n 이하의 정수이고, m 및 n은 1 이상의 정수이다.
또한, 표시 패널은 주사선(G2(i))과, 배선(CSCOM)과, 배선(ANO)을 갖는다.
한 그룹의 화소(702(i,1))~화소(702(i,n))는 화소(702(i,j))를 포함하고, 행 방향(도면 중 화살표(R)로 표시된 방향)으로 배치된다.
또한, 다른 한 그룹의 화소(702(1,j))~화소(702(m,j))는 화소(702(i,j))를 포함하고, 행 방향과 교차되는 열 방향(도면 중 화살표(C)로 표시된 방향)으로 배치된다.
주사선(G1(i))은 행 방향으로 배치된 한 그룹의 화소(702(i,1))~화소(702(i,n))와 전기적으로 접속된다.
열 방향으로 제공된 다른 한 그룹의 화소(702(1,j))~화소(702(m,j))는 신호선(S1(j))과 전기적으로 접속된다.
예를 들어, 화소(702(i,j))의 행 방향으로 인접된 화소(702(i,j+1))는 화소(702(i,j))에 대한 개구부(751H)의 배치와 상이하게 화소(702(i,j+1))에 배치되는 개구부를 구비한다(도 23의 (B-1) 참조).
예를 들어, 화소(702(i,j))의 열 방향으로 인접된 화소(702(i+1,j))는 화소(702(i,j))에 대한 개구부(751H)의 배치와 상이하게 화소(702(i+1,j))에 배치되는 개구부를 구비한다(도 23의 (B-2) 참조). 또한, 예를 들어, 제 1 전극(751(i,j))을 반사막에 사용할 수 있다.
상기 표시 패널은 제 1 표시 소자와, 제 1 표시 소자와 전기적으로 접속되는 제 1 도전막과, 제 1 도전막과 중첩되는 영역을 구비하는 제 2 도전막과, 제 2 도전막과 제 1 도전막 사이에 끼워지는 영역을 구비하는 절연막과, 제 2 도전막과 전기적으로 접속되는 화소 회로와, 화소 회로와 전기적으로 접속되는 제 2 표시 소자를 포함하고, 제 2 절연막은 개구부를 구비하고, 제 2 도전막은 제 1 도전막과 개구부로 전기적으로 접속된다.
이에 의하여, 예를 들어, 동일한 공정을 사용하여 형성할 수 있는 화소 회로를 사용하여 제 1 표시 소자와 제 1 표시 소자와는 상이한 방법을 사용하여 표시를 하는 제 2 표시 소자를 구동할 수 있다. 결과적으로 편리성 또는 신뢰성이 우수한 신규 표시 패널을 제공할 수 있다.
또한, 표시 패널은 단자(619B)와, 도전막(611B)을 갖는다(도 21의 (A) 참조).
제 2 절연막(601C)은 단자(619B) 및 도전막(611B) 사이에 끼워지는 영역을 구비한다. 또한, 제 2 절연막(601C)은 개구부(691B)를 구비한다.
단자(619B)는 개구부(691B)에서 도전막(611B)과 전기적으로 접속된다. 또한, 도전막(611B)은 화소 회로(630(i,j))와 전기적으로 접속된다. 또한, 예를 들어, 제 1 전극(751(i,j)) 또는 제 1 도전막을 반사막에 사용하는 경우, 단자(619B)의 접점으로서 기능하는 면은 제 1 전극(751(i,j))의, 제 1 표시 소자(750(i,j))에 입사되는 광으로 향하는 면과 같은 방향을 향한다.
이에 의하여, 단자를 통하여 전력 또는 신호를 화소 회로로 공급할 수 있다. 결과적으로 편리성 또는 신뢰성이 우수한 신규 표시 패널을 제공할 수 있다.
또한, 표시 패널의 제 1 표시 소자(750(i,j))는 액정 재료를 포함하는 층(753)과 제 1 전극(751(i,j)) 및 제 2 전극(752)을 구비한다. 또한, 제 2 전극(752)은 제 1 전극(751(i,j))과의 사이에 액정 재료의 배향을 제어하는 전계가 형성되도록 배치된다.
또한, 표시 패널은 배향막(AF1) 및 배향막(AF2)을 구비한다. 배향막(AF2)은 배향막(AF1)과의 사이에 액정 재료를 포함하는 층(753)을 끼우도록 배치된다.
또한, 표시 패널의 제 2 표시 소자(650(i,j))는 제 3 전극(651(i,j))과, 제 4 전극(652)과, 발광성 유기 화합물을 포함하는 층(653(j))을 구비한다.
제 4 전극(652)은 제 3 전극(651(i,j))과 중첩되는 영역을 구비한다. 발광성 유기 화합물을 포함하는 층(653(j))은 제 3 전극(651) 및 제 4 전극(652) 사이에 배치된다. 그리고, 제 3 전극(651(i,j))은 접속부(622)에서 화소 회로(630(i,j))와 전기적으로 접속된다.
또한, 표시 패널의 화소(702(i,j))는 착색막(CF1)과, 차광막(BM)과, 절연막(771)과, 기능막(770P)을 갖는다.
착색막(CF1)은 제 1 표시 소자(750(i,j))와 중첩되는 영역을 구비한다. 차광막(BM)은 제 1 표시 소자(750(i,j))와 중첩되는 영역에 개구부를 구비한다.
절연막(771)은 착색막(CF1)과 액정 재료를 포함하는 층(753) 사이 또는 차광막(BM)과 액정 재료를 포함하는 층(753) 사이에 배치된다. 이에 의하여, 착색막(CF1)의 두께에 의거한 요철을 평탄화할 수 있다. 또는 차광막(BM) 또는 착색막(CF1) 등으로부터 액정 재료를 포함하는 층(753)으로 불순물이 확산되는 것을 억제할 수 있다.
기능막(770P)은 제 1 표시 소자(750(i,j))와 중첩되는 영역을 구비한다. 기능막(770P)은 제 1 표시 소자(750(i,j))와의 사이에 기판(770)을 끼우도록 배치된다.
또한, 표시 패널은 기판(670)과, 기판(770)과, 기능층(620)을 갖는다.
기판(770)은 기판(670)과 중첩되는 영역을 구비한다. 기능층(620)은 기판(670) 및 기판(770) 사이에 배치된다.
기능층(620)은 화소 회로(630(i,j))와, 제 2 표시 소자(650(i,j))와, 절연막(621)과, 절연막(628)을 포함한다. 또한, 기능층(620)은 절연막(618) 및 절연막(616)을 포함한다.
절연막(621)은 화소 회로(630(i,j)) 및 제 2 표시 소자(650(i,j)) 사이에 제공된다.
절연막(628)은 절연막(621) 및 기판(670) 사이에 제공되고, 제 2 표시 소자(650(i,j))와 중첩되는 영역에 개구부를 구비한다. 제 3 전극(651)의 주연을 따라 형성되는 절연막(628)은 제 3 전극(651) 및 제 4 전극(652)의 단락을 방지할 수 있다.
절연막(618)은 절연막(621) 및 화소 회로(630(i,j)) 사이에 배치되는 영역을 구비하고, 절연막(616)은 절연막(618) 및 화소 회로(630(i,j)) 사이에 배치되는 영역을 구비한다.
또한, 표시 패널은 접합층(605)과, 밀봉재(705)와, 구조체(KB1)를 갖는다.
접합층(605)은 기능층(620) 및 기판(670) 사이에 제공되고, 기능층(620) 및 기판(670)을 접합하는 기능을 구비한다.
밀봉재(705)는 기능층(620) 및 기판(770) 사이에 제공되고, 기능층(620) 및 기판(770)을 접합하는 기능을 구비한다.
구조체(KB1)는 기능층(620) 및 기판(770) 사이에 소정의 간극을 제공하는 기능을 구비한다.
또한, 표시 패널은 단자(619C)와, 도전막(611C)과, 도전체(CP)를 갖는다.
제 2 절연막(601C)은 단자(619C) 및 도전막(611C) 사이에 끼워지는 영역을 구비한다. 또한, 제 2 절연막(601C)은 개구부(691C)를 구비한다.
단자(619C)는 개구부(691C)에서 도전막(611C)과 전기적으로 접속된다. 또한, 도전막(611C)은 화소 회로(630(i,j))와 전기적으로 접속된다.
도전체(CP)는 단자(619C)와 제 2 전극(752) 사이에 끼워지고, 단자(619C)와 제 2 전극(752)을 전기적으로 접속한다. 예를 들어, 도전성의 입자를 도전체(CP)에 사용할 수 있다.
또한, 표시 패널은 구동 회로(GD)와, 구동 회로(SD)를 갖는다(도 20의 (A) 및 도 23의 (A) 참조).
구동 회로(GD)는 주사선(G1(i))과 전기적으로 접속된다. 구동 회로(GD)는 예를 들어 트랜지스터(MD)를 구비한다. 구체적으로는 화소 회로(630(i,j))에 포함되는 트랜지스터와 같은 공정으로 형성할 수 있는 반도체막을 포함하는 트랜지스터를 트랜지스터(MD)에 사용할 수 있다(도 21의 (A) 및 (C) 참조).
구동 회로(SD)는 신호선(S1(j))과 전기적으로 접속된다. 구동 회로(SD)는 예를 들어 단자(619B) 또는 단자(619C)와 동일한 공정으로 형성할 수 있는 단자에 도전 재료를 사용하여 전기적으로 접속된다.
이하에 표시 패널을 구성하는 각 요소에 대하여 설명한다. 또한, 이들 구성 요소는 명확히 분리할 수 없고, 하나의 구성 요소가 다른 구성 요소로서도 기능하는 경우나 다른 구성 요소의 일부를 포함하는 경우가 있다.
예를 들어, 제 1 도전막을 제 1 전극(751(i,j))에 사용할 수 있다. 또한, 제 1 도전막을 반사막에 사용할 수 있다.
또한, 제 2 도전막을 트랜지스터의 소스 전극 또는 드레인 전극의 기능을 구비하는 도전막(612B)에 사용할 수 있다.
≪구성예 1≫
표시 패널은 기판(670), 기판(770), 구조체(KB1), 밀봉재(705) 및 접합층(605)을 갖는다.
또한, 표시 패널은 기능층(620), 절연막(621), 절연막(628)을 갖는다.
또한, 표시 패널은 신호선(S1(j)), 신호선(S2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM), 배선(ANO)을 갖는다.
또한, 표시 패널은 제 1 도전막 또는 제 2 도전막을 갖는다.
또한, 표시 패널은 단자(619B), 단자(619C), 도전막(611B) 또는 도전막(611C)을 갖는다.
또한, 표시 패널은 화소 회로(630(i,j)), 스위치(SW1)를 갖는다.
또한, 표시 패널은 제 1 표시 소자(750(i,j)), 제 1 전극(751(i,j)), 반사막, 개구부(751H), 액정 재료를 포함하는 층(753), 제 2 전극(752)을 갖는다.
또한, 표시 패널은 배향막(AF1), 배향막(AF2), 착색막(CF1), 차광막(BM), 절연막(771), 기능막(770P)을 갖는다.
또한, 표시 패널은 제 2 표시 소자(650(i,j)), 제 3 전극(651(i,j)), 제 4 전극(652) 또는 발광성의 유기 화합물을 포함하는 층(653(j))을 갖는다.
또한, 표시 패널은 제 2 절연막(601C)을 갖는다.
또한, 표시 패널은 구동 회로(GD) 또는 구동 회로(SD)를 갖는다.
≪기판(670)≫
제작 공정 중의 열처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 기판(670) 등에 사용할 수 있다. 구체적으로는 두께 0.7mm의 무알칼리 유리를 사용할 수 있다.
예를 들어, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 면적이 큰 유리 기판을 기판(670) 등에 사용할 수 있다. 이에 의하여 대형 표시 장치를 제작할 수 있다.
유기 재료, 무기 재료 또는 유기 재료와 무기 재료 등의 복합 재료 등을 기판(670) 등에 사용할 수 있다. 예를 들어, 유리, 세라믹, 금속 등의 무기 재료를 기판(670) 등에 사용할 수 있다.
구체적으로는 무알칼리 유리, 소다석회 유리, 포타슘 유리, 크리스털 유리, 석영 또는 사파이어 등을, 기판(670) 등에 사용할 수 있다. 구체적으로는 무기 산화물막, 무기 질화물막, 또는 무기 산질화물막 등을 기판(670) 등에 사용할 수 있다. 예를 들어, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 알루미나막 등을 기판(670) 등에 사용할 수 있다. SUS 또는 알루미늄 등을 기판(670) 등에 사용할 수 있다.
예를 들어, 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판이나, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 기판(670) 등에 사용할 수 있다. 이에 의하여, 반도체 소자를 기판(670) 등에 형성할 수 있다.
예를 들어, 수지, 수지 필름 또는 플라스틱 등의 유기 재료를 기판(670) 등에 사용할 수 있다. 구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트 또는 아크릴 수지 등의 수지 필름 또는 수지판을, 기판(670) 등에 사용할 수 있다.
예를 들어, 금속판, 박판 형상의 유리판 또는 무기 재료 등의 막을 수지 필름 등에 접합한 복합 재료를 기판(670) 등에 사용할 수 있다. 예를 들어, 섬유상 또는 입자상의 금속, 유리 또는 무기 재료 등을 수지 필름에 분산시킨 복합 재료를, 기판(670) 등에 사용할 수 있다. 예를 들어, 섬유상 또는 입자상의 수지 또는 유기 재료 등을 무기 재료에 분산시킨 복합 재료를, 기판(670) 등에 사용할 수 있다.
또한, 단층의 재료 또는 복수의 층이 적층된 재료를, 기판(670) 등에 사용할 수 있다. 예를 들어, 기재와, 기재에 포함되는 불순물의 확산을 방지하는 절연막 등이 적층된 재료를, 기판(670) 등에 사용할 수 있다. 구체적으로는, 유리와, 유리에 포함되는 불순물의 확산을 방지하는 산화 실리콘층, 질화 실리콘층 또는 산화질화 실리콘층 등에서 선택된 하나 또는 복수의 막이 적층된 재료를, 기판(670) 등에 사용할 수 있다. 또는, 수지와, 수지를 투과하는 불순물의 확산을 방지하는 산화 실리콘막, 질화 실리콘막 또는 산화질화 실리콘막 등이 적층된 재료를, 기판(670) 등에 사용할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트 또는 아크릴 수지 등의 수지 필름, 수지판 또는 적층체 등을 기판(670) 등에 사용할 수 있다.
구체적으로 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 폴리우레탄, 아크릴 수지, 에폭시 수지, 또는 실록산 결합을 갖는 수지를 포함하는 재료를 기판(670) 등에 사용할 수 있다.
구체적으로는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES) 또는 아크릴 등을 기판(670) 등에 사용할 수 있다.
또한, 종이 또는 목재 등을 기판(670) 등에 사용할 수 있다.
예를 들어, 가요성을 갖는 기판을 기판(670) 등에 사용할 수 있다.
또한, 트랜지스터 또는 용량 소자 등을 기판에 직접 형성하는 방법을 사용할 수 있다. 또한, 예를 들어 제작 공정 중에 가해지는 열에 내열성을 갖는 공정용의 기판에 트랜지스터 또는 용량 소자 등을 형성하고, 형성된 트랜지스터 또는 용량 소자 등을 기판(670) 등으로 전치(轉置)하는 방법을 사용할 수 있다. 이에 의하여, 예를 들어, 가요성을 갖는 기판에 트랜지스터 또는 용량 소자 등을 형성할 수 있다.
≪기판(770)≫
예를 들어, 투광성을 구비하는 재료를 기판(770)에 사용할 수 있다. 구체적으로 기판(670)에 사용할 수 있는 재료 중에서 선택된 재료를 기판(770)에 사용할 수 있다. 구체적으로는 두께 0.7mm 또는 두께 0.1mm 정도까지 연마된 무알칼리 유리를 사용할 수 있다.
≪구조체(KB1)≫
예를 들어, 유기 재료, 무기 재료 또는 유기 재료와 무기 재료의 복합 재료를 구조체(KB1) 등에 사용할 수 있다. 이에 의하여, 구조체(KB1) 등을 끼우는 구성의 사이에 소정의 간격을 제공할 수 있다.
구체적으로 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 폴리실록산 또는 아크릴 수지 등, 또는 이들 중에서 선택된 복수의 수지를 사용한 복합 재료 등을 구조체(KB1) 등에 사용할 수 있다. 또한, 감광성을 갖는 재료를 사용하여 형성하여도 좋다.
≪밀봉재(705)≫
무기 재료, 유기 재료, 또는 무기 재료와 유기 재료의 복합 재료 등을 밀봉재(705) 등에 사용할 수 있다.
예를 들어, 열 용융성 수지 또는 경화성 수지 등의 유기 재료를 밀봉재(705) 등에 사용할 수 있다.
예를 들어, 반응 경화성 접착제, 광 경화성 접착제, 열 경화성 접착제 또는/및 혐기성 접착제 등의 유기 재료를 밀봉재(705) 등에 사용할 수 있다.
밀봉재(705) 등에는 구체적으로 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐부티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등을 포함한 접착제를 사용할 수 있다.
≪접합층(605)≫
예를 들어, 밀봉재(705)에 사용할 수 있는 재료를 접합층(605)에 사용할 수 있다.
≪절연막(621)≫
예를 들어, 절연성의 무기 재료, 절연성의 유기 재료 또는 무기 재료와 유기 재료를 포함하는 절연성의 복합 재료를 절연막(621) 등에 사용할 수 있다.
절연막(621) 등에는 구체적으로 무기 산화물막, 무기 질화물막 또는 무기 산화질화물막 등, 또는 이들 중에서 선택된 복수가 적층된 적층 재료를 사용할 수 있다. 예를 들어, 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막 등 또는 이들 중에서 선택된 복수가 적층된 적층 재료를 포함하는 막을 절연막(621) 등에 사용할 수 있다.
절연막(621) 등에는 구체적으로 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 폴리실록산 또는 아크릴 수지 등 또는 이들에서 선택된 복수의 수지의 적층 재료 또는 복합 재료 등을 사용할 수 있다. 또한, 감광성을 갖는 재료를 사용하여 형성하여도 좋다.
이에 의하여, 예를 들어 절연막(621)과 중첩되는 다양한 구조에서 유래하는 단차를 평탄화할 수 있다.
≪절연막(628)≫
예를 들어, 절연막(621)에 사용할 수 있는 재료를 절연막(628) 등에 사용할 수 있다. 구체적으로는 두께 1μm의 폴리이미드를 포함하는 막을 절연막(628)에 사용할 수 있다.
≪제 2의 절연막(601C)≫
예를 들어, 절연막(621)에 사용할 수 있는 재료를 제 2 절연막(601C)에 사용할 수 있다. 구체적으로는 실리콘 및 산소를 포함하는 재료를 제 2 절연막(601C)에 사용할 수 있다. 이에 의하여, 화소 회로 또는 제 2 표시 소자 등으로 불순물이 확산되는 것을 억제할 수 있다.
예를 들어, 실리콘, 산소 및 질소를 포함하는 두께 200nm의 막을 제 2 절연막(601C)에 사용할 수 있다.
또한, 제 2 절연막(601C)은 개구부(691A), 개구부(691B) 또는 개구부(691C)를 갖는다.
≪배선, 단자, 도전막≫
도전성을 구비하는 재료를 배선 등에 사용할 수 있다. 구체적으로는 도전성을 구비하는 재료를 신호선(S1(j)), 신호선(S2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM), 배선(ANO), 단자(619B), 단자(619C), 도전막(611B), 도전막(611C) 등에 사용할 수 있다.
예를 들어, 무기 도전성 재료, 유기 도전성 재료, 금속, 또는 도전성 세라믹 등을 배선 등에 사용할 수 있다.
구체적으로는, 알루미늄, 금, 백금, 은, 구리, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 철, 코발트, 팔라듐, 및 망가니즈 중에서 선택되는 금속 원소 등을 배선 등에 사용할 수 있다. 또는 상술한 금속 원소를 포함하는 합금 등을 배선 등에 사용할 수 있다. 특히, 구리와 망가니즈의 합금은 습식 에칭법을 이용한 미세 가공에 적합하다.
구체적으로는, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등을 배선 등에 사용할 수 있다.
구체적으로는 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물을 배선 등에 사용할 수 있다.
구체적으로는 그래핀 또는 그래파이트를 포함하는 막을 배선 등에 사용할 수 있다.
예를 들어, 산화 그래핀을 포함하는 막을 형성하고, 산화 그래핀을 포함하는 막을 환원함으로써 그래핀을 포함하는 막을 형성할 수 있다. 환원 방법으로서는 열을 가하는 방법이나 환원제를 사용하는 방법 등을 들 수 있다.
구체적으로는 도전성 고분자를 배선 등에 사용할 수 있다.
≪제 1 도전막, 제 2 도전막≫
예를 들어, 배선 등에 사용할 수 있는 재료를 제 1 도전막 또는 제 2 도전막에 사용할 수 있다.
또한, 제 1 전극(751(i,j)) 또는 배선 등을 제 1 도전막에 사용할 수 있다.
또한, 스위치(SW1)에 사용할 수 있는 트랜지스터의 도전막(612B) 또는 배선 등을 제 2 도전막에 사용할 수 있다.
≪화소 회로(630(i,j))≫
화소 회로(630(i,j))는 신호선(S1(j)), 신호선(S2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM) 및 배선(ANO)과 전기적으로 접속된다(도 22 참조).
화소 회로(630(i,j+1))는 신호선(S1(j+1)), 신호선(S2(j+1)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM) 및 배선(ANO)과 전기적으로 접속된다.
또한, 신호선(S2(j))에 공급하는 신호에 사용하는 전압이 신호선(S1(j+1)에 공급하는 신호에 사용하는 전압과 상이한 경우, 신호선(S1(j+1))을 신호선(S2(j))으로부터 멀리하여 배치한다. 구체적으로는 신호선(S2(j+1))을 신호선(S2(j))에 인접되도록 배치한다.
화소 회로(630(i,j))는 스위치(SW1), 용량 소자(C1), 스위치(SW2), 트랜지스터(M), 및 용량 소자(C2)를 포함한다.
예를 들어, 주사선(G1(i))과 전기적으로 접속되는 게이트 전극과 신호선(S1(j))과 전기적으로 접속되는 제 1 전극을 갖는 트랜지스터를 스위치(SW1)에 사용할 수 있다.
용량 소자(C1)는 스위치(SW1)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과, 배선(CSCOM)에 전기적으로 접속되는 제 2 전극을 갖는다.
예를 들어, 주사선(G2(i))과 전기적으로 접속되는 게이트 전극과, 신호선(S2(j))과 전기적으로 접속되는 제 1 전극을 갖는 트랜지스터를 스위치(SW2)에 사용할 수 있다.
트랜지스터(M)는 스위치(SW2)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 게이트 전극과, 배선(ANO)과 전기적으로 접속되는 제 1 전극을 갖는다.
또한, 반도체막이 게이트 전극과의 사이에 끼워지도록 제공된 도전막을 구비하는 트랜지스터를 트랜지스터(M)에 사용할 수 있다. 예를 들어, 트랜지스터(M)의 제 1 전극과 같은 전위를 공급할 수 있는 배선과 전기적으로 접속된 도전막을 사용할 수 있다.
용량 소자(C2)는 스위치(SW2)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과, 트랜지스터(M)의 제 1 전극에 전기적으로 접속되는 제 2 전극을 갖는다.
또한, 제 1 표시 소자(750)의 제 1 전극을 스위치(SW1)에 사용하는 트랜지스터의 제 2 전극과 전기적으로 접속하고, 제 1 표시 소자(750)의 제 2 전극을 배선(VCOM1)과 전기적으로 접속한다. 이에 의하여, 제 1 표시 소자(750)를 구동할 수 있다.
또한, 제 2 표시 소자(650)의 제 1 전극을 트랜지스터(M)의 제 2 전극과 전기적으로 접속하고, 제 2 표시 소자(650)의 제 2 전극을 배선(VCOM2)과 전기적으로 접속한다. 이에 의하여, 제 2 표시 소자(650)를 구동할 수 있다.
≪스위치(SW1), 스위치(SW2), 트랜지스터(M), 트랜지스터(MD)≫
예를 들어, 보텀 게이트형 또는 톱 게이트형 등의 트랜지스터를 스위치(SW1), 스위치(SW2), 트랜지스터(M), 트랜지스터(MD) 등에 사용할 수 있다.
예를 들어, 14족의 원소를 포함하는 반도체를 반도체막에 사용하는 트랜지스터를 이용할 수 있다. 구체적으로는, 실리콘을 포함하는 반도체를 반도체막에 사용할 수 있다. 예를 들어, 단결정 실리콘, 폴리실리콘, 미결정 실리콘 또는 비정질 실리콘 등을 반도체막에 사용한 트랜지스터를 사용할 수 있다.
예를 들어, 산화물 반도체를 반도체막에 사용하는 트랜지스터를 이용할 수 있다. 구체적으로는, 인듐을 포함하는 산화물 반도체 또는 인듐과 갈륨과 아연을 포함하는 산화물 반도체를 반도체막에 사용할 수 있다.
일례를 들면, 비정질 실리콘을 반도체막에 사용하는 트랜지스터와 비교하여, 오프 상태에서의 누설 전류가 작은 트랜지스터를 스위치(SW1), 스위치(SW2), 트랜지스터(M), 트랜지스터(MD) 등에 사용할 수 있다. 구체적으로는 산화물 반도체를 반도체막(608)에 사용한 트랜지스터를 스위치(SW1), 스위치(SW2), 트랜지스터(M), 트랜지스터(MD) 등에 사용할 수 있다.
이에 의하여, 비정질 실리콘을 반도체막에 사용한 트랜지스터를 이용한 화소 회로에 비하여 화소 회로가 화상 신호를 유지할 수 있는 시간을 길게 할 수 있다. 구체적으로는 플리커의 발생을 억제하면서, 선택 신호를 30Hz 미만, 바람직하게는 1Hz 미만, 더 바람직하게는 1분에 1회 미만의 빈도로 공급할 수 있다. 그 결과, 정보 처리 장치의 사용자에게 축적되는 피로를 저감할 수 있다. 또한, 구동에 따른 소비 전력을 저감할 수 있다.
스위치(SW1)에 사용할 수 있는 트랜지스터는 반도체막(608) 및 반도체막(608)과 중첩되는 영역을 구비하는 도전막(604)을 구비한다(도 21의 (B) 참조). 또한, 스위치(SW1)에 사용할 수 있는 트랜지스터는 도전막(612A) 및 도전막(612B)을 구비한다.
또한, 도전막(604)은 게이트 전극의 기능을 구비하고, 절연막(606)은 게이트 절연막의 기능을 구비한다. 또한, 도전막(612A)은, 소스 전극의 기능 및 드레인 전극의 기능 중 한쪽을 구비하고, 도전막(612B)은, 소스 전극의 기능 및 드레인 전극의 기능 중 다른 쪽을 구비한다.
또한, 도전막(604)과의 사이에 반도체막(608)을 끼우도록 제공된 도전막(624)을 구비하는 트랜지스터를 트랜지스터(M)에 사용할 수 있다(도 21의 (C) 참조).
탄탈럼 및 질소를 포함하는 두께 10nm의 막과, 구리를 포함하는 두께 300nm의 막을 이 순서대로 적층한 도전막을 도전막(604)에 사용할 수 있다.
실리콘 및 질소를 포함하는 두께 400nm의 막과, 실리콘, 산소, 및 질소를 포함하는 두께 200nm의 막을 적층한 재료를 절연막(606)에 사용할 수 있다.
인듐, 갈륨, 및 아연을 포함하는 두께 25nm의 막을 반도체막(608)에 사용할 수 있다.
텅스텐을 포함하는 두께 50nm의 막과, 알루미늄을 포함하는 두께 400nm의 막과, 타이타늄을 포함하는 두께 100nm의 막을 이 순서대로 적층한 도전막을 도전막(612A) 또는 도전막(612B)에 사용할 수 있다.
≪제 1 표시 소자(750(i,j))≫
예를 들어, 광의 반사 또는 투과를 제어하는 기능을 구비하는 표시 소자를 제 1 표시 소자(750(i,j)) 등에 사용할 수 있다. 예를 들어, 액정 소자와 편광판을 조합한 구성 또는 셔터 방식의 MEMS 표시 소자 등을 사용할 수 있다. 반사형의 표시 소자를 사용함으로써 표시 패널의 소비 전력을 억제할 수 있다. 구체적으로는 반사형의 액정 표시 소자를 제 1 표시 소자(750)에 사용할 수 있다.
IPS(In-Plane-Switching) 모드, TN(Twisted Nematic) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 사용할 수 있다.
또한, 예를 들어, 수직 배향(VA) 모드, 구체적으로는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ECB(Electrically Controlled Birefringence) 모드, CPA(Continuous Pinwheel Alignment) 모드, ASV(Advanced Super View) 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 사용할 수 있다.
예를 들어, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또는, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타내는 액정 재료를 사용할 수 있다. 또는, 블루상을 나타내는 액정 재료를 사용할 수 있다.
≪제 1 전극(751(i,j))≫
예를 들어, 배선 등에 사용하는 재료를 제 1 전극(751(i,j))에 사용할 수 있다. 구체적으로는 반사막을 제 1 전극(751(i,j))에 사용할 수 있다.
≪반사막≫
예를 들어, 가시광을 반사하는 재료를 반사막에 사용할 수 있다. 구체적으로는 은을 포함하는 재료를 반사막에 사용할 수 있다. 예를 들어, 은 및 팔라듐 등을 포함하는 재료 또는 은 및 구리 등을 포함하는 재료를 반사막에 사용할 수 있다.
반사막은 예를 들어 액정 재료를 포함하는 층(753)을 투과하는 광을 반사한다. 이에 의하여, 제 1 표시 소자(750)를 반사형 액정 소자로 할 수 있다. 또한, 예를 들어 표면에 요철을 구비하는 재료를 반사막에 사용할 수 있다. 이에 의하여, 입사되는 광을 다양한 방향으로 반사하여 백색의 표시를 할 수 있다.
또한, 제 1 전극(751(i,j))을 반사막에 사용하는 구성에 한정되지 않는다. 예를 들어, 액정 재료를 포함하는 층(753)과 제 1 전극(751(i,j)) 사이에 반사막을 제공하는 구성을 사용할 수 있다. 또는, 반사막과 액정 재료를 포함하는 층(753) 사이에 투광성을 갖는 제 1 전극(751(i,j))을 배치하는 구성을 사용할 수 있다.
≪개구부(751H)≫
비개구부의 총면적에 대한 개구부(751H)의 총면적의 비의 값이 지나치게 크면 제 1 표시 소자(750(i,j))를 사용한 표시가 어둡게 된다. 또한, 비개구부의 총면적에 대한 개구부(751H)의 총면적의 비가 지나치게 작으면 제 2 표시 소자(650(i,j))를 사용한 표시가 어둡게 된다.
또한, 반사막에 제공된 개구부(751H)의 면적이 지나치게 작으면 제 2 표시 소자(650)가 사출하는 광으로부터 추출할 수 있는 광의 효율이 저하된다.
다각형, 사각형, 타원형, 원형, 또는 십자 등의 형상을 개구부(751H)의 형상에 사용할 수 있다. 또한, 가늘고 긴 줄기 형상, 슬릿 형상, 체크 무늬 형상의 형상을 개구부(751H)의 형상에 사용할 수 있다. 또한, 개구부(751H)를 인접한 화소에 치우치게 배치하여도 좋다. 바람직하게는 개구부(751H)를 같은 색을 표시하는 기능을 구비하는 다른 화소에 치우치게 배치한다. 이에 의하여, 제 2 표시 소자(650)가 사출하는 광이 인접된 화소에 배치된 착색막에 입사되는 현상(크로스토크라고도 함)을 억제할 수 있다.
≪제 2 전극(752)≫
예를 들어, 가시광에 대하여 투광성을 갖고, 또한 도전성을 구비하는 재료를, 제 2 전극(752)에 사용할 수 있다.
예를 들어, 도전성 산화물, 광이 투과할 정도로 얇은 금속막 또는 금속 나노 와이어를 제 2 전극(752)에 사용할 수 있다.
구체적으로는 인듐을 포함하는 도전성 산화물을 제 2 전극(752)에 사용할 수 있다. 또는, 두께 1nm 이상 10nm 이하의 금속 박막을 제 2 전극(752)에 사용할 수 있다. 또는 은을 포함하는 금속 나노 와이어를 제 2 전극(752)에 사용할 수 있다.
구체적으로는, 산화인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연, 알루미늄을 첨가한 산화 아연 등을 제 2 전극(752)에 사용할 수 있다.
≪배향막(AF1), 배향막(AF2)≫
예를 들어, 폴리이미드 등을 포함하는 재료를 배향막(AF1) 또는 배향막(AF2)에 사용할 수 있다. 구체적으로는 소정의 방향으로 배향되도록 러빙 처리 또는 광 배향 기술을 사용하여 형성된 재료를 사용할 수 있다.
예를 들어, 가요성의 폴리이미드를 포함하는 막을 배향막(AF1) 또는 배향막(AF2)에 사용할 수 있다.
≪착색막(CF1)≫
소정의 색의 광을 투과하는 재료를 착색막(CF1)에 사용할 수 있다. 이에 의하여, 착색막(CF1)을 예를 들어 컬러 필터에 사용할 수 있다.
예를 들어, 청색의 광을 투과하는 재료, 녹색의 광을 투과하는 재료, 적색의 광을 투과하는 재료, 황색의 광을 투과하는 재료, 또는 백색의 광을 투과하는 재료 등을 착색막(CF1)에 사용할 수 있다.
≪차광막(BM)≫
광의 투과를 방해하는 재료를 차광막(BM)에 사용할 수 있다. 이에 의하여, 차광막(BM)을 예를 들어 블랙 매트릭스에 사용할 수 있다.
≪절연막(771)≫
예를 들어, 폴리이미드, 에폭시 수지, 아크릴 수지 등을 절연막(771)에 사용할 수 있다.
≪기능막(770P)≫
예를 들어, 편광판, 위상차판, 확산 필름, 반사 방지막, 또는 집광 필름 등을 기능막(770P)에 사용할 수 있다. 또는, 이색성 색소를 포함하는 편광판을 기능막(770P)에 사용할 수 있다.
또한, 먼지의 부착을 억제하는 대전 방지막, 오염이 부착되기 어렵게 하는 발수성의 막, 사용에 따른 손상의 발생을 억제하는 하드 코트막 등을 기능막(770P)에 사용할 수 있다.
≪제 2 표시 소자(650(i,j))≫
예를 들어, 발광 소자를 제 2 표시 소자(650(i,j))에 사용할 수 있다. 구체적으로는 유기 일렉트로루미네선스 소자, 무기 일렉트로루미네선스 소자, 또는 발광 다이오드 등을 제 2 표시 소자(650(i,j))에 사용할 수 있다.
예를 들어, 청색의 광을 사출하도록 적층된 적층체, 녹색의 광을 사출하도록 적층된 적층체, 또는 적색의 광을 사출하도록 적층된 적층체 등을 발광성의 유기 화합물을 포함하는 층(653(j))에 사용할 수 있다.
예를 들어, 신호선(S1(j))을 따라 열 방향으로 긴 띠 형상의 적층체를 발광성의 유기 화합물을 포함하는 층(653(j))에 사용할 수 있다. 또한, 발광성의 유기 화합물을 포함하는 층(653(j))과 상이한 색의 광을 사출하는 신호선(S1(j+1))을 따라 열 방향으로 긴 띠 형상의 적층체를 발광성의 유기 화합물을 포함하는 층(653(j+1))에 사용할 수 있다.
또한, 예를 들어, 백색의 광을 사출하도록 적층된 적층체를 발광성의 유기 화합물을 포함하는 층(653(j)) 및 발광성의 유기 화합물을 포함하는 층(653(j+1))에 사용할 수 있다. 구체적으로는 청색의 광을 사출하는 형광 재료를 포함하는 발광성의 유기 화합물을 포함하는 층과, 녹색 및 적색의 광을 사출하는 형광 재료 이외의 재료를 포함하는 층 또는 황색의 광을 사출하는 형광 재료를 포함하는 층을 적층한 적층체를 발광성의 유기 화합물을 포함하는 층(653(j)) 및 발광성의 유기 화합물을 포함하는 층(653(j+1))에 사용할 수 있다.
예를 들어, 배선 등에 사용할 수 있는 재료를 제 3 전극(651(i,j)) 또는 제 4 전극(652)에 사용할 수 있다.
예를 들어, 배선 등에 사용할 수 있는 재료 중에서 선택된, 가시광에 대하여 투광성을 갖는 재료를 제 3 전극(651(i,j))에 사용할 수 있다.
구체적으로는, 도전성 산화물 또는 인듐을 포함하는 도전성 산화물, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등을, 제 3 전극(651(i,j))에 사용할 수 있다. 또는, 광이 투과할 정도로 얇은 금속막을 제 3 전극(651(i,j))에 사용할 수 있다.
예를 들어, 배선 등에 사용할 수 있는 재료 중에서 선택된, 가시광에 대하여 반사성을 갖는 재료를 제 4 전극(652)에 사용할 수 있다.
≪구동 회로(GD)≫
시프트 레지스터 등의 다양한 순서 회로 등을 구동 회로(GD)에 사용할 수 있다. 예를 들어, 트랜지스터(MD), 용량 소자 등을 구동 회로(GD)에 사용할 수 있다. 구체적으로는 트랜지스터(M)와 동일한 공정으로 형성할 수 있는 반도체막을 구비하는 트랜지스터를 사용할 수 있다.
또는, 스위치(SW1)에 사용할 수 있는 트랜지스터와 상이한 구성을 트랜지스터(MD)에 사용할 수 있다. 구체적으로는 도전막(624)을 갖는 트랜지스터를 트랜지스터(MD)에 사용할 수 있다(도 21의 (C) 참조).
도전막(604)과의 사이에 반도체막(608)을 끼우도록 도전막(624)을 배치하고, 도전막(624) 및 반도체막(608) 사이에 절연막(616)을 배치하고, 반도체막(608) 및 도전막(604) 사이에 절연막(606)을 배치한다. 예를 들어, 도전막(604)과 같은 전위를 공급하는 배선에 도전막(624)을 전기적으로 접속한다.
또한, 트랜지스터(M)와 동일한 구성을 트랜지스터(MD)에 사용할 수 있다.
≪구동 회로(SD)≫
예를 들어, 집적 회로를 구동 회로(SD)에 사용할 수 있다. 구체적으로는 실리콘 기판 위에 형성된 집적 회로를 구동 회로(SD)에 사용할 수 있다.
예를 들어, COG(Chip on glass)법을 이용하여 화소 회로(630(i,j))와 전기적으로 접속되는 패드에 구동 회로(SD)를 실장할 수 있다. 구체적으로는 이방성 도전막을 사용하여 집적 회로를 패드에 실장할 수 있다.
또한, 패드는 단자(619B) 또는 단자(619C)와 동일한 공정으로 형성할 수 있다.
<산화물 반도체막의 저항률의 제어 방법>
산화물 반도체막의 저항률을 제어하는 방법에 대하여 설명한다.
소정의 저항률을 구비하는 산화물 반도체막을 반도체막(608) 또는 도전막(624) 등에 사용할 수 있다.
예를 들어, 산화물 반도체막에 포함되는 수소, 물 등의 불순물의 농도 및/또는 막 내의 산소 결손을 제어하는 방법을 산화물 반도체막의 저항률을 제어하는 방법에 사용할 수 있다.
구체적으로는, 플라스마 처리를 수소, 물 등의 불순물 농도 및/또는 막 내의 산소 결손을 증가 또는 저감하는 방법에 사용할 수 있다.
구체적으로는, 희가스(He, Ne, Ar, Kr, Xe), 수소, 붕소, 인, 및 질소 중에서 선택된 1종 이상을 포함하는 가스를 사용하여 행하는 플라스마 처리를 적용할 수 있다. 예를 들어, Ar 분위기 하에서의 플라스마 처리, Ar과 수소의 혼합 가스 분위기 하에서의 플라스마 처리, 암모니아 분위기 하에서의 플라스마 처리, Ar과 암모니아의 혼합 가스 분위기 하에서의 플라스마 처리, 또는 질소 분위기 하에서의 플라스마 처리 등을 적용할 수 있다. 이에 의하여 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
또는, 이온 주입법, 이온 도핑법 또는 플라스마 이멀젼 이온 임플란테이션법 등을 사용하여, 수소, 붕소, 인 또는 질소를 산화물 반도체막에 주입하여, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
또는, 수소를 포함하는 절연막을 산화물 반도체막에 접촉하도록 형성하고, 절연막으로부터 산화물 반도체막에 수소를 확산시키는 방법을 사용할 수 있다. 이에 의하여 산화물 반도체막의 캐리어 밀도를 높이고, 저항률을 낮게 할 수 있다.
예를 들어, 막 내의 함유 수소 농도가 1×1022atoms/cm3 이상인 절연막을 산화물 반도체막에 접촉하여 형성함으로써, 효과적으로 수소를 산화물 반도체막에 함유시킬 수 있다. 구체적으로는 질화 실리콘막을 산화물 반도체막에 접촉하도록 형성하는 절연막에 사용할 수 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합된 산소와 결합되면 캐리어인 전자를 생성할 수 있다. 이에 의하여 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
구체적으로는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도가, 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상인 산화물 반도체막을 도전막(624)에 적절히 사용할 수 있다.
한편, 저항률이 높은 산화물 반도체막을 트랜지스터의 채널이 형성되는 반도체막에 사용할 수 있다. 구체적으로는, 반도체막(608)에 적절히 사용할 수 있다.
예를 들어, 산소를 포함하는 절연막, 다시 말하면, 산소를 방출할 수 있는 절연막을 산화물 반도체막에 접촉하도록 형성하고, 절연막으로부터 산화물 반도체막에 산소를 공급시켜 막 내 또는 계면의 산소 결손을 보충할 수 있다. 이에 의하여 저항률이 높은 산화물 반도체막으로 할 수 있다.
예를 들어, 산화 실리콘막 또는 산화질화 실리콘막을, 산소의 방출이 가능한 절연막에 사용할 수 있다.
산소 결손이 보충되고 수소 농도가 저감된 산화물 반도체막은, 고순도 진성화, 또는 실질적으로 고순도 진성화된 산화물 반도체막이라고 할 수 있다. 여기서, 실질적으로 진성이란, 산화물 반도체막의 캐리어 밀도가, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010/cm3 미만인 것을 가리킨다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮출 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도를 저감시킬 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 구비하는 트랜지스터는, 오프 전류가 현저하게 작고, 채널 폭이 1×106μm이고 채널 길이(L)가 10μm인 소자라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 구비할 수 있다.
상술한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 채널 영역에 사용하는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
구체적으로는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도가, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하인 산화물 반도체를, 트랜지스터의 채널이 형성되는 반도체막에 적절히 사용할 수 있다.
또한, 반도체막(608)보다도 수소 농도 및/또는 산소 결손량이 많고, 저항률이 낮은 산화물 반도체막을 도전막(624)에 사용한다.
또한, 반도체막(608)에 포함되는 수소 농도의 2배 이상, 바람직하게는 10배 이상의 농도의 수소를 포함하는 막을, 도전막(624)에 사용할 수 있다.
또한, 반도체막(608)의 저항률의 1×10-8배 이상 1×10-1배 미만의 저항률을 구비하는 막을, 도전막(624)에 사용할 수 있다.
구체적으로는, 1×10- 3Ωcm 이상 1×104Ωcm 미만, 바람직하게는 1×10- 3Ωcm 이상 1×10- 1Ωcm 미만인 막을, 도전막(624)에 사용할 수 있다.
(본 명세서 등의 기재에 관한 부기)
이상의 실시형태, 및 실시형태에 따른 각 구성의 설명에 대하여, 이하에 부기한다.
＜실시형태에서 설명한 본 발명의 일 형태에 관한 부기＞
각 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여, 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시형태 중에 복수의 구성예가 기재되는 경우는 서로 구성예를 적절히 조합할 수 있다.
또한, 어떤 하나의 실시형태 중에서 설명하는 내용(일부의 내용이라도 좋다)은, 그 실시형태에서 설명하는 다른 내용(일부의 내용이라도 좋다), 및/또는 하나 또는 복수의 다른 실시형태에서 서술하는 내용(일부의 내용이라도 좋다)에 대하여, 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, 실시형태 중에서 설명하는 내용이란, 각각의 실시형태에서 다양한 도면을 참조하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한, 어떤 하나의 실시형태에 있어서 나타내는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 나타내는 다른 도면(일부라도 좋다), 및/또는 하나 또는 복수의 다른 실시형태에 있어서 나타내는 도면(일부라도 좋다)에 대하여 조합함으로써 더 많은 도면을 구성할 수 있다.
또한, 각 실시형태에서의 본 발명의 일 형태를 설명하였지만, 본 발명의 일 형태는 이들에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 실시형태 1에서는 R-DAC를 사용하는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 또는, 상황에 따라 예를 들어 R-DAC 이외의 DAC를 사용하는 구성을 본 발명의 일 형태로 하여도 좋다.
<도면을 설명하는 기재에 관한 부기>
본 명세서 등에 있어서, '위에', '아래에' 등의 배치를 나타내는 어구는 구성 요소의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 이용하였다. 구성 요소의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서, 배치를 나타내는 어구는 명세서에서 설명한 기재에 한정되지 않고, 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, '위'나 '아래'라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉하는 것에 한정되지 않는다. 예를 들어, '절연층 A 위의 전극 B'라는 표현이면, 절연층 A 위에 전극 B가 직접 접촉하여 형성되어 있을 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등의 블록도에서는, 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 걸쳐 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 명확성을 위하여 모식적으로 도시한 것이며, 도면에 나타낸 형상 또는 값 등에 한정되는 것은 아니다. 예를 들어, 노이즈에 의한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 편차 등이 포함될 수 있다.
＜바꾸어 말할 수 있는 기재에 관한 부기＞
본 명세서 등에 있어서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자)이라고 표기하고, 소스와 드레인 중 다른 쪽을 '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라고 표기한다. 이것은, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, 본 명세서 등에 있어서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 형성된 경우 등도 포함된다.
또한, 본 명세서 등에 있어서, 전압과 전위는 적절히 바꾸어 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전압(접지 전압)으로 하면, 전압을 전위로 바꾸어 말할 수 있다. 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한, 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급되는 전위를 변화시키는 경우가 있다.
또한, 본 명세서 등에서 '막'이나 '층' 등의 어구는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
또는, 본 명세서 등에서, 1개의 화소에 1개의 트랜지스터 및 1개의 용량 소자를 구비한 1T-1C의 회로 구성 또는 1개의 화소에 2개의 트랜지스터 및 1개의 용량 소자를 구비한 2T-1C 구조의 회로 구성을 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 1개의 화소에 3개 이상의 트랜지스터 및 2개 이상의 용량 소자를 갖는 회로 구성으로 할 수도 있고, 별도의 배선이 더 형성되어 다양한 회로 구성으로 하여도 좋다.
＜어구의 정의에 관한 부기＞
이하에서는, 상술한 실시형태에서 언급하지 않은 어구의 정의에 대하여 설명한다.
≪스위치에 대하여≫
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터의 "비도통 상태"란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적인 스위치의 일례로서, DMD(digital micromirror device)와 같이 MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 이 스위치는, 기계적으로 움직일 수 있는 전극을 가지며, 그 전극이 움직임으로써 도통과 비도통을 제어하여 동작한다.
≪채널 길이에 대하여≫
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값을 채널 길이로 한다.
≪채널 폭에 대하여≫
본 명세서 등에 있어서, 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타내어지는 외견상의 채널 폭보다도 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에서 나타내어지는 외견상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭이 더 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 짐작이 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 짐작하기 위해서는, 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확히 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주 보고 있는 부분의 길이인 외견상의 채널 폭을, Surrounded Channel Width(SCW)라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등은, 단면 TEM 이미지 등을 취득하고, 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구할 때, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
≪화소에 대하여≫
본 명세서 등에 있어서, 화소란, 예를 들어 밝기를 제어할 수 있는 요소 하나분을 나타내는 것으로 한다. 따라서, 일례로서는, 일 화소는, 하나의 색요소를 나타낸 것으로 하고, 그 색요소 하나로 밝기를 표현한다. 따라서, 그 때는, R(적), G(녹), B(청)의 색요소로 이루어지는 컬러 표시 장치의 경우에는, 화상의 최소 단위는, R의 화소와 G의 화소와 B의 화소와의 3화소로 구성되는 것으로 한다.
또한, 색 요소는 3색에 한정되지 않고, 3색 이상이라도 좋고, 예를 들어 RGBW(W는 백색)나, RGB에 황색, 사이안, 마젠타 등을 추가한 것 등이 있다.
≪표시 소자에 대하여≫
본 명세서 등에 있어서, 표시 소자란, 전기적 작용 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖는 것이다. 표시 소자의 일례로서는, EL(일렉트로루미네선스) 소자, LED 칩(백색 LED 칩, 적색 LED 칩, 녹색 LED 칩, 청색 LED 칩 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 카본 나노 튜브를 사용한 표시 소자, 액정 소자, 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록 상표)), 일렉트로Ÿ‡팅 소자, 전기 영동 소자, 플라스마 디스플레이 패널(PDP), MEMS(마이크로 일렉트로 메카니컬 시스템)을 사용한 표시 소자(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), DMS(디지털 마이크로 셔터), MIRASOL(등록상표), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 압전 세라믹 디스플레이 등), 카본 나노 튜브를 사용한 표시 소자, 또는, 양자 도트를 사용한 표시 소자 등이 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(Field Emission Display) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(등록 상표), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 양자 도트를 각 화소에 이용한 표시 장치의 일례로서는 양자 도트 디스플레이 등이 있다. 또한, 양자 도트는 표시 소자로서가 아닌, 백 라이트의 일부에 제공하여도 좋다. 양자 도트를 이용함으로써, 색 순도가 높은 표시를 행할 수 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하기 위해서는 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이에 의하여 소비 전력을 더 저감할 수 있다. 또한, LED 칩을 이용하는 경우, LED 칩의 전극이나 질화물 반도체 아래에, 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공하면 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에, 결정을 갖는 p형 GaN 반도체층 등을 제공하여, LED 칩을 구성할 수 있다. 또한, 그래핀이나 그래파이트와 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED 칩이 갖는 GaN 반도체층은 MOCVD로 성막하여도 좋다. 단, 그래핀을 제공함으로써, LED 칩이 갖는 GaN 반도체층은 스퍼터링법으로 성막할 수도 있다. 또한, MEMS(Micro Electro Mechanical Systems)를 이용한 표시 소자에서는 표시 소자가 밀봉되어 있는 공간(예를 들어, 표시 소자가 배치되어 있는 소자 기판과, 소자 기판에 대향하여 배치되어 있는 대향 기판 사이)에, 건조제를 배치하여도 좋다. 건조제를 배치함으로써, MEMS 등이 수분에 의하여 움직이기 어려워지는 것이나, 열화하기 쉬워지는 것을 방지할 수 있다.
≪접속에 대하여≫
또한, 본 명세서 등에 있어서, "A와 B가 접속되어 있다"란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속되어 있다는 것은 A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재하며 A와 B의 전기 신호의 수수(授受)가 가능한 경우를 말한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다"고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 이용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
IN1: 단자
IN2: 단자
VB3: 바이어스 전압
VB5: 바이어스 전압
VB8: 바이어스 전압
10: 반도체 장치
10A: 반도체 장치
11: D/A 변환 회로
11a: 전압 생성 회로
11b: 패스 트랜지스터 로직
11c: 패스 트랜지스터 로직
11d: 저항
11e: 트랜지스터
11f: 트랜지스터
11g: 트랜지스터
11h: 트랜지스터
13: 회로
14: 차동 증폭 회로
15: 트랜스컨덕턴스 앰프
16A: 트랜지스터
16B: 트랜지스터
17: 전류원
17A: 트랜지스터
18: 차동 증폭 회로
19: 트랜스컨덕턴스 앰프
20A: 트랜지스터
20B: 트랜지스터
21: 전류원
21A: 트랜지스터
21B: 트랜지스터
22: 트랜지스터
23: 전류 전압 변환 회로
41: 트랜지스터
43: 트랜지스터
45: 전압 생성 회로
47: 패스 트랜지스터 로직
49: 저항
51: 트랜지스터
53: 트랜지스터
55: 차동 증폭 회로
57: 커런트 미러 회로
59: 커런트 미러 회로
100: 반도체 장치
100A: 반도체 장치
200: 소스 드라이버
201: 게이트 드라이버
202: 표시부
203: 화소
203A: 화소
203B: 화소
211: 디지털 회로부
231: 트랜지스터
212: D/A 컨버터
232: 용량 소자
233: 액정 소자
213: 출력 회로부
221: 트랜지스터
222: 트랜지스터
223: EL 소자
500: 기판
501: 채널 형성 영역
502: 저농도 불순물 영역
503: 고농도 불순물 영역
504a: 게이트 절연막
504b: 게이트 절연막
505a: 게이트 전극층
505b: 게이트 전극층
506a: 소스 전극층
506b: 드레인 전극층
506c: 소스 전극층
506d: 드레인 전극층
507: 금속간 화합물 영역
508a: 사이드 월 절연막
508b: 사이드 월 절연막
509: 소자 분리 절연막
510: 트랜지스터
511: 채널 형성 영역
512: 저농도 불순물 영역
513: 고농도 불순물 영역
517: 금속간 화합물 영역
520: 트랜지스터
521: 층간 절연막
522: 층간 절연막
523: 배선
711: 표시부
712: 소스 드라이버
712A: 게이트 드라이버
712B: 게이트 드라이버
713: 기판
714: 소스 드라이버 IC
715: FPC
716: 외부 회로 기판
901: 하우징
902: 하우징
903a: 표시부
903b: 표시부
904: 선택 버튼
905: 키보드
910: 전자 서적 단말
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 축부
916: 전원
917: 조작 키
918: 스피커
920: 텔레비전 장치
921: 하우징
922: 표시부
923: 스탠드
924: 리모트 컨트롤러
930: 본체
931: 표시부
932: 스피커
933: 마이크로폰
934: 조작 버튼
941: 본체
942: 표시부
943: 조작 스위치
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
AF1: 배향막
AF2: 배향막
C1: 용량 소자
C2: 용량 소자
CF1: 착색막
G1: 주사선
G2: 주사선
KB1: 구조체
S1: 신호선
S2: 신호선
SW1: 스위치
SW2: 스위치
ANO: 배선
CSCOM: 배선
VCOM1: 배선
VCOM2: 배선
601C: 절연막
604: 도전막
605: 접합층
606: 절연막
608: 반도체막
611B: 도전막
611C: 도전막
612A: 도전막
612B: 도전막
616: 절연막
618: 절연막
619B: 단자
619C: 단자
620: 기능층
621: 절연막
622: 접속부
624: 도전막
628: 절연막
630: 화소 회로
650: 표시 소자
651: 전극
652: 전극
653: 발광성의 유기 화합물을 포함하는 층
670: 기판
671: 전극
691A: 개구부
691B: 개구부
691C: 개구부
700: 표시 패널
702: 화소
705: 밀봉재
750: 표시 소자
751: 전극
751H: 개구부
752: 전극
753: 액정 재료를 포함하는 층
770: 기판
770P: 기능막
771: 절연막

Claims (18)

  1. 반도체 장치에 있어서,
    제 1 디지털 아날로그 변환 회로;
    제 1 차동 증폭 회로;
    제 2 차동 증폭 회로;
    전류 전압 변환 회로; 및
    전환 회로를 포함하고,
    상기 제 1 디지털 아날로그 변환 회로는 상위 (N-M)비트(N은 2 이상의 자연수, M은 N보다 작은 자연수)의 디지털 신호에 의거하여 제 1 전압 및 제 2 전압을 생성하고,
    상기 제 1 차동 증폭 회로는 제 1 전류원에 흐르는 전류에 의거하여 상기 제 1 전압과 상기 제 2 전압 사이의 차에 대응하는 제 1 전류를 생성하고,
    상기 제 2 차동 증폭 회로는 제 2 전류원에 흐르는 전류에 의거하여 상기 반도체 장치의 출력 전압과 상기 제 1 전압 사이의 차에 대응하는 제 2 전류를 생성하고,
    상기 전류 전압 변환 회로는 상기 제 1 전류와 상기 제 2 전류의 합인 전류에 의거하여 상기 반도체 장치의 상기 출력 전압을 생성하고,
    상기 제 1 차동 증폭 회로는 제 1 입력 단자 및 제 2 입력 단자를 포함하고,
    상기 전환 회로는 상기 제 1 전압이 상기 제 1 입력 단자에 공급되고, 상기 제 2 전압이 상기 제 2 입력 단자에 공급되는 제 1 상태와, 상기 제 1 전압이 상기 제 2 입력 단자에 공급되고, 상기 제 2 전압이 상기 제 1 입력 단자에 공급되는 제 2 상태 사이를 전환하고,
    상기 전환 회로는 M비트의 디지털 신호에 따라 상기 제 1 상태와 상기 제 2 상태 사이를 전환하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 디지털 아날로그 변환 회로는 직렬로 접속된 저항 소자와 상기 (N-M)비트의 디지털 신호가 공급되는 패스 트랜지스터 로직을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 차동 증폭 회로 및 상기 제 2 차동 증폭 회로는 트랜스컨덕턴스 앰프인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전류원은 직렬로 접속된 저항 소자와 상기 M비트의 디지털 신호가 공급되는 패스 트랜지스터 로직을 포함하고,
    전류는 상기 패스 트랜지스터 로직에서 선택된 전압값에 의거하여 생성되는, 반도체 장치.
  5. 표시 장치에 있어서,
    소스 드라이버;
    게이트 드라이버; 및
    상기 소스 드라이버 및 상기 게이트 드라이버에 기능적으로 접속되는 표시부를 포함하고,
    상기 소스 드라이버는,
    시프트 레지스터를 포함하고, 샘플링 펄스를 생성하는 디지털 회로부;
    제 1 항에 따른 반도체 장치를 포함하는 디지털 아날로그 변환 회로; 및
    버퍼를 포함하고, 상기 반도체 장치의 출력 신호를 받는 출력 회로부를 포함하는, 표시 장치.
  6. 전자 기기에 있어서,
    제 5 항에 따른 표시 장치; 및
    동작 버튼을 포함하는, 전자 기기.
  7. N비트(N은 2 이상의 자연수)의 디지털 신호가 입력되는 반도체 장치에 있어서,
    제 1 입력 단자 및 제 2 입력 단자를 포함하는 제 1 차동 증폭 회로; 및
    전환 회로로서,
    제 1 입력 단자;
    제 2 입력 단자;
    상기 제 1 차동 증폭 회로의 상기 제 1 입력 단자에 전기적으로 접속되는 제 1 출력 단자; 및
    상기 제 1 차동 증폭 회로의 상기 제 2 입력 단자에 전기적으로 접속되는 제 2 출력 단자를 포함하는 상기 전환 회로를 포함하고,
    상기 전환 회로는 상기 N비트의 디지털 신호의 하나의 비트 디지털 신호에 따라 상기 전환 회로의 상기 제 1 입력 단자 및 상기 제 2 입력 단자와 상기 제 1 출력 단자 및 상기 제 2 출력 단자 사이의 전기적 접속을 변화시키는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 전환 회로는,
    상기 전환 회로의 상기 제 1 입력 단자와 상기 전환 회로의 상기 제 1 출력 단자 사이의 제 1 스위치;
    상기 전환 회로의 상기 제 1 입력 단자와 상기 전환 회로의 상기 제 2 출력 단자 사이의 제 2 스위치;
    상기 전환 회로의 상기 제 2 입력 단자와 상기 전환 회로의 상기 제 1 출력 단자 사이의 제 3 스위치; 및
    상기 전환 회로의 상기 제 2 입력 단자와 상기 전환 회로의 상기 제 2 출력 단자 사이의 제 4 스위치를 포함하고,
    상기 제 1 스위치 및 상기 제 4 스위치는 상기 하나의 비트 디지털 신호에 의하여 제어되고, 상기 제 2 스위치 및 상기 제 3 스위치는 상기 하나의 비트 디지털 신호의 반전 신호에 의하여 제어되는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 차동 증폭 회로는,
    상기 전환 회로의 상기 제 1 출력 단자에 전기적으로 접속되는 게이트를 포함하는 제 1 트랜지스터; 및
    상기 전환 회로의 상기 제 2 출력 단자에 전기적으로 접속되는 게이트를 포함하는 제 2 트랜지스터를 포함하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 차동 증폭 회로는 트랜스컨덕턴스 앰프인, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 트랜스컨덕턴스 앰프는,
    상기 전환 회로의 상기 제 1 출력 단자에 전기적으로 접속되는 게이트를 각각 포함하는 제 1 n채널형 트랜지스터 및 제 1 p채널형 트랜지스터; 및
    상기 전환 회로의 상기 제 2 출력 단자에 전기적으로 접속되는 게이트를 각각 포함하는 제 2 n채널형 트랜지스터 및 제 2 p채널형 트랜지스터를 포함하는, 반도체 장치.
  12. 제 7 항에 있어서,
    제 1 디지털 아날로그 변환 회로로서,
    상기 전환 회로의 상기 제 1 입력 단자에 전기적으로 접속되는 제 1 출력 단자; 및
    상기 전환 회로의 상기 제 2 입력 단자에 전기적으로 접속되는 제 2 출력 단자를 포함하는 상기 제 1 디지털 아날로그 변환 회로를 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 디지털 아날로그 변환 회로는,
    전압 생성 회로;
    제 1 복수의 트랜지스터를 포함하고, 상기 전압 생성 회로와 상기 제 1 디지털 아날로그 변환 회로의 상기 제 1 출력 단자 사이의 전기적 접속을 제어하는 제 1 패스 트랜지스터 로직; 및
    제 2 복수의 트랜지스터를 포함하고, 상기 전압 생성 회로와 상기 제 1 디지털 아날로그 변환 회로의 상기 제 2 출력 단자 사이의 전기적 접속을 제어하는 제 2 패스 트랜지스터 로직을 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 패스 트랜지스터 로직 및 상기 제 2 패스 트랜지스터 로직은 각각 상기 전압 생성 회로와 상기 제 1 디지털 아날로그 변환 회로의 상기 제 1 출력 단자 사이의 상기 전기적 접속과 상기 전압 생성 회로와 상기 제 1 디지털 아날로그 변환 회로의 상기 제 2 출력 단자 사이의 상기 전기적 접속을 제어하는 상기 N비트의 디지털 신호의 상위 (N-M)비트(M은 N보다 작은 자연수)의 디지털 신호가 입력되는, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1 차동 증폭 회로에 기능적으로 접속되고, 상기 제 1 차동 증폭 회로에 흐르는 전류를 공급하는 제 1 전류원을 포함하는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 전류원은 상기 제 1 전류원에 입력되는 하위 M비트 디지털 신호에 의거하여 상기 전류를 생성하는, 반도체 장치.
  17. 표시 장치에 있어서,
    소스 드라이버;
    게이트 드라이버; 및
    상기 소스 드라이버 및 상기 게이트 드라이버에 기능적으로 접속되는 표시부를 포함하고,
    상기 소스 드라이버는,
    시프트 레지스터를 포함하고, 샘플링 펄스를 생성하는 디지털 회로부;
    제 7 항에 따른 반도체 장치를 포함하는 디지털 아날로그 변환 회로; 및
    버퍼를 포함하고, 상기 반도체 장치의 출력 신호를 받는 출력 회로부를 포함하는, 표시 장치.
  18. 전자 기기에 있어서,
    제 17 항에 따른 표시 장치; 및
    동작 버튼을 포함하는, 전자 기기.
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