KR20170012378A - 전계-효과 트랜지스터 및 연관된 고장 검출 디바이스 - Google Patents

전계-효과 트랜지스터 및 연관된 고장 검출 디바이스 Download PDF

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프랑수와 따베르니에
삐에르 뻬리숑
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르노 에스.아.에스.
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Abstract

본 발명은 전자 디바이스(9)에 관한 것이고, 그러한 전자 디바이스(9)는, 제어 전극(111), 및 제 1 및 제 2 전도성 전극들(112, 113)을 포함하는 정상 개방형 전력 전계 효과 트랜지스터(11); 제어 전극에 연결된 저항성 컴포넌트(211)를 포함하는 제어 회로(21) ― 제어 회로는, 저항성 컴포넌트를 통해, 제어 전극에 트랜지스터의 차단 전위를 인가하도록 구성되고, 상기 차단 전위는 제 1 및 제 2 전도성 전극들의 전위들보다 더 낮음 ―; 및 제 1 및 제 2 전도성 전극들 사이의 단락을 검출하기 위한 검출 회로(31)를 포함하며, 그러한 검출 회로(31)는, 트랜지스터의 차단 동안에 제어 전극의 전위를 측정하고, 측정된 전위를 기준 전위와 비교하고, 비교의 결과에 따라 고장 신호를 생성하도록 구성된다.

Description

전계-효과 트랜지스터 및 연관된 고장 검출 디바이스{FIELD-EFFECT TRANSISTOR AND ASSOCIATED FAULT DETECTION DEVICE}
본 발명은 전계 효과 전력 트랜지스터들에 관한 것이고, 특히, 정상 개방형(normally open) 전계 효과 트랜지스터의 단락 고장(short circuit fault)의 검출에 관한 것이다.
다수의 애플리케이션들이 스위칭에서 사용되는 정상 개방형 타입의 전계 효과 전력 트랜지스터들을 사용한다. 증가하는 수의 애플리케이션들이, 예컨대 자동차 구동(automobile traction)을 위해, d.c. 전압을 사용한다. nMos 전력 트랜지스터들은 종종, 예컨대 전압 소스로부터 연결 단자를 격리시키기 위한 안전 기능들을 위해 사용된다. 그러한 전력 트랜지스터가 단락 고장과 직면되는 경우에, 전압 소스는 상승된 진폭에 매우 신속하게 도달하는 단락 전류를 인가할 수 있다. 그러한 전류와 관련된 심각한 과열 또는 고장들의 발생(appearance)을 방지하기 위해, 안전 측정들을 실시하도록, 특히, 다른 트랜지스터들의 개방을 제어하거나 또는 이들의 폐쇄를 방지하도록, 매우 짧은 시간에 트랜지스터의 고장을 검출하는 것이 필수적이다.
알려져 있는 고장 검출 디바이스들 중에서, 전계 효과 전력 트랜지스터에서의 고장을 충분히 신속하게 그리고 신뢰가능하게 검출하기 위한 적정한 비용의 해법이 발견되지 않았다.
문헌 US7847702는 낮은 전력 레벨들을 갖는 통합된 컴포넌트들에서의 고장들의 검출을 위한 회로를 설명한다. 그러한 통합된 컴포넌트들에서, 게이트와 소스 사이의 절연체의 열화에 의한 고장 모드는 모니터링되지 않고, 이는, 그러한 고장 모드가 게이트와 드레인 사이의 절연체의 열화로 인한 고장과 다르게 매우 희귀한 고장 모드이기 때문이다.
문헌 US2003/103306은 전기 모터에 전력공급하기 위한 정상 개방형 전력 트랜지스터를 설명한다. 검출 회로가 트랜지스터의 게이트에 차단 전압이 인가되는 것을 검증하고, 동시에, 트랜지스터의 드레인에서의 비정상적인 전압의 발생을 검증한다. 그러한 검출 회로는 단지 드레인과 소스 사이의 단락만을 결정할 수 있다.
인터넷 어드레스 http://www.microelectronique.univ-rennes1.fr/fr/chap11k.htm에 보관된 발행물은 정상 개방형 타입의 전계 효과 전력 트랜지스터들과 관련된 문제들을 설명한다. 전계 효과 전력 트랜지스터는 게이트와 소스 사이의 절연체 두께보다 훨씬 더 두꺼운 게이트와 드레인 사이의 절연체 두께를 갖는다. 사실상, 게이트와 드레인 사이의 절연체는 차단 상태에서 전압 안정성을 보장해야 하는 절연체이다. 게이트와 소스 사이의 절연체의 두께는 훨씬 더 감소된 전위 차이의 인가로 인해 더 감소된다.
본 발명은 이러한 불편들 중 하나 이상을 해소하도록 의도된다. 특히, 본 발명은, 소스와 드레인 사이의 단락의 발생 전에, 전계 효과 트랜지스터에서의 고장의 조기 검출을 목적으로 한다. 본 발명은 또한, 첨부된 청구항들에서 정의되는 바와 같은 전자 디바이스를 수반한다.
본 발명의 다른 특성들 및 이점들은, 첨부된 도면들에 관한 예시적이고 절대로 제한적이지 않은 다음의 설명으로부터 명확하게 드러날 것이다.
도 1은 전계 효과 전력 트랜지스터 및 단락 검출 회로를 포함하는 전자 디바이스의 제 1 실시예의 개략적인 표현이다.
도 2 및 도 3은 오작동(malfunction)의 부재 및 존재 시의 트랜지스터 및 그러한 트랜지스터의 제어 회로의 전기적 거동의 개략적인 표현들이다.
도 4는 단락의 발생 시의 도 1의 트랜지스터의 파라미터들의 변화를 예시한다.
도 5는 검출 회로의 하나의 변형을 개략적으로 예시한다.
도 6은 병렬로 연결된 2개의 전계 효과 전력 트랜지스터들 및 단락 검출 회로를 포함하는 전자 디바이스의 제 2 실시예의 개략적인 표현이다.
도 7은 도 6의 검출 회로의 기능들을 개략적으로 도시한다.
도 8 및 도 9는 2개의 동작 상태들에서의 전계 효과 전력 트랜지스터 및 그러한 전계 효과 전력 트랜지스터의 검출 회로를 포함하는 시스템을 예시한다.
도 10은 도 1의 전자 디바이스의 변형이다.
도 1은 본 발명의 제 1 실시예에 따른 전자 디바이스(9)의 개략적인 표현이다. 전자 디바이스(9)는 정상 개방형 타입의 전계 효과 전력 트랜지스터(11)를 포함한다. 전력 트랜지스터는, 예컨대, 적어도 50 V와 동등한, 종종 적어도 100 V와 동등한 2개의 전도성 전극들 사이의 전위 차이의 인가를 위해 설계될 수 있고, 적어도 5 A와 동등한, 종종 적어도 10 A와 동등한 전류가 횡단하도록 설계될 수 있다.
이러한 샘플 실시예에서, 트랜지스터(11)는 N 타입의 MosFET 트랜지스터이다. 여기에서, 트랜지스터(11)는, 알려져 있는 방식으로, 제어 전극을 형성하는 게이트(111), 제 1 전도성 전극을 형성하는 소스(112), 및 제 2 전도성 전극을 형성하는 드레인(113)을 포함한다. 여기에서, 소스(112)는 접지 전위에 연결된다.
전자 디바이스(9)는 또한, 트랜지스터(11)의 개방 또는 폐쇄를 선택적으로 인에이블링(enabling)하는 제어 전위를 게이트(111)에 인가하도록 적응된 제어 회로(21)를 포함한다. 따라서, 전자 회로(21)는 트랜지스터(11)의 폐쇄 값(Von) 또는 트랜지스터(11)의 개방 값(Voff)을 취하는 전위를 노드(Vc)에 인가한다. 제어 회로(21)는 노드(Vc)와 게이트(111) 사이에 연결된 저항성 컴포넌트(211)를 포함한다. 여기에서, 저항성 컴포넌트(211)는 전적으로 저항성이다. 알려져 있는 방식에서, 저항성 컴포넌트(211)는 2개의 브랜치(branch)들을 포함할 수 있고, 그러한 2개의 브랜치들 각각은 다이오드 및 저항기를 포함한다. 그 다음에, 다이오드들은 역병렬로 연결된다. 각각의 브랜치의 저항기들은 트랜지스터(11)에 대해 상이한 개방 및 폐쇄 속도들을 제공하기 위해 상이한 값들을 가질 수 있다.
전자 디바이스(9)는 또한, 소스(112)와 드레인(113) 사이의 단락에 대한 검출 회로(31)를 포함한다. 검출 회로(31)는 (예컨대, 게이트(111)와 소스(112) 사이의 전위에서의 차이를 측정함으로써) 게이트(111)의 전위를 측정하도록 설계된 전압계(313)를 포함한다. 검출 회로(31)는 또한, 비교기(311) 및 프로세싱 회로(312)를 포함한다. 전압계(313)는 비교기(311)의 입력에 측정된 전위를 인가한다. 비교기(311)는 또한, 다른 입력에서 기준(reference) 값(Vref)을 수용한다. 비교기(311)는 측정된 전위와 기준 값(Vref) 사이의 비교에 따라 출력 신호를 생성한다. 프로세싱 회로(312)는 비교기(311)의 출력 신호를 수용하고, 그러한 출력 신호의 레벨에 따라 이상(anomaly) 신호를 생성한다. 이상 신호는, 예컨대, 안전 스위치들을 동작시키거나, 다른 트랜지스터들을 개방하거나, 또는 이들의 폐쇄를 방지하기 위해, 검출된 이상의 결과들을 경고하도록, 알려져 있는 방식으로 사용될 수 있다.
본 발명자들은 MosFet 기술에서의 정상 개방형 타입의 전계 효과 전력 트랜지스터들의 에이징(aging)의 시뮬레이터를 만들었다. 이러한 트랜지스터들은, 가속화된 에이징을 산출하기 위해, 열 소산기(heat dissipator)들의 부재 하에, 스위칭 사이클들을 겪게 되었다. 본 발명자들은 이러한 트랜지스터들에서의 고장들의 발생들을 연구하였다. 본 발명자들은 단락의 형태의 초기 고장들을 계통적으로(systematically) 발견하였다. 본 발명자들은 또한, 트랜지스터가 개방 상태에 있던 경우에 또는 개방 상태로 스위칭되고 있던 경우에, 고장들이 계통적으로 발생한 것을 발견하였다. 본 발명자들은 또한, 고장들의 99 %가 트랜지스터들의 게이트와 소스 사이의 전기 절연체의 열화를 초래하는 것을 발견하였다. 결과적으로, 당업자의 선험적인 기법과 다르게, 제안되는 발명은 전계 효과 트랜지스터의 차단 또는 개방 상태 동안에 고장의 발생을 검출하는 것을 목적으로 한다. 더 정확하게는, 본 발명은, 게이트와 소스 사이의 비정상적인 누설 전류를 사전에 검출함으로써, 소스와 드레인 사이의 단락의 발생을 예측(anticipate)하는 것을 제안한다.
일반적으로, 전계 효과 트랜지스터는, 전계 효과 트랜지스터의 제어 전극과 제 1 전도성 전극 사이의 전위 차이가 제로(zero)이고 그에 따라 그러한 전위 차이가 그 트랜지스터의 임계치 전압 미만이도록, 제어 전위를 인가함으로써 개방된 상태로 유지된다. 여기에서, 제어 회로(21)는 제 1 및 제 2 전도성 전극들(112 및 113)의 전위 미만의 전위(Voff)를 노드(Vc)에 인가하도록 구성된다. 따라서, 여기에서, 제어 회로(21)는 트랜지스터(11)의 차단을 위해 게이트(111)와 소스(112) 사이의 음의 전위 차이를 획득하도록 구성된다. 전위(Voff)는, 예컨대, 전도성 전극들(112 및 113) 각각의 전위와 비교하여 적어도 0.2 V 미만이거나, 바람직하게는 적어도 0.5 V 미만이거나, 또는 적어도 임계치 전압의 값 미만이다.
그러한 차단 전위 레벨의 사용의 이해를 용이하게 하기 위해, 도 2 및 도 3은 노드(Vc)와 소스(112) 사이에서의 트랜지스터(11) 및 그러한 트랜지스터(11)의 제어 회로(21)의 전기적 거동을 개략적으로 도시한다. 도 2에서, 트랜지스터(11)는 오작동을 갖지 않는다. 트랜지스터(11)의 게이트(111) 및 소스(112) 사이의 구조는 전기 절연체를 포함하고, 그러한 전기 절연체는 캐패시터(114)에 의해 모델링될 수 있다. 도 3에서, 트랜지스터(11)는, 게이트(111)와 소스(112) 사이의 전기 절연체의 열화로 인해, 오작동을 갖는다. 그러면, 트랜지스터(11)의 게이트(111)와 소스(112) 사이의 구조는 저항기(115)에 의해 모델링될 수 있다. 따라서, 전압 분할 브리지가 노드(Vc)와 소스(112) 사이에 형성된다. 도 3에서 예시된 상태에서, 노드(Vc)와 소스(112) 사이의 비제로 전위 차이의 인가로 인해, 저항기(115)는 제어 노드(21)에 인가되는 전위와 게이트(111)에 인가되는 전위 사이에 차이를 유발한다.
게이트(111) 상에서 측정된 게이트 전위가 값(Vref)를 초과하는 경우에, 비교기(311)는 대응하는 출력 신호를 제공한다. 트랜지스터(11)가 개방된 경우에 측정된 게이트 전위가 값(Vref)을 초과하는 것으로(그리고 따라서, 제어 노드(21)의 전위와 상이한 것으로) 프로세싱 회로(312)가 결정하는 경우, 프로세싱 회로(312)는 이상 신호를 생성한다. 프로세싱 회로(312)는, 이상 신호를 생성하기 전에, 예컨대, 과도 페이즈들 동안의 적시적이지 않은(untimely) 트리거링을 방지하기 위해, 충분한 시간 동안 값(Vref)을 넘은 것을 시그널링하도록 비교기(311)에게 요구하는 다른 조건들을 고려할 수 있다.
도 4의 도면은, 한편으로는, 실선을 사용하여 전계 효과 트랜지스터를 통과하는 전류를 도시하고, 다른 한편으로는, 수회의 연속적인 스위칭 동작들 동안의 그러한 트랜지스터의 게이트 전위를 도시한다. 파선 커브는 오작동의 부재 시의 트랜지스터의 게이트 전위에 대응한다. 점선 커브는 단락의 존재 시의 트랜지스터의 게이트 전위에 대응한다. 도면에서 예시된 트랜지스터의 개방 스위칭 동안에, 단락이 발생되고, 개방된 것으로 가정된 트랜지스터는 전류에 의해 횡단된다. 제어 회로가 그러한 트랜지스터의 게이트에 개방 전위를 인가하는 페이즈 동안에, 게이트에 유효하게 인가되는 전위는, 게이트와 소스 사이의 저항성 거동으로 인해, 단락의 부재 시에 되어야 하는 전위보다 더 크다. 이러한 비정상적인 게이트 전위는 디바이스의 검출 회로에 의해 검출된다.
그러나, 트랜지스터의 추후의 폐쇄 스위칭 동안에, 게이트 전위는 단락 부재 시에 되어야 하는 게이트 전위보다 더 작다.
그러한 전자 디바이스(9)는 안전 애플리케이션들에서 전계 효과 전력 트랜지스터를 사용하는 것을 가능하게 하고, 이는, 그러한 전자 디바이스(9)가 극도로 신속하고 신뢰가능한 방식으로 단락의 발생을 검출할 수 있기 때문이다. 더욱이, 검출은 폐쇄 페이즈들 동안이 아니라 트랜지스터의 개방 페이즈 동안에 행해지고, 이는, 통계적으로 말하면 개방 페이즈들 동안에 근본적으로 발생되는 단락을 가능한 신속하게 검출하는 것을 가능하게 한다.
게다가, 검출은 소스와 드레인 사이의 단락의 발생 전에 조기에 행해진다. 게이트와 소스 사이의 절연체의 악화는 사실상, 소스와 드레인 사이의 단락의 발생 전에, 검출가능한 누설 전류를 유발한다.
본 발명에 의해 활용되는 게이트 전위의 측정은, 단락을 검출하기 위해 2개의 전도성 전극들 사이의 전위 차이를 사용하는 것에 의해 조우될 수 있는 오경보들을 방지하고, 더욱이, 상승된 전위 차이의 측정을 방지하는 것을 가능하게 한다. 본 발명에 의해 활용되는 게이트 전위의 측정은, 단락의 신속한 검출을 획득하기 위해, 게이트 전류의 측정보다 훨씬 더 저렴한 것이 입증된다. 게다가, 본 발명에 의해 활용되는 게이트 전위의 측정은 제어 회로(21)에 통합될 수 있다.
저항성 컴포넌트(211)의 저항 값은 단락 검출의 감도에 영향을 미친다. 이러한 부하 저항이 높을수록, 오작동 동안의 게이트 전위에서의 변화가 더 크게 되고, 따라서, 그러한 오작동을 검출하는 것이 더 용이하다. 다른 한편으로, 상승된 저항 값은 트랜지스터의 스위칭을 느리게 한다. 위에서 설명된 바와 같이, 상이한 저항 값들을 갖는 2개의 브랜치들을 사용함으로써, 트랜지스터의 개방을 발생시키도록 설계된 브랜치에 대해 더 높은 저항 값을 사용할 수 있고, 그러면, 이러한 개방만이 느리게 될 것이다.
도 5는 검출 회로(31)의 하나의 변형을 예시한다. 이러한 변형에서, 필터(314)가 전압계(313)와 비교기(311) 사이에 개재된다. 이러한 필터(314)는 단락들의 오경보들을 방지하기 위해 일시적인 전압 피크들을 제거하도록 설계된다. 필터(314)는 예컨대 저역 통과 필터이다. 그러면, 필터의 차단 주파수는 트랜지스터들의 동등한 스위칭 주파수보다 더 낮고, 감소된 고장 검출 시간을 허용하도록 충분히 낮다. 대략 10 μs의 검출 시간에 대해, 예컨대 500 kHz의 차단 주파수가 사용될 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 전자 디바이스(9)의 개략적인 표현이다. 전자 디바이스(9)는 전계 효과 전력 타입이고 정상 개방형인 트랜지스터(12) 및 트랜지스터(13)를 포함한다. 여기에서, 트랜지스터들(12 및 13)은 도 1의 트랜지스터(11)와 동일한 구조를 갖는다. 트랜지스터들(12 및 13)은 병렬로 연결되고, 이들 각각의 소스들(122 및 132)은 동일한 전위에 연결되고, 이들 각각의 드레인들(123 및 133)은 동일한 전위에 연결된다.
전자 디바이스(9)는 트랜지스터(12)의 게이트(121)에 제어 전위를 인가하기 위한 제어 회로(22), 및 트랜지스터(13)의 게이트(131)에 제어 전위를 인가하기 위한 제어 회로(23)를 더 포함한다. 제어 회로들(22 및 23)은 각각의 노드들(Vc)에 개방 전위(Voff) 또는 폐쇄 전위(Von)를 동시에 인가하도록 동기화된다. 제어 회로들(22 및 23)은 각각, 게이트들(121 및 131)과 노드들(Vc) 사이에 연결된 저항성 컴포넌트들(221 및 231)을 포함한다. 제어 회로들(22 및 23)은 당연히, 단일 제어 회로로 대체될 수 있다.
전자 디바이스(9)는 또한, 게이트(121)의 전위를 측정하도록 설계된 전압계(323)를 포함하는 측정 회로(32), 및 게이트(131)의 전위를 측정하도록 설계된 전압계(333)를 포함하는 측정 회로(33)를 포함한다. 전자 디바이스(9)는 더욱이, 전압계들(323 및 333)에 의해 각각 측정된 전위들을 수용하는 검출 회로(34)를 포함한다.
도 7은 도 6의 전자 디바이스(9)의 검출 회로(34)의 예의 상이한 기능들을 개략적으로 도시한다. 여기에서, 검출 회로(34)는, 전압계(323)에 의해 측정된 전위가 입력에 인가되는 필터 회로(341), 및 전압계(333)에 의해 측정된 전위가 입력에 인가되는 필터 회로(342)를 포함한다. 필터 회로들(341 및 342)은 적시적이지 않은 오-검출들의 원인일 수 있는 일시적인 전압 피크들을 제거하도록 설계된다. 검출 회로(34)는 더욱이, 필터들(341 및 342)에 의해 필터링된 전위들을 입력에서 수용하는 회로(343)를 포함한다. 회로(343)는 그러한 필터링된 전위들 사이의 차이를 내보낸다. 회로(344)의 기능은 필터링된 전위들 사이의 차이의 절대 값을 내보내는 것이다. 차이의 절대 값은 비교기(345)의 제 1 입력에 인가된다. 임계치 값(Ref)이 비교기(345)의 다른 입력에 인가된다. 차이의 절대 값이 임계치(Ref)를 초과하는 경우에, 비교기(345)는 이상 신호를 내보낸다.
따라서, 이러한 제 2 실시예에 따르면, 트랜지스터들(12 및 13)이 동시적인 단락 고장을 가질 가능성은 극도로 낮은 것으로 추정된다. 결과적으로, 고장나지 않은 트랜지스터의 게이트 전위는 단락된 트랜지스터의 비정상적인 게이트 전위를 검출하기 위한 비교 기준의 역할을 한다. 이러한 트랜지스터들 중 하나의 트랜지스터가 파괴되는 경우에, 모든 전류가 그러한 하나의 트랜지스터를 통과하기 때문에, 그러한 하나의 트랜지스터는 다른 하나의 트랜지스터를 보호한다는 것이 유의될 수 있다.
이러한 제 2 실시예는 특히, 트랜지스터들 사이의 분산(dispersion)들 및 그러한 트랜지스터들의 에이징과 연관된 분산들을 처리함으로써, 단락의 신뢰가능한 검출을 허용한다.
도 8 및 도 9는 정상 개방형 타입의 전계 효과 전력 트랜지스터(11) 및 그러한 전계 효과 전력 트랜지스터(11)의 검출 회로(31)를 포함하는 시스템을 예시한다. 시스템은 dc 전압 소스(4)(예컨대, 전기화학 배터리들의 어레이) 및 제어식 스위치(14), 예컨대 전계 효과 전력 트랜지스터를 더 포함한다.
시스템은 2개의 극(pole)들(41 및 42), 및 극들(41 및 42) 사이에 병렬로 연결된 2개의 브랜치들을 포함한다. 제 1 브랜치는 직렬로 연결된 트랜지스터(11) 및 dc 전압 소스(4)를 포함한다. 제 2 브랜치는, 예컨대 정상 폐쇄 타입으로 구성된 스위치(14)를 포함한다. 스위치(14) 및 트랜지스터(11)는 노드(43)에 의해 연결된다.
도 8에서, 시스템은 저장 구성(storage configuration)에 있고, 그러한 저장 구성에서, 소스(4)의 양의 단자는 개방 상태에 있는 트랜지스터(11)에 의해 극(42)으로부터 격리된다. 소스(4)의 음의 단자는 극(41)에 연결된 상태로 유지된다. 극들(41 및 42) 사이의 전위 차이를 제로가 되도록 하기 위해, 스위치(14)가 폐쇄된다.
도 9에서, 시스템은 전기 부하의 전력 공급의 구성에 있다. 이러한 구성에서, 소스(4)의 양의 단자는 폐쇄 상태에 있는 트랜지스터(11)에 의해 극(42)에 연결된다. 극(42) 및 노드(43)는 개방 상태에 있는 스위치(14)에 의해 극(41)으로부터 격리된다.
도 8의 구성에서, 리스크는, 트랜지스터(11)가 단락 고장을 겪을 것이고, 그 후에, dc 전압 소스(4)가 트랜지스터(11) 및 폐쇄된 스위치(14)를 통해 단락 전류를 전송할 것이라는 것이다. 이를 방지하기 위해, 제어 회로(31)가 트랜지스터(11)에서의 단락의 발생을 검출하는 경우에, 제어 회로(31)는 스위치(14)의 개방을 제어하거나 또는 그러한 스위치(14)의 폐쇄를 방지하는 이상 신호를 생성한다. 따라서, 그러면, 시스템은 도 9의 구성으로 유지될 수 있고, 이는 dc 전압 소스(4)가 단락 전류를 생성하는 것을 방지한다.
제 1 실시예에서, 값(Vref)은 가변적일 수 있다. 그러면, 값(Vref)은 상이한 방식들로 세팅될 수 있다. 도 10의 예는 제 1 실시예에 따른 전자 디바이스(9)의 하나의 변형을 예시한다. 이러한 변형에서, 검출 디바이스(31)는 버퍼 메모리(315)를 포함한다. 버퍼 메모리(315)는 트랜지스터(11)의 개방 페이즈 동안에 전압계(313)에 의해 측정된 전위를 수용한다. 버퍼 메모리(315)는 시간 시프트(time shift)를 가지면서 버퍼 메모리(315)의 출력에서 그러한 측정된 값을 인가한다. 따라서, 값(Vref)은 게이트(111) 상의 전위의 이전의 측정에 의해 정의된다.
값(Vref)은 또한, 게이트(111)와 소스(112) 사이의 구조를 모델링하도록 설계된 캐패시턴스에 의해 생성될 수 있다.
저항성 컴포넌트들(211, 221, 및 231)은 가변 저항기들로서 구현될 수 있다. 이들의 저항 값은, 예컨대, 전력 트랜지스터의 스위칭의 역동성을 계통적으로 희생시키지 않으면서, 원하는 검출 감도에 따라 조정될 수 있다.
위에서 설명된 예들에서, 정상 개방형 타입의 전계 효과 전력 트랜지스터는 MosFET 타입의 트랜지스터이다. 본 발명은, HEMT, IGBT, JFET 기술의 정상 개방형 타입의 전계 효과 전력 트랜지스터와 같은 정상 개방형 타입의 임의의 다른 타입의 전계 효과 전력 트랜지스터에 대해 동등하게 적용된다. 모든 그러한 타입들의 트랜지스터의 경우에, 제어 전극의 절연체의 고장은 단락을 초래할 수 있다.
본 발명은 주로, 정상 개방형 타입의 전력 트랜지스터가 배터리에 대한 직렬 스위치로서 사용되는, 그러한 배터리를 포함하는 시스템에 대한 애플리케이션에서 설명되었다. 그러나, 본 발명에 따른 전자 디바이스는, 예를 들어, 예컨대 전기 동력화 애플리케이션들에 대해 인버터들의 브리지 암들에서 그러한 트랜지스터들을 연결시킴으로써, 다수의 다른 애플리케이션들을 수반할 수 있다.

Claims (7)

  1. 전자 디바이스(9)로서,
    게이트(111), 소스 및 드레인(112, 113)을 포함하는 정상 개방형(normally open) 타입의 전계 효과 전력 트랜지스터(11);
    제어 전극에 연결된 저항성 컴포넌트(211)를 포함하는 제어 회로(21) ― 상기 제어 회로는, 상기 저항성 컴포넌트에 의해, 상기 게이트에 상기 트랜지스터의 차단 전위를 인가하도록 설계되고, 상기 차단 전위는 상기 소스 및 상기 드레인의 전위들보다 더 작음 ―; 및
    상기 소스와 상기 드레인 사이의 단락(short circuit)을 예측(anticipate)하기 위한, 상기 게이트와 상기 소스 사이의 누설 전류의 검출 회로(31) ― 상기 검출 회로(31)는, 상기 트랜지스터의 차단 동안에 상기 게이트의 전위를 측정하고, 측정된 전위를 기준 전위와 비교하고, 비교의 결과에 따라 이상(anomaly) 신호를 생성하도록 설계됨 ―
    를 포함하는 것을 특징으로 하는, 전자 디바이스(9).
  2. 제1항에 있어서,
    상기 전계 효과 트랜지스터(11)는 CMOS, JFET, IGBT, 및 HEMT 트랜지스터들을 포함하는 그룹으로부터 선택되는, 전자 디바이스(9).
  3. 제1항 또는 제2항에 있어서,
    상기 저항성 컴포넌트(211)는 가변 저항기인, 전자 디바이스(9).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 검출 회로는, 상기 게이트의 상기 측정된 전위가 상기 기준 전위를 초과하는 경우에, 상기 이상 신호를 생성하는, 전자 디바이스(9).
  5. 제4항에 있어서,
    상기 검출 회로는 측정된 게이트 전위를 기억하도록 설계되고, 그 다음에, 그러한 측정된 전위를 상기 기준 전위인 것으로 정의하도록 설계되는, 전자 디바이스(9).
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전계 효과 전력 트랜지스터(12)는, 정상 개방형 타입이고 게이트(131), 소스 및 드레인(132, 133)을 포함하는 다른 전계 효과 전력 트랜지스터(13)와 병렬로 연결되고,
    상기 검출 회로는, 다른 트랜지스터의 차단 동안에 다른 트랜지스터의 게이트 전위를 측정하도록 설계되고, 게이트들에 대해 측정된 상기 전위들 사이의 차이가 임계치를 초과하는 경우에, 상기 이상 신호를 생성하도록 설계되는, 전자 디바이스(9).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    전력 스위치(14)를 더 포함하며,
    상기 이상 신호는 상기 전력 스위치(14)의 개방을 강제하는, 전자 디바이스(9).
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