KR20160131182A - 집적 회로와 이를 포함하는 컴퓨팅 장치 - Google Patents

집적 회로와 이를 포함하는 컴퓨팅 장치 Download PDF

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Abstract

집적 회로가 공개된다. 공급 전압의 변동에 종속적인 클락 신호의 위상을 이용하여 상기 공급 전압의 변동을 검출하는 상기 집적 회로는 클락 발생기로부터 출력된 상기 클락 신호를 서로 다른 지연 셀 체인들 각각을 이용하여 지연시키고, 제1지연 클락 신호와 제2지연 클락 신호를 생성하는 클락 지연 회로와, 상기 제1지연 클락 신호의 제1위상과 상기 제2지연 클락 신호의 제2위상의 차이에 기초하여, 상기 제1위상과 상기 제2위상의 차이가 180도가 되도록 상기 제1위상을 제어하는 위상 제어기를 포함한다.

Description

집적 회로와 이를 포함하는 컴퓨팅 장치{INTEGRATED CIRCUIT AND COMPUTING DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 집적 회로에 관한 것으로, 특히 상기 집적 회로로 공급되는 공급 전압의 변동에 종속적인 클락 신호의 위상을 이용하여 상기 공급 전압의 변동을 검출할 수 있는 집적 회로와, 이를 포함하는 컴퓨팅 장치에 관한 것이다.
시스템 온 칩(system on chip(SoC))은 기존의 여러 가지 기능을 가진 복잡한 시스템을 하나의 시스템으로 구현한 기술 집약적 반도체 기술이다. 상기 SoC는 상기 SoC를 전반적으로 제어하는 프로세서와, 상기 프로세서에 의해 제어되는 다양한 주변 회로들을 포함할 수 있다.
주변 회로는 SoC에 집적될 수 있는 회로(circuit), 로직 회로(logic circuit), 및/또는 이들의 조합을 의미한다. 또한, 상기 회로 또는 상기 로직 회로에는 코드(code)가 저장될 수 있다.
일반적으로, 다양한 주변 회로들을 포함하는 SoC를 포함하는 전자 시스템은 배터리에 의해 동작하므로 저전력 설계가 중요하다. 위상 동기 루프(phase locked loop(PLL)) 또는 크리스탈 오실레이터로부터 출력된 기준 클락 신호가 SoC로 공급되면, 다수의 주변 회로들 각각은 상기 기준 클락 신호에 기초하여 생성된 클락 신호들 각각을 작동 클락 신호로서 사용할 수 있다.
그러나, SoC에서 하드 작업 부하(hard work load)가 발생하면, 상기 SoC 또는 각 주변 회로로 공급되는 공급 전압에 일시적인 전압 드룹(voltage droop)이 발생할 수 있고, 상기 전압 드룹이 발생하면 상기 SoC 또는 각 주변 회로는 오작동을 할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 복수의 지연 셀들을 이용하여 매 클락 사이클마다 공급 전압의 미세한 변화를 검출하고, 검출 결과에 따라 상기 공급 전압의 변동에 종속적인 클락 신호를 제어할 수 있는 집적 회로와, 이를 포함하는 컴퓨팅 장치를 제공하는 것이다.
본 발명의 실시 예에 따라, 공급 전압의 변동에 종속적인 클락 신호의 위상을 이용하여 상기 공급 전압의 변동을 검출하는 집적 회로는 클락 발생기로부터 출력된 상기 클락 신호를 서로 다른 지연 셀 체인들 각각을 이용하여 지연시키고, 제1지연 클락 신호와 제2지연 클락 신호를 생성하는 클락 지연 회로와, 상기 제1지연 클락 신호의 제1위상과 상기 제2지연 클락 신호의 제2위상의 차이에 기초하여, 상기 제1위상과 상기 제2위상의 차이가 180도가 되도록 상기 제1위상을 제어하는 위상 제어기를 포함한다.
상기 위상 제어기는 상기 제2지연 클락 신호를 이용하여 상기 제1지연 클락 신호를 샘플링하고, 샘플링 결과에 따라 비교 신호를 생성하는 비교 신호 생성기와, 상기 비교 신호와 반전 클락 신호에 기초하여 상기 제1위상을 제어하는 제1위상 제어 코드를 생성하는 업/다운 카운터를 포함한다.
상기 업/다운 카운터는 상기 비교 신호의 레벨에 따라 업 카운트 작동 또는 다운 카운트 작동을 수행할지를 결정하고, 결정된 카운트 작동을 상기 반전 클락 신호를 이용하여 수행하고, 상기 제1위상 제어 코드를 생성한다.
상기 클락 지연 회로는 상기 클락 신호의 위상을 상기 제1위상 제어 코드에 기초하여 지연시키고 상기 제1위상을 갖는 상기 제1지연 클락 신호를 생성하는 제1지연 셀 체인과, 상기 클락 신호의 위상을 고정된 양만큼 지연시키고 상기 제2위상을 갖는 상기 제2지연 클락 신호를 생성하는 제2지연 셀 체인을 포함한다.
상기 집적 회로는 상기 제1지연 클락 신호를 지연시켜 제3지연 클락 신호를 생성하고, 상기 제2지연 클락 신호를 지연시켜 제4지연 클락 신호를 생성하고, 상기 제3지연 클락 신호의 제3위상과 상기 제4지연 클락 신호의 제4위상의 차이에 기초하여 상기 공급 전압의 변동 방향을 검출하는 검출 신호를 출력하는 검출 회로를 더 포함한다.
상기 집적 회로는 상기 검출 신호에 응답하여 전송 제어 신호를 생성하는 클락 위상 조절기를 더 포함하고, 상기 클락 발생기는 상기 전송 제어 신호에 기초하여 상기 클락 신호의 전송 타이밍을 제어한다.
실시 예에 따라, 상기 검출 회로는 상기 제4지연 클락 신호를 이용하여 상기 제3지연 클락 신호를 샘플링하고, 상기 공급 전압의 하강을 나타내는 상기 검출 신호를 생성한다.
상기 검출 회로는 상기 제1지연 클락 신호의 위상을 고정된 양만큼 지연시키고 상기 제3위상을 갖는 상기 제3지연 클락 신호를 생성하는 제1지연 셀 체인과, 상기 제2지연 클락 신호의 위상을 제2위상 제어 코드에 기초하여 지연시키고 상기 제4위상을 갖는 상기 제4지연 클락 신호를 생성하는 제2지연 셀 체인과, 상기 제4지연 클락 신호를 이용하여 상기 제3지연 클락 신호를 샘플링하고, 상기 검출 신호를 생성하는 검출 신호 생성기를 포함한다.
실시 예에 따라, 상기 검출 회로는 상기 제3지연 클락 신호를 이용하여 상기 제4지연 클락 신호를 샘플링하고, 상기 공급 전압의 상승을 나타내는 상기 검출 신호를 생성한다.
상기 검출 회로는 상기 제1지연 클락 신호의 위상을 제2위상 제어 코드에 기초하여 지연시키고 상기 제3위상을 갖는 상기 제3지연 클락 신호를 생성하는 제1지연 셀 체인과, 상기 제2지연 클락 신호의 위상을 고정된 양만큼 지연시키고 상기 제4위상을 갖는 상기 제4지연 클락 신호를 생성하는 제2지연 셀 체인과, 상기 제3지연 클락 신호를 이용하여 상기 제4지연 클락 신호를 샘플링하고, 상기 검출 신호를 생성하는 검출 신호 생성기를 포함한다.
본 발명의 실시 예에 따른 컴퓨팅 장치는 전력 관리 IC와, 상기 전력 관리 IC로부터 출력된 공급 전압의 변동에 종속적인 클락 신호의 위상을 이용하여 상기 공급 전압의 변동을 검출하는 집적 회로를 포함한다. 상기 집적 회로는 상기 클락 신호를 생성하는 클락 발생기와, 상기 클락 발생기로부터 출력된 상기 클락 신호를 서로 다른 지연 셀 체인들 각각을 이용하여 지연시키고, 제1지연 클락 신호와 제2지연 클락 신호를 생성하는 클락 지연 회로와, 상기 제1지연 클락 신호의 제1위상과 상기 제2지연 클락 신호의 제2위상의 차이에 기초하여, 상기 제1위상과 상기 제2위상의 차이가 180도가 되도록 상기 제1위상을 제어하는 위상 제어기를 포함한다.
상기 위상 제어기는 상기 제2지연 클락 신호를 이용하여 상기 제1지연 클락 신호를 샘플링하고, 샘플링 결과에 따라 비교 신호를 생성하는 비교 신호 생성기와, 상기 비교 신호와 반전 클락 신호에 기초하여 상기 제1위상을 제어하는 제1위상 제어 코드를 생성하는 업/다운 카운터를 포함한다. 상기 업/다운 카운터는 상기 비교 신호의 레벨에 따라 업 카운트 작동 또는 다운 카운트 작동을 수행할지를 결정하고, 결정된 카운트 작동을 상기 반전 클락 신호를 이용하여 수행하고, 상기 제1위상 제어 코드를 생성한다.
본 발명의 실시 예에 따른 집적 회로는 공급 전압의 변동에 종속적인 클락 신호의 위상을 이용하여 상기 공급 전압의 변동을 검출하는 검출 신호를 생성할 수 있고, 상기 검출 신호에 응답하여 상기 클락 신호의 전송 타이밍을 제어할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 집적 회로는 복수의 지연 셀들을 이용하여 클락 사이클마다 상기 공급 전압의 미세한 변화를 검출하고, 검출 결과를 이용하여 클락 발생기로부터 출력되는 상기 클락 신호를 제어할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 클락 제어 회로의 개략적인 블록도이다.
도 3은 도 2에 도시된 클락 제어 회로의 일 실시 예를 나타내는 블록도이다.
도 4는 도 2에 도시된 클락 제어 회로의 다른 실시 예를 나타내는 블록도이다.
도 5는 도 3 또는 도 4에 도시된 지연 셀의 일 실시 예이다.
도 6a는 도 1에 도시된 위상 제어기의 작동의 일 실시 예를 설명하기 위한 타이밍도이다.
도 6b는 도 1에 도시된 위상 제어기의 작동의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 7은 도 2에 도시된 제1검출 회로의 작동을 설명하기 위한 타이밍도이다.
도 8은 도 2에 도시된 제2검출 회로의 작동을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 클락 제어 장치를 포함하는 컴퓨팅 장치의 개략적인 블록도이다.
도 10은 도 1에 도시된 클락 제어 회로의 작동 방법을 설명하기 위한 플로우 차트이다.
도 11은 도 1에 도시된 클락 제어 장치의 작동 방법을 설명하기 위한 플로우 차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 클락 제어 회로의 개략적인 블록도이다.
도 1을 참조하면, 컴퓨팅 장치는 클락 제어 장치(10)와 전력 관리 IC(power management integrated circuit(PMIC); 110)를 포함할 수 있다. 상기 컴퓨팅 장치는 클락 신호(CLKin)를 사용하는 전자 장치, 예컨대 PC(personal computer) 또는 모바일 컴퓨팅 장치로 구현될 수 있다. 상기 모바일 컴퓨팅 장치는 랩탑 컴퓨터 (laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 e-북 (e-book)을 의미할 수 있다.
클락 제어 장치(10)는 공급 전압(PW)의 변동에 종속적인 클락 신호(CLKin)의 위상(phase)을 이용하여 공급 전압(PW)의 변동을 검출할 수 있다. 예컨대, 클락 제어 장치(10)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 또는 칩셋(chip set)으로 구현될 수 있으나 이에 한정되는 것은 아니다.
PMIC(110)는 클락 제어 장치(10)로 작동 전압을 공급할 수 있다.
클락 제어 장치(10)는 클락 발생기(100), 전력 관리 유닛(power management unit(PMU); 120), 클락 위상 조절기(130), 기능 블록(140), 및 클락 제어 회로 (200)를 포함할 수 있다.
PMU(120)에 의해 생성된 공급 전압(PW)이 클락 발생기(100)로 공급되면, 클락 발생기(100)는 클락 신호(CLKin)를 생성할 수 있다. 예컨대, 클락 발생기(100)는 위상 동기 루프(phase locked loop(PLL)), 지연 동기 루프(delayed locked loop(DLL)), 또는 크리스탈 오실레이터로 구현될 수 있으나 이에 한정되는 것은 아니다.
클락 발생기(100)는, 클락 위상 조절기(130)로부터 전송된 전송 제어 신호 (CNTR)에 응답하여, 기능 블록(140)으로 공급(또는 전송)되는 클락 신호(CLKout)의 공급(또는 전송) 타이밍을 제어할 수 있다.
PMIC(110)는 작동 전압을 클락 제어 장치(10) 또는 PMU(120)로 공급할 수 있다. PMU(120)는 PMIC(110)로부터 공급된 작동 전압을 관리하고, 클락 제어 장치 (10) 내부에서 사용되는 공급 전압들을 관리할 수 있다. PMU(120)는, PMIC(110)로부터 공급된 작동 전압에 기초하여, 클락 발생기(100)로 공급 전압(PW)을 공급할 수 있다.
클락 위상 조절기(130)는, 클락 제어 회로(200)로부터 출력된 검출 신호 (DET)에 응답하여, 클락 신호(CLKout)의 전송 타이밍을 제어하는 전송 제어 신호 (CNTR)를 생성할 수 있다.
기능 블록(140)은 프로세서 또는 상기 프로세서에 의해 제어되는 다양한 전자 회로들을 포함할 수 있다. 전자 회로는 CPU(central processing unit), 상기 CPU에 포함된 복수의 코어들(cores) 각각, GPU(graphics processing unit), MFC (multi-format codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(joint photographic experts group) 프로세서, 비디오 프로세서 (video processor), 또는 믹서(mixer), 등), 오디오 시스템(audio system), 드라이버(driver), 디스플레이 드라이버(display driver), 휘발성 메모리 장치(volatile memory device), 불휘발성 메모리 장치(non-volatile memory device), 메모리 컨트롤러(memory controller), 캐시 메모리(cache memory), 시리얼 포트(serial port), 시스템 타이머(system timer), 워치 독 타이머(watch dog timer), 아날로그-디지털 컨버터(analog-to-digital converter) 및/또는 디지털-아날로그-컨버터 등을 포함할 수 있다.
기능 블록(140)은 복수의 전자 회로들을 포함할 수 있고, 상기 복수의 전자 회로들 각각은 서로 다른 주파수(clock frequency)를 갖는 클락 신호를 사용할 수 있다. 이때, 클락 신호(CLKout)는 하나 또는 그 이상의 클락 신호들을 의미할 수 있다.
클락 제어 회로(200)는 공급 전압(PW)의 변동에 종속적인 클락 신호(CLKin)의 위상을 이용하여 공급 전압(PW)의 변동을 검출할 수 있다.
도 1부터 도 2를 참조하면, 클락 제어 회로(200)는 클락 지연 회로(210), 위상 제어기(220), 및 검출 회로(230)를 포함할 수 있다. 이때, 검출 회로(230)는 제1검출 회로(230-1)와 제2검출 회로(230-2)를 포함할 수 있다.
클락 지연 회로(210)는 클락 발생기(130)로부터 출력된 클락 신호(CLKin)를 수신하고, 서로 다른 지연 셀 체인들(211 및 213) 각각을 이용하여 클락 신호 (CLKin)를 지연시키고, 제1지연 클락 신호(DCLK1)와 제2지연 클락 신호(DCLK2)를 생성할 수 있다.
클락 지연 회로(210)는 제1지연 클락 신호(DCLK1)와 제2지연 클락 신호 (DCLK2)를 위상 제어기(220), 제1검출 회로(230-1), 및 제2검출 회로(230-2)로 전송할 수 있다.
클락 지연 회로(210)는 제1지연 셀 체인(211)과 제2지연 셀 체인(213)을 포함할 수 있다. 제1지연 셀 체인(211)은 제1위상 제어 코드(CO[6:0])와 직렬로 접속된 제1지연 셀들(도 3의 DL11~DL17)을 이용하여 클락 신호(CLKin)를 지연시키고, 제1지연 클락 신호(DCLK1)를 생성한다. 제2지연 셀 체인(213)은 제2위상 제어 코드와 직렬로 접속된 제2지연 셀들(도 3의 DL21~DL27)을 이용하여 클락 신호(CLKin)를 지연시키고, 제2지연 클락 신호(DCLK2)를 생성할 수 있다.
실시 예에 따라, 제1지연 셀들(도 3의 DL11~DL17)은 직렬로 접속되고, 제2지연 셀들(도 3의 DL21~DL27)은 서로 직렬로 접속될 수 있다. 실시 예들에 따라, 제1지연 셀들(도 3의 DL11~DL17) 각각과 제2지연 셀들(도 3의 DL21~DL27) 각각은 버퍼, 인버터, 또는 지연을 발생하는 소자로 구현될 수 있다.
제1위상 제어 코드(CO[6:0])는 위상 제어기(220)로부터 제1지연 셀 체인 (211)으로 전송(또는 피드백)되고, 제1지연 셀들(도 3의 DL11~DL17) 각각에 대한 지연 여부를 제어할 수 있다. 예컨대, 각 비트(CO[0]~CO[6])는 로직 1 또는 로직 0일 수 있다. 예컨대, 각 비트(CO[0]~CO[6])가 로직 1일 때, 제1지연 셀 체인(211)의 지연은 최대일 수 있고, 각 비트(CO[0]~CO[6])가 로직 0일 때, 제1지연 셀 체인 (211)의 지연은 최소일 수 있다.
상기 제2위상 제어 코드는 미리 결정된 코드로서, 제2지연 셀들(도 3의 DL21~DL27) 각각에 미리 설정된 코드일 수 있다. 상기 제2위상 제어 코드는 제2지연 셀들(도 3의 DL21~DL27) 각각에 대한 지연 여부를 제어할 수 있다. 도 3에 도시된 바와 같이, 상기 제2위상 제어 코드는 모두 로직 0을 갖는 코드로 설정될 수 있다. 실시 예에 따라, 제1위상 제어 코드(CO[6:0])는 가변적인 코드(variable code)이고, 상기 제2위상 제어 코드는 고정된 코드(fixed code)일 수 있다.
위상 제어기(220)는 비교 신호 생성기(221)와 업/다운 카운터(223)를 포함할 수 있다.
비교 신호 생성기(221)는 제1지연 셀 체인(211)으로부터 출력된 제1지연 클락 신호(DCLK1)를 수신하고, 제2지연 셀 체인(213)으로부터 출력된 제2지연 클락 신호(DCLK2)를 수신할 수 있다.
비교 신호 생성기(221)는 제1지연 클락 신호(DCLK1)의 위상과 제2지연 클락 신호(DCLK2)의 위상을 비교하고, 비교 결과에 따라 비교 신호(CS)를 생성할 수 있다. 실시 예에 따라, 비교 신호 생성기(221)는 제2지연 클락 신호(DCLK2)를 이용하여 제1지연 클락 신호(DCLK1)를 샘플링하고, 샘플링 결과에 따라 비교 신호(CS)를 생성할 수 있다. 예컨대, 비교 신호(CS)의 레벨은 로직 0 또는 로직 1일 수 있다.
업/다운 카운터(223)는, 비교 신호(CS)와 반전 클락 신호에 응답하여, 업 카운트 작동 또는 다운 카운트 작동을 수행하고, 수행의 결과에 따라 제1위상 제어 코드(CO[6:0])를 생성할 수 있다. 이때, 제1위상 제어 코드(CO[6:0])는 제1지연 클락 신호(DCLK1)의 위상과 제2클락 지연 신호(DCLK2)의 위상의 차이가 180도가 되도록 제1지연 클락 신호(DCLK1)의 위상을 제어할 수 있다. 인버터(INV)는 클락 신호 (CLKin)를 반전하고, 반전 클락 신호를 업/다운 카운터(223)로 전송할 수 있다.
실시 예에 따라, 업/다운 카운터(223)는, 비교 신호(CS)의 레벨에 따라, 업 카운트 작동 또는 다운 카운트 작동을 수행할지를 결정하고, 결정된 카운트 작동을 반전 클락 신호에 기초하여 수행하고, 수행 결과에 해당하는 제1위상 제어 코드(CO[6:0])를 생성할 수 있다.
검출 회로(230)는 제1지연 클락 신호(DCLK1)를 지연시켜 제3그룹의 지연 클락 신호들(DCLK3 또는 DCLK5)을 생성하고, 제2지연 클락 신호(DCLK2)를 지연시켜 제2그룹의 지연 클락 신호들(DCLK4 또는 DCLK6)을 생성하고, 제1그룹의 지연 클락 신호들(DCLK3 및 DCLK5)의 위상들과 제2그룹의 지연 클락 신호들(DCLK4 및 DCLK6)의 위상들의 차이들에 기초하여 공급 전압(PW)의 변동을 검출하는 검출 신호들 (DET1과 DET2)을 생성하고, 검출 신호들(DET1과 DET2)을 클락 위상 조절기(130)로 출력할 수 있다.
제1검출 회로(230-1)는 제3지연 셀 체인(231-1), 제4지연 셀 체인(233-1), 및 제1검출 신호 생성기(235-1)를 포함할 수 있다.
제3지연 셀 체인(231-1)은 제3위상 제어 코드와 제3지연 셀들(도 3의 DL31~DL34)을 이용하여 제1지연 클락 신호(DCLK1)를 지연시키고, 제3지연 클락 신호(DCLK3)를 생성할 수 있다.
제4지연 셀 체인(233-1)은 제4위상 제어 코드와 제4지연 셀들(도 3의 DL41~DL44)을 이용하여 제2지연 클락 신호(DCLK2)를 지연시키고, 제4지연 클락 신호(DCLK4)를 생성할 수 있다.
실시 예에 따라, 제3지연 셀들(도 3의 DL31~DL34)은 서로 직렬로 접속되고, 제4지연 셀들(도 3의 DL41~DL44)은 서로 직렬로 접속될 수 있다. 실시 예들에 따라, 제3지연 셀들(도 3의 DL31~DL34) 각각과 제4지연 셀들(도 3의 DL41~DL44) 각각은 버퍼, 인버터, 또는 지연을 발생하는 소자로 구현될 수 있다.
상기 제3위상 제어 코드는 미리 결정된 코드로서, 제3지연 셀들(도 3의 DL31~DL34) 각각에 미리 설정된 코드일 수 있다. 상기 제3위상 제어 코드는 제3지연 셀들(도 3의 DL31~DL34) 각각의 지연 여부를 제어할 수 있다.
상기 제4위상 제어 코드는 제4지연 셀들(도 3의 DL41~DL44) 각각에 설정된 코드로서, 제4지연 셀들(도 3의 DL41~DL44) 각각의 지연 여부를 제어할 수 있다. 상기 제4위상 제어 코드에 포함된 비트들의 값들에 따라 제1검출 신호 생성기(235-1)에 의해 수행되는 공급 전압(PW)의 하강 검출 범위가 결정될 수 있다.
실시 예에 따라, 상기 제4위상 제어 코드는 가변적인 코드일 수 있고, 상기 제3위상 제어 코드는 고정된 코드일 수 있다.
제1검출 신호 생성기(235-1)는 제3지연 셀 체인(231-1)으로부터 출력된 제3지연 클락 신호(DCLK3)와 제4지연 셀 체인(233-1)으로부터 출력된 제4지연 클락 신호(DCLK4)를 수신하고, 제3지연 클락 신호(DCLK3)의 위상과 제4지연 클락 신호 (DCLK4)의 위상의 차이에 기초하여 공급 전압(PW)의 하강을 나타내는 제1검출 신호 (DET1)를 생성할 수 있다. 제1검출 신호 생성기(235-1)는 제1검출 신호(DET1)를 클락 위상 조절기(130)로 전송할 수 있다. 예컨대, 제1검출 신호 생성기(235-1)는 제4지연 클락 신호(DCLK4)를 이용하여 제3지연 클락 신호(DCLK3)를 샘플링하고, 제1검출 신호(DET1)를 생성할 수 있다.
제2검출 회로(230-2)는 제5지연 셀 체인(231-2), 제6지연 셀 체인(233-2), 및 제2검출 신호 생성기(235-2)를 포함할 수 있다.
제5지연 셀 체인(231-2)은 제5위상 제어 코드와 제5지연 셀들(도 3의 DL51~DL54)을 이용하여 제1지연 클락 신호(DCLK1)를 지연시키고, 제5지연 클락 신호(DCLK5)를 생성할 수 있다.
제6지연 셀 체인(233-2)은 제6위상 제어 코드와 제6지연 셀들(도 3의 DL61~DL64)을 이용하여 제2지연 클락 신호(DCLK2)를 지연시키고, 제6지연 클락 신호(DCLK6)를 생성할 수 있다.
실시 예에 따라, 제5지연 셀들(도 3의 DL51~DL54)은 서로 직렬로 접속되고, 제6지연 셀들(도 3의 DL61~DL64)은 서로 직렬로 접속될 수 있다. 실시 예들에 따라, 제5지연 셀들(도 3의 DL51~DL54) 각각과 제6지연 셀들(도 3의 DL61~DL64) 각각은 버퍼, 인버터, 또는 지연을 발생하는 소자로 구현될 수 있다.
상기 제5위상 제어 코드는 제5지연 셀들(도 3의 DL51~DL54) 각각에 설정된 코드로서, 제5지연 셀들(도 3의 DL51~DL54) 각각의 지연 여부를 제어할 수 있다. 상기 제5위상 제어 코드에 포함된 비트들의 값들에 따라 제2검출 신호 생성기(235-2)에 의해 수행되는 공급 전압(PW)의 상승에 대한 검출 범위가 결정될 수 있다.
상기 제6위상 제어 코드는 미리 결정된 코드로서, 제6지연 셀들(도 3의 DL61~DL64) 각각에 미리 설정된 코드일 수 있다. 상기 제6위상 제어 코드는 제6지연 셀들(도 3의 DL61~DL64) 각각의 지연 여부를 제어할 수 있다. 실시 예에 따라, 상기 제5위상 제어 코드는 가변적인 코드일 수 있고, 상기 제6위상 제어 코드는 고정된 코드일 수 있다.
제2검출 신호 생성기(235-2)는 제5지연 셀 체인(231-5)으로부터 출력된 제5지연 클락 신호(DCLK5)와 제6지연 셀 체인(233-6)으로부터 출력된 제6지연 클락 신호(DCLK6)를 수신하고, 제5지연 클락 신호(DCLK5)의 위상과 제6지연 클락 신호 (DCLK6)의 위상의 차이에 기초하여 공급 전압(PW)의 상승을 나타내는 제2검출 신호 (DET2)를 생성할 수 있다. 제2검출 신호 생성기(235-2)는 제2검출 신호(DET2)를 클락 위상 조절기(130)로 전송할 수 있다. 예컨대, 제2검출 신호 생성기(235-2)는 제5지연 클락 신호(DCLK5)를 이용하여 제6지연 클락 신호(DCLK6)를 샘플링하고, 제2검출 신호(DET2)를 생성할 수 있다.
도 3은 도 2에 도시된 클락 제어 회로의 일 실시 예를 나타내는 블록도이고, 도 4는 도 2에 도시된 클락 제어 회로의 다른 실시 예를 나타내는 블록도이다.
도 1부터 도 3을 참조하면, 제1지연 셀 체인(211)은 서로 직렬로 접속된 제1지연 셀들(DL11~DL17)을 포함할 수 있고, 제2지연 셀 체인(213)은 서로 직렬로 접속된 제2지연 셀들(DL21~DL27)을 포함할 수 있고, 제3지연 셀 체인(231-1)은 서로 직렬로 접속된 제3지연 셀들(DL31~DL34)을 포함할 수 있고, 제4지연 셀 체인(233-1)은 서로 직렬로 접속된 제4지연 셀들(DL41~DL44)을 포함할 수 있고, 제5지연 셀 체인(231-2)은 서로 직렬로 접속된 제5지연 셀들(DL51~DL54)을 포함할 수 있고, 제6지연 셀 체인(233-2)은 서로 직렬로 접속된 제6지연 셀들(DL61~DL64)을 포함할 수 있다.
제1지연 셀들(DL11~DL17) 각각의 지연은 서로 다를 수 있고, 제2지연 셀들(DL21~DL27) 각각의 지연은 서로 다를 수 있고, 제3지연 셀들(DL31~DL34) 각각의 지연을 서로 다를 수 있고, 제4지연 셀들(DL41~DL44) 각각의 지연은 서로 다를 수 있고, 제5지연 셀들(DL51~DL54) 각각의 지연을 서로 다를 수 있고, 제6지연 셀들 (DL61~DL64) 각각의 지연을 서로 다를 수 있다. 예컨대, 제1지연 셀들(DL11~DL17) 각각의 지연은 가중 값(weighted value)으로 결정될 수 있다.
제1지연 셀 체인(211)의 구조와 제2지연 셀 체인(213)의 구조는 실질적으로 동일하고, 제3지연 셀 체인(231-1)의 구조와 제4지연 셀 체인(233-1)의 구조는 실질적으로 동일하고, 제5지연 셀 체인(231-2)의 구조와 제6지연 셀 체인(233-2)의 구조는 실질적으로 동일하다. 즉, 제2지연 셀 체인(213)은 제1지연 셀 체인(211)의 리플리카(replica) 지연 셀 체인이고, 제4지연 셀 체인(233-1)은 제3지연 셀 체인 (231-1)의 리플리카 지연 셀 체인이고, 제6지연 셀 체인(233-2)은 제5지연 셀 체인 (231-2)의 리플리카 지연 셀 체인이다.
비록, 각 지연 셀 체인(211, 213, 231-1, 233-1, 231-2, 및 233-2)은 도 3에 도시된 개수를 갖는 지연 셀들을 포함하고 있으나, 각 지연 셀 체인(211, 213, 231-1, 233-1, 231-2, 및 233-2)에 포함된 지연 셀들의 개수는 설계 사양에 따라 다양하게 변경될 수 있다.
비교 신호 생성기(221), 제1검출 신호 생성기(235-1), 및 제2검출 신호 생성기(235-2) 각각은 D-플립-플롭(flip-flop)으로 구현될 수 있다.
제1지연 셀 체인(211)은 제1위상 제어 코드(CO[6:0])에 기초하여 제1지연 셀들(DL11~DL17) 각각의 지연 여부를 결정하고, 제1지연 클락 신호(DCLK1)를 생성할 수 있다.
제2지연 셀 체인(213)은 제2위상 제어 코드에 기초하여 제2지연 셀들 (DL21~DL27) 각각의 지연 여부를 결정하고, 제2지연 클락 신호(DCLK2)를 생성할 수 있다. 예컨대, 제2위상 제어 코드에 포함된 비트들이 로직 0으로 설정될 때, 클락 신호(CLKin)는 최소 지연으로 지연될 수 있다. 상기 최소 지연은 제2지연 셀 체인 (213)에 포함된 각 지연 셀(DL21~DL27)의 물리적인 특성에 따라 결정되는 지연일 수 있다. 예컨대, 각 지연 셀(DL21~DL27)이 도 5에 도시된 지연 셀로 구현될 때, 상기 최소 지연은 각 지연 셀(DL21~DL27)에 포함된 멀티플렉서의 지연에 따라 결정될 수 있다.
비교 신호 생성기(221)는 입력 단자(D)를 통해 제1지연 셀 체인(211)으로부터 출력된 제1지연 클락 신호(DCLK1)를 수신하고, 클락 단자(CK)를 통해 제2지연 셀 체인(213)으로부터 출력된 제2지연 클락 신호(DCLK2)를 수신하고, 출력 단자(Q)를 비교 신호(CS)를 통해 업/다운 카운터(223)로 출력할 수 있다.
비교 신호 생성기(221)는, 제2지연 클락 신호(DCLK2)의 샘플링 에지(예컨대, 상승 에지 또는 하강 에지)를 이용하여, 제1지연 클락 신호(DCLK1)의 레벨을 샘플링하고 샘플링 결과에 따라 비교 신호(CS)를 생성할 수 있다.
예컨대, 제2지연 클락 신호(DCLK2)의 상승 에지에서 샘플링된 제1지연 클락 신호(DCLK1)가 로직 0이면, 비교 신호 생성기(221)는 로직 0을 갖는 비교 신호 (CS)를 생성하고, 제2지연 클락 신호(DCLK2)의 상승 에지에서 샘플링된 제1지연 클락 신호(DCLK1)가 로직 1이면, 비교 신호 생성기(221)는 로직 1을 갖는 비교 신호 (CS)를 생성할 수 있다.
실시 예에 따라, 업/다운 카운터(223)는, 로직 0을 갖는 비교 신호(CS)에 응답하여, 제1지연 클락 신호(DCLK1)의 지연을 증가시키기 위한 제1위상 제어 코드 (CO[6:0])를 생성할 수 있다. 그러나, 업/다운 카운터(223)는, 로직 1을 갖는 비교 신호(CS)에 응답하여 제1지연 클락 신호(DCLK1)의 지연을 감소시키기 위한 제1위상 제어 코드(CO[6:0])를 생성할 수 있다.
제3지연 셀 체인(231-1)은 제3위상 제어 코드에 기초하여 제3지연 셀들 (DL31~DL34) 각각의 지연 여부를 결정하고, 제3지연 클락 신호(DCLK3)를 생성할 수 있다. 예컨대, 상기 제3위상 제어 코드는 제1지연 클락 신호(DCLK1)를 최소 지연으로 지연시키기 위한 코드를 의미할 수 있다.
제4지연 셀 체인(233-1)은 제4위상 제어 코드(DV[3:0])에 기초하여 제4지연 셀들(DL41~DL44) 각각의 지연 여부를 결정하고, 제4지연 클락 신호(DCLK4)를 생성할 수 있다. 제4위상 제어 코드(DV[3:0])는 레지스터(240)로부터 출력될 수 있고, 제4위상 제어 코드(DV[3:0])에 포함된 비트들의 값들에 따라 제1검출 신호 생성기 (235-1)에 의해 수행되는 공급 전압(PW)의 하강에 대한 검출 범위가 결정될 수 있다.
제1검출 신호 생성기(235-1)는 입력 단자(D)를 통해 제3지연 셀 체인(231-1)으로부터 출력된 제3지연 클락 신호(DCLK3)를 수신하고, 클락 단자(CK)를 통해 제4지연 셀 체인(233-1)으로부터 출력된 제4지연 클락 신호(DCLK4)를 수신하고, 출력 단자(Q)를 통해 제1검출 신호(DET1)를 출력할 수 있다.
제1검출 신호 생성기(235-1)는 제4지연 클락 신호(DCLK4)의 샘플링 에지에서 샘플링된 제3지연 클락 신호(DCLK3)의 레벨에 따라 서로 다른 레벨을 갖는 제1검출 신호(DET1)를 생성할 수 있다.
예컨대, 제1검출 신호 생성기(235-1)는, 제4지연 클락 신호(DCLK4)의 상승 에지에서 샘플링된 제3지연 클락 신호(DCLK3)가 로직 0이면, 공급 전압(PW)이 하강하지 않음(또는 일정 범위 내에서 유지되고 있음)을 나타내는 로직 0을 갖는 제1검출 신호(DET1)를 생성할 수 있다. 그러나, 제1검출 신호 생성기(235-1)는, 제4지연 클락 신호(DCLK4)의 상승 에지에서 샘플링된 제3지연 클락 신호(DCLK3)가 로직 1이면, 공급 전압(PW)이 하강함을 나타내는 로직 1을 갖는 제1검출 신호(DET1)를 생성할 수 있다.
제5지연 셀 체인(231-2)은 제5위상 제어 코드(DV[3:0])에 기초하여 제5지연 셀들(DL51~DL54) 각각의 지연 여부를 결정하고, 제5지연 클락 신호(DCLK5)를 생성할 수 있다. 제5위상 제어 코드(DV[3:0])는 레지스터(240)로부터 출력될 수 있고, 제5위상 제어 코드(DV[3:0])에 포함된 비트들의 값들에 따라 제2검출 신호 생성기 (235-2)에 의한 공급 전압(PW)의 상승에 대한 검출 범위가 결정될 수 있다.
제6지연 셀 체인(233-2)은 제6위상 제어 코드에 기초하여 제6지연 셀들 (DL61~DL64) 각각의 지연 여부를 결정하고, 제6지연 클락 신호(DCLK6)를 생성할 수 있다. 제6위상 제어 코드는 제2지연 클락 신호(DCLK2)를 최소 지연으로 지연시키기 위한 코드를 의미할 수 있다.
제2검출 신호 생성기(235-2)는 입력 단자(D)를 통해 제6지연 셀 체인(233-2)으로부터 출력된 제6지연 클락 신호(DCLK6)를 수신하고, 클락 단자(CK)를 통해 제5지연 셀 체인(231-2)으로부터 출력된 제5지연 클락 신호(DCLK5)를 수신하고, 출력 단자(Q)를 통해 제2검출 신호(DET2)를 출력할 수 있다.
예컨대, 제2검출 신호 생성기(235-2)는 제5지연 클락 신호(DCLK5)의 샘플링 에지에서 샘플링된 제6지연 클락 신호(DCLK6)의 레벨에 따라 서로 다른 레벨을 갖는 제2검출 신호(DET2)를 생성할 수 있다.
실시 예에 따라, 제2검출 신호 생성기(235-2)는, 제5지연 클락 신호(DCLK5)의 상승 에지에서 샘플링된 제6지연 클락 신호(DCLK6)가 로직 0일 때, 공급 전압 (PW)이 상승하지 않음(또는 일정 범위 내에서 유지되고 있음)을 나타내는 로직 0을 갖는 제2검출 신호(DET2)를 생성할 수 있다. 그러나, 제2검출 신호 생성기(235-2)는, 제5지연 클락 신호(DCLK5)의 상승 에지에서 샘플링된 제6지연 클락 신호 (DCLK6)가 로직 1일 때, 공급 전압(PW)이 상승함을 나타내는 로직 1을 갖는 제2검출 신호(DET2)를 생성할 수 있다.
도 1부터 도 4를 참조하면, 도 4의 클락 제어 회로(200-2)가 선-지연 회로 (pre-delay circuit; 250)를 더 포함하는 것을 제외하면, 도 4의 클락 제어 회로 (200-2)의 구조와 작동은 도 3의 클락 제어 회로(200-1)의 구조와 작동과 실질적으로 동일하거나 유사하다.
클락 신호(CLKin)가 제1지연 셀 체인(211)으로 전송될 때, 클락 신호(CLKin)의 위상 마진(phase margin)을 향상시키기 위해 선-지연 회로(250)는 클락 신호 (CLKin)를 미리 지연시킬 수 있다.
예컨대, 제1위상 제어 코드(CO[6:0])에 의해 제1지연 클락 신호(DCLK1)의 위상과 제2지연 클락 신호(DCLK2)의 위상의 차이가 180도가 되도록, 선-지연 회로 (250)는 클락 신호(CLKin)를 미리 지연시킬 수 있다.
도 5는 도 3 또는 도 4에 도시된 지연 셀의 일 실시 예이다. 도 3부터 도 5를 참조하면, 각 지연 셀 체인(211, 213, 231-1, 233-1, 231-2, 및 233-2)에 포함된 각 지연 셀은 도 5의 지연 셀(260)로 구현될 수 있다.
지연 셀(260)은 버퍼(261)와 멀티플렉서(263)를 포함할 수 있다. 지연 셀 (260)은, 위상 제어 코드(CO)에 응답하여, 입력 신호(IN) 또는 버퍼(261)의 출력 신호(DIN)를 출력 신호(OUT)로서 출력할 수 있다. 상기 각 지연 셀의 지연은 버퍼 (261)의 지연량에 따라 결정될 수 있다. 예컨대, 지연 셀(DL12)의 지연은 지연 셀 (DL11)의 지연보다 크게 설정되고, 지연 셀(DL13)의 지연은 지연 셀(DL12)의 지연보다 크게 설정되고, 지연 셀(DL17)의 지연은 지연 셀(DL16)의 지연보다 크게 설정될 수 있다.
각 지연 셀 체인(213, 231-1, 및 233-2)에 포함된 모든 지연 셀들 각각의 멀티플렉서(263)는, 로직 0을 갖는 선택 신호에 응답하여, 입력 신호(IN)를 출력 신호(OUT)로서 출력할 수 있다. 이때, 멀티플렉서(263) 자체의 지연에 따라, 출력 신호(OUT)의 위상은 입력 신호(IN)의 위상보다 지연될 수 있다.
도 6a는 도 1에 도시된 위상 제어기의 작동의 일 실시 예를 설명하기 위한 타이밍도이고, 도 6b는 도 1에 도시된 위상 제어기의 작동의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 1부터 도 6a를 참조하면, 위상 제어기(220)는, 클락 지연 회로(210)로부터 출력되고 위상이 조절되기 이전의 제1지연 클락 신호(DCLK1')와 제2지연 클락 신호 (DCLK2)를 이용하여, 제1위상 제어 코드(CO[6:0])를 생성할 수 있다. 제1지연 셀 체인(211)은, 제1위상 제어 코드(CO[6:0])에 기초하여, 제2지연 클락 신호 (DCLK2)의 위상과 제1지연 클락 신호(DCLK1)의 위상의 차이가 180도가 되도록 제1지연 클락 신호(DCLK1')의 위상 지연을 감소시킬 수 있다.
각 시점(T1~T5)에서, 즉 제2지연 클락 신호(DCLK2)의 상승 에지에서, 샘플링된 제1지연 클락 신호(DCLK1')가 로직 1이면, 위상 제어기(220)는 제1지연 클락 신호(DCLK1')의 위상을 제1차이(D1)만큼 조절하기 위한 제1위상 제어 코드(CO[6:0])를 생성할 수 있다. 클락 지연 회로(210)는, 위상 제어기(220)로부터 출력된 제1위상 제어 코드(CO[6:0])에 응답하여, 제2지연 클락 신호(DCLK2)의 위상과 180도의 위상 차이가 나도록 제1지연 클락 신호(DCLK1')의 위상을 조절할 수 있다. 따라서, 클락 지연 회로(210)는 위상 조절된 제1지연 클락 신호(DCLK1)를 생성할 수 있다.
예컨대, 시점(T0)에서, 위상이 조절되지 이전의 제1지연 클락 신호(DCLK1')의 위상과 제2지연 클락 신호(DCLK2)의 위상의 차이는 180도가 아니다. 그러나, 시점(T1)에서, 위상이 조절된 제1지연 클락 신호(DCLK1)의 위상과 제2지연 클락 신호 (DCLK2)의 위상의 차이는 180도이다.
예컨대, 제1지연 클락 신호(DCLK1)의 위상과 제2지연 클락 신호(DCLK2)의 위상의 차이가 180도가 될 때까지, 위상 제어기(220)는 제1지연 클락 신호(DCLK1')의 위상을 조절하기 위한 제1위상 제어 코드(CO[6:0])를 생성할 수 있다.
도 1부터 5, 및 도 6b를 참조하면, 위상 제어기(220)는, 클락 지연 회로(210)로부터 출력되고 위상이 조절되기 이전의 제1지연 클락 신호(DCLK1')와 제2지연 클락 신호(DCLK2)를 이용하여, 제1위상 제어 코드(CO[6:0])를 생성할 수 있다. 제1지연 셀 체인(211)은, 제1위상 제어 코드(CO[6:0])에 기초하여, 제2지연 클락 신호(DCLK2)의 위상과 제1지연 클락 신호(DCLK1)의 위상의 차이가 180도가 되도록 제1지연 클락 신호(DCLK1')의 위상 지연을 증가시킬 수 있다.
각 시점(T1~T5)에서, 즉 제2지연 클락 신호(DCLK2)의 상승 에지에서, 샘플링된 제1지연 클락 신호(DCLK1')가 로직 0이면, 위상 제어기(220)는 제1지연 클락 신호(DCLK1')의 위상을 제2차이(D2)만큼 조절하기 위한 제1위상 제어 코드(CO[6:0])를 생성할 수 있다. 클락 지연 회로(210)는, 위상 제어기(220)로부터 출력된 제1위상 제어 코드(CO[6:0])에 응답하여, 제2지연 클락 신호(DCLK2)의 위상과 180도의 위상 차이가 나도록 제1지연 클락 신호(DCLK1')의 위상을 조절할 수 있다. 따라서, 클락 지연 회로(210)는 위상 조절된 제1지연 클락 신호(DCLK1)를 생성할 수 있다.
예컨대, 제1지연 클락 신호(DCLK1)의 위상과 제2지연 클락 신호(DCLK2)의 위상의 차이가 180도가 될 때까지, 위상 제어기(220)는 제1지연 클락 신호(DCLK1')의 위상을 조절하기 위한 제1위상 제어 코드(CO[6:0])를 생성할 수 있다.
도 7은 도 2에 도시된 제1검출 회로의 작동을 설명하기 위한 타이밍도이고, 도 8은 도 2에 도시된 제2검출 회로의 작동을 설명하기 위한 타이밍도이다.
제2지연 클락 신호(DCLK2)의 위상은 제2지연 셀들(DL21~DL27) 각각의 오프셋 지연 (offset delay)에 의해 클락 신호(CLKin)의 위상보다 지연될 수 있다. 예컨대, 상기 오프셋 지연은 제2지연 셀들(DL21~DL27) 각각에 포함된 멀티플렉서에 의해 발생할 수 있다.
업/다운 카운터(223)로부터 출력된 제1위상 제어 코드(CO[6:0])에 기초하여, 제1지연 클락 신호(DCLK1)의 위상과 제2지연 클락 신호(DCLK2)의 위상의 차이는 180도일 수 있다.
도 7을 참조하면, 제1검출 회로(230-1)는, 제3지연 클락 신호(DCLK3)의 제3위상과 제4지연 클락 신호(DCLK4)의 제4위상의 차이에 기초하여, 공급 전압(PW)의 하강 여부를 검출할 수 있다.
제3지연 클락 신호(DCLK3)의 위상은 제3지연 셀들(DL31~DL34) 각각의 오프셋 지연에 의해 제1지연 클락 신호(DCLK1)의 위상보다 지연될 수 있다. 상기 오프셋 지연은 제3지연 셀들(DL31~DL34) 각각에 포함된 멀티플렉서에 의해 발생할 수 있다.
제4지연 클락 신호(DCLK4)의 위상은 제4위상 제어 코드(DV[3:0])에 따라 결정된 지연 셀들(DL41~DL44) 각각의 지연과 제4지연 셀들(DL41~DL44) 각각의 오프셋 지연에 따라 제2지연 클락 신호(DCLK2)의 위상보다 지연될 수 있다.
도 7을 참조하면, 제1시점(T11) 이전에 제4지연 클락 신호(DCLK4)의 각 상승 에지에서 샘플링된 제3지연 클락 신호(DCLK3)는 로직 0이므로, 샘플링 결과에 따라 제1검출 회로(230-1)는 공급 전압(PW)이 하강되지 않음(또는 일정 범위 내에서 유지되고 있음)을 나타내는 로직 0을 갖는 제1검출 신호(DET1)를 출력할 수 있다.
제1시점(T1)과 제2시점(T2) 각각에서, 즉 제4지연 클락 신호(DCLK4)의 각 상승 에지에서 샘플링된 제3지연 클락 신호(DCLK3)는 로직 1이므로, 샘플링 결과에 따라 제1검출 회로(230-1)는 제1시점(T1)부터 제2시점(T2)까지 공급 전압(PW)이 하강함을 나타내는 로직 1을 갖는 제1검출 신호(DET1)를 출력할 수 있다.
제3시점(T3)에서, 즉 제4지연 클락 신호(DCLK4)의 상승 에지에서 샘플링된 제3지연 클락 신호(DCLK3)는 로직 0이므로, 샘플링 결과에 따라 제1검출 회로(235-1)는 로직 1로부터 로직 0으로 천이하는 제1검출 신호(DET1)를 출력할 수 있다.
제1검출 신호(DET1)는 파원 드룹율 하강 검출 플래그(power droop rate falling detection flag)로서, 제4지연 클락 신호(DCLK4)의 샘플링 에지(예컨대, 상승 에지 또는 하강 에지)에서 샘플링된 제3지연 클락 신호(DCLK3)의 레벨에 따라 서로 다른 레벨을 갖는다. 로직 1을 갖는 제1검출 신호(DET1)를 이용하여, 검출 회로(230)는 공급 전압(PW)이 설정 범위보다 하강함을 검출할 수 있다. 예컨대, 상기 설정 범위는 제4위상 제어 코드(DV[3:0])에 따라 결정될 수 있다.
도 8을 참조하면, 제2검출 회로(230-2)는 제5지연 클락 신호(DCLK5)의 제5위상과 제6지연 클락 신호(DCLK6)의 제6위상의 차이에 기초하여 공급 전압(PW)의 상승 여부를 검출할 수 있다.
제5지연 클락 신호(DCLK5)의 위상은 제5위상 제어 코드(DV[3:0])에 따라 결정된 지연 셀들(DL51~DL54) 각각의 지연과 제5지연 셀들(DL51~DL54) 각각의 오프셋 지연에 따라 제1지연 클락 신호(DCLK1)의 위상보다 지연될 수 있다.
제6지연 클락 신호(DCLK6)의 위상은 제6지연 셀들(DL61~DL64) 각각의 오프셋 지연에 따라 제2지연 클락 신호(DCLK2)의 위상보다 지연될 수 있다. 예컨대, 상기 오프셋 지연은 제6지연 셀들(DL61~DL64) 각각에 포함된 멀티플렉서에 의해 발생할 수 있다.
도 8을 참조하면, 제1시점(T21) 이전에, 제5지연 클락 신호(DCLK5)의 각 상승 에지에서 샘플링된 제6지연 클락 신호(DCLK6)는 로직 0이므로, 샘플링 결과에 따라 제2검출 회로(230-2)는 공급 전압(PW)이 상승하지 않음(또는 일정 범위 내에서 유지되고 있음)을 나타내는 로직 0을 갖는 제2검출 신호(DET2)를 출력할 수 있다.
제1시점(T21)부터, 제5지연 클락 신호(DCLK5)의 각 상승 에지에서 샘플링된 제6지연 클락 신호(DCLK6)는 로직 1이므로, 샘플링 결과에 따라 제2검출 회로(230-2)는 공급 전압(PW)이 상승함을 나타내는 로직 1을 갖는 제2검출 신호(DET2)를 출력할 수 있다.
제2검출 신호(DET2)는 파원 드룹율 상승 검출 플래그(power droop rate rising detection flag)로서, 제5지연 클락 신호(DCLK5)의 샘플링 에지(예컨대, 상승 에지 또는 하강 에지)에서 샘플링된 제6지연 클락 신호(DCLK6)의 레벨에 따라 서로 다른 레벨을 갖는다. 로직 1을 갖는 제1검출 신호(DET1)를 이용하여, 검출 회로(230)는 공급 전압(PW)이 설정 범위보다 상승함을 검출할 수 있다. 이때, 상기 설정 범위는 제5위상 제어 코드(DV[3:0])에 따라 결정될 수 있다.
도 9는 도 1에 도시된 클락 제어 장치를 포함하는 컴퓨팅 장치의 개략적인 블록도이다. 컴퓨팅 장치(1000)는 클락 신호(CLKin)를 사용하는 전자 장치, 예컨대 PC(personal computer) 또는 모바일 컴퓨팅 장치로 구현될 수 있다.
컴퓨팅 장치(1000)는 컨트롤러(300), 디스플레이(331), 외부 메모리(351), 및 오실레이터(oscillator; 370)를 포함할 수 있다.
컨트롤러(300)는 집적 회로, SoC, 애플리케이션 프로세서(application processor(AP)) 또는 칩 셋일 수 있다. 컨트롤러(300)는 컴퓨팅 장치(1000)의 작동을 전반적으로 제어할 수 있다.
컨트롤러(300)는 클락 제어 장치(10), CPU(310), GPU(320), 디스플레이 컨트롤러(330), ROM(read only memory; 340)과 같은 불휘발성 메모리 장치, 메모리 컨트롤러(350), RAM(random access memory; 160)과 같은 휘발성 메모리 장치, 및 버스를 포함할 수 있다. 이때, 클락 제어 장치(10)는 도 1부터 도 8을 참조하여 설명된 클락 제어 장치(10)를 의미한다.
CPU(310)는 메모리(340, 360, 또는 351)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 예컨대, CPU(310)는 클락 제어 장치(10)로부터 출력된 클락 신호(CLKout)에 응답하여 상기 프로그램들 및/또는 상기 데이터를 처리 또는 실행할 수 있다.
CPU(310)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 상기 멀티-코어 프로세서는 두 개 또는 그 이상의 독립적인 실질적인 프로세서들('코어들(cores)'이라고 불림)을 포함하는 하나의 컴퓨팅 컴포넌트(computing component)이고, 상기 프로세서들 각각은 프로그램 명령들(program instructions)을 읽고 실행할 수 있다.
GPU(320)는 CPU(310)의 부하를 감소시킬 수 있고, 그래픽스 처리와 관련된 프로그램 명령들을 읽고 수행할 수 있다. GPU(320)는 메모리 인터페이스(미도시)를 통해 메모리(340, 360, 또는 351)로부터 출력된 데이터를 수신하거나 GPU(320)에 의해 처리된 데이터를 메모리(340, 360, 또는 351)로 전송할 수 있다. GPU(320)는 클락 제어 장치(10)로부터 출력된 클락 신호(CLKout)에 응답하여 상기 프로그램들 및/또는 상기 데이터를 처리 또는 실행할 수 있다.
메모리(340, 360, 또는 351)에 저장된 프로그램들 및/또는 데이터는 CPU (310) 또는 GPU(320) 내에 구현된 메모리에 로드(load)될 수 있다.
디스플레이 컨트롤러(330)는 디스플레이(331)의 동작을 제어할 수 있다. 디스플레이(331)는 디스플레이 컨트롤러(330)로부터 출력된 이미지 데이터를 디스플레이할 수 있다. 예컨대, 디스플레이(331)는 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED (active-matrix OLED) 디스플레이, 또는 플렉시블(flexible) 디스플레이로 구현될 수 있다.
ROM(340)은 영구적인 프로그램들 및/또는 데이터를 저장할 수 있다. ROM(340)은 EPROM(erasable programmable read-only memory) 또는 EEPROM (electrically erasable programmable read-only memory)으로 구현될 수 있다.
메모리 컨트롤러(350)는 외부 메모리(351)와 인터페이스한다. 메모리 컨트롤러(350)는 외부 메모리(351)의 동작을 전반적으로 제어하고, 컨트롤러(300)와 외부 메모리(351) 사이의 데이터 교환을 제어할 수 있다. 예컨대, 메모리 컨트롤러(350)는 컨트롤러(300)의 요청에 따라 외부 메모리(351)에 데이터를 라이트하거나 외부 메모리(351)로부터 데이터를 리드할 수 있다.
외부 메모리(351)는 데이터를 저장하기 위한 저장 매체(storage medium)로서, 운영 체제(Operating System(OS)), 각종 프로그램들, 및/또는 각종 데이터를 저장할 수 있다. 외부 메모리(351)는 DRAM과 같은 휘발성 메모리 및/또는 NAND 플래시 메모리와 같은 불휘발성 메모리일 수 있다.
RAM(360)은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. 예컨대, 외부 메모리(351)에 저장된 프로그램들 및/또는 데이터는 CPU(310)의 제어에 따라 또는 ROM(340)에 저장된 부팅 코드(booting code)에 따라 RAM(360)에 일시적으로 저장될 수 있다. RAM(360)은 DRAM(dynamic RAM) 또는 SRAM (static RAM)으로 구현될 수 있다. 오실레이터(370)는 클락 제어 장치(10)로 클락 신호를 공급할 수 있다.
도 10은 도 1에 도시된 클락 제어 회로의 작동 방법을 설명하기 위한 플로우 차트이다. 도 1부터 도 10을 참조하면, 클락 제어 회로(200, 200-1, 또는 200-2, 집합적으로 "200")는 제1지연 셀들(DL11~DL17)과 제1지연 셀들(DL11~DL17) 각각의 지연 여부를 제어하는 제1위상 제어 코드(CO[6:0])를 이용하여 클락 신호(CLKin)를 지연시켜 제1지연 클락 신호(DCLK1)를 생성하고, 제2지연 셀들(DL21~DL27)과 제2지연 셀들(DL21~DL27) 각각의 지연 여부를 제어하는 제2제어 코드를 이용하여 클락 신호(CLKin)를 지연시켜 제2지연 클락 신호(DCLK2)를 생성할 수 있다(S100).
클락 제어 회로(200)는 제1지연 클락 신호(DCLK1)의 제1위상과 제2지연 클락 신호(DCLK2)의 제2위상의 차이가 180도가 되도록 상기 제1위상을 제어할 수 있다 (S110).
클락 제어 회로(200)는, 제3지연 셀들(DL31~DL34 또는 DL51~DL54)과 제3지연 셀들(DL31~DL34 또는 DL51~DL54) 각각의 지연 여부를 제어하는 제3제어 코드를 이용하여, 제1지연 클락 신호(DCLK1)를 지연시키고 제3지연 클락 신호(DCLK3 또는 DCLK5)를 생성할 수 있다. 클락 제어 회로(200)는, 제4지연 셀들(DL41~DL44 또는 DL61~DL64)과 제4지연 셀들 (DL41~DL44 또는 DL61~DL64) 각각의 지연 여부를 제어하는 제4제어 코드를 이용하여, 제2지연 클락 신호(DCLK2)를 지연시키고 제4지연 클락 신호(DCLK4 또는 DCLK6)를 생성할 수 있다(S120).
실시 예에 따라, 클락 제어 회로(200)는 제3지연 클락 신호(DCLK3)의 제3위상과 제4지연 클락 신호(DCLK4)의 제4위상의 제1차이에 기초하여 공급 전압(PW)의 하강을 검출하고 검출 결과에 해당하는 제1검출 신호(DET1)를 생성할 수 있다 (S130). 실시 예에 따라, 클락 제어 회로(200)는, 제3지연 클락 신호(DCLK5)의 제3위상과 제4지연 클락 신호(DCLK6)의 제4위상의 제2차이에 기초하여 공급 전압(PW)의 상승을 검출하고 검출 결과에 해당하는 제2검출 신호(DET2)를 생성할 수 있다 (S140).
도 11은 도 1에 도시된 클락 제어 장치의 작동 방법을 설명하기 위한 플로우 차트이다. 도 1부터 도 11을 참조하면, 클락 제어 장치(10)는 클락 발생기(100)를 이용하여 제1클락 신호(CLKin)를 생성할 수 있다(S200).
클락 제어 장치(10)는 제1클락 신호(CLKin)를 지연시키고 지연 클락 신호들 (DCLK1~DCLK6)을 생성하고, 지연 클락 신호들(DCLK1~DCLK6) 중에서 대응되는 2개의 지연 클락 신호들의 위상 차이에 기초하여 검출 신호(DET1 또는 DET2)를 생성할 수 있다(S210).
클락 제어 장치(10)는 검출 신호(DET1 또는 DET2)에 응답하여 제1클락 신호 (CLKin)의 전송 타이밍을 제어하고, 제어 결과에 따라 제2클락 신호(CLKout)를 기능 블록(140)으로 출력할 수 있다(S220). 예컨대, 클락 제어 장치(10)는, 검출 신호 (DET1 또는 DET2)에 응답하여, 제1클락 신호(CLKin)의 적어도 일부를 포함하는 제2클락 신호(CLKout)를 출력할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 클락 제어 장치
100: 클락 발생기
110: 전력 관리 IC
120: 전력 관리 유닛
130: 클락 위상 조절기
140: 기능 블록
200, 200-1, 200-2: 클락 제어 회로
210: 클락 지연 회로
220: 위상 조절기
230, 230-1, 230-2: 검출 회로
211: 제1지연 셀 체인
213: 제2지연 셀 체인
231-1: 제3지연 셀 체인
233-1: 제4지연 셀 체인
231-2: 제5지연 셀 체인
233-2: 제6지연 셀 체인
221: 비교 신호 생성기
235-1: 제1검출 신호 생성기
235-2: 제2검출 신호 생성기

Claims (10)

  1. 공급 전압의 변동에 종속적인 클락 신호의 위상을 이용하여 상기 공급 전압의 변동을 검출하는 집적 회로에 있어서,
    클락 발생기로부터 출력된 상기 클락 신호를 서로 다른 지연 셀 체인들 각각을 이용하여 지연시키고, 제1지연 클락 신호와 제2지연 클락 신호를 생성하는 클락 지연 회로; 및
    상기 제1지연 클락 신호의 제1위상과 상기 제2지연 클락 신호의 제2위상의 차이에 기초하여, 상기 제1위상과 상기 제2위상의 차이가 180도가 되도록 상기 제1위상을 제어하는 위상 제어기를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 위상 제어기는,
    상기 제2지연 클락 신호를 이용하여 상기 제1지연 클락 신호를 샘플링하고, 샘플링 결과에 따라 비교 신호를 생성하는 비교 신호 생성기; 및
    상기 비교 신호와 반전 클락 신호에 기초하여 상기 제1위상을 제어하는 제1위상 제어 코드를 생성하는 업/다운 카운터를 포함하는 집적 회로.
  3. 제2항에 있어서, 상기 업/다운 카운터는,
    상기 비교 신호의 레벨에 따라 업 카운트 작동 또는 다운 카운트 작동을 수행할지를 결정하고, 결정된 카운트 작동을 상기 반전 클락 신호를 이용하여 수행하고, 상기 제1위상 제어 코드를 생성하는 집적 회로.
  4. 제2항에 있어서, 상기 클락 지연 회로는,
    상기 클락 신호의 위상을 상기 제1위상 제어 코드에 기초하여 지연시키고 상기 제1위상을 갖는 상기 제1지연 클락 신호를 생성하는 제1지연 셀 체인; 및
    상기 클락 신호의 위상을 고정된 양만큼 지연시키고 상기 제2위상을 갖는 상기 제2지연 클락 신호를 생성하는 제2지연 셀 체인을 포함하는 집적 회로.
  5. 제2항에 있어서,
    상기 제1지연 클락 신호를 지연시켜 제3지연 클락 신호를 생성하고, 상기 제2지연 클락 신호를 지연시켜 제4지연 클락 신호를 생성하고, 상기 제3지연 클락 신호의 제3위상과 상기 제4지연 클락 신호의 제4위상의 차이에 기초하여 상기 공급 전압의 변동 방향을 검출하는 검출 신호를 출력하는 검출 회로를 더 포함하는 집적 회로.
  6. 제5항에 있어서,
    상기 검출 신호에 응답하여 전송 제어 신호를 생성하는 클락 위상 조절기를 더 포함하고,
    상기 클락 발생기는 상기 전송 제어 신호에 기초하여 상기 클락 신호의 전송 타이밍을 제어하는 집적 회로.
  7. 제5항에 있어서, 상기 검출 회로는,
    상기 제4지연 클락 신호를 이용하여 상기 제3지연 클락 신호를 샘플링하고, 상기 공급 전압의 하강을 나타내는 상기 검출 신호를 생성하는 집적 회로.
  8. 제5항에 있어서, 상기 검출 회로는,
    상기 제3지연 클락 신호를 이용하여 상기 제4지연 클락 신호를 샘플링하고, 상기 공급 전압의 상승을 나타내는 상기 검출 신호를 생성하는 집적 회로.
  9. 전력 관리 IC; 및
    상기 전력 관리 IC로부터 출력된 공급 전압의 변동에 종속적인 클락 신호의 위상을 이용하여 상기 공급 전압의 변동을 검출하는 집적 회로를 포함하고,
    상기 집적 회로는,
    상기 클락 신호를 생성하는 클락 발생기;
    상기 클락 발생기로부터 출력된 상기 클락 신호를 서로 다른 지연 셀 체인들 각각을 이용하여 지연시키고, 제1지연 클락 신호와 제2지연 클락 신호를 생성하는 클락 지연 회로; 및
    상기 제1지연 클락 신호의 제1위상과 상기 제2지연 클락 신호의 제2위상의 차이에 기초하여, 상기 제1위상과 상기 제2위상의 차이가 180도가 되도록 상기 제1위상을 제어하는 위상 제어기를 포함하는 컴퓨팅 장치.
  10. 제9항에 있어서, 상기 위상 제어기는,
    상기 제2지연 클락 신호를 이용하여 상기 제1지연 클락 신호를 샘플링하고, 샘플링 결과에 따라 비교 신호를 생성하는 비교 신호 생성기; 및
    상기 비교 신호와 반전 클락 신호에 기초하여 상기 제1위상을 제어하는 제1위상 제어 코드를 생성하는 업/다운 카운터를 포함하고,
    상기 업/다운 카운터는,
    상기 비교 신호의 레벨에 따라 업 카운트 작동 또는 다운 카운트 작동을 수행할지를 결정하고, 결정된 카운트 작동을 상기 반전 클락 신호를 이용하여 수행하고, 상기 제1위상 제어 코드를 생성하는 컴퓨팅 장치.
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