KR20160121408A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법

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KR20160121408A
KR20160121408A KR1020160040092A KR20160040092A KR20160121408A KR 20160121408 A KR20160121408 A KR 20160121408A KR 1020160040092 A KR1020160040092 A KR 1020160040092A KR 20160040092 A KR20160040092 A KR 20160040092A KR 20160121408 A KR20160121408 A KR 20160121408A
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resin
opening
semiconductor package
back surface
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신지 와타나베
토시히로 이와사키
미치아키 타마카와
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가부시키가이샤 제이디바이스
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Abstract

반도체 칩의 소자면으로부터 반도체 패키지의 표면까지의 열저항을 저감한다. 또한, 금속의 분할 패터닝을 용이하게 실현하고, 실리콘과 금속의 열팽창 계수 차이에서 발생하는 응력을 큰 폭으로 저감시켜, 대 환경 신뢰성을 향상시킨다. 또한, TIM 재를 이용하지 않고 반도체 패키지를 제조함으로써, 저비용화를 실현한다. 전극이 배치된 소자면과 상기 소자면에 대향하는 이면을 갖고, 수지로 덮인 반도체 칩, 상기 전극에 직접 또는 상기 수지에 배치된 제1 개구부를 통해 접속되는 제1 배선, 및 상기 수지에 배치된 제2 개구부를 통해, 상기 이면과 접속되는 제2 배선을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명의 일 실시 형태는, 반도체 패키지의, 열저항 저감, 환경 신뢰성의 향상을 도모하는 기술과 관련된다.
종래의 반도체 패키지의 구조에서는, 반도체 칩과 반도체 칩을 탑재하는 다이 패드의 사이의, 열적 및 기계적인 접속에서, 접촉 열전도재(Thermal Interface Material; TIM)가 사용되는 것이 일반적이다. TIM에는, Ag 페이스트 등의 열전도성의 높은 물질을 수지에 함침시킨 것과 땜납 등의 금속 용융 접합시키는 것으로 크게 구별된다.
수지 함침 타입의 TIM은, 탄성률이 낮기 때문에 응력 완화의 점에서는 우수하다. 그러나, 재료 강도 자체가 낮고, 온도 사이클 시험 등의 대 환경 시험에서 용이하게 파괴되기 쉬운 문제가 있다. 또한, 열전도율도 낮아, 파워 디바이스 등에서 요구하는 사양을 만족하는 것이 곤란하게 된다고 하는 문제가 있다. 또한, 금속 용융 접합 타입의 TIM은, 열전도율은 비교적 양호하다. 그러나, 반도체 칩과 다이 패드의 열팽창 계수 차이에 의한 응력이 매우 높기 때문에, 파단 강도가 비교적 높기는 하지만, 열팽창 계수 차이에 수반하는 응력 파괴가 발생하기 쉽다고 하는 문제가 있다.
본 발명의 일 실시 형태는, 반도체 칩의 전극이 배치된 소자면에 직접 금속화(metalize)를 수행함으로써, 반도체 칩의 전극이 배치된 소자면으로부터 반도체 패키지의 표면까지의 열저항을 저감하는 것을, 과제의 하나로 한다.
본 발명의 일 실시 형태는, 반도체 칩의 전극이 배치되지 않는 이면에 직접 금속화를 수행함으로써, 반도체 칩의 이면으로부터 반도체 패키지의 표면까지의 열저항을 저감하는 것을, 과제의 하나로 한다.
본 발명의 일 실시 형태는, 제조 과정에 도금 프로세스를 적용함으로써, 금속(metal)의 분할 패터닝(patterning)을 용이하게 실현하고, 실리콘과 금속의 열팽창 계수 차이에서 발생하는 응력을 큰 폭으로 저감시켜, 대 환경 신뢰성을 향상시키는 것도 과제의 하나로 한다.
본 발명의 일 실시 형태는, TIM 재를 이용하지 않고 반도체 패키지를 제조함으로써, 저비용화를 실현하는 것도 과제의 하나로 한다.
본 발명의 일 실시 형태와 관련되는 반도체 패키지는, 전극이 배치된 소자면과 소자면에 대향하는 이면을 갖고, 수지로 덮인 반도체 칩, 소자면에 직접 또는 수지에 배치된 제1 개구부를 통해 접속되는 제1 배선, 및 수지에 배치된 제2 개구부를 통해, 이면과 접속되는 제2 배선을 갖는다.
본 발명의 일 실시 형태와 관련되는 반도체 패키지는, 전극이 배치된 소자면과 소자면에 대향하는 이면을 갖고, 수지로 덮인 복수의 반도체 칩, 소자면에 직접 또는 수지에 배치된 제1 개구부를 통해 접속되는 제1 배선, 수지에 배치된 제2 개구부를 통해, 이면과 접속되는 제2 배선, 및 제2 배선이 배치된 수지의 층에, 수지에 배치된 복수의 제3 개구부를 통해 제1 배선과 전기적으로 접속되는 제3 배선을 갖고, 제3 배선은, 복수의 반도체 칩 중에 서로 상이한 반도체 칩의 전극을 전기적으로 접속하는 것을 특징으로 한다.
본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법은, 반도체 칩을, 반도체 칩의 전극이 배치된 소자면을 위로, 소자면에 대향하는 이면을 아래로 하여, 고정재 위에 재치하고, 고정재 상에 반도체 칩을 매설하도록 제1 수지를 충전하고, 제1 수지에 소자면을 노출하는 제1 개구부를 형성하고, 소자면 상에 제1 배선을 도금법에 의해 형성하고, 고정재를 제거하고, 이면 및 제1 수지 상에 제2 수지를 충전하고, 제2 수지에 이면을 노출하는 제2 개구부를 형성하고, 제2 수지 상에 도금 레지스트를 형성하고, 이면 상에 제2 배선을 도금법에 의해 형성한다.
본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법은, 복수의 반도체 칩을, 복수의 반도체 칩의 전극이 배치된 소자면을 위로, 소자면에 대향하는 이면을 아래로 하여, 고정재 위에 재치하고, 고정재 상에 반도체 칩을 매설하도록 제1 수지를 충전하고, 제1 수지에 소자면을 노출하는 제1 개구부를 형성하고, 소자면 상에 제1 배선을 도금법에 의해 형성하고, 고정재를 제거하고, 이면 및 제1 수지 상에, 제2 수지를 충전하고, 제2 수지에, 이면을 노출하는 제2 개구부와, 제1 배선을 노출하는 제3 개구부를 형성하고, 제2 수지 상에 도금 레지스트를 형성하고, 제2 개구부, 제3 개구부 및 제2 수지 상에 Cu를 도금하는 것에 의해, 제2 개구부 및 제2 수지 상에 제2 배선을 형성하고, 제3 개구부 및 제2 수지 상에 제3 배선을 형성하고, 제3 배선은, 복수의 반도체 칩 중에 서로 상이한 반도체 칩의 전극을 전기적으로 접속한다.
본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법은, 지지판에 감광성 레지스트를 도포하고, 감광성 레지스트의 일부를 개구하고, 개구에 제1 배선을 도금법에 의해 형성하고, 전극이 배치된 소자면과 소자면에 대향하는 이면을 갖는 반도체 칩을, 제1 배선 상에, 제1 배선과 전극이 접속하도록 플립칩(flip chip) 접속하고, 지지판 상에, 반도체 칩 및 제1 배선을 매설하도록 수지를 충전하고, 수지에 이면을 노출하는 개구부를 형성하고, 제2 수지 상에 도금 레지스트를 형성하고, 이면 상에 제2 배선을 도금법에 의해 형성한다.
본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법은, 지지판에 감광성 레지스트를 도포하고, 감광성 레지스트의 일부를 개구하고, 개구에 제1 배선을 도금법에 의해 형성하고, 전극이 배치된 소자면과 소자면에 대향하는 이면을 갖는 복수의 반도체 칩을, 제1 배선 상에, 제1 배선과 전극이 접속하도록 플립칩 접속하고, 지지판 상에, 복수의 반도체 칩 및 제1 배선을 매설하도록 수지를 충전하고, 수지에, 이면을 노출하는 개구부와 제1 배선을 노출하는 개구부를 형성하고, 수지 상에 도금 레지스트를 형성하고, 이면을 노출하는 개구부, 제1 배선을 노출하는 개구부 및 수지 상에 Cu를 도금하는 것에 의해, 이면을 노출하는 개구부 및 수지 상에 제2 배선을 형성하고, 제1 배선을 노출하는 개구부 및 수지 상에 제3 배선을 형성하고, 제3 배선은, 복수의 반도체 칩 중에 서로 상이한 반도체 칩의 전극을 전기적으로 접속한다.
본 발명의 일 실시 형태에 의하면, 반도체 칩의 전극이 배치된 소자면으로부터 반도체 패키지의 표면까지의 열저항을 저감할 수 있다. 또한, 금속의 분할 패터닝을 용이하게 실현하고, 실리콘과 금속의 열팽창 계수 차이에서 발생하는 응력을 큰 폭으로 저감시키고, 대 환경 신뢰성을 향상시킬 수 있다. 또한, TIM 재를 이용하지 않고 반도체 패키지를 제조함으로써, 저비용화를 실현할 수 있다.
도 1은 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 개략도이다.
도 2는 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 3은 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 4는 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 5는 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 6은 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 7은 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 8은 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 9는 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 10은 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 11은 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 12는 본 발명의 제1 실시 형태와 관련되는 반도체 패키지의 단면도이다.
도 13은 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 14는 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 15는 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 16은 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 17은 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 18은 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 19는 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 20은 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 21은 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 22는 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 23은 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 24는 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 제조 과정을 나타내는 단면도이다.
도 25는 본 발명의 제2 실시 형태와 관련되는 반도체 패키지의 단면도이다.
도 26a는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 1을 나타내는, 수평 단면도이다.
도 26b는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 1을 나타내는, 수직 단면도이다.
도 27a는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 2를 나타내는, 수평 단면도이다.
도 27b는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 2를 나타내는, 수직 단면도이다.
도 28a는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 3을 나타내는, 수평 단면도이다.
도 28b는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 3을 나타내는, 수직 단면도이다.
도 29a는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 4를 나타내는, 수평 단면도이다.
도 29b는 본 발명의 제1 실시 형태 및 제2 실시 형태와 관련되는 반도체 패키지의 변형예 4를 나타내는, 수직 단면도이다.
도 30은 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 수평 단면도이다.
도 31은 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 수직 단면도이다.
도 32는 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 수직 단면도이다.
도 33은 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 수직 단면도이다.
도 34는 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 변형예를 나타내는, 수직 단면도이다.
도 35는 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 변형예의 제조 공정을 나타내는, 수직 단면도이다.
도 36은 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 변형예의 제조 공정을 나타내는, 수직 단면도이다.
도 37은 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 변형예를 나타내는, 수직 단면도이다.
도 38은 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 다른 변형예를 나타내는, 수직 단면도이다.
도 39는 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 다른 변형예를 나타내는, 수직 단면도이다.
이하, 도면을 참조하여 본 발명과 관련되는 반도체 패키지에 대해 설명한다. 다만, 본 발명과 관련되는 반도체 패키지는 많은 다른 형태로 실시하는 것이 가능하고, 이하에서 나타내는 실시 형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 본 실시 형태에서 참조하는 도면에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 교부하고, 그 반복되는 설명은 생략 한다.
-제1 실시 형태-
도 1 내지 도 12를 이용하여, 제1 실시 형태와 관련되는 반도체 패키지(100)의 구성 및 그 제조 방법에 대해 설명한다.
-반도체 패키지의 전체 구성-
도 1은, 본 발명의 제1 실시 형태와 관련되는 반도체 패키지(100)의 전체 구성을 나타내는 개략도이다. 반도체 칩(20)은, 수지(40) 내에 매설되어 있다. 제2 배선(70)은, 비어(도시하지 않음)를 통해 반도체 칩(20)의 상면에 접속된다. 또한, 제1 배선(도시하지 않음)은 반도체 패키지(100)의 하측에 형성되어, 반도체 칩(20)의 전극(도시하지 않음)에 직접 접속된다. 또한, 제1 배선과 배선(80)은, 비어를 통해 전기적으로 접속된다.
-제1 실시 형태와 관련되는 반도체 패키지의 제조 방법-
도 2 내지 12는, 본 발명의 제1 실시 형태와 관련되는 반도체 패키지(100)의 제조 과정을 순서대로 나타낸 도면이며, 도 1의 I-I' 선에 있어서의 단면도를 나타낸 것이다.
도 2는, 지지판(11) 상에 감광성의 포토 레지스트(13)를 형성한 상태를 나타내고 있다. 지지판(11)에는, 에칭성이 우수한 동(Cu) 등이 매우 적합하게 이용될 수 있다.
도 3은, 도 2로부터 포토리소그래피(photolithography) 공정을 거친 후의 상태를 나타내고 있다. 포토 레지스트(13)에 소정의 배선 패턴이 노광/현상되어, 개구부가 형성된다.
또한, 도 2 및 도 3에서는, 감광성의 포토 레지스트(13)를 적용한 형성 방법을 설명했으나, 포토 레지스트(13) 대신에 비감광성의 레지스트를 적용하는 것도 가능하다. 비감광성의 레지스트를 포토 레지스트(13) 대신에 적용한 경우에는, 도 2와 같이 비감광성 레지스트를 지지판(11)에 배치한 후에, 엑시머 레이저, 탄산 가스 레이저, YAG 레이저 등으로 개구부를 형성한다.
도 4는, 제1 배선(60)이 도금에 의해 형성된 상태를 나타내고 있다. 제1 배선(60)에는, Cu 등의 금속이 매우 적합하게 이용된다. 외부 단자를 보호하기 위해, 제1 배선(60)은, 최하층에 금(Au) 도금, 다음으로 Cu 에칭의 배리어 금속(barrier metal)으로서 니켈(Ni) 도금을 수행한 후, Cu 도금을 수행할 수도 있다. 또한, 배리어 금속은 복수의 금속층에 의해 구성되어도 좋으며, 예컨대, Ti/Cu, Ti/Ni/Au, Ti/Ni/Ag 등일 수도 있다.
제1 배선(60)을 형성한 후에, 포토 레지스트(13)를 박리·제거한다(도 5 참조).
다음으로, 반도체 칩(20)을 플립칩 공법에 의해, 제1 배선(60) 상에 재치한다(도 6 참조). 반도체 칩(20)은, 전극(26)이 배치된 소자면(22)과 소자면(22)에 대향하는 이면(24)을 갖는다. 또한, 본 명세서에 있어서의 "소자면"이란, 전극이 배치된 부분과, 전극이 배치되지 않은 반도체 칩의 표면을 포함한다. 전극(26)이 제1 배선(60)에 접속되도록, 반도체 칩(20)은 소자면(22)을 하측(제1 배선측)으로 하여 실장된다.
다음으로, 지지판(11) 상에 형성한 제1 배선(60) 및 반도체 칩(20)을 봉지하도록, 수지(40)를 진공 프레스법 등에 의해 충전한다(도 7 참조). 수지(40)로는, 비감광성 수지, 혹은 감광성 수지 등이 이용될 수도 있다.
다음으로, 충전한 수지(40)에 개구부(41 및 42)를 개구한다(도 8 참조). 개구부(41)는 반도체 칩(20)의 이면(24)을 노출하고, 개구부(42)는 제1 배선(60)을 노출하도록, 각각 소정의 위치에 형성된다. 반도체 칩(20)의 이면(24)을 노출하는 개구부(41)는, 반도체 칩(20)의 형상에 따라, 직사각형 형상의 비교적 큰 구경의 개구일 수도 있다.
수지(40)로 비감광성 수지를 이용한 경우에는, 엑시머 레이저 등을 적용하여, 개구부(41) 및 개구부(42)를 형성한다. 수지(40)에 감광성 수지를 이용한 경우에는, 노광·현상법을 적용하는 것에 의해, 개구부(41) 및 개구부(42)를 형성한다. 수지(40)에 개구부(41) 및 개구부(42)를 형성한 후에, 스퍼터법에 의해, 티탄(Ti), Cu 등의 증착막을, 개구부(41) 및 개구부(42)를 포함하는 수지(40)의 전면에 형성한다.
다음으로, 수지(40) 상의 소정의 위치에, 도금 레지스트(14)를 형성한다(도 9 참조). 도금 레지스트(14)는, 노광·현상법에 의해 형성할 수도 있다.
다음으로, 개구부(41 및 42)에 시드막을 스퍼터 형성한 후에, 도금법에 의해 Cu를 필드 도금한다. 또한, Cu가 도금된 개구부(41) 및 그 주변의 수지(40) 상에, 도금법에 의해 Cu를 필드 도금하고, 제2 배선(70)을 형성한다. 동일하게, Cu가 도금된 개구부(42) 및 그 주변의 수지(40) 상에, 배선(80)이 형성된다(도 10 참조). 도금 레지스트(14)는, 제2 배선(70)과 배선(80)이 접촉하지 않도록 배치되어 있는 것을 알 수 있다.
다음으로, 도금 레지스트(14)를 박리·제거한다(도 11 참조). 또한, 시드막을 에칭법에 의해 제거한다.
마지막으로, 지지판(11)을 에칭법에 따라 제거하고, 반도체 패키지(100)가 완성된다(도 12 참조).
본 발명의 제1 실시 형태와 관련되는 반도체 패키지(100)는, 제2 배선(70)이, 대구경의 개구부(41)를 통해, 반도체 칩(20)의 이면(24)에 직접 금속화(metalize)하는 것에 의해 형성된다. 이러한 구성을 가짐으로써, 반도체 칩(20)의 이면(24)으로부터, 반도체 패키지(100)의 표면에 형성되는 제2 배선(70)까지의 열저항을, 저감하는 것이 가능하게 된다. 또한, 종래 기술에서 이용되어 왔던 TIM 재가 불필요하게 되므로, 저비용화도 실현될 수 있다.
-제2 실시 형태-
다음으로, 제2 실시 형태와 관련되는 반도체 패키지(200)의 구성 및 그 제조 방법에 대해 설명한다. 또한, 반도체 패키지(200)의 전체 구조는, 제1 실시 형태에서 설명한 도 1과 같다.
-제2 실시 형태와 관련되는 반도체 패키지의 제조 방법-
도 13 내지 25는, 본 발명의 제2 실시 형태와 관련되는 반도체 패키지(200)의 제조 과정을 순서대로 나타낸 도면이며, 도 1의 I-I' 선에 있어서의 단면도를 나타낸 것이다.
도 13은, 지지판(11) 상에 가고정재(16)를 형성한 상태를 나타내고 있다. 지지판(11)으로는, 에칭 특성이 우수한 Cu 등이 매우 적합하게 이용될 수 있다. 또한, 가고정재(16)는, 제2 실시 형태의 제조 공정에서 반도체 칩(20)을 임시로 고정하기 위해 형성되며, 예컨대, 수지 등이 이용된다.
다음으로, 가고정재(16) 상에, 반도체 칩(20)의 이면(24)을 가고정재(16)에 접하도록 배치한다(도 14 참조). 즉, 반도체 칩(20)의 전극(26)이 배치된 소자면(22)이 위로 되도록, 가고정재(16) 상에 반도체 칩(20)이 배치된다.
다음으로, 반도체 칩(20)의 소자면(22) 및 측면이 봉지되도록, 가고정재(16) 및 반도체 칩(20) 상에 수지(40)를 충전한다(도 15 참조).
다음으로, 수지(40)에, 개구부(43, 44 및 45)를 형성한다(도 16 참조). 여기에서, 개구부(43)및 개구부(44)는, 반도체 칩(20)의 전극(26)을 노출하도록 형성된다. 다만, 이러한 개구부(43, 44)는, 반드시 전극(26) 만을 노출하도록 형성되는 것이 아니고, 반도체 칩(20)의 전극(26)이 배치되어 있지 않은 반도체 칩(20)의 표면을 노출하도록 형성될 수도 있다. 또한, 개구부(45)는, 수지(40)의 상측의 표면으로부터, 반도체 칩(20)의 전극(26)이 배치된 위치까지의 범위의 깊이로 형성되어 일부는 개구부(44)와 공통된다. 즉, 개구부(45) 및 개구부(44)의 제조 공정으로서는, 먼저 개구부(45)가 형성되고, 다음으로, 개구부(45)의 일부로, 전극(26)을 노출하는 소정의 위치에 개구부(44)를 형성할 수도 있다.
다음으로, 개구부(43, 44 및 45)에, 도금법에 의해 Cu를 필드 도금한다. 개구부(43)에 비어(63)가, 개구부(44)에 비어(64)가, 개구부(45)에 제1 배선(60)이, 각각 형성된다(도 17 참조).
다음으로, 지지판(11) 및 가고정재(16)를 제거한다(도 18 참조).
다음으로, 도 18에서 나타낸 반도체 칩(20), 수지(40), 제1 배선(60) 등으로부터 구성되는 구조체를, 상하 반전하여, 상면에 고정재(17)가 형성된 지지판(12) 상에 재치한다(도 19 참조). 즉, 제1 배선(60)이 형성된 면과 고정재(17)가 접하고, 반도체 칩(20)의 이면(24)이 상측으로 되도록 재치된다.
다음으로, 반도체 칩(20)의 이면(24) 및 수지(40)의 상측에, 추가로 수지를 충전한다(도 20 참조). 이하, 이미 형성되어 있던 수지(40)와 이 공정에 의해 충전한 수지를 함께 수지(40)로서 설명한다.
다음으로, 수지(40)에, 개구부(46 및 47)를 형성한다(도 21 참조). 개구부 46은 반도체 칩(20)의 이면(24)를 노출하고, 개구부(47)는 제1 배선(60)을 노출하도록, 각각 소정의 위치에 형성된다. 반도체 칩(20)의 이면(24)을 노출하는 개구부(46)는, 반도체 칩(20)의 형상에 따라, 직사각형 모양의 비교적 큰 구경의 개구일 수도 있다.
다음으로, 수지(40) 상의 소정의 위치에, 도금 레지스트(15)를 형성한다(도 22 참조).
다음으로, 개구부(46 및 47)에, 도금법에 의해 Cu를 필드 도금하고, 비어(71 및 81)를 형성한다. 또한, 비어(71) 및 그 주변의 수지(40) 상에, 도금법에 의해 Cu를 필드 도금하고, 제2 배선(70)을 형성한다. 동일하게, 비어(81) 및 그 주변의 수지(40) 상에, 배선(80)을 형성한다(도 23 참조). 도금 레지스트(15)는, 제2 배선(70)과 배선(80)이 접촉하지 않도록 배치되어 있는 것을 알 수 있다.
다음으로, 도금 레지스트(15)를 박리·제거한다(도 24 참조). 또한, 시드막을 에칭법에 의해 제거한다.
마지막으로, 지지판(12) 및 고정재(17)를 제거하고, 반도체 패키지(200)가 완성된다(도 25 참조).
본 발명의 제2 실시 형태와 관련되는 반도체 패키지(200)도, 제2 배선(70)이, 대구경의 개구부(41)를 통해, 반도체 칩(20)의 이면(24)에 직접 금속화하는 것에 의해 형성된다. 이러한 구성을 가짐으로써, 반도체 칩(20)의 이면(24)으로부터, 반도체 패키지(200)의 표면에 형성되는 제2 배선(70)까지의 열저항을, 저감하는 것이 가능하게 된다. 또한, 종래 기술로 이용되어 왔던 TIM 재가 불필요하게 되므로, 저비용화도 실현될 수 있다.
본 발명의 제2 실시 형태에 의하면, 반도체 칩(20)의 전극(26)과 제1 배선(60)을 비어(63, 64)를 통해 도금법으로 형성함으로써, 일반적인 땜납재를 접합 재료로 한 플립칩 접속의 경우에 비해, 고온 환경에서 땜납과 전극 또는 비어의 사이에서 금속간 화합물의 성장이 발생하지 않기 때문에, 신뢰성이 높은 반도체 패키지(200)가 실현될 수 있다. 게다가, 반도체 칩(20)의 전극(26)이 배치되지 않은 부분에 마련된 개구부에 도금을 충전함으로써, 반도체 패키지(200)의 양면에서 냉각하는 것이 가능해지고, 저열저항의 반도체 패키지(200)가 실현 가능하게 된다.
-변형예-
제1 실시 형태 및 제2 실시 형태에서는, 수지(40)에 반도체 칩(20)의 형상에 따른 직사각형 모양의 비교적 큰 구경의 개구부(41 또는 46)를 개구하고, 도금법에 의해 비어(71)를 형성했다. 여기에서, 포토리소그래피(photolithography)에 의한 패터닝에 의해, 금속의 분할 패터닝이 용이하게 실현될 수 있으므로, 이하에 나타낸 분할 패터닝을 용이하게 형성하는 것이 가능하게 된다.
도 26a 및 도 26b는, 본 발명의 제1 실시 형태 또는 제2 실시 형태와 관련되는 반도체 패키지의, 변형예 1을 나타낸 도면이다. 도 26b는, 반도체 패키지의 수직 단면도를 나타내고 있다. 또한, 도 26a는, 도 26b의 II-II' 선에 있어서의 수평 단면도를 나타내고 있다. 또한, 점선 20'으로 둘러싸인 영역은, 반도체 칩(20)(도시하지 않음)이 배치되어 있는 장소를 나타내고 있다.
변형예 1과 제1 실시 형태 및 제2 실시 형태를 비교하면, 도 9에서 나타낸 제1 실시 형태에 있어서의 개구부(41)를 형성하는 공정과 도 21에서 나타낸 제2 실시 형태에 있어서의 개구부(46)를 형성하는 공정이 상이하다. 변형예 1에서는, 비교적 작은 직사각형 모양의 개구부를, 평면 상에서 종횡으로 4x4개 형성한다. 이러한 개구부에 도금법에 의해 Cu를 충전하여 비어(72)를 형성한다. 비어(72)를 형성한 다음에는, 제1 실시 형태 및 제2 실시 형태와 같이, 비어(72) 및 그 주변의 수지(40) 상에, 제2 배선(70)을 형성한다.
도 27a 및 도 27b는, 본 발명의 제1 실시 형태 또는 제2 실시 형태와 관련되는 반도체 패키지의, 변형예 2를 나타낸 도면이다. 도 27b는, 반도체 패키지의 수직 단면도를 나타내고 있다. 또한, 도 27a는, 도 27b의 II-II' 선에 있어서의 수평 단면도를 나타내고 있다. 변형예 2에서는, 평면 상에서 반도체 칩(20)의 중심 위치로부터 동심원 형상으로 넓어지는 원형 모양의 비어(73a), 바퀴 모양의 비어(73b, 73c) 및 바퀴의 일부의 형상을 갖는 비어(73d)가, 각각 형성된다. 비어(73a~d)를 형성한 후의 공정은, 변형예 1과 같다.
도 28a 및 도 28b는, 본 발명의 제1 실시 형태 또는 제2 실시 형태와 관련되는 반도체 패키지의, 변형예 3을 나타낸 도면이다. 도 28b는, 반도체 패키지의 수직 단면도를 나타내고 있다. 또한, 도 28a는, 도 28b의 II-II' 선에 있어서의 수평 단면도를 나타내고 있다. 변형예 3에서는, 제1 실시 형태 및 제2 실시 형태와 같이 반도체 칩(20)의 형상에 따른 직사각형 모양의 비어(74)가 형성되지만, 평면 상에서 비어(74)의 내측에, 비어를 형성하지 않는 비어 비형성부(75a, 75b, 75c 및 75d)를 갖는다. 비어 비형성부(75a~d)는 L자 형상을 갖고, 각각 90도 회전한 방향으로 형성된다. 또한, 비어 비형성부(75a~d)는, 각각의 모퉁이에서 사각형이 나타나도록 배치된다.
변형예 1 및 변형예 2에서는, 포토리소그래피에 의해, 반도체 칩(20)의 이면(24)과 제2 배선(70)을 접속하는 비어(72, 73a, 73b, 73c 및 73d)를, 평면 상에서 소망하는 형상으로 형성할 수 있다. 즉, 반도체 칩(20)과 제2 배선(70)과의 사이에, 비어(72, 73a, 73b, 73c 및 73d) 뿐만 아니라, 소망하는 위치에 수지(40)를 개재시키도록 형성하는 것이 가능하게 된다. 이러한 구조를 가짐으로써, 변형예 1 및 변형예 2는, 제1 실시 형태 및 제2 실시 형태와 비교하여, 반도체 칩(20)과 제2 배선(70)의 열팽창 계수 차이에 의한 응력을 분산하는 효과를 향상시킬 수 있다.
변형예 3에서는, 제2 배선(70)은, 비어 비형성부(75a~d) 상에는 형성되지 않는다. 즉, 변형예 3에서는, 비어(74)를 형성한 후에, 비어 비형성부(75a~d) 상에 도금 레지스트(도시하지 않음)를 형성한다. 그리고, 제2 배선(70)을 형성한 후에, 해당 도금 레지스트를 제거한다.
도 29a 및 도 29b는, 본 발명의 제1 실시 형태 또는 제2 실시 형태와 관련되는 반도체 패키지의, 변형예 4를 나타낸 도면이다. 도 29b는, 반도체 패키지의 수직 단면도를 나타내고 있다. 또한, 도 29a는, 도 29b의 II-II' 선에 있어서의 수평 단면도를 나타내고 있다. 변형예 4는, 제1 실시 형태 및 제2 실시 형태와 같이 반도체 칩(20)의 형상에 따른 직사각형 모양의 비어(76)가 형성되지만, 변형예 3과 같이, 평면 상에서 비어(76)의 내측에, 비어 비형성부(77a, 77b, 77c 및 77d)가 형성된다. 비어 비형성부(77a~d)는, 원호 모양을 갖는다. 비어 비형성부(77a~d)에 의해 하나의 원이 나타나도록, 각각의 비어 비형성부(77a~d)가 배치된다.
변형예 3 및 변형예 4에서는, 변형예 1 및 변형예 2와는 달리, 수직 평면 상에서 비어 비형성부(75a, 75b, 75c, 75d, 77a, 77b, 77c 및 77d)의 상부에 제2 배선(70)을 형성하지 않는 것이 가능하게 된다. 이러한 구성을 가짐으로써, 반도체 칩(20)과 제2 배선(70)의 열팽창 계수 차이에 의한 응력을 분산하는 효과를, 보다 향상시킬 수 있다.
-제3 실시 형태-
도 30 내지 도 33을 이용하여, 제3 실시 형태와 관련되는 반도체 패키지(300)의 구성 및 그 제조 방법에 대해 설명한다.
도 30은, 본 발명의 제3 실시 형태와 관련되는 반도체 패키지(300)의, 수평 방향의 단면도이며, 도 31 내지 도 33은 수직 방향의 단면도이다. 도 30은, 도 31 및 도 32의 C-C' 선에 있어서의 수평 단면도이다. 도 31은, 도 30의 A-A' 선에 있어서의 수직 단면도이다. 도 32는, 도 30의 B-B' 선에 있어서의 수직 단면도이다. 그리고, 도 33은, 도 30의 D-D' 선에 있어서의 수직 단면도이다.
도 30 및 도 32를 참조하면, 반도체 패키지(300)은, 반도체 칩(320)과 반도체 칩(420)의, 2개의 반도체 칩이 나란히 배치되어 있는 것을 알 수 있다. 반도체 패키지(300)의 제조 방법은, 제1 실시 형태와 관련되는 반도체 패키지(100), 또는, 제2 실시 형태와 관련되는 반도체 패키지(200)의 제조 방법과 같다. 다만, 반도체 패키지(300)에서는, 반도체 칩이 2개가 배치되는 것이, 제1 실시 형태 및 제2 실시 형태와 상이하다. 도 31 및 도 32에서는, 2개의 반도체 칩(320, 420)을 나타낸다. 또한, 반도체 패키지(300)에서는, 제2 배선(370, 470)과 같은 층에, 제3 배선(390)이 형성되는 점도 상이하다. 또한, 반도체 패키지(300)의 각 배선은, 포토리소그래피 기술 등을 적용하는 것에 의해, 이하에 설명하는 구성이 되도록 형성할 수 있다.
반도체 패키지(300)는, 비어(381a, 381b, 481a 및 481b)를 갖는다. 또한, 도 30에 있어서의 381a, 381b, 481a 및 481b는, 각각의 비어가 배치되는 장소를 나타내고 있다. 비어(381b)는, 배선(380)과 제1 배선(360b)을 접속한다. 제1 배선(360b)은, 반도체 칩(320)의 전극(326b)과 전기적으로 접속되어 있다. 비어(481b)는, 제2 배선(370)과 제1 배선(460b)을 접속한다. 제1 배선(460b)은, 반도체 칩(420)의 전극(426b)과 전기적으로 접속되어 있다.
비어(381a)는, 제3 배선(390)과 제1 배선(360a)을 접속한다. 제1 배선(360a)은, 반도체 칩(320)의 전극(326a)과 전기적으로 접속되어 있다. 비어(481a)는, 제3 배선 (390)과 제1 배선(460a)을 접속한다. 제1 배선(460a)은, 반도체 칩(420)의 전극(426a)과 전기적으로 접속되어 있다. 또한, 제3 배선(390)은, 제2 배선(370) 및 배선(380)과 같은 층에 형성된다. 또한, 도 30 및 도 33을 참조하면 명확한 것처럼, 제3 배선(390)은, 제2 배선(370) 및 배선(380)과는, 전기적으로 접속되어 있지 않다.
반도체 칩(320)의 전극(326a)은, 제1 배선(360a), 비어(381a), 제3 배선(390), 비어 (481a), 제1 배선(460a)을 통해, 반도체 칩(420)의 전극(426a)과 전기적으로 접속된다. 이와 같이, 본 발명의 제3 실시 형태와 관련되는 반도체 패키지(300)에서는, 한쪽 측의 면에 전극을 갖는 반도체 칩(320 및 420)을, 전극을 갖는 면을 같게 하여 나란히 배치시킨 구성을 취하면서, 일방의 반도체 칩의 상방에 배치한 배선을 통하는 것에 의해서, 쌍방의 전극을 전기적으로 접속시켜, 양반도체 칩에 의한 회로를 하나의 패키지 내에서 구성할 수 있다. 따라서, 본 발명의 제3 실시 형태와 관련되는 반도체 패키지(300)에서는, 칩 간을 전기적으로 접속한 모듈을 구성하는 것이 가능해지고, 고기능화를 실현할 수 있다.
또한, 제2 배선(370)은, 비교적 구경의 큰 비어(371)에 의해 반도체 칩(320)에 접속된다. 동일하게, 제2 배선(470)은, 비교적 구경의 큰 비어(471)에 의해 반도체 칩(420)에 접속된다. 제2 배선(370 및 470)은, 제3 배선(390)과 동일한 층에 형성될 수 있으므로, 상술한 반도체 칩(320)과 반도체 칩(420)의 전기 회로를 구성하는 것과 동시에, 반도체 칩(320 및 420)의 이면으로부터 반도체 패키지(300)의 표면까지의 열저항을 저감시키는 것이 가능하게 된다. 동일하게, 반도체 칩(320 및 420)의 전극이 배치된 소자면으로부터 반도체 패키지(300)의 표면까지의 열저항을 저감시키는 것이 가능하게 된다.
-변형예-
이하에서, 도 34 내지 도 37을 이용하여, 제3 실시 형태의 변형예를 설명한다. 도 34 및 도 37은, 본 발명의 제3 실시 형태의 변형예와 관련되는 반도체 패키지의 수직 단면도이다. 도 34는, 도 30의 B-B' 선에 있어서의 수직 단면도이다. 도 34에서 나타낸 C-C' 선에 있어서의 수평 단면도는, 도 30에서 보이는 평면도에 대응한다. 또한, 도 30에서는, 배선(380)과 제2 배선(370)의 사이 및 제2 배선(370)과 제2 배선(470)의 사이는 간극으로 되어 있으나, 본 변형예에서는 수지(40a)가 충전되어 있다. 도 35는, 도 30의 D-D' 선에 있어서의 수직 단면도이며, 도 37에 대응한다. 또한, 도 35 내지 도 37은, 제3 실시 형태의 변형예의 제조 공정을 나타내는 도면이다. 제3 실시 형태를 나타내는 도 33으로부터, 도 35, 도 36 및 도 37의 순서로, 제3 실시 형태의 변형예가 형성되는 과정을 나타내고 있다.
제3 실시 형태의 변형예의 제조 방법을 설명한다. 먼저, 제3 실시 형태의 반도체 패키지(300)의 상면에, 수지(40a)를 충전한다(도 35 참조). 수지(40a)는, 수지(40)와 같이, 비감광성 수지 혹은 감광성 수지 등이 이용될 수 있다. 도 35를 참조하면, 수지(40a)는, 제2 배선(370) 및 제3 배선(390)이 되는 것처럼, 각각의 측면 및 상면을 덮도록 충전된다. 도 35에는 도시되지 않았지만, 제2 배선(470) 및 배선(380)도, 수지(40a)에 의해 각각의 측면 및 상면이 덮인다.
다음으로, 수지(40a)에 개구부를 형성하고, 제2 배선(370)의 상면의 일부 또는 전부를 노출시킨다(도 36 참조). 또한, 제3 배선(390)의 상면에는 개구부를 형성하지 않기 때문에, 제3 배선(390)은 수지(40a)에 매설된 상태로 있게 된다.
다음으로, 수지(40a)에 형성한 개구부 및 수지(40a)의 상면에, 제4 배선(372)을 형성한다(도 37 참조). 제4 배선(372)은, 제1 실시 형태에 있어서의 제2 배선(70)의 형성 방법에 대해 설명한 것과 같이, 도금법에 의해 Cu를 필드 도금하여 형성한다. 도 35 내지 도 37에서는 도시되지 않았지만, 제4 배선(472 및 382b)도, 상술한 제4 배선(372)의 형성 방법과 같은 방법에 의해 형성된다.
도 34 및 도 37에서 나타낸 변형예는, 본 발명의 제3 실시 형태와 관련되는 반도체 패키지(300)에서, 제2 배선(370), 제2 배선(470) 및 배선(380) 위에, 제4 배선(372, 472 및 382b)이 배치되는 것을 특징 중 하나로 한다. 본 발명의 제3 실시 형태에 있어서의 변형예는, 상기 구성을 가짐으로써, 반도체 칩(320 및 420)의 이면으로부터, 반도체 패키지의 상면까지의 허용 전류를, 제3 실시 형태보다 증가시킬 수 있다. 이것에 의해, 전류를 보다 많이 흘리는 것이 가능해지고, 과전류에 의한 용단을 방지할 수 있다.
다음으로, 본 발명의 제3 실시 형태와 관련되는 반도체 패키지의 다른 변형예를, 도 38 및 도 39를 이용하여 설명한다.
도 38 및 도 39는, 본 발명의 제3 실시 형태의 다른 변형예와 관련되는 반도체 패키지의 수직 단면도이다. 도 38은, 도 30의 B-B' 선에 있어서의 수직 단면도이며, 도 38에서 나타낸 C-C' 선에 있어서의 수평 단면도는, 도 30에서 보이는 평면도에 대응한다. 또한, 도 30에서는, 배선(380)과 제2 배선(370)의 사이, 및 제2 배선(370)과 제2 배선(470)의 사이는 간극으로 되어 있으나, 본 변형예에서는 수지(40a)가 충전되어 있다. 도 39는, 도 30의 D-D' 선에 있어서의 수직 단면도이며, 도 33에 대응한다. 도 38 및 도 39에서 나타낸 다른 변형예는, 상술한 제3 실시 형태의 변형예에서, 추가로 제1 배선(360b 및 460b)의 하측에, 제5 배선(361b 및 461b)이 형성된다. 제5 배선(361b 및 461b), 및 수지(40b)의 재료 및 형성 방법은, 상술한 변형예와 같다.
도 38 및 도 39에서 나타낸 다른 변형예는, 상기 구성을 가짐으로써, 반도체 칩(320 및 420)의 전극이 배치된 소자면(322 및 422)으로부터, 반도체 패키지의 하면까지의 허용 전류를, 제3 실시 형태보다 증가시킬 수 있다. 이것에 의해, 전류를 보다 많이 흘리는 것이 가능해지고, 과전류에 의한 용단을 방지할 수 있다.
이상, 본 발명의 실시 형태 및 그 변형예에 대해, 도 1 내지 도 39를 이용하여 설명하였다. 또한, 본 발명은 상기의 실시 형태 등에 한정된 것이 아니고, 요지를 벗어나지 않는 범위에서 적당히 변경하는 것이 가능하다.
11, 12: 지지판
13: 포토 레지스트
14, 15: 도금 레지스트
16: 가고정재
17: 고정재
20, 320, 420: 반도체 칩
22, 322, 422: 소자면
24: 이면
26, 326a, 326b, 426a, 426b: 전극
40, 40a, 40b: 수지
41, 42, 43, 44, 45, 46, 47: 개구부
60, 360a, 360b, 460a, 460b: 제1 배선
63, 64, 71, 72, 73a, 73b, 73c, 73d, 74, 81, 371, 381a, 381b, 471, 481a, 481b: 비어
70, 370, 470: 제2 배선
75a, 75b, 75c, 75d, 77a, 77b, 77c, 77d: 비어 비형성부
80: 배선
100, 200, 300: 반도체 패키지
361b, 461b: 제5 배선
372, 382b, 472: 제4 배선
380: 배선
390: 제3 배선

Claims (11)

  1. 전극이 배치된 소자면과 상기 소자면에 대향하는 이면을 갖고, 수지로 덮인 반도체 칩,
    상기 소자면에 직접 또는 상기 수지에 배치된 제1 개구부를 통해 접속되는 제1 배선, 및
    상기 수지에 배치된 제2 개구부를 통해, 상기 이면과 접속되는 제2 배선을 갖는, 반도체 패키지.
  2. 전극이 배치된 소자면과 상기 소자면에 대향하는 이면을 갖고, 수지로 덮인 복수의 반도체 칩,
    상기 소자면에 직접 또는 상기 수지에 배치된 제1 개구부를 통해 접속되는 제1 배선,
    상기 수지에 배치된 제2 개구부를 통해, 상기 이면과 접속되는 제2 배선, 및
    상기 제2 배선이 배치된 상기 수지의 층에, 상기 수지에 배치된 복수의 제3 개구부를 통해 상기 제1 배선과 전기적으로 접속되는 제3 배선을 갖고,
    상기 제3 배선은, 상기 복수의 반도체 칩 중에 서로 상이한 반도체 칩의 전극을 전기적으로 접속하는 것을 특징으로 하는, 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 배선은, Au, Ni 및 Cu가 순서대로 적층된 구조를 갖는, 반도체 패키지.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 배선은, 배리어 금속과 Cu가 적층된 구조를 갖는, 반도체 패키지.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 개구부를 복수 배치하는 것을 특징으로 하는, 반도체 패키지.
  6. 반도체 칩을,
    상기 반도체 칩의 전극이 배치된 소자면을 위로, 상기 소자면에 대향하는 이면을 아래로 하여, 고정재 위에 재치하고,
    상기 고정재 상에 상기 반도체 칩을 매설하도록 제1 수지를 충전하고,
    상기 제1 수지에 상기 소자면을 노출하는 제1 개구부를 형성하고,
    상기 소자면 상에 제1 배선을 도금법에 의해 형성하고,
    상기 고정재를 제거하고,
    상기 이면 및 상기 제1 수지 상에, 제2 수지를 충전하고,
    상기 제2 수지에 상기 이면을 노출하는 제2 개구부를 형성하고,
    상기 제2 수지 상에 도금 레지스트를 형성하고,
    상기 이면 상에 제2 배선을 도금법에 의해 형성하는, 반도체 패키지의 제조 방법.
  7. 복수의 반도체 칩을, 상기 복수의 반도체 칩의 전극이 배치된 소자면을 위로, 상기 소자면에 대향하는 이면을 아래로 하여, 고정재 위에 재치하고,
    상기 고정재 상에 상기 반도체 칩을 매설하도록 제1 수지를 충전하고,
    상기 제1 수지에 상기 소자면을 노출하는 제1 개구부를 형성하고,
    상기 소자면 상에 제1 배선을 도금법에 의해 형성하고,
    상기 고정재를 제거하고,
    상기 이면 및 상기 제1 수지 상에, 제2 수지를 충전하고,
    상기 제2 수지에, 상기 이면을 노출하는 제2 개구부와, 상기 제1 배선을 노출하는 제3 개구부를 형성하고,
    상기 제2 수지 상에 도금 레지스트를 형성하고,
    상기 제2 개구부, 상기 제 3 개구부 및 상기 제2 수지 상에 Cu를 도금하는 것에 의해, 상기 제2 개구부 및 상기 제2 수지 상에 제2 배선을 형성하고, 상기 제 3 개구부 및 상기 제2 수지 상에 제3 배선을 형성하고,
    상기 제3 배선은, 상기 복수의 반도체 칩 중에 서로 상이한 반도체 칩의 전극을 전기적으로 접속하는 것을 특징으로 하는, 반도체 패키지의 제조 방법.
  8. 지지판에 감광성 레지스트를 도포하고,
    상기 감광성 레지스트의 일부를 개구하고,
    상기 개구에 제1 배선을 도금법에 의해 형성하고,
    전극이 배치된 소자면과 상기 소자면에 대향하는 이면을 갖는 반도체 칩을, 상기 제1 배선 상에, 상기 제1 배선과 상기 전극이 접속하도록 플립칩 접속하고,
    상기 지지판 상에, 상기 반도체 칩 및 상기 제1 배선을 매설하도록 수지를 충전하고,
    상기 수지에 상기 이면을 노출하는 개구부를 형성하고,
    상기 수지 상에 도금 레지스트를 형성하고,
    상기 이면 상에 제2 배선을 도금법에 의해 형성하는, 반도체 패키지의 제조 방법.
  9. 지지판에 감광성 레지스트를 도포하고,
    상기 감광성 레지스트의 일부를 개구하고,
    상기 개구에 제1 배선을 도금법에 의해 형성하고,
    전극이 배치된 소자면과 상기 소자면에 대향하는 이면을 갖는 복수의 반도체 칩을, 상기 제1 배선 상에, 상기 제1 배선과 상기 전극이 접속하도록 플립칩 접속하고,
    상기 지지판 상에, 상기 복수의 반도체 칩 및 상기 제1 배선을 매설하도록 수지를 충전하고,
    상기 수지에, 상기 이면을 노출하는 개구부와 상기 제1 배선을 노출하는 개구부를 형성하고,
    상기 수지 상에 도금 레지스트를 형성하고,
    상기 이면을 노출하는 개구부, 상기 제1 배선을 노출하는 개구부 및 상기 수지 상에 Cu를 도금하는 것에 의해, 상기 이면을 노출하는 개구부 및 상기 수지 상에 제2 배선을 형성하고, 상기 제1 배선을 노출하는 개구부 및 상기 수지 상에 제3 배선을 형성하고,
    상기 제3 배선은, 상기 복수의 반도체 칩 중에 서로 상이한 반도체 칩의 전극을 전기적으로 접속하는 것을 특징으로 하는, 반도체 패키지의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 배선의 형성은, 최하층에 Au 도금을 실시하고, 다음으로 Ni 도금을 실시하고, 다음으로 Cu 도금을 수행하는 것을 특징으로 하는, 반도체 패키지의 제조 방법.
  11. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 배선의 형성은, 배리어 금속을 스퍼터링하고, 다음으로 Cu 도금을 수행하는 것을 특징으로 하는, 반도체 패키지의 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3060846B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Procede d’integration de puces de puissance et de bus barres formant dissipateurs thermiques
WO2018113747A1 (zh) * 2016-12-22 2018-06-28 深圳中科四合科技有限公司 一种三极管的封装方法及三极管
US10818635B2 (en) * 2018-04-23 2020-10-27 Deca Technologies Inc. Fully molded semiconductor package for power devices and method of making the same
DE102019103281B4 (de) * 2019-02-11 2023-03-16 Infineon Technologies Ag Verfahren zum bilden eines die-gehäuses
US11552024B2 (en) 2019-08-16 2023-01-10 Stmicroelectronics S.R.L. Method of manufacturing quad flat no-lead semiconductor devices and corresponding quad flat no-lead semiconductor device
US11521861B2 (en) 2019-08-16 2022-12-06 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices and corresponding semiconductor device
CN110660756A (zh) * 2019-09-30 2020-01-07 华天科技（西安）有限公司 一种多芯片封装结构及其制备方法
TWI727861B (zh) * 2020-07-23 2021-05-11 朋程科技股份有限公司 晶片封裝結構及其製造方法
EP3975225A1 (en) * 2020-09-24 2022-03-30 Infineon Technologies Austria AG Semiconductor module
CN112864100B (zh) * 2021-01-14 2022-03-22 北京大学深圳研究生院 三维异质集成的柔性封装结构及制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050286A (ja) * 2008-08-21 2010-03-04 Toshiba Corp 半導体装置
JP2013131775A (ja) * 2013-03-21 2013-07-04 Shinko Electric Ind Co Ltd 配線基板
US20140167247A1 (en) * 2012-02-15 2014-06-19 Freescale Semiconductor In. Semiconductor device package having backside contact and method for manufacturing
US20150084207A1 (en) * 2013-09-26 2015-03-26 General Electric Company Embedded semiconductor device package and method of manufacturing thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120943A (ja) * 2004-10-22 2006-05-11 Shinko Electric Ind Co Ltd チップ内蔵基板及びその製造方法
DE102006021959B4 (de) * 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
US7799614B2 (en) * 2007-12-21 2010-09-21 Infineon Technologies Ag Method of fabricating a power electronic device
US8637341B2 (en) * 2008-03-12 2014-01-28 Infineon Technologies Ag Semiconductor module
US8507320B2 (en) * 2008-03-18 2013-08-13 Infineon Technologies Ag Electronic device including a carrier and a semiconductor chip attached to the carrier and manufacturing thereof
US7759163B2 (en) * 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
AT10247U8 (de) * 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
US8138587B2 (en) * 2008-09-30 2012-03-20 Infineon Technologies Ag Device including two mounting surfaces
US9324672B2 (en) * 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
TWI501376B (zh) * 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
KR101204187B1 (ko) 2010-11-02 2012-11-23 삼성전기주식회사 소성 접합을 이용한 파워 모듈 및 그 제조 방법
US8866302B2 (en) * 2011-01-25 2014-10-21 Infineon Technologies Ag Device including two semiconductor chips and manufacturing thereof
DE102011012186B4 (de) * 2011-02-23 2015-01-15 Texas Instruments Deutschland Gmbh Chipmodul und Verfahren zur Bereitstellung eines Chipmoduls
US8916968B2 (en) * 2012-03-27 2014-12-23 Infineon Technologies Ag Multichip power semiconductor device
JP6221221B2 (ja) * 2012-03-27 2017-11-01 Tdk株式会社 電子部品内蔵基板及びその製造方法
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
US9455160B2 (en) * 2013-01-14 2016-09-27 Infineon Technologies Ag Method for fabricating a semiconductor chip panel
US9941229B2 (en) * 2013-10-31 2018-04-10 Infineon Technologies Ag Device including semiconductor chips and method for producing such device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050286A (ja) * 2008-08-21 2010-03-04 Toshiba Corp 半導体装置
US20140167247A1 (en) * 2012-02-15 2014-06-19 Freescale Semiconductor In. Semiconductor device package having backside contact and method for manufacturing
JP2013131775A (ja) * 2013-03-21 2013-07-04 Shinko Electric Ind Co Ltd 配線基板
US20150084207A1 (en) * 2013-09-26 2015-03-26 General Electric Company Embedded semiconductor device package and method of manufacturing thereof

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