KR20160112986A - 반도체 장치의 제조 방법 - Google Patents

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KR20160112986A
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oxide film
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고따로 호리꼬시
도시까즈 하나와
마사또시 아까이시
유지 기꾸찌
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

제조 비용을 억제하면서, 신뢰성이 높은 반도체 장치를 제공한다.
적어도 CF4 가스와 C3H2F4 가스를 그 성분으로 포함하는 혼합 가스를 사용하여 절연막의 건식 에칭을 행한다

Description

반도체 장치의 제조 방법 {MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 절연막의 건식 에칭 방법에 관한 것이다.
첨단 마이크로컴퓨터나 첨단 SOC 제품(System-on-a-Chip), 고기능의 액정 드라이버 등의 반도체 장치의 제조 프로세스에 있어서는, ArF 엑시머 레이저에 의한 ArF 포토리소그래피나 절연층에 배선층을 매립하여 형성하는 다마신 프로세스가 사용되고 있다.
다마신 프로세스에서 배선층을 형성할 때, ArF 레지스트를 마스크로 하여 실리콘 산화막이나 저유전율막(Low-k막) 등의 절연층을 건식 에칭함으로써, 배선 홈(트렌치)을 형성한다.
이 건식 에칭에는, CF4/CHF3이나 CF4/CH2F2/N2, CF4/C4F6, CF4/C4F8 등의 혼합 가스가 에칭 가스로서 사용된다.
건식 에칭 장치에는, 예를 들어 2주파의 고주파에 의한 용량 결합형 산화막 건식 에칭 장치가 이용된다. 이들 고주파의 주파수는, 상부 전극측이 60㎒, 하부 전극측이 2㎒를 사용하는 것이 일반적이다.
본 기술 분야의 배경 기술로서, 예를 들어 특허문헌 1과 같은 기술이 있다. 특허문헌 1에는, CHF3/CO/CF4의 혼합 가스로 실리콘계 재료로 이루어지는 절연막을 에칭하는 반도체 장치의 제조 방법이 개시되어 있다.
또한, 특허문헌 2에는, CHF2COF를 포함하는 에칭 가스를 사용하여 반도체나 유전체 또는 금속으로 이루어지는 박막을 에칭하는 방법이 개시되어 있다.
또한, 특허문헌 3에는, CaFbHc를 포함하는 건식 에칭제가 개시되어 있다. 여기서, 이 CaFbHc의 a, b 및 c는, 각각 양의 정수를 나타내고, 2≤a≤5, c＜b≥1, 2a＋2＞b＋c, b≤a＋c의 관계를 만족시키고, a＝3, b＝4, c＝2인 경우를 제외하는 것으로 하고 있다.
일본 특허 공개 제2001-274141호 공보 일본 특허 공개 제2011-119310호 공보 일본 특허 공개 제2013-30531호 공보
상술한 바와 같이, ArF 레지스트를 마스크로 하여 실리콘 산화막이나 저유전율막(Low-k막) 등의 절연막을 건식 에칭하는 경우, 레지스트 선택비, 즉 에칭 중의 레지스트 마스크의 에치 레이트에 대한 실리콘 산화막의 에치 레이트의 비는, 1.5 정도가 한계이다.
이 레지스트 선택비는, 수치가 클수록 에칭 마스크로서의 성능이 높은 것을 의미한다.
예를 들어, 90㎚ 프로세스에 있어서 ArF 레지스트를 에칭 마스크로 하여 사용한 경우, 에칭 가능한 실리콘 산화막의 막 두께는, ArF 레지스트의 막 두께를 고려하면 200㎚ 정도가 고정밀도로 에칭할 수 있는 한계였다.
따라서, 레지스트 선택비를 향상시키기 위해, 예를 들어 하부 고주파 전원(RF 전원)의 RF 주파수를 2㎒로부터 27㎒로 변경하는 건식 에칭 장치의 하드 사양의 변경이 행해진다. RF 주파수를 올림으로써 이온의 스퍼터링 효과를 완화하는 것이 가능해져, 레지스트 선택비가 향상된다. 이 하드 사양의 변경에 의해, 레지스트 선택비는 1.5 정도로부터 2.0 정도로 향상되고, 에칭 가능한 실리콘 산화막의 막 두께는 260㎚ 정도가 된다.
또한, 레지스트를 ArF 레지스트를 포함하는 다층 레지스트 구조로 함으로써, 레지스트 선택비를 향상시키는 방법도 있다.
그러나, 건식 에칭 장치의 하드 사양의 변경이나 다층 레지스트의 도입은, 모두 반도체 장치의 제조 비용의 대폭적인 증가로 이어져 버린다.
즉, 본 실시 형태의 과제는, 제조 비용을 억제하는 데 있다. 또한, 신뢰성이 높은 반도체 장치를 제조하는 데 있다. 그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의하면, 적어도 CF4 가스와 C3H2F4 가스를 그 성분으로 포함하는 혼합 가스를 사용하여 절연막의 건식 에칭을 행하는 반도체 장치의 제조 방법이다.
상기 일 실시 형태에 의하면, 제조 비용을 억제하면서, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
도 1a는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 1b는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 2a는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 2b는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 3a는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 3b는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 3c는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 3d는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 3e는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 3f는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 공정의 일부를 도시하는 일부 단면도.
도 4a는 건식 에칭에 있어서의 레지스트 표면의 반응을 개념적으로 도시하는 도면.
도 4b는 건식 에칭에 있어서의 레지스트 표면의 반응을 개념적으로 도시하는 도면.
도 5는 건식 에칭 장치의 개요를 도시하는 도면.
도 6은 반도체 장치의 제조 공정의 개요를 나타내는 흐름도.
도 7은 반도체 장치의 제조 공정의 전공정의 개요를 나타내는 흐름도.
이하, 도면을 사용하여 절연막을 에칭 가공할 때의 실시예를 설명한다. 또한, 각 도면에 있어서 동일한 구성에 대해서는 동일한 부호를 부여하고, 중복되는 부분에 대해서는 그 상세한 설명은 생략한다.
[실시예 1]
도 1a 및 도 1b에서는, 절연막을 에칭 가공할 때의 일례로서, 싱글 다마신 프로세스에서의 트렌치(배선 홈) 가공 방법에 대해 설명한다. 도 1a는 반도체 웨이퍼 표면에 형성된 실리콘 산화막의 에칭 가공 전의 상태를 도시하고, 도 1b는 실리콘 산화막의 에칭 가공 후의 상태를 도시하고 있다.
도 1a에 도시하는 바와 같이, 에칭 가공 전의 반도체 웨이퍼의 표면(주면) 상에는, 실리콘 산화막(4)이 형성되어 있고, 실리콘 산화막(4)을 덮도록 노광시의 반사 방지막이 되는 BARC막(5)(Bottom-Anti-Reflection-Coating)이 형성되어 있다.
BARC막(5)의 위에는, 포토리소그래피에 의해 소정의 패턴이 형성된 레지스트막(6)이 형성되어 있다. 이 레지스트막(6)은, ArF 레이저에 의한 ArF 노광에 의해 감광하는 ArF 레지스트이다. 레지스트막(6)에는, ArF 노광 장치를 사용한 포토리소그래피에 의해, 반도체 장치의 배선 패턴이나 회로 패턴이 전사되어 있다.
실리콘 산화막(4)의 하층에는, 트렌치(배선 홈) 가공시의 에칭 스토퍼막이 되는 실리콘 질화막(SiN막)(3)이 형성되어 있다. 또한 그 하층에는, 실리콘 산화막(1)이 형성되어 있고, 그 일부에 텅스텐(W) 플러그(2)나 도시하지 않은 하층 배선이 형성되어 있다.
도 1a에 도시하는 적층막 구조를, 도 5에 도시하는 바와 같은 건식 에칭 장치를 사용하여 에칭 처리를 행함으로써, 도 1b에 도시하는 바와 같이 실리콘 산화막(4)에 트렌치(배선 홈)(15)가 형성된다. 트렌치(배선 홈)(15)에는, 이후의 Cu(구리) 도금 공정이나 CMP 공정(Chemical-Mechanical-Polishing)을 거쳐 매립 구리 배선이 형성된다(도 7의 공정 j 및 공정 k).
도 5에 도시하는 건식 에칭 장치는, 2주파 용량 결합형의 평행 평판 타입의 건식 에칭 장치이다. 하부 전극(18)은 웨이퍼 스테이지로서 기능하고, 반도체 웨이퍼(22)가 적재된다. 하부 전극(18)과 소정의 간격을 두고 상부 전극(19)이 평행하게 배치되어 있다.
하부 전극(18)에는 고주파 전원 A(20)가 전기적으로 연결되어 있고, 2㎒의 고주파 전력이 하부 전극(18)에 인가된다.
또한, 상부 전극(19)에는 고주파 전원 B(21)가 전기적으로 연결되어 있고, 60㎒의 고주파 전력이 상부 전극(19)에 인가된다.
하부 전극(18), 반도체 웨이퍼(22), 상부 전극(19)은 건식 에칭 장치의 처리실 내에 설치되어 있다. 처리실 내를 진공 배기하고, 하부 전극(18) 및 상부 전극(19)의 사이에 에칭 가스를 도입하고, 하부 전극(18), 상부 전극(19) 각각에 고주파 전력을 인가함으로써, 하부 전극(18) 및 상부 전극(19)의 사이에 플라즈마(23)(플라즈마 방전)를 발생시켜, 건식 에칭 처리를 행한다.
여기서, 도 1a 및 도 1b에 도시하는 트렌치(배선 홈) 가공을 행할 때, 도 5에 도시하는 건식 에칭 장치를 사용하여 반도체 웨이퍼에 건식 에칭 처리를 행한다. 이 건식 에칭 처리를 행하는 건식 에칭 조건을 표 1 및 표 2에 나타낸다. 표 2는 고정밀도로 트렌치(배선 홈) 가공을 행하고자 하는 경우, 보다 적합한 건식 에칭 조건을 나타내고 있다.
Figure pat00001
Figure pat00002
본 실시예의 건식 에칭에 있어서는, 표 1 및 표 2에 나타내는 바와 같이, 적어도 사불화메탄(CF4)과 C3H2F4를 성분으로 포함하는 혼합 가스를 사용한다.
이 C3H2F4는, 예를 들어 화학식 1 내지 8에 나타내는 쇄상 구조 혹은 환상 구조의 가스를 사용한다.
Figure pat00003
화학식 1은, (E)-1,3,3,3-테트라플루오로-1-프로펜이다.
Figure pat00004
화학식 2는, (Z)-1,3,3,3-테트라플루오로프로펜이다.
Figure pat00005
화학식 3은, 1,1,2,2-테트라플루오로시클로프로판이다.
Figure pat00006
화학식 4는, 1,1,2,3-테트라플루오로시클로프로판이다.
Figure pat00007
화학식 5는, 1,1,3,3-테트라플루오로-1-프로펜이다.
Figure pat00008
화학식 6은, 1,2,3,3-테트라플루오로프로펜이다.
Figure pat00009
화학식 7은, 1,3,3,3-테트라플루오로-1-프로펜이다.
Figure pat00010
화학식 8은, 2,3,3,3-테트라플루오로프로펜이다.
또한, C3H2F4는, 탄소 원자(C) 수가 3, 수소 원자(H) 수가 2, 불소 원자(F) 수가 4이면 되고, 수소 원자나 불소 원자가 α 결합이나 β 결합에 의해 탄소 원자와 결합하고 있는 C3H2F4나 수소 원자나 불소 원자가 라디칼 부가하고 있는 C3H2F4를 사용할 수도 있다.
상기에 나타낸 각 형태의 C3H2F4는, 쇄상 구조나 환상 구조, 또는 탄소 원자끼리의 이중 결합의 유무에 의해, 에칭 가스로서 사용한 경우의 플라즈마 중에 있어서의 분자의 해리도가 각각 다르기 때문에, 원하는 에칭 형상으로 되는 C3H2F4를 선택하여 사용하는 것이 바람직하다.
도 1a 및 도 1b에 도시하는 바와 같이, 싱글 다마신 프로세스에 있어서, 실리콘 산화막(4) 등의 층간 절연막에 건식 에칭에 의해 트렌치(배선 홈)(15)를 형성할 때, 에칭 가스로서 사불화메탄(CF4)과 C3H2F4의 혼합 가스를 사용함으로써, 레지스트 선택비를 향상시킬 수 있다. 이에 의해, 레지스트(6)가 에칭되어 완전히 소실되어 버리기 전에 트렌치(배선 홈)(15)가 에칭 스토퍼막인 실리콘 질화막(SiN막)(3)에 도달할 때까지 실리콘 산화막(4)을 건식 에칭할 수 있다.
또한, 여기서는 실리콘 산화막(4) 상에 형성되는 BARC막(5)도 표 1 혹은 표 2에 나타내는 건식 에칭 조건에 의해 에칭하지만, BARC막(5)의 건식 에칭은 다른 건식 에칭 조건에서 처리해도 된다. 예를 들어, BARC막(5)을 종래의 CF4/CHF3이나 CF4/CH2F2/N2, CF4/C4F6, CF4/C4F8 등의 혼합 가스로 에칭하고, 계속해서 하층의 실리콘 산화막(4)을 사불화메탄(CF4)과 C3H2F4의 혼합 가스에 의해 에칭하는 것도 가능하다.
여기서, 싱글 다마신 프로세스에 있어서의 트렌치(배선 홈) 형성과 같이 어스펙트비가 높은 건식 에칭에 사불화메탄(CF4)과 C3H2F4의 혼합 가스를 사용함으로써 고레지스트 선택비가 얻어지는 이유를 도 4a 및 도 4b를 사용하여 설명한다.
도 4a 및 도 4b는, 건식 에칭 중의 레지스트 표면의 반응을 개념적으로 도시하는 도면이다. 도 4a는 종래의 CF4/CHF3/O2 혼합 가스에 의한 건식 에칭 중인 모습을 도시하고, 도 4b는 CF4/C3H2F4/O2 혼합 가스에 의한 건식 에칭 중인 모습을 도시하고 있다. 도면 중의 「*」는, 라디칼, 즉, 부대전자를 갖는 원자나 분자의 상태이다.
에칭 가스를 구성하는 각 가스 분자는 플라즈마 중에서 해리하여, 이온이나 라디칼이 생성된다. 플라즈마 중의 라디칼의 일부는 서로 결합하여 일산화탄소(CO)나 불화수소(HF) 등을 생성하고, 진공 배기된다.
또한, 라디칼의 일부는 레지스트막 표면에 부착되어, 폴리머(데포지션막)를 형성한다. 이 폴리머(데포지션막)는, 플라즈마 중에 발생하는 이온에 의한 레지스트막의 스퍼터링이나 라디칼과 레지스트 표면의 화학 반응으로부터 레지스트막을 보호하는 보호막으로서 기능한다.
도 4b에 도시하는 바와 같이, 건식 에칭에 CF4/C3H2F4 혼합 가스를 사용한 경우, 도 4a에 도시하는 종래의 건식 에칭 조건에 비해, 레지스트막 표면에 폴리머(데포지션막)가 보다 두껍게 형성된다. 에칭 가스에 C3H2F4를 사용함으로써 플라즈마 중에 공급되는 탄소(C) 및 수소(H)의 원자 수가 증가하기 때문이다. 그 결과, 레지스트막의 에칭 내성이 높아져, 레지스트 선택비를 향상시킬 수 있다. 즉, 레지스트막의 에칭 속도(에칭레이트)에 대한 실리콘 산화막 등의 피가공막의 에칭 속도(에칭레이트)를 상대적으로 향상시킬 수 있다.
또한, 건식 에칭에 사용하는 CF4/C3H2F4 혼합 가스는, 주로 CF4 가스가 실리콘 산화막의 에칭에 기여하는 메인의 에칭 가스이므로, CF4/C3H2F4 혼합 가스의 유량은 CF4＞C3H2F4로 할 필요가 있다. 상기한 바와 같이 C3H2F4 가스는 폴리머(데포지션막)의 형성에 기여하므로, CF4의 유량보다도 C3H2F4의 유량이 많은 경우, 폴리머(데포지션막)의 형성량이 지나치게 많아 실리콘 산화막의 에칭을 방해해 버릴 우려가 있다. 예를 들어, 트렌치(배선 홈)의 에칭 도중에, 실리콘 산화막의 에칭이 정지(에치 스톱)해 버릴 우려가 있다.
또한, 표 1이나 표 2에 나타내는 바와 같이, 필요에 따라서, 희석 가스(캐리어 가스)로서 아르곤(Ar) 가스를 첨가할 수도 있다. Ar 가스를 첨가함으로써, C3H2F4 가스에 의해 레지스트 선택비를 향상시킴과 함께, 플라즈마 중에서의 Ar 이온의 생성에 의해 트렌치(배선 홈) 저부의 이온 어시스트 에칭의 효과를 얻을 수 있다.
또한, 필요에 따라서, 산소(O2) 가스나 질소 가스(N2)를 첨가해도 된다. 산소(O2) 가스나 질소 가스(N2)를 첨가함으로써, 건식 에칭에 의해 형성되는 트렌치(배선 홈) 형상의 조정이 가능해진다. O2를 첨가하는 경우, CF4/C3H2F4/O2 혼합 가스의 유량은 CF4＞O2＞C3H2F4로 하는 것이 보다 적합하다. 또한, N2를 첨가하는 경우, CF4/C3H2F4/N2 혼합 가스의 유량은 CF4＞N2＞C3H2F4로 하는 것이 보다 적합하다. O2 첨가, 혹은 N2 첨가 중 어느 경우에 있어서도, C3H2F4의 유량이 지나치게 많으면 O2나 N2 첨가에 의한 트렌치(배선 홈) 형상의 제어가 어려워지기 때문이다. 즉, 표 1이나 표 2에서 나타내는 범위 내에서, C3H2F4 가스는 CF4 가스 및 Ar 가스보다도 적은 유량으로 하는 것이 바람직하고, 산소(O2) 가스 및 질소 가스(N2)와 동일 정도이거나 적은 유량으로 하는 것이 바람직하다.
특히, 도 1에 있어서, 실리콘 산화막(4)과 같은 절연막을 에칭할 때에는, 산소(O2) 가스를 첨가하는 것이 바람직하다. 또한, 실리콘 산화막(4)보다도 저유전율인 탄소 첨가 실리콘 산화막(SiOC막) 등의 유기 절연막을 사용한 경우, 에칭 가스에 CF4/C3H2F4/N2 혼합 가스를 사용하는 것이 바람직하고, 유기 절연막의 사이드 에치 형상을 방지하는 것이 가능해진다.
이상 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치의 제조 방법에 의하면, 싱글 다마신 프로세스에 있어서 층간 절연막에 건식 에칭으로 트렌치(배선 홈) 형성할 때, 레지스트 선택비를 향상시킬 수 있어, 보다 고정밀도의 트렌치(배선 홈) 가공이 가능해진다. 또한, 본 실시 형태는 싱글 다마신에 의한 트렌치(배선 홈)의 형성에 한정되지 않고, 반도체 기판과 배선간, 또는 각 배선간을 잇는 콘택트 홀의 개구 등에 적용하는 것도 가능하고, 단순히 절연막을 에칭 가공할 때에도 유효하다.
본원 발명자들이 행한 평가에서는, 예를 들어 레지스트 선택비를 종래 1.5로부터 3.15까지 개선할 수 있었다. 그 결과, 동일한 막 두께의 ArF 레지스트를 사용한 경우, 고정밀도로 가공할 수 있는 실리콘 산화막의 막 두께가 종래는 200㎚ 정도였던 것에 반해, 420㎚ 정도로 비약적으로 향상시킬 수 있었다.
이에 의해, 하부 고주파(RF) 전원의 변경(2㎒로부터 27㎒로의 변경) 등의 건식 에칭 장치의 하드 사양의 변경이나 다층 레지스트의 도입이 불필요해져, 제조 비용의 대폭적인 삭감으로 이어진다.
[실시예 2]
도 2a 및 도 2b에서는, 절연막을 에칭 가공할 때의 일례로서, 듀얼 다마신 프로세스에서의 트렌치(배선 홈) 가공 방법에 대해 설명한다. 도 2a는 반도체 웨이퍼 표면에 형성된 탄소 첨가 실리콘 산화막(SiOC막)의 에칭 가공 전의 상태를 도시하고, 도 2b는 탄소 첨가 실리콘 산화막(SiOC막)의 에칭 가공 후의 상태를 도시하고 있다.
도 2a에 도시하는 바와 같이, 에칭 가공 전의 반도체 웨이퍼의 표면(주면) 상에는, 탄소 첨가 실리콘 산화막(SiOC막)(10)이 형성되어 있고, 탄소 첨가 실리콘 산화막(SiOC막)(10)을 덮도록 캡막(TEOS막)(11)이 형성되어 있다. 탄소 첨가 실리콘 산화막(SiOC막)(10)은, Low-k막이라고 불리는 저유전율막이다. 캡막(TEOS막)(11) 상에는, 노광시의 반사 방지막이 되는 BARC막(12)(Bottom-Anti-Reflection-Coating)이 형성되어 있다.
BARC막(12)의 위에는, 포토리소그래피에 의해 소정의 패턴이 형성된 레지스트막(13)이 형성되어 있다. 이 레지스트막(13)은, ArF 레이저에 의한 ArF 노광에 의해 감광하는 ArF 레지스트이다. 레지스트막(13)에는, ArF 노광 장치를 사용한 포토리소그래피에 의해, 반도체 장치의 배선 패턴이나 회로 패턴이 전사되어 있다.
탄소 첨가 실리콘 산화막(SiOC막)(10)의 하층에는, 배리어막(9)이 형성되어 있다. 배리어막(9)에는, 예를 들어 SiCO막/SiCN막과 같은 적층막이 사용된다. 이 배리어막(9)은, 더 하층의 탄소 첨가 실리콘 산화막(SiOC막)(7) 중에 형성된 Cu 배선(8)의 확산 방지막(배리어막)으로서 기능함과 함께, 탄소 첨가 실리콘 산화막(SiOC막)(10)에 비아 홀(콘택트 홀)을 형성할 때의 에칭 스토퍼막으로서 기능한다.
도 2a에 도시하는 적층막 구조를, 실시예 1과 마찬가지로, 도 5에 도시하는 건식 에칭 장치를 사용하여 에칭 처리를 행함으로써, 도 2b에 도시하는 바와 같이 탄소 첨가 실리콘 산화막(SiOC막)(10)에 트렌치(배선 홈)(16)가 형성된다. 도 2b는, 건식 에칭 후에 캡막(TEOS막)(11), BARC막(12), 레지스트막(13)을 애싱 처리 등에 의해 제거한 후의 상태를 도시하고 있다. 트렌치(배선 홈)(16)에는, 이후의 구리(Cu) 도금 공정이나 CMP 공정(Chemical-Mechanical-Polishing)을 거쳐 매립 구리 배선이 형성된다(도 7의 공정 j 및 공정 k).
다음으로, 도 3a 내지 도 3f를 사용하여, 본 실시예에 있어서의 듀얼 다마신 프로세스를 보다 상세하게 설명한다. 도 3a 내지 도 3f에 도시하는 듀얼 다마신 프로세스는, 먼저 층간 절연막에 비아 홀(콘택트 홀)을 형성하고, 그 후 트렌치(배선 홈)를 형성하는, 이른바 비아 퍼스트 프로세스이다.
도 3a에서는 이미 비아 홀이 형성된 상태가 도시되어 있다. 비아 홀의 형성에는, 탄소 첨가 실리콘 산화막(SiOC막)(10)에 CF4/C3H2F4의 혼합 가스를 사용한 건식 에칭에 의해 행해진다. 이때의 CF4/C3H2F4의 혼합 가스의 조건은, 트렌치(배선 홈)(16)를 형성하는 조건과 동일하다. 비아 홀은 트렌치(배선 홈)(16)보다도 가늘고 깊은 홈이지만, 본 실시 형태의 에칭을 행함으로써, 이러한 어스펙트비가 높은 홈에서도 양호한 에칭을 행하는 것이 가능해진다.
도 3a는, 탄소 첨가 실리콘 산화막(SiOC막)(10)에 트렌치(배선 홈)(16)를 형성하기 전의 상태를 도시하고 있다. 하층의 탄소 첨가 실리콘 산화막(SiOC막)(7) 및 Cu 배선(8) 상에는 SiCO막/SiCN막의 적층막으로 이루어지는 배리어막(9)이 형성되어 있다. 배리어막(9)은, 상층으로의 구리(Cu)의 확산을 방지한다. 배리어막(9) 상에는, 상층의 탄소 첨가 실리콘 산화막(SiOC막)(10)이 형성되어 있다. 탄소 첨가 실리콘 산화막(SiOC막)(10)에는, 미리 비아 필(14)이 형성되어 있다. 비아 필(14)은, 탄소 첨가 실리콘 산화막(SiOC막)(10)에 건식 에칭으로 비아 홀을 형성한 후, 그 비아 홀 내에 비아 필재를 충전함으로써 형성되어 있다. 배리어막(9)은, 탄소 첨가 실리콘 산화막(SiOC막)(10)에 비아 홀을 형성할 때의 에칭 스토퍼막으로서의 기능도 갖는다.
탄소 첨가 실리콘 산화막(SiOC막)(10) 상에는, 캡막(TEOS막)(11)이 형성되고, 또한 그 위에는 노광시의 반사 방지막이 되는 BARC막(12)이 형성되어 있다. BARC막(12)의 위에는, 포토리소그래피에 의해 소정의 패턴이 형성된 레지스트막(13)이 형성되어 있다.
도 3a에 도시하는 적층막 구조를, 도 5에 도시하는 바와 같은 건식 에칭 장치를 사용하여 도 3b 내지 도 3f에 도시하는 공정을 차례로 거침으로써 도 3f에 도시하는 트렌치(배선 홈)(16) 및 비아 홀(17)을 형성한다.
도 3a로부터 도 3f에 이르는 처리는, 표 3에 나타내는 처리 조건에 의해 행한다. 또한, 표 3의 스텝 1은 BARC막(12)을 에칭하는 공정의 조건이다. 표 3의 스텝 2는 캡막(11) 또는 탄소 첨가 실리콘 산화막(10)을 에칭하는 공정의 조건이다. 표 3의 스텝 3은, 애싱 처리 공정의 조건이다. 표 3의 스텝 4는, 배리어막(9)을 에칭하는 공정의 조건이다.
Figure pat00011
우선, 도 3a 및 도 3b에 도시하는 바와 같이, 레지스트막(13)을 마스크로 BARC막(12)의 건식 에칭을 행한다(표 3의 스텝 1). 이 건식 에칭에는, CF4/C4F8의 혼합 가스를 사용한다. 이때, BARC막(12)과 함께 레지스트막(13)도 에칭되므로, 레지스트막(13)의 막 두께는 감소한다.
다음으로, 도 3b 및 도 3c에 도시하는 바와 같이, 레지스트막(13) 및 패터닝된 BARC막(12)을 마스크로 캡막(TEOS막)(11)의 건식 에칭을 행한다. 이 건식 에칭에는, 예를 들어 표 3의 스텝 2에 나타내는 CF4/C3H2F4의 혼합 가스나 Ar/C4F8의 혼합 가스를 사용한다. 이때, 캡막(TEOS막)(11)과 함께 레지스트막(13)도 에칭되므로, 레지스트막(13)의 막 두께는 더 감소한다.
계속해서, 도 3c 및 도 3d에 도시하는 바와 같이, 레지스트막(13) 및 패터닝된 BARC막(12), 캡막(TEOS막)(11)을 마스크로 탄소 첨가 실리콘 산화막(SiOC막)(10)의 건식 에칭을 행한다(표 3의 스텝 2). 이 건식 에칭에는, CF4/C3H2F4의 혼합 가스를 사용한다. 이때, 탄소 첨가 실리콘 산화막(SiOC막)(10)과 함께 레지스트막(13)도 에칭되므로, 레지스트막(13)의 막 두께는 더 감소한다.
도 3d에 도시하는 바와 같이, 탄소 첨가 실리콘 산화막(SiOC막)(10)에 형성되는 트렌치(배선 홈)(16)는 어스펙트비가 높은 홈, 즉 가늘고 깊은 홈이며, 건식 에칭 처리할 때, 높은 레지스트 선택비를 확보하면서, 사이드 에치량이 적은 건식 에칭을 행할 필요가 있다.
도 3c 및 도 3d 사이의 건식 에칭에 CF4/C3H2F4의 혼합 가스를 사용함으로써 실시예 1에 있어서 도 4를 사용하여 설명한 바와 같은 메커니즘에 의해, 레지스트막(13)의 에칭을 억제하면서, 탄소 첨가 실리콘 산화막(SiOC막)(10)에 가늘고 깊은 트렌치(배선 홈)를 형성할 수 있다.
또한, CF4/C3H2F4의 혼합 가스를 사용함으로써, 건식 에칭 중에 트렌치의 측벽 부분에 측벽 보호막이 되는 폴리머(데포지션막)를 형성하면서 탄소 첨가 실리콘 산화막(SiOC막)(10)을 에칭할 수 있으므로, 사이드 에치량이 적은 에칭이 가능해진다.
또한, 표 3의 스텝 2에 나타내는 바와 같이, 필요에 따라서, 에칭 가스에 산소 가스(O2)나 질소 가스(N2)를 첨가해도 된다. 그러나, 탄소 첨가 실리콘 산화막(SiOC막)(10)과 같은 유기 절연막을 에칭할 때에는, 산소 가스(O2)를 첨가한 경우, 트렌치의 저부에 있어서 사이드 에치가 발생할 우려가 있다. 이로 인해, 첨가 가스로서는 질소 가스(N2)를 사용하는 것이 바람직하다.
혹은, 캐리어 가스로서 아르곤 가스(Ar) 등의 불활성 가스를 첨가할 수도 있다. Ar 가스의 첨가에 의한 효과는 실시예 1과 마찬가지이다. 또한 혼합 가스 중의 각 가스의 유량의 관계도 실시예 1과 마찬가지이다. 즉, 표 3에 나타내는 범위 내에서, C3H2F4 가스는 CF4 가스 및 Ar 가스보다도 적은 유량으로 하는 것이 바람직하고, 질소 가스(N2)와 동일 정도이거나 적은 유량으로 하는 것이 바람직하다.
예를 들어, 도 3d에 도시하는 트렌치(배선 홈)(16)의 형상을 SEM 관찰 등에 의해 확인하면서, O2 가스나 N2 가스, Ar 가스의 첨가량을 조정함으로써, 보다 바람직한 형상의 트렌치(배선 홈)(16)를 형성할 수 있다.
그 후, 도 3d 및 도 3e에 도시하는 바와 같이, 애싱 처리에 의해 에칭되지 않고 남은 레지스트막(13) 및 BARC막(12), 비아 필(14)을 제거한다(표 3의 스텝 3). 이 애싱 처리는, 표 3의 스텝 1 내지 스텝 3을 처리한 건식 에칭 장치의 에칭 처리실 내에서 가스를 전환하여 행해도 되고, 또한 도 5에 도시하는 건식 에칭 장치에 연결된 다른 처리실(도시하지 않음)에서 행해도 된다.
마지막으로, 도 3e 및 도 3f에 도시하는 바와 같이, 비아 홀(17)의 저부의 배리어막(9)을 건식 에칭에 의해 제거함으로써, 듀얼 다마신 프로세스에 있어서의 트렌치(배선 홈)(16) 및 하층의 Cu 배선(8)과의 콘택트(비아)를 형성하기 위한 비아 홀(17)을 형성한다(표 3의 스텝 4).
이상 설명한 바와 같이, 본 실시예에 있어서의 반도체 장치의 제조 방법에 의하면, 듀얼 다마신 프로세스에 있어서 층간 절연막에 건식 에칭으로 트렌치(배선 홈)를 형성할 때, 레지스트 선택비를 향상시킬 수 있어, 더욱 고정밀도의 트렌치(배선 홈) 가공이 가능해진다.
이에 의해, 하부 고주파(RF) 전원의 변경(2㎒로부터 27㎒로의 변경) 등의 건식 에칭 장치의 하드 사양의 변경이나 다층 레지스트의 도입이 불필요해져, 제조 비용의 대폭적인 삭감으로 이어진다.
또한, 도 3a 내지 도 3f에서는, 층간 절연막인 탄소 첨가 실리콘 산화막(SiOC막)에 미리 비아 홀을 형성하고, 비아 필재를 충전한 예를 나타냈지만, 이 비아 홀을 형성하는 건식 에칭은, CF4/CHF3이나 CF4/CH2F2/N2, CF4/C4F6, CF4/C4F8, C4F8/Ar/N2 등의 혼합 가스를 사용한다. 또한, 이들 혼합 가스 대신에, CF4/C3H2F4의 혼합 가스를 사용해도 된다.
CF4/C3H2F4의 혼합 가스를 사용함으로써, 트렌치(배선 홈) 형성시와 마찬가지로, 가늘고 깊은 비아 홀(콘택트 홀)을 고정밀도로 형성할 수 있다.
[실시예 3]
도 6 및 도 7을 사용하여, 실시예 1 혹은 실시예 2에서 설명한 프로세스 플로우에 의한 첨단 마이크로컴퓨터나 첨단 SOC 제품, 고기능의 액정 드라이버 등의 반도체 장치의 제조 방법에 대해 설명한다. 도 6은, 반도체 장치의 제조 공정의 개요를 나타내는 흐름도이다. 또한, 도 7은, 반도체 장치의 제조 공정의 전공정의 개요를 나타내는 흐름도이다.
반도체 장치의 제조 공정은, 도 6에 나타내는 바와 같이, 크게 구별하면 3공정으로 나뉜다.
우선, 반도체 회로를 설계하고, 그 회로 설계에 기초하여, 마스크를 제작한다.
다음으로, 전공정이라고 불리는 웨이퍼 처리 공정에서, 실리콘 등의 반도체 기판(웨이퍼)의 표면에 각종 표면 처리를 복수 회 반복함으로써 집적 회로를 형성한다. 이 전공정은, 크게 나누면, 도 6에 나타내는 바와 같이, 소자간 분리층 형성을 행하는 공정, MOS 트랜지스터 등의 소자 형성을 행하는 공정, 각 소자 및 트랜지스터간에 배선을 형성하는 배선 형성 공정, 완성된 웨이퍼를 검사하는 공정 등이 있다.
또한, 후공정에 있어서, 표면에 집적 회로가 형성된 웨이퍼를 개별로 분리하고, 반도체 장치로서 조립, 검사를 행한다.
웨이퍼 처리 공정인 전공정에 있어서는, 도 7에 나타내는 복수의 표면 처리 a 공정 내지 l 공정이 복수 회 반복된다.
우선, 반도체 기판인 웨이퍼의 표면을 세정하여, 웨이퍼 표면에 부착된 이물질이나 불순물을 제거한다(공정 a).
다음으로, CVD 장치 등을 사용하여, 웨이퍼 표면에 박막을 성막한다. 이 박막은, 실리콘 산화막과 같은 층간 절연막이나 알루미늄막과 같은 배선을 형성하기 위한 막 등이다(공정 b).
웨이퍼 표면에 박막을 성막한 후, 표면에 부착된 이물질이나 불순물을 다시 세정에 의해 제거한다(공정 c).
층간 절연막이나 배선을 형성하기 위한 막이 표면에 성막된 웨이퍼 상에, 감광성 재료 등으로 이루어지는 레지스트 재료를 도포한다(공정 d).
원하는 회로 패턴이 형성된 마스크를 사용하여, 노광 장치에 의해 회로 패턴을 레지스트에 전사한다(공정 e).
현상 처리에서, 불필요한 부분의 레지스트를 제거하고, 웨이퍼 상의 레지스트에 원하는 회로 패턴을 형성한다(공정 f).
원하는 회로 패턴이 형성된 레지스트를 에칭 마스크로 하여, 건식 에칭 장치에 의해, 웨이퍼 상에 성막된 박막의 불필요한 부분을 에칭에 의해 제거하고, 박막에 원하는 회로 패턴을 형성한다(공정 g).
이후, 필요에 따라서, 이온 주입 장치로 웨이퍼 표면에 불순물 주입을 행한다(공정 h).
웨이퍼 상에 형성한 레지스트를 애싱 처리나 세정에 의해 박리(제거)한다(공정 i).
싱글 다마신 프로세스 혹은 듀얼 다마신 프로세스에 의해 매립 구리 배선을 형성하는 경우, 계속해서, 에칭(공정 g)에 의해 박막에 형성한 트렌치(배선 홈)나 비아 홀 내에 구리(Cu)를 도금 처리에 의해 매립한다(공정 j).
웨이퍼 표면에 형성된 여분의 구리(Cu)를 Cu-CMP 연마에 의해 제거한다(공정 k).
마지막으로, 웨이퍼 상의 이물질의 유무나 박막에 원하는 회로 패턴이 정확하게 형성되어 있는 것을 이물질 검사 장치나 외관 검사 장치로 검사한다(공정 l).
또한, 상기한 a공정 내지 l공정 사이에 있어서, 필요에 따라서 웨이퍼의 세정이나 건조 등의 처리가 행해진다.
본 실시예에 있어서의 반도체 장치의 제조 방법에서는, 실시예 1 혹은 실시예 2에서 설명한 싱글 다마신 프로세스나 듀얼 다마신 프로세스를 상기한 공정 g에 적용하여, 매립 구리 배선을 형성한다. 즉, 공정 g의 건식 에칭에 있어서, 에칭 가스로서 CF4/C3H2F4를 포함하는 혼합 가스를 사용하여 트렌치(배선 홈) 혹은 비아 홀의 형성을 행하여, 그 트렌치(배선 홈)나 비아 홀에 공정 j의 Cu(구리) 도금 처리 및 공정 k의 Cu-CMP 연마에 의해 매립 구리 배선을 형성한다.
이상과 같이, 실시예 1 혹은 실시예 2에서 설명한 프로세스 플로우를 첨단 마이크로컴퓨터나 첨단 SOC 제품 등의 반도체 장치의 제조 공정에 적용함으로써, 고정밀도로 트렌치(배선 홈) 혹은 비아 홀을 형성할 수 있어, 첨단 마이크로컴퓨터나 첨단 SOC 제품 등의 반도체 장치의 제조 수율이나 공정 수율을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1, 4 : 실리콘 산화막(TEOS막)
2 : W 플러그
3 : 실리콘 질화막(SiN막)
5, 12 : BARC막
6, 13 : 레지스트막
7, 10 : 탄소 첨가 실리콘 산화막(SiOC막)
8 : Cu 배선
9 : 배리어막(SiCO막/SiCN막)
11 : 캡막(TEOS막)
14 : 비아 필
15, 16 : 트렌치(배선 홈)
17 : 비아 홀
18 : 하부 전극
19 : 상부 전극
20 : 고주파 전원 A
21 : 고주파 전원 B
22 : 반도체 웨이퍼
23 : 플라즈마

Claims (15)

  1. (a) 반도체 웨이퍼의 주면에, 적어도 실리콘과 산소를 그 성분으로 포함하는 피가공막을 형성하는 공정,
    (b) 상기 피가공막을 덮도록 상기 피가공막 상에 포토레지스트막을 형성하는 공정,
    (c) 포토리소그래피에 의해 상기 포토레지스트막에 소정의 패턴을 전사하여, 레지스트 마스크 패턴을 형성하는 공정,
    (d) 상기 (c) 공정 후, 적어도 CF4 가스와 C3H2F4 가스를 그 성분으로 포함하는 혼합 가스를 사용하여, 상기 피가공막에 건식 에칭 처리를 실시하는 공정
    을 갖는 반도체 장치의 제조 방법.
  2. (a) 반도체 웨이퍼의 주면에, 적어도 실리콘과 산소를 그 성분으로 포함하는 피가공막을 형성하는 공정,
    (b) 상기 피가공막을 덮도록 상기 피가공막 상에 포토레지스트막을 형성하는 공정,
    (c) 포토리소그래피에 의해 상기 포토레지스트막에 소정의 패턴을 전사하여, 레지스트 마스크 패턴을 형성하는 공정,
    (d) 상기 (c) 공정 후, 적어도 CF4 가스와 C3H2F4 가스와 O2 가스를 그 성분으로 포함하는 혼합 가스를 사용하여, 상기 피가공막에 건식 에칭 처리를 실시하는 공정
    을 갖는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 (d) 공정의 건식 에칭 처리에 사용하는 혼합 가스의 유량은, CF4＞C3H2F4인 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 (d) 공정의 건식 에칭 처리에 사용하는 혼합 가스의 유량은, CF4＞O2＞C3H2F4인 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 (d) 공정의 건식 에칭 처리에 사용하는 혼합 가스는, Ar 가스를 더 포함하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 피가공막은, 실리콘 산화막이고,
    상기 (d) 공정에 있어서, 상기 실리콘 산화막에 구리 배선 형성을 위한 배선 홈을 형성하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 (c) 공정에 있어서, 상기 포토리소그래피는 ArF 레이저에 의한 ArF 노광이며,
    상기 포토레지스트막은, ArF 레지스트막인 반도체 장치의 제조 방법.
  8. (a) 반도체 웨이퍼의 주면에, 탄소 첨가 실리콘 산화막을 형성하는 공정,
    (b) 상기 탄소 첨가 실리콘 산화막을 덮도록 상기 탄소 첨가 실리콘 산화막 상에 제1 포토레지스트막을 형성하는 공정,
    (c) 포토리소그래피에 의해 상기 제1 포토레지스트막에 소정의 패턴을 전사하여, 제1 레지스트 마스크 패턴을 형성하는 공정,
    (d) 상기 (c) 공정 후, 적어도 CF4 가스와 C3H2F4 가스와 N2 가스를 그 성분으로 포함하는 혼합 가스를 사용하여, 상기 탄소 첨가 실리콘 산화막에 건식 에칭 처리를 실시하는 공정
    을 갖는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 (d) 공정의 건식 에칭 처리에 사용하는 혼합 가스의 유량은, CF4＞C3H2F4인 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 (d) 공정의 건식 에칭 처리에 사용하는 혼합 가스의 유량은, CF4＞N2＞C3H2F4인 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 (d) 공정의 건식 에칭 처리에 사용하는 혼합 가스는, Ar 가스를 더 포함하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 (d) 공정에 있어서, 상기 탄소 첨가 실리콘 산화막에 구리 배선 형성을 위한 배선 홈을 형성하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 (a) 공정과 상기 (b) 공정의 사이에,
    (e) 상기 탄소 첨가 실리콘 산화막을 덮도록 상기 탄소 첨가 실리콘 산화막 상에 제2 포토레지스트막을 형성하는 공정,
    (f) 포토리소그래피에 의해 상기 제2 포토레지스트막에 소정의 패턴을 전사하여, 제2 레지스트 마스크 패턴을 형성하는 공정,
    (g) 상기 (f) 공정 후, 적어도 Ar 가스와 C4F8 가스와 N2 가스를 그 성분으로 포함하는 혼합 가스를 사용하여, 상기 탄소 첨가 실리콘 산화막에 건식 에칭 처리를 실시하는 공정
    을 더 갖는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (g) 공정에 있어서, 상기 탄소 첨가 실리콘 산화막에 하층 배선과의 콘택트 형성을 위한 콘택트 홀을 형성하는 반도체 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 (c) 공정에 있어서, 상기 포토리소그래피는 ArF 레이저에 의한 ArF 노광이며,
    상기 제1 포토레지스트막은, ArF 레지스트막인 반도체 장치의 제조 방법.
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