TW202017108A - 半導體結構及其形成方法 - Google Patents

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Abstract

本文所述的實施例一般為有關於在半導體製程中在介電層中形成導電部件的方法及其形成結構。在一些實施例中，結構包含位於基底上方的介電層、表面修飾層和導電部件，介電層具有側壁，表面修飾層沿側壁設置，且表面修飾層包含磷和碳，導電部件沿表面修飾層設置。

Description

半導體結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於積體電路結構及其形成方法。
半導體積體電路(integrated circuit，IC)工業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(例如每一晶片區互連的裝置數目)增加，同時幾何尺寸(例如製造過程中所產生的最小的組件(或線路))縮小。此元件尺寸微縮化的製程一般來說具有增加生產效率與降低相關費用的益處。然而，元件尺寸微縮化也帶來了在先前較大元件尺寸的世代沒有產生的挑戰。
在一些實施例中，提供半導體結構，半導體結構包含介電層，位於基底上方，介電層具有側壁；表面修飾層，沿側壁設置，表面修飾層包含磷和碳；以及導電部件，沿表面修飾層設置。
在一些其他實施例中，提供半導體結構，半導體結構包含第一介電層，位於基底上方；第一導電部件，設置於第一介電層中；第二介電層，位於第一介電層上方，第二介電層具有側壁；表面修飾層，沿第二介電層的側壁設置，表面修飾層包含磷和碳；以及第二導電部件，設置於第二介電層的側壁之間，第二導電部件接觸第一導電部件。
在另外一些實施例中，提供半導體結構的形成方法，此方法包含蝕刻開口通過介電層，介電層在基底上方；介電層定義開口的表面暴露於磷酸衍生物；以及在開口中沉積導電填充材料。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本發明實施例一般有關於在半導體製程中的介電層中形成導電部件的方法及透過這些方法形成的結構。在一些實施例中，以磷酸衍生物處理用以定義形成導電部件的開口之介電層的表面，以在這些表面上形成表面修飾層。接著，導電部件形成於開口中以及表面修飾層上。除了其他功能之外，表面修飾層可修復因形成通過介電層的開口可能對介電層造成的損壞。也可達成其他優點或益處。
本文描述的一些實施例為以後段處理製程(Back End of the Line，BEOL)為情境。在其他實施例的範圍中的其他製程或結構可以其他情境來進行，例如中段處理製程(Middle End of the Line，MEOL)或其他情境。關於揭露的實施例討論了各種修改，然而，可對揭露的實施例作其他修改，同時維持在主題的範圍內。本發明所屬領域中具通常知識者將容易理解可在其他實施例的範圍考慮可作的其他修改。雖然可以特定順序描述方法實施例，但是可以任何邏輯順序進行各種其他方法實施例，且可包含比本文描述更少或更多的步驟。
第1-6圖顯示依據一些實施例之形成導電部件的範例方法的期間的個別中間結構的剖面示意圖。第1圖顯示半導體基底20上方具有第一介電層22。半導體基底20可為或包含塊狀(bulk)半導體、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，半導體基底20可摻雜(例如p型或n型摻雜物)或未摻雜。在一些實施例中，半導體基底20的半導體材料可包含元素半導體(例如矽(Si)和鍺(Ge))、化合物半導體、合金半導體或前述之組合。
在半導體基底20上可為各種元件。舉例來說，半導體基底20可包含場效電晶體(Field Effect Transistors，FETs)(例如鰭式場效電晶體(Fin FETs，FinFETs)、平面場效電晶體、垂直環繞式閘極場效電晶體(vertical gate all around FETs，VGAA FETs)或類似物)、電容、電感或其他元件。舉例來說，元件可整個形成於半導體基底20中，或元件的一部分在半導體基底20中且元件的一部分在一個或多個上方層中，及/或元件的整體在一個或多個上方層中。本文描述的製程可用以形成及/或互連元件，以形成積體電路。積體電路可為任何電路，例如特殊應用積體電路(Application Specific Integrated Circuit，ASIC)、處理器、記憶體或其他電路。
第一介電層22在半導體基底20上方。第一介電層22可直接位於半導體基底20上，或任何數量的其他層可設置於第一介電層22與半導體基底20之間。舉例來說，第一介電層22可為或包含金屬間介電質(Inter-Metal Dielectric，IMD)。舉例來說，第一介電層22可為或包括具有介電常數值低於約4.0(例如約2.0或更低)的低介電常數介電質。在一些範例中，第一介電層22包括氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、SiOx Cy 、矽碳材料、前述之化合物、前述之合成物或前述之組合。
導電部件24在第一介電層22中及/或通過第一介電層22。導電部件24可為或包含導線及/或導通孔。舉例來說，第一介電層22可為金屬間介電質，且導電部件24可包含導線及/或導通孔(共同或個別為“互連結構”)。互連結構可透過例如使用鑲嵌製程形成開口及/或凹口通過金屬間介電質及/或在金屬間介電質中來形成。互連結構可包含例如沿第一介電層22的側壁的阻障層及/或(本文描述的)表面修飾層及金屬填充材料(例如銅等)。
第一蝕刻停止子層26在第一介電層22和導電部件24上方，且第二蝕刻停止子層28在第一蝕刻停止子層26上方。當形成例如導通孔時，蝕刻停止層可提供停止蝕刻製程的機制。蝕刻停止層可由與相鄰層或相鄰組件具有不同蝕刻選擇性的介電材料形成。第一蝕刻停止子層26沉積於第一介電層22和導電部件24的頂表面上，且第二蝕刻停止子層28沉積於第一蝕刻停止子層26的頂表面上。第一蝕刻停止子層26和第二蝕刻停止子層28由不同的材料形成，使得每層具有用於蝕刻停止目的的不同蝕刻選擇性。第一蝕刻停止子層26和第二蝕刻停止子層28可各包括或為氮化矽、氮氧化矽、氧化矽、氮碳化矽、氮化碳、類似物或前述之組合，且可透過化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)或其他沉積技術來沉積。舉例來說，第一蝕刻停止子層26可為氮氧化矽，而第二蝕刻停止子層28可為氮化矽。第一蝕刻停止子層26的厚度可在約1nm至約10nm的範圍內，而第二蝕刻停止子層28的厚度可在約1nm至約10nm的範圍內。
第二介電層30在第二蝕刻停止子層28上方。舉例來說，第二介電層30可為或包含金屬間介電質。第二介電層30沉積於第二蝕刻停止子層28的頂表面上。舉例來說，第二介電層30可為或包括具有介電常數值低於約4.0(例如在約2.0至約3.0的範圍內，或更低)的低介電常數介電質。在一些範例中，第二介電層30包括氧化矽、類氧化矽材料、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、SiOx Cy 、矽碳材料、前述之化合物、前述之合成物或前述之組合。第二介電層30可透過使用化學氣相沉積(例如電漿輔助化學氣相沉積或可流動化學氣相沉積(Flowable CVD，FCVD))、旋塗或其他沉積技術來沉積。在一些範例中，可進行化學機械研磨(Chemical Mechanical Planarization，CMP)或其他平坦化製程來將第二介電層30的頂表面平坦化。第二介電層30的厚度可在約20nm至約100nm的範圍中。
硬遮罩32在第二介電層30上方。可應用硬遮罩32以準備後續蝕刻開口通過第二介電層30。硬遮罩32可包括由四乙氧基矽烷(tetraethoxysilane，TEOS)形成的氧化矽、氮化矽、氮碳化矽、氮化碳、氮化鈦、類似物或前述之組合，且可透過化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)或其他沉積技術沉積。硬遮罩32的厚度可在約8nm至約50nm的範圍內。
第1圖的配置為用於顯示本文方面的一個範例。在其他範例中，可包含、省略及/或修改各種其他層。本發明所屬領域中具通常知識者將容易理解可作各種修改。
第2圖顯示形成開口34在硬遮罩32、第二介電層30、第二蝕刻停止子層28、第一蝕刻停止子層26中及/或形成開口通過上述層來到導電部件24。開口34可為或包含導通孔開口、溝槽及/或類似物。開口34可透過使用光微影和蝕刻製程(例如鑲嵌製程)形成。蝕刻製程可包含反應性離子蝕刻(reactive ion etch，RIE)或其他蝕刻製程。蝕刻製程可為非等向性。
更具體來說，在一些範例中，開口34透過使用反應性離子蝕刻製程、濕清潔製程、烘烤製程、後清洗製程形成。在一些範例中，進行反應性離子蝕刻製程來蝕刻通過第二介電層30。在一些範例中，反應性離子蝕刻製程蝕刻通過第二介電層30，並停止於第二蝕刻停止子層28。反應性離子蝕刻製程可應用包括氟化碳(Cx Fy )氣體及/或其他氣體的蝕刻氣體。反應性離子蝕刻製程可更使用載氣，例如氬(Ar)或類似物。蝕刻氣體的流量可在約20sccm至約500sccm的範圍內，且載氣的流量可在約20sccm至約500sccm的範圍內。蝕刻氣體的流量與載氣的流量的比值可在約1至約25的範圍內。反應性離子蝕刻製程的壓力可在約1mTorr至約100mTorr的範圍內。反應性離子蝕刻製程的溫度可在約0°C至約100°C的範圍內。反應性離子蝕刻製程可應用感應耦合電漿(inductively coupled plasma，ICP)。反應性離子蝕刻製程的電漿產生器可具有功率在約50W至約1800W的範圍內以及頻率在約2MHz至約80MHz(例如13.56MHz)的範圍內。反應性離子蝕刻製程的基底偏壓可在約50V至約1.8kV的範圍內。其他範例可應用其他蝕刻製程及/或參數。可依據設計考量(例如應用的材料及/或開口34的輪廓)調整參數在上述的各種範圍中或之外。
之後，進行濕清潔製程以移除反應性離子蝕刻製程的殘留物，並穿過第二蝕刻停止子層28和第一蝕刻停止子層26以暴露出導電部件24。在一些範例中，濕清潔製程應用包括氟酸和有機溶劑的溶液。舉例來說，溶液可包括氫氟酸(HF)和乙二醇。溶液可具有氟酸和有機溶劑的比例在約1:10(體積比例)至約1:5000(體積比例)的範圍內。溶液可在溫度約20°C至約60°C的範圍內，且可應用持續時間在約0.1分鐘至約5分鐘的範圍內。可透過旋塗、浸漬或任何其他技術來應用溶液。
在濕清潔製程之後，可進行輕度烘烤製程來將水分驅趕出第2圖的中間結構。輕度烘烤製程可在溫度約200°C至約400°C的範圍內(例如約300°C)進行持續時間在約5分鐘至約10分鐘的範圍內。
在一些範例中，由於蝕刻和濕清潔製程的緣故，氧化物可形成於導電部件24暴露的頂表面上，且可進行後清洗製程來移除導電部件24上的氧化物。舉例來說，後清洗製程可包含離子轟擊、以形成氣體進行電漿處理及/或以檸檬酸清洗。
顯示的開口34的側壁為垂直的。在其他範例中，開口34的側壁可在朝向或遠離開口34的底部的方向一起逐漸內縮。舉例來說，開口34可具有正錐形輪廓或凹形輪廓。
如圖所示，開口34具有寬度34W和深度34D。寬度34W在第二介電層30的頂表面的平面中。深度34D是從第二介電層30的頂表面到導電部件24的暴露表面。寬度34W可在約5nm至約40nm的範圍內，而深度34D可在約30nm至約100nm的範圍內。深度34D與寬度34W的深寬比可在約3至約6的範圍內。本發明所屬領域中具通常知識者將容易理解可依據製程的技術節點及形成的結構層改變各種尺寸，例如各層的厚度及開口34的深度和寬度。舉例來說，在下方金屬間介電層中的導電部件一般具有比上方金屬間介電層中的導電部件更小的寬度。
第3圖顯示在開口34中沿第二介電層30的側壁以及在硬遮罩32的頂表面上形成表面修飾層40。在一些範例中，表面修飾層40為對第二介電層30的表面修復損壞的自對準單層(self-aligned monolayer，SAM)。在一些範例中，第二介電層30的表面可在電漿製程(例如形成開口34的反應性離子蝕刻製程)期間受損。舉例來說，電漿製程可耗盡碳的表面。再者，一些製程(例如濕清潔製程)可以氫氧基(-OH)作為第二介電層30的表面的尾端。個別及/或共同來說，碳耗盡以及氫氧基尾端可導致第二介電層30的介電常數值(k值)增加。表面修飾層40可移除氫氧基並在第二介電層30的表面補充碳，以修復第二介電層30。在一些實施例中，表面修飾層40為介電材料且不含金屬。
在一些範例中，表面修飾層40包含單層分子，單層分子包括磷及一種或多種有機官能基。在一些範例中，表面修飾層40透過將第二介電層30的表面暴露於磷酸衍生物來形成。磷酸衍生物具有氧原子雙鍵鍵結磷原子、氫氧基單鍵鍵結磷原子以及兩個有機官能基各單鍵鍵結磷原子的一般化學結構。在一些範例中，有機官能基為或包含烷基、烷氧基、胺、酯、苯基、類似物或前述之組合的官能基。在一些範例中，磷酸衍生物為或包含二(2-乙基己基)磷酸(Di-(2-ethylhexyl)phosphoric acid)、二己基磷酸(dihexylphosphoric acid)、乙基十六烷基磷酸酯(ethyl hexadecyl phosphate)、正丁基辛基磷酸酯(n-Butyl-octyl-hydrogenphosphate)、二異戊基磷酸(diisoamylphosphoric acid)、乙基辛基磷酸酯(ethyl octyl phosphate)、類似物或前述之組合。
在一些範例中，磷酸衍生物透過使用濕製程或乾製程暴露於第二介電層30的表面。在一些範例中，進行濕製程。濕製程可包含使用包括磷酸衍生物和有機溶劑的溶液。有機溶劑的範例包含乙二醇、二乙二醇(diethanolglycol，DEG)、二醇醚、類似物或前述之組合。溶液可包含磷酸衍生物和有機溶劑的比例在約1:100000(磷酸衍生物:有機溶劑)(體積比例)至約1:100(磷酸衍生物:有機溶劑)(體積比例)。在一些範例中，濕製程包含使用旋塗製程，以將溶液應用至第二介電層30的表面。溶液可在溫度約20°C至約60°C的範圍內，且可應用持續時間在約0.1分鐘至約10分鐘的範圍內。如果應用的磷酸衍生物的量或濃度太低(例如磷酸衍生物和溶劑的比值太低及/或持續時間太短)，則磷酸衍生物可能不充分反應來形成表面修飾層40。在應用溶液之後，可進行清洗製程來移除任何剩下的溶液和副產物。清洗製程可包含以去離子水和異丙醇(isopropyl alcohol，IPA)的混合物來清洗，接著以異丙醇清洗以乾燥。
在一些範例中，進行乾製程。乾製程可包含以一種或多種氣體在第二介電層30的表面上方流動。一種或多種氣體包含磷酸衍生物，且可更包含載氣，例如氮(N2 )、氬(Ar)或類似物。乾製程可不使用電漿來進行。磷酸衍生物氣體可以流量在約1sccm至約100sccm的範圍內流動，且載氣(如有使用)可以流量在約50sccm至約500sccm的範圍內流動。磷酸衍生物氣體的流量與載氣的流量的比例可在約1:50至約1:500的範圍內。乾製程的環境壓力可在約10mTorr至約1Torr的範圍內，且乾製程的溫度可在約20°C至約100°C的範圍內。乾製程的持續時間可在約0.1分鐘至約10分鐘的範圍內。如果應用的磷酸衍生物氣體的量或濃度太低(例如流量太低及/或持續時間太短)，則磷酸衍生物氣體可能不充分反應來形成表面修飾層40。在暴露之後，可進行清除製程，例如透過使惰性氣體(例如氬(Ar))流動以移除任何剩下的磷酸衍生物氣體和副產物。
第7A、7B和7C圖為依據一些實施例之形成表面修飾層的機制。第7A圖顯示如上所述形成之第二介電層30的表面。如上所述，表面包含以氫氧基作為尾端的氧化矽，其可為對第二介電層30的損壞。第7B圖顯示磷酸衍生物的一般化學結構。磷酸衍生物包含磷原子(i)雙鍵鍵結氧原子(O)、(ii)單鍵鍵結氫氧基(-OH)、(iii)單鍵鍵結第一有機官能基(R1)以及(iv)單鍵鍵結第二有機官能基(R2)。第7B圖的磷酸衍生物透過使用上述的乾製程或濕製程暴露於第7A圖的第二介電層30的表面。磷酸衍生物與第二介電層30的表面反應以形成表面修飾層40。反應造成形成與矽(Si)和磷酸衍生物的磷鍵結的橋接氧原子，並產生水蒸氣(H2 O)的副產物。形成的表面修飾層40包含單層分子，其中每個分子包含磷、氧、第一有機官能基R1和第二有機官能基R2。副產物和殘留液體可透過上述的清洗或清除製程來移除。
請參照第3圖，表面修飾層40具有厚度40T。在一些範例中，厚度40T在約1nm至約2nm的範圍內。有著前述發生的反應，表面修飾層40的形成可為自限制，因為當在第二介電層30的表面上的反應點與磷酸衍生物反應時，此反應可達到飽和。
再者，在一些範例中，表面修飾層40選擇性地形成於第二介電層30的表面上而不形成在導電部件24暴露的表面上。此外，在一些範例中，表面修飾層40可不形成於第一蝕刻停止子層26和第二蝕刻停止子層28的表面上。如第7A-7C圖所示，第二介電層30的表面與磷酸衍生物之間的化學反應形成表面修飾層40。由於導電部件24、第一蝕刻停止子層26和第二蝕刻停止子層28的表面為與第二介電層30不同的材料，因此導電部件24、第一蝕刻停止子層26和第二蝕刻停止子層28的表面具有與第二介電層30不同的化學結構，這些表面可不與磷酸衍生物反應，因此在一些範例中，表面修飾層40可不形成於這些表面上。舉例來說，如上所述，在開口34形成之後，從導電部件24的暴露表面移除氧化物，可導致導電部件24的暴露表面上為不含氧的金屬表面。金屬表面可不與磷酸衍生物反應，因此，在一些範例中，表面修飾層40可不形成於金屬表面上。
第4圖顯示導電填充材料42形成於表面修飾層40上，導電填充材料42填充開口34。導電填充材料42可為或包含金屬填充物，例如銅、鎢、鈷、釕、類似物或前述之組合。導電填充材料42可透過任何合適的沉積製程沉積，例如物理氣相沉積、鍍覆(例如電鍍)、化學氣相沉積、類似方法或前述之組合。
第5圖顯示移除硬遮罩32、形成於硬遮罩32上的表面修飾層40以及多餘的導電填充材料42，以在第二介電層30中形成(包括導電填充材料42的)導電部件。硬遮罩32、形成於硬遮罩32上的表面修飾層40以及多餘的導電填充材料42可透過使用平坦化製程(例如化學機械研磨)移除，其可使導電填充材料42、表面修飾層40以及第二介電層30的上表面齊平。如第5圖所示，可形成例如鑲嵌互連結構的導電部件。更具體來說，導電部件(例如導電填充材料42)接觸在第二介電層30的側壁上的表面修飾層40並接觸導電部件24的頂表面，且假如表面修飾層40未形成於第一蝕刻停止子層26和第二蝕刻停止子層28的側壁上，導電部件(例如導電填充材料42)接觸第一蝕刻停止子層26和第二蝕刻停止子層28。再者，表面修飾層40設置於導電部件(例如導電填充材料42)與第二介電層30之間，並橫向地圍繞導電部件(例如導電填充材料42)。
第6圖顯示形成第三蝕刻停止子層50、第四蝕刻停止子層52、第三介電層54以及導電部件56。第三蝕刻停止子層50形成於第二介電層30、表面修飾層40以及(包括導電填充材料42的)導電部件上方。第四蝕刻停止子層52形成於第三蝕刻停止子層50上方。第三介電層54形成於第四蝕刻停止子層52上方。第三蝕刻停止子層50、第四蝕刻停止子層52以及第三介電層54可參考上述第1圖中的第一蝕刻停止子層26、第二蝕刻停止子層28和第二介電層30來形成。在其他範例中，可形成其他層及/或可進行不同製程。
開口可形成通過第三介電層54、第四蝕刻停止子層52以及第三蝕刻停止子層50以暴露出在第二介電層30中的(包括導電填充材料42的)導電部件。接著，導電部件56可形成於開口中並接觸在第二介電層30中的導電部件。開口和導電部件56可參考上述第2-5圖中的開口34和(包括導電填充材料42的)導電部件來形成。表面修飾層可沿開口的側壁形成或不形成。阻障層(例如金屬氮化物層)可形成或不形成於開口中。在其他範例中，可形成不同材料及/或層，及/或進行不同的製程。
在一些實施例中，上述製程可實現鑲嵌製程。舉例來說，可進行鑲嵌製程以在單鑲嵌製程中形成導通孔，或舉例來說，可在雙鑲嵌製程中形成有著導通孔的導線。本文所述的一些範例可應用單鑲嵌製程或雙鑲嵌製程。在一些範例中，本文所述的各種側壁和表面可為用於導線的介電層中的開口及/或用於導線和導通孔的介電層中的開口。表面修飾層可應用於單鑲嵌製程或雙鑲嵌製程中，且可透過此種製程形成於各種表面上。其他範例可在其他製程中進行。
在一些範例中，阻障層(例如金屬氮化物層)並非順應性地沉積於開口34中，且不形成包含導電填充材料42之導電部件的一部分。表面修飾層40可具有可防止導電填充材料42擠出或擴散進入第二介電層30的阻障特性。舉例來說，磷酸衍生物中包含的有機官能基越線性，表面修飾層40越緻密。表面修飾層40的較大密度可有助於表面修飾層40具有阻障特性。在一些範例中，具有阻障特性的表面修飾層40的密度可在約1x1015 atoms/cm2 至約1x1022 atoms/cm2 的範圍內。因此，在一些範例中，可省略個別的阻障層。雖然在其他範例中，除了表面修飾層40之外，也可包含阻障層。舉例來說，在一些範例中，在沉積導電填充材料42之前，阻障層(例如氮化鉭或氮化鈦)順應性地沉積於表面修飾層40上。
如果不包含個別的阻障層，可減少形成之導電部件的電阻。個別的阻障層可由金屬氮化物形成，例如氮化鉭或氮化鈦，且可形成比表面修飾層40更大的厚度。順應性的阻障層可沿開口34的所有表面形成(包含導電部件24的頂表面)。因此，如此的順應性阻障層將形成設置於導電部件24與導電填充材料42之間。當順應性阻障層為金屬氮化物(其可為高電阻材料)時，導電部件的電阻由於在導電部件24與導電填充材料42之間的順應性阻障層的存在而增加。透過應用表面修飾層40而沒有個別的阻障層，則沒有金屬氮化物層設置於導電部件24與導電填充材料42之間，因此，可降低電阻。此外，表面修飾層40的厚度可小於順應性阻障層的厚度。因此，假設在相同開口尺寸下，相較於應用阻障層，應用表面修飾層40時，導電填充材料42垂直於電流流動方向(例如平行於導電部件24的頂表面)的剖面面積可較大。較大的剖面面積可導致包含導電填充材料42的導電部件的電阻較低。再者，透過應用表面修飾層40而非個別的阻障層，且更特別來說，透過表面修飾層40為單層，可增加形成包含導電填充材料42的導電部件的製程裕度(process window)。
在一些範例中，表面修飾層40透過有著第二介電層30的暴露表面的自限制反應形成。因此，在這些範例中，在自限制反應使暴露表面飽和之後，無論暴露的持續時間多久，可形成單層的既定厚度。透過使第二介電層30的暴露表面飽和，可降低或避免表面修飾層40中的不連續性(相較於其他層)。透過降低或減少不連續性，可增加時依性介電崩潰(time dependent dielectric breakdown，TDDB)的壽命。在一些測試中，沒有表面修飾層形成的結構的時依性介電崩潰故障的時間為14年，而在一些測試中，有著表面修飾層形成的結構的時依性介電崩潰故障的時間為370年。
如上所述，表面修飾層40可修復對第二介電層30的損壞。特別來說，在一些範例中，第二介電層30為碳氧化矽(SiOx Cy )的低介電常數介電質。當低介電常數介電質暴露於電漿時，可具有碳耗盡的現象，其可增加介電質的介電常數值。再者，進行於低介電常數介電質上的製程可導致氫氧基(-OH)作為介電質的表面的尾端，其可進一步增加介電質的介電常數值。如第7A-7C圖所示，表面修飾層40從低介電常數介電質的表面移除氫氧基，以恢復介電質的一些介電常數值。再者，包含在表面修飾層40中的有機官能基可對形成表面修飾層40的表面處補充碳，進而恢復介電質的一些介電常數值。
因此，一些實施例可達成降低的電阻、降低的導電材料擠出或擴散、增加的時依性介電崩潰的壽命以及恢復的介電常數值。這些可共同及/或個別地增加晶圓允收測試(wafer acceptance testing，WAT)的通過率並增加產率。可在任何技術節點中應用一些實施例，且更特別來說，可在10nm的技術節點或更小的技術節點中應用一些實施例。
一實施例為結構，此結構包含位於基底上方的介電層、表面修飾層和導電部件。介電層具有側壁，表面修飾層沿側壁設置，表面修飾層包含磷和碳。導電部件沿表面修飾層設置。
在一些其他實施例中，其中表面修飾層為單層。
在一些其他實施例中，其中表面修飾層的厚度在約1nm至約2nm的範圍內。
在一些其他實施例中，其中介電層為SiOC材料。
在一些其他實施例中，其中導電部件不含金屬氮化物，且導電部件接觸表面修飾層。
另一實施例為結構，此結構包含第一介電層、第一導電部件、第二介電層、表面修飾層以及第二導電部件。第一介電層位於基底上方。第一導電部件設置於第一介電層中。第二介電層位於第一介電層上方，且第二介電層具有側壁。表面修飾層沿第二介電層的側壁設置，且表面修飾層包含磷和碳。第二導電部件設置於第二介電層的側壁之間，且第二導電部件接觸第一導電部件。
在一些其他實施例中，其中表面修飾層為單層。
在一些其他實施例中，其中第二導電部件不含金屬氮化物。
在一些其他實施例中，上述半導體結構更包含蝕刻停止層在第一介電層上方，第二介電層在蝕刻停止層上方，第二導電部件設置於蝕刻停止層的側壁之間並接觸蝕刻停止層的側壁。
另一實施例為半導體的製程方法。蝕刻開口通過介電層，介電層在基底上方。介電層定義開口的表面暴露於磷酸衍生物。在開口中沉積導電填充材料。
在一些其他實施例中，其中磷酸衍生物包含二(2-乙基己基)磷酸、二己基磷酸、乙基十六烷基磷酸酯、正丁基辛基磷酸酯、二異戊基磷酸、乙基辛基磷酸酯或前述之組合。
在一些其他實施例中，其中將介電層的表面暴露於磷酸衍生物的步驟包含使包含磷酸衍生物的氣體在介電層的表面上流動。
在一些其他實施例中，其中將介電層的表面暴露於磷酸衍生物的步驟包含將介電層的表面暴露於包含磷酸衍生物和有機溶劑的濕溶液。
在一些其他實施例中，其中將介電層的表面暴露於磷酸衍生物的步驟包含在介電層的表面上形成單層，形成單層的步驟包含以磷酸衍生物與介電層的表面的材料反應，單層包含磷和碳。
在一些其他實施例中，其中單層的厚度在約1nm至約2nm的範圍內。
在一些其他實施例中，其中導電填充材料鄰接單層。
在一些其他實施例中，其中蝕刻開口的步驟包含使用電漿製程。
在一些其他實施例中，其中在沉積導電填充材料之後，沒有金屬氮化物層設置於導電填充材料與介電層的表面之間，導電填充材料更不含金屬氮化物。
在一些其他實施例中，其中介電層在蝕刻停止層上方，蝕刻開口的步驟更包含蝕刻開口通過蝕刻停止層，以暴露出導電部件；以及將介電層的表面暴露於磷酸衍生物的步驟進一步使定義開口的蝕刻停止層的表面以及導電部件的表面暴露於磷酸衍生物，磷酸衍生物選擇性地與介電層的表面反應。
在一些其他實施例中，其中介電層為SiOC材料。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
20:半導體基底 22:第一介電層 24、56:導電部件 26:第一蝕刻停止子層 28:第二蝕刻停止子層 30:第二介電層 32:硬遮罩 34:開口 34D:深度 34W:寬度 40:表面修飾層 40T:厚度 42:導電填充材料 50:第三蝕刻停止子層 52:第四蝕刻停止子層 54:第三介電層
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1-6圖為依據一些實施例之形成導電部件的範例方法的期間的個別中間結構的剖面示意圖。 第7A、7B和7C圖為依據一些實施例之形成表面修飾層(surface modification layer)的機制。
20:半導體基底
22:第一介電層
24、56:導電部件
26:第一蝕刻停止子層
28:第二蝕刻停止子層
30:第二介電層
40:表面修飾層
42:導電填充材料
50:第三蝕刻停止子層
52:第四蝕刻停止子層
54:第三介電層

Claims (20)

  1. 一種半導體結構，包括: 一介電層，位於一基底上方，該介電層具有一側壁； 一表面修飾層，沿該側壁設置，該表面修飾層包括磷和碳；以及 一導電部件，沿該表面修飾層設置。
  2. 如申請專利範圍第1項所述之半導體結構，其中該表面修飾層為單層。
  3. 如申請專利範圍第1項所述之半導體結構，其中該表面修飾層的厚度在約1nm至約2nm的範圍內。
  4. 如申請專利範圍第1項所述之半導體結構，其中該介電層為SiOC材料。
  5. 如申請專利範圍第1項所述之半導體結構，其中該導電部件不含金屬氮化物，且該導電部件接觸該表面修飾層。
  6. 一種半導體結構，包括: 一第一介電層，位於一基底上方； 一第一導電部件，設置於該第一介電層中； 一第二介電層，位於該第一介電層上方，該第二介電層具有複數個側壁； 一表面修飾層，沿該第二介電層的該複數個側壁設置，該表面修飾層包括磷和碳；以及 一第二導電部件，設置於該第二介電層的該複數個側壁之間，該第二導電部件接觸該第一導電部件。
  7. 如申請專利範圍第6項所述之半導體結構，其中該表面修飾層為單層。
  8. 如申請專利範圍第6項所述之半導體結構，其中該第二導電部件不含金屬氮化物。
  9. 如申請專利範圍第6項所述之半導體結構，更包括一蝕刻停止層在該第一介電層上方，該第二介電層在該蝕刻停止層上方，該第二導電部件設置於該蝕刻停止層的複數個側壁之間並接觸該蝕刻停止層的該複數個側壁。
  10. 一種半導體結構的形成方法，包括: 蝕刻一開口通過一介電層，該介電層在一基底上方； 將該介電層定義該開口的表面暴露於一磷酸衍生物；以及 在該開口中沉積一導電填充材料。
  11. 如申請專利範圍第10項所述之半導體結構的形成方法，其中該磷酸衍生物包含二(2-乙基己基)磷酸、二己基磷酸、乙基十六烷基磷酸酯、正丁基辛基磷酸酯、二異戊基磷酸、乙基辛基磷酸酯或前述之組合。
  12. 如申請專利範圍第10項所述之半導體結構的形成方法，其中將該介電層的表面暴露於該磷酸衍生物的步驟包括使包括該磷酸衍生物的氣體在該介電層的表面上流動。
  13. 如申請專利範圍第10項所述之半導體結構的形成方法，其中將該介電層的表面暴露於該磷酸衍生物的步驟包括將該介電層的表面暴露於包括該磷酸衍生物和一有機溶劑的一濕溶液。
  14. 如申請專利範圍第10項所述之半導體結構的形成方法，其中將該介電層的表面暴露於該磷酸衍生物的步驟包括在該介電層的表面上形成一單層，形成該單層的步驟包括以該磷酸衍生物與該介電層的表面的材料反應，該單層包括磷和碳。
  15. 如申請專利範圍第14項所述之半導體結構的形成方法，其中該單層的厚度在約1nm至約2nm的範圍內。
  16. 如申請專利範圍第14項所述之半導體結構的形成方法，其中該導電填充材料鄰接該單層。
  17. 如申請專利範圍第10項所述之半導體結構的形成方法，其中蝕刻該開口的步驟包括使用一電漿製程。
  18. 如申請專利範圍第10項所述之半導體結構的形成方法，其中在沉積該導電填充材料之後，沒有金屬氮化物層設置於該導電填充材料與該介電層的表面之間，該導電填充材料更不含金屬氮化物。
  19. 如申請專利範圍第10項所述之半導體結構的形成方法，其中: 該介電層在一蝕刻停止層上方； 蝕刻該開口的步驟更包括蝕刻該開口通過該蝕刻停止層，以暴露出一導電部件；以及 將該介電層的表面暴露於該磷酸衍生物的步驟進一步使定義該開口的該蝕刻停止層的表面以及該導電部件的表面暴露於該磷酸衍生物，該磷酸衍生物選擇性地與該介電層的表面反應。
  20. 如申請專利範圍第10項所述之半導體結構的形成方法，其中該介電層為SiOC材料。
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