KR102192873B1 - 전도성 피처 형성을 위한 표면 개질층 - Google Patents

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리-민 첸
넹-지예 양
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Abstract

본 명세서에서 설명된 실시예는 일반적으로 반도체 처리에서 유전체층 내에 전도성 피처를 형성하기 위한 방법과, 이 방법에 의해 형성된 구조물에 대한 것이다. 일부 실시예에서, 구조물은, 기판 위의 유전체층, 표면 개질층, 및 전도성 피처를 포함한다. 유전체층은 측벽을 가진다. 표면 개질층은 측벽을 따라 있고, 표면 개질층은 인과 탄소를 포함한다. 전도성 피처는 표면 개질층을 따라 있다.

Description

전도성 피처 형성을 위한 표면 개질층{SURFACE MODIFICATION LAYER FOR CONDUCTIVE FEATURE FORMATION}
반도체 집적 회로(IC) 산업은 기하급수적 성장을 경험하고 있다. IC 물질과 설계의 기술적 발전으로 각 세대가 이전 세대보다 더 작고 복잡한 회로를 갖는 여러 세대의 IC가 생산되어 왔다. IC의 진화 과정에서, 기능적 밀도(예를 들면, 칩 면적 당 상호 접속된 디바이스의 수)는 전반적으로 증대된 반면, 기하학적 구조(geometry)의 크기(예를 들면, 제조 공정을 이용하여 생성될 수 있는 최소 성분(또는 라인))는 감소하였다. 이러한 축소 처리는 생산 효율을 증가시키고 관련 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 하지만, 스케일링 다운은 더 큰 기하학적 구조에서 이전 세대에 의해 제시되지 않았을 수 있는 도전을 또한 야기하였다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 6은 일부 실시예에 따라 전도성 피처를 형성하기 위한 예시적인 방법 동안의 각각의 중간 구조물의 단면도이다.
도 7a, 7b, 및 7c는 일부 실시예에 따라 표면 개질층을 형성하기 위한 매커니즘이다.
하기의 개시 내용은 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 설명된 실시예는 일반적으로 반도체 처리에서 유전체층 내에 전도성 피처를 형성하기 위한 방법과, 이 방법에 의해 형성된 구조물에 대한 것이다. 일부 실시예에서, 그 안에 전도성 피처가 형성되는 개구를 규정하는 유전체층의 표면들은, 이 표면들 상에 표면 개질층을 형성하기 위해 인산 유도체로 처리된다. 그런 다음, 전도성 피처는 개구 내에 그리고 표면 개질층 상에 형성된다. 표면 개질층은, 무엇보다도, 유전체층을 관통하는 개구의 형성에 의해 야기될 수 있는 유전체에 대한 손상을 수리할 수 있다. 다른 이점 또는 혜택이 또한 달성될 수 있다.
본 명세서에서 설명된 일부 실시예는 BEOL(Back End of the Line) 처리의 상황에 있다. 다른 실시예의 범위 내의 다른 공정 및 구조물은, MEOL(Middle End of the Line) 처리 및 다른 상황과 같은, 다른 상황에서 수행될 수 있다. 다양한 수정들이 개시된 실시예들에 대해 논의되지만, 다른 수정은, 청구 대상의 범위 내에 있으면서 개시된 실시예에 대해 이루어질 수 있다. 당업자는 다른 실시예의 범위 내에 고려되는 수행될 수 있는 다른 수정을 쉽게 이해할 것이다. 비록 방법 실시예가 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있고, 본 명세서에서 설명되는 것보다 더 적거나 더 많은 단계를 포함할 수 있다.
도 1 내지 6은 일부 실시예에 따라 전도성 피처를 형성하기 위한 예시적인 방법 동안의 각각의 중간 구조물의 단면도를 예증한다. 도 1은 반도체 기판 위의 제1 유전체층(22)을 예증한다. 반도체 기판(20)은, (예컨대, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등일 수 있거나 이들을 포함할 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 물질은, 실리콘(SI)과 게르마늄(Ge)과 같은 원소 반도체; 화합물 반도체; 합금 반도체; 도는 이들의 조합을 포함할 수 있다.
다양한 디바이스들은 반도체 기판(20) 상에 있을 수 있다. 예를 들면, 반도체 기판(20)은, 핀 FET(FinFET), 평면형 FET, 수직 게이트 올 어라운드 FET(vertical gate all around FET; VGAA FET) 등과 같은 전계 효과 트랜지스터(Field Effect Transistor; FET); 다이오드; 커패시터; 인덕터; 및 다른 디바이스를 포함할 수 있다. 디바이스는 예를 들면, 완전히 반도체 기판(20) 내에, 반도체 기판(20)의 일부분과 하나 이상의 상부 층의 일부분 내에, 그리고/또는 완전히 하나 이상의 상부 층 내에 형성될 수 있다. 여기서 설명되는 처리는, 집적 회로를 형성하도록 디바이스를 형성하고 그리고/또는 상호접속하기 위해 사용될 수 있다. 집적 회로는, ASIC(Application Specific Integrated Circuit; ASIC), 프로세서, 메모리, 또는 회로를 위한 것과 같이, 임의의 회로일 수 있다.
제1 유전체층(22)은 반도체 기판(20) 위에 있다. 제1 유전체층(22)은 반도체 기판(20) 바로 위에 있을 수 있거나, 임의의 수의 다른 층들이 제1 유전체층(22)과 반도체 기판(20) 사이에 배치될 수 있다. 예를 들면, 제1 유전체층(22)은 금속간 유전체(Inter-Metal Dielectric; IMD)이거나 이를 포함할 수 있다. 제1 유전체층(22)은 예를 들면, 약 4.0보다 작은 k-값(예를 들면, 약 2.0 또는 심지어 이보다 작음)을 갖는 로우-k 유전체이거나 이를 포함할 수 있다. 일부 예시에서, 제1 유전체층(22)은 실리콘 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass, FSG(fluorosilicate glass), SiOxCy, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 또는 이들의 조합을 포함한다.
전도성 피처(24)는 제1 유전체 층 내에 그리고/또는 이를 관통해 있다. 전도성 피처(24)는 전도성 라인 및/또는 전도성 비아이거나 이를 포함할 수 있다. 예를 들면, 제1 유전체층(22)은 IMD일 수 있고, 전도성 피처(24)는 전도성 라인 및/또는 전도성 비아(집합적으로 또는 개별적으로, “상호접속 구조물”)를 포함할 수 있다. 상호접속 구조물은 예를 들면, 다마신 공정을 사용해 IMD를 관통해 그리고/또는 IMD 내에 개구 및/또는 리세스를 형성함으로써 형성될 수 있다. 상호접속 구조물은 예를 들면, 제1 유전체층(22)과 금속 충전 물질(예를 들면, 구리 등)의 측벽을 따라 배리어층 및/또는 표면 개질층을 포함할 수 있다.
제1 에칭 정지층(26)이 제1 유전체층(22) 및 전도성 피처(24) 위에 있고, 제2 에칭 정지 서브층(28)은 제1 에칭 정지 서브층(26) 위에 있다. 에칭 정지층은 예를 들면, 전도성 비아를 형성할 때 에칭 공정을 정지시키기 위한 메커니즘을 제공할 수 있다. 에칭 정지층은 인접한 층들 또는 컴포넌트들로부터 상이한 에칭 선택도를 갖는 유전체 물질로 형성될 수 있다. 제1 에칭 정지 서브층(26)은 제1 유전체층(22) 및 전도성 피처(24)의 상단 표면들 상에 퇴적되고, 제2 에칭 정지 서브층(28)은 제1 에칭 정지 서브층(26)의 상단 표면 상에 퇴적된다. 제1 에칭 정지 서브층(26)과 제2 에칭 정지 서브층(28)은 상이한 물질들로 형성되어, 각 층은 에칭 정지 목적을 위한 상이한 에칭 선택도를 가진다. 제1 에칭 정지 서브층(26)과 제2 에칭 정지 서브층(28)은 각각 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 탄소 질화물, 탄소 질화물 등, 또는 이들 물질의 조합을 포함하거나 이들일 수 있고, 화학 기상 퇴적(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 원자층 퇴적(atomic layer deposition; ALD), 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 예를 들면, 제1 에칭 정지 서브층(26)은 실리콘 산질화물일 수 있고, 제2 에칭 정지 서브층(28)은 실리콘 질화물일 수 있다. 제1 에칭 정지 서브층(26)의 두께는 약 1 nm 내지 약 10 nm의 범위 내에 있을 수 있고, 제2 에칭 정지 서브층(28)의 두께는 약 1 nm 내지 약 10 nm의 범위 내에 있을 수 있다.
제2 유전체층(30)은 제1 에칭 정지 서브층(26) 위에 있다. 예를 들면, 제2 유전체층(30)은 IMD이거나 이를 포함할 수 있다. 제2 유전체층(30)은 제2 에칭 정지 서브층(28)의 상단 표면 상에 퇴적된다. 제2 유전체층(30)은 예를 들면, 약 4.0보다 작은 k-값(예를 들면, 약 2.0 내지 약 3.0의 범위 내에 또는 심지어 이보다 작음)을 갖는 로우-k 유전체이거나 이를 포함할 수 있다. 일부 예시에서, 제2 유전체층(30)은 실리콘 산화물, 실리콘 산화물-유사 물질, PSG, BPSG, FSG, SiOxCy, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 또는 이들의 조합을 포함하거나 이들이다. 제2 유전체층(30)은, PECVD 또는 유동가능 CVD(Flowable CVD; FCVD); 스핀-온 코팅 PVD; 또는 또 다른 퇴적 기술을 사용해 퇴적될 수 있다. 일부 예시에서, 화학 기계적 평탄화(Chemical Mechanical Planarization; CMP) 또는 또 다른 평탄화 공정은 제2 유전체층(30)의 상단 표면을 평탄화시키도록 수행될 수 있다. 제2 유전체층(30)의 두께는 약 20 nm 내지 약 100 nm의 범위 내에 있을 수 있다.
하드마스크(32)는 제2 유전체층(30) 위에 있다. 하드마스크(32)는 후속적으로 제2 유전체층(30)을 관통해 개구를 에칭하기 위해 구현될 수 있다. 하드마스크(32)는 TEOS(tetraethoxysilane), 실리콘 질화물, 실리콘 탄소 질화물, 탄소 질화물, 티타늄 질화물 등, 또는 이들 물질의 조합에 의해 형성된 실리콘 산화물을 포함하거나, 이것들일 수 있고, CVD, 물리적 기상 퇴적(PVD), 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 하드마스크(32)의 두께는 약 8 nm 내지 약 50 nm의 범위 내에 있을 수 있다.
도 1의 구성은 여기서 양상을 예증하기 위한 예시이다. 다른 예시에서, 다양한 다른 층들이 포함되고, 생략되고, 그리고/또는 수정될 수 있다. 당업자는 수행될 수 있는 다양한 수정들을 쉽게 이해할 것이다.
도 2는 하드 마스크(32), 제2 유전체층(30), 제2 에칭 정지 서브층(28), 및 제1 에칭 정지 서브층(26) 내에 그리고/또는 이들을 관통해 전도성 피처(24)까지 개구(34)를 형성하는 것을 예증한다. 개구(34)는 비아 개구, 트렌치, 및/또는 기타 등등이거나 이를 포함할 수 있다. 개구(34)는 포토리소그래피와, 다마신 공정에서와 같은 에칭 공정을 사용해 형성될 수 있다. 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE) 또는 또 다른 에칭 공정을 포함할 수 있다. 에칭 공정은 이방성일 수 있다.
보다 구체적으로, 일부 예시에서, 개구(34)는 RIE 공정, 습식 세정 공정, 베이킹 공정, 및 사후-세정 공정을 사용해 형성된다. 일부 예시에서, RIE 공정은 제2 유전체층(30)을 관통해 에칭하도록 구현된다. 일부 예시에서, RIE 공정은 제2 유전체층(30)을 관통해 에칭하고, 제2 에칭 정지 서브층(28)에서 정지한다. RIE 공정은 탄소 불화물(CxFy) 가스 및/또는 또 다른 가스를 포함하는 에천트 가스를 구현할 수 있다. RIE 공정은 또한 아르곤(Ar) 등과 같은 캐리어 가스를 사용할 수 있다. 에천트 가스의 유속은 약 20 sccm 내지 약 500 sccm의 범위 내에 있을 수 있고, 캐리어 가스의 유속은 약 20 sccm 내지 약 500 sccm의 범위 내에 있을 수 있다. 에천트 가스의 유속 대 캐리어 가스의 유속의 비는 약 1 내지 약 25의 범위 내에 있을 수 있다. RIE 공정의 압력은 약 1 mTorr 내지 약 100 mTorr의 범위 내에 있을 수 있다. RIE 공정의 온도는 약 0 ℃ 내지 약 100 ℃ 범위 내에 있을 수 있다. RIE 공정은 유도 결합 플라즈마(inductively coupled plasma; ICP)를 구현할 수 있다. RIE 공정의 플라즈마 생성기는 약 50 W 내지 약 1800 W 범위 내의 전력을 가지며 약 13.56 MHz와 같은 약 2 MHz 내지 약 80 MHz 범위 내의 주파수에서 동작할 수 있다. RIE 공정의 기판 바이어스는 약 50 V 내지 약 1.8 kV의 범위 내에 있을 수 있다. 다른 예시는 다른 에칭 공정 및/또는 파라미터를 구현할 수 있다. 파라미터는, 구현된 물질 및/또는 개구(34)의 프로파일과 같은 설계 고려에 기초해서 위에서 설명된 다양한 범위들 내에 또는 그 범위들 밖에 있도록 조정될 수 있다.
그 후에, 습식 세정 공정은, RIE 공정으로부터의 잔여물을 제거하고, 전도성 피처(24)를 노출시키기 위해 제2 에칭 정지 서브층(28)과 제1 에칭 정지 서브층(26)을 돌파하도록(break through) 구현된다. 일부 예시에서, 습식 세정 공정은 불산과 유기 용제를 포함하는 용액을 구현한다. 예를 들면, 용액은 불화수소(HF) 산 및 글리콜을 포함할 수 있다. 용액은 약 1:10(부피에 따라) 내지 약 1:5000(부피에 따라)의 범위 내의 불화물 대 유기 용제의 비를 가질 수 있다. 이 용액은 약 20 ℃ 내지 약 60 ℃의 범위의 온도에 있을 수 있고, 약 0.1분 내지 약 5분의 범위의 지속 시간 동안 적용될 수 있다. 용액은 스핀-온, 액침(immersion), 또는 임의의 다른 기술에 의해 적용될 수 있다.
습식 세정 공정 후에, 마일드 베이크 공정(mild bake process)은 도 2의 중간 구조물로부터 습기를 제거하기 위해 수행될 수 있다. 마일드 베이크 공정(mild bake process)은, 약 5분 내지 약 10분의 범위 내의 지속 시간 동안 약 300 ℃와 같은 약 200 ℃ 내지 약 400 ℃의 범위의 온도에서 수행될 수 있다.
일부 예시에서, 에칭 및 습식 세정 공정들의 결과로서, 산화물은 전도성 피처(24)의 노출된 상단 표면 상에 형성될 수 있고, 사후-세정 공정은 전도성 피처(24) 상의 산화물을 제거하도록 수행될 수 있다. 사후-세정 공정은 예를 들면, 이온 충격(ion bombardment), 형성 가스를 사용한 플라즈마 처리, 및/또는 구연산을 포함할 수 있다.
개구(34)의 측벽은 수직인 것으로 예증된다. 다른 예시에서, 개구(34)의 측벽은 개구(34)의 하단 쪽으로 또는 하단으로부터 멀어지는 방향으로 함께 테이퍼링(tapering)될 수 있다. 예를 들어, 개구(34)는 포지티브 테이퍼 프로파일 또는 오목한(reentrant) 프로파일을 가질 수 있다.
예증된 바와 같이, 개구(34)는 폭(34W)과 깊이(34D)를 가진다. 폭(34W)은 제2 유전체층(30)의 상단 표면의 평면 내에 있다. 깊이(34D)는 제2 유전체층(30)의 상단 표면으로부터 전도성 피처(24)의 노출된 표면까지이다. 폭(34W)은 약 5 nm 내지 약 40 nm의 범위 내에 있을 수 있고, 깊이(34D)는 약 30 nm 내지 약 100 nm의 범위 내에 있을 수 있다. 깊이(34D) 대 폭(34W)의 종횡비는 약 3 내지 약 6의 범위 내에 있을 수 있다. 당업자는, 층의 두께와 개구(34)의 깊이와 폭과 같은 다양한 치수들이, 공정의 기술 노드와 형성되고 있는 구조물의 층에 따라 변할 수 있음을 쉽게 이해할 것이다. 예를 들면, 하부 IMD 층 내의 전도성 피처는 상부 IMD 층 내의 전도성 피처보다 작은 폭을 일반적으로 가진다.
도 3은 제2 유전체층(30)의 측벽을 따라 개구(34) 내에 그리고 하드마스크(32)의 상단 표면 상에 표면 개질층(40)을 형성하는 것을 예증한다. 일부 예시에서, 표면 개질층(40)은 제2 유전체층(30)의 표면에 대한 손상을 수리하는 자기 정렬 단층(self-aligned monolayer; SAM)이다. 일부 예시에서, 제2 유전체층(30)의 표면은 개구(34)를 형성하는 RIE 공정과 같은 플라즈마 공정 동안에 손상될 수 있다. 예를 들면, 플라즈마 공정은 탄소의 표면을 감소(deplete)시킬 수 있다. 또한, 습식 세정 공정과 같은 일부 공정은 수산화물(OH) 기를 갖는 제2 유전체층(30)의 표면을 종결(terminate)시킬 수 있다. 개별적으로 그리고/또는 함께, 탄소의 고갈과 수산화물기를 사용한 종결은 제2 유전체층(30)의 유전 값(k-값)이 증가하게 할 수 있다. 표면 개질층(40)은 수산화물기를 제거하고 제2 유전체층(30)의 표면에서 탄소를 보충하여 제2 유전체층(30)을 수리할 수 있다. 일부 실시예에서, 표면 개질층(40)은 유전체 물질이고 금속을 함유하지 않는다.
일부 예시에서, 표면 개질층(40)은, 인을 포함하는 분자와 하나 이상의 유기 기능기의 단층을 포함한다. 일부 예시에서, 표면 개질층(40)은 제2 유전체층(30)의 표면을 인산 유도체에 노출시킴으로써 형성된다. 인산 유도체는 인 원자에 이중 결합된 산소 원자, 인 원자에 단일 결합된 수산화물기, 및 인 원자에 각각 단일 결합된 두 개의 유기 기능기들의 일반적인 화학적 구조를 가진다. 일부 예시에서, 유기 기능기는 알킬, 알콕시, 아민, 에테르, 페닐 등, 또는 이들의 조합이거나 이들을 포함한다. 일부 예시에서, 인산 유도체는, 디-(2-에틸헥실)인산, 디헥실인산, 에틸 헥사데실 인산염, n-부틸-옥틸-수소인산염, 디이소아밀인산, 에틸 옥틸 인산염 등 또는 이들의 조합이거나 이들을 포함한다.
일부 예시에서, 인산 유도체는 습식 공정 또는 건식 공정을 사용해 제2 유전체층(30)의 표면에 노출된다. 일부 예시에서, 습식 공정이 구현된다. 습식 공정은 인산 유도체와 유기 용제를 포함하는 용액을 사용하는 것을 포함할 수 있다. 예시적인 유기 용제는 에틸렌 글리콜, 디에탄올그리콜(diethanolglycol; DEG), 글리콜 에테르 등 또는 이들의 조합을 포함한다. 이 용액은 약 1:100000 (인산 유도체 : 유기 용제)(부피에 따라) 내지 약 1:100(인산 유도체 : 유기 용제(부피에 따라)의 범위 내의 비율로 인산 유도체와 유기 용제를 포함할 수 있다. 일부 예시에서, 습식 공정은 용액을 제2 유전체층(30)의 표면에 적용하기 위해 스핀 코팅 공정을 사용하는 것을 포함한다. 이 용액은 약 20 ℃ 내지 약 60 ℃의 범위의 온도에 있을 수 있고, 약 0.1분 내지 약 10분의 범위의 지속 시간 동안 적용될 수 있다. 인산 유도체의 양 또는 농도가 너무 낮게 구현되면(예를 들면, 인산 유도체 대 용제의 비가 너무 낮고 그리고/또는 지속 시간이 너무 짧으면), 인산 유도체는 표면 개질층(40)을 형성하기 위해 충분히 반응하지 않을 수 있다. 용액이 적용된 후에, 린스 공정은 임의의 잔여 용액과 부산물을 제거하도록 수행될 수 있다. 린스 공정은 탈이온화수와 이소프로필 알코올(isopropyl alcohol; IPA)의 혼합물로 린싱하는 것과 후속적으로 건조하기 위해 IPA로 린싱하는 것을 포함할 수 있다.
일부 예시에서, 건식 공정이 구현된다. 건식 공정은 제2 유전체층(30)의 표면 위에 하나 이상의 가스를 유동시키는 것을 포함할 수 있다. 하나 이상의 가스는 인산 유도체를 포함하고, 질소(N2), 아르곤(Ar) 등과 같은 캐리어 가스를 더 포함할 수 있다. 건조 공정은 플라즈마를 사용하지 않고 수행될 수 있다. 인산 유도체 가스는 약 1 sccm 내지 약 100 sccm의 범위 내의 유속으로 유동될 수 있고, 캐리어 가스가 사용되면, 캐리어 가스는 약 50 sccm 내지 약 500 sccm의 범위 내의 유속으로 유동될 수 있다. 인산 유도체 가스의 유속 대 캐리어 가스의 유속의 비는 약 1:50 내지 약 1:500의 범위 내에 있을 수 있다. 건식 공정의 분위기의 압력은 약 10 mTorr 내지 약 1 Torr의 범위 내에 있을 수 있고, 건식 공정의 온도는 약 20 ℃ 내지 약 100 ℃의 범위 내에 있을 수 있다. 건식 공정의 지속 시간은 약 0.1분 내지 약 10분의 범위 내에 있을 수 있다. 인산 유도체의 양 또는 농도가 너무 낮게 구현되면(예를 들면, 유속이 너무 낮고 그리고/또는 지속 시간이 너무 짧으면), 인산 유도체 가스는 표면 개질층(40)을 형성하기 위해 충분히 반응하지 않을 수 있다. 노출 후에, 퍼지 공정은, 임의의 잔여 인산 유도체 가스와 부산물을 제거하도록, 아르곤(Ar)과 같은 불활성 가스를 유동시키는 것에 의한 것과 같이 구현될 수 있다.
도 7a, 7b, 및 7c는 일부 실시예에 따라 표면 개질층(40)을 형성하기 위한 매커니즘을 예증한다. 도 7a는 위에서 설명된 바와 같이 형성되는, 제2 유전체층(30)의 표면을 예증한다. 표면은, 위에서 설명된 바와 같이 제2 유전체층(30)에 대한 손상의 결과일 수 있는, 수산화물기로 종결되는 실리콘 산화물을 포함한다. 도 7b는 인산 유도체의 일반적인 화학적 구조를 예증한다. 인산 유도체는, (i) 산소 원자(O)에 이중 결합되고, (ii) 수산화물기(-OH)에 단일 결합되고, (iii) 제1 유기 기능기(R1)에 단일 결합되며, (iv) 제2 유기 기능기(R2)에 단일 결합된 인 원자를 포함한다. 도 7b의 인산 유도체는, 위에서 설명된 바와 같은 습식 또는 건식 공정을 사용해 도 7a의 제2 유전체층(30)의 표면에 노출된다. 인산 유도체는 표면 개질층(40)을 형성하도록 제2 유전체층(30)의 표면과 반응한다. 이 반응은 실리콘(Si)과 인산 유도체의 인과의 결합을 형성하는 브리징(bridging) 산소 원자를 초래하고, 수증기(H2O)의 부산물을 초래한다. 형성되는 표면 개질층(40)은 분자들의 단층을 포함하고, 각 분자는 인, 산소, 제1 유기 기능기(R1), 및 제2 유기 기능기(R2)를 포함한다. 부산물과 잔여 유체는 위에서 설명된 린싱 또는 퍼징에 의해 제거될 수 있다.
다시 도 3을 참조하면, 표면 개질층(40)은 두께(40T)를 가진다. 일부 예시에서, 두께(40T)는 약 1 nm 내지 약 2 nm 범위 내에 있다. 이전에 설명된 바와 같이 발생하는 반응으로, 표면 개질층(40)의 형성은, 제2 유전체층(30)의 표면 상의 반응 사이트(sites)가 인산 유도체와 반응할 때, 반응이 포화될 수 있으므로 자기 제한적일 수 있다.
또한, 일부 예시에서, 표면 개질층(40)은 제2 유전체층(30)의 표면 상에 선택적으로 형성되지만, 전도성 피처(24)의 노출된 표면 상에는 형성되지 않는다. 추가적으로, 일부 예시에서, 표면 개질층(40)은 제1 에칭 정지 서브층(26)과 제2 에칭 정지 서브층(28)의 표면들 상에 형성되지 않을 수 있다. 도 7a 내지 7c에 예증된 바와 같이, 제2 유전체층(30)의 표면과 인산 유도체 사이의 화학적 반응은 표면 개질층(40)을 형성한다. 전도성 피처(24), 제1 에칭 정지 서브층(26), 및 제2 에칭 정지 서브층(28)의 표면들이 제2 유전체층(30)과는 상이한 물질들이고, 따라서, 제2 유전체층(30)과는 상이한 화학적 구조를 가지므로, 이들 표면들은 인산 유도체와 반응하지 않을 수 있고, 따라서, 일부 예시에서 표면 개질층(40)은 이들 표면들 상에 형성되지 않을 수 있다. 예를 들면, 위에서 설명된 바와 같이 개구(34)가 형성된 후에 전도성 피처(24)의 노출된 표면으로부터 산화물의 제거는, 산소 없는 금속성 표면이 전도성 피처(24)의 노출된 표면 상에 있는 것을 초래할 수 있다. 이 금속 표면은 인산 유도체와 반응하지 않을 수 있고, 따라서, 일부 예시에서 표면 개질층(40)은 금속성 표면 상에 형성되지 않을 수 있다.
도 4는, 개구(34)를 충전하는 표면 개질층(40) 상에 전도성 충전 물질(42)의 형성을 예증한다. 전도성 충전 물질(42)은 구리, 텅스텐, 코발트, 알루미늄, 루테늄 등, 또는 이들의 조합과 같은 금속 충전재이거나 이들을 포함할 수 있다. 전도성 충전 물질(42)은 PVD, 도금(예를 들면, 무전해 도금), CVD 등 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 퇴적될 수 있다.
도 5는 제2 유전체층(30) 내에 전도성 피처(전도성 충전 물질(42)을 포함함)를 형성하도록, 하드마스크(32), 하드마스크(32) 상에 형성된 표면 개질층(40), 및 과잉 전도성 충전 물질(42)의 제거를 예증한다. 하드마스크(32), 하드마스크(32) 상에 형성된 표면 개질층(40), 및 과잉 전도성 충전 물질(42)은, 수평이 되도록 전도성 충전 물질(42), 표면 개질층(40), 및 제2 유전체층(30)의 상부 표면들을 형성할 수 있는, CMP와 같은 평탄화 공정을 사용해 제거될 수 있다. 다마신 상호접속 구조물에서와 같은 전도성 피처가 도 5에 예증된 바와 같이 형성될 수 있다. 보다 구체적으로, 전도성 피처(예를 들면, 전도성 충전 물질(42))는 제2 유전체층(30)의 측벽 상의 표면 개질층(40)에 접촉하고, 전도성 피처(24)의 상단 표면에 접촉하며, 표면 개질층(40)이 제1 에칭 정지 서브층(26)과 제2 에칭 정지 서브층(28)의 측벽 상에 형성되지 않으면, 제1 에칭 정지 서브층(26)과 제2 에칭 정지 서브층(28)의 측벽에 접촉한다. 또한, 표면 개질은 전도성 피처(예를 들면, 전도성 충전 물질(42))와 제2 유전체층(30) 사이에 배치되고, 전도성 피처(예를 들면, 전도성 충전 물질(42)) 주위에 측방향으로 있다.
도 6은 제3 에칭 정지 서브층(50), 제4 에칭 정지 서브층(52), 제3 유전체층(54), 및 전도성 피처(56)의 형성을 예증한다. 제3 에칭 정지 서브층(50)은 제2 유전체층(30), 표면 개질층(40), 및 전도성 피처(전도성 충전 물질(42)을 포함함) 위에 형성된다. 제4 에칭 정지 서브층(52)은 제3 에칭 정지 서브층(50) 위에 형성된다. 제3 유전체층(54)은 제4 에칭 정지 서브층(52) 위에 형성된다. 제3 에칭 정지 서브층(50), 제4 에칭 정지 서브층(52), 및 제3 유전체층(54)은, 도 1을 참조해서 각각 제1 에칭 정지 서브층(26), 제2 에칭 정지 서브층(28), 및 제2 유전체층(30)에 대해 위에서 설명된 바와 같이 형성될 수 있다. 다른 예시에서, 상이한 층들이 형성될 수 있고, 그리고/또는 상이한 공정들이 구현될 수 있다.
제2 유전체층(30) 내의 전도성 피처(전도성 충전 물질(42)을 포함함)를 노출시키도록, 개구가 제3 유전체층(54), 제4 에칭 정지 서브층(52), 및 제3 에칭 정지 서브층(50)을 관통해 형성될 수 있다. 그런 다음, 전도성 피처(56)는 개구 내에 그리고 제2 유전체층(30) 내의 전도성 피처에 접촉하게 형성될 수 있다. 개구와 전도성 피처(56)는, 도 2 내지 5를 참조해 각각 개구(34)와 전도성 피처(전도성 충전 물질(42)을 포함함)에 대해 위에서 설명된 바와 같이 형성될 수 있다. 표면 개질층은 개구의 측벽을 따라 형성되거나 형성되지 않을 수 있다. 배리어층(예를 들면, 금속 질화물층)은 개구 내에 형성되거나 형성되지 않을 수 있다. 다른 예시에서, 상이한 물질들 및/또는 층들이 형성될 수 있고, 그리고/또는 상이한 공정들이 구현될 수 있다.
일부 실시예에서, 위에서 설명된 처리는 다마신 공정을 구현할 수 있다. 다마신 공정은, 예를 들면, 단일 다마신 공정에서 전도성 라인을 형성하거나, 예를 들면, 이중 다마신 공정에서 비아를 갖는 전도성 라인을 형성하도록 구현될 수 있다. 본 명세서에서 설명된 일부 예시는, 단일 다마신 공정 또는 이중 다마신 공정에서 구현될 수 있다. 일부 예시에서, 본 명세서에서 설명된 다양한 측벽들 및 표면들은 전도성 라인을 위한 유전체층 내의 개구의 것이고 그리고/또는 전도성 라인 및 비아를 위한 유전체층 내의 개구의 것일 수 있다. 표면 개질층은 단일 다마신 공정 또는 이중 다마신 공정에서 구현될 수 있고, 이러한 처리에 의해 형성된 다양한 표면들 상에 형성될 수 있다. 다른 예시는 다른 공정에서 구현될 수 있다.
일부 예시에서, 배리어층(예를 들면, 금속 질화물층)은 개구(34) 내에 컨포멀하게 퇴적되고, 전도성 충전 물질(42)을 포함하는 전도성 피처의 일부를 형성하지 않는다. 표면 개질층(40)은, 제2 유전체층(30) 내로 전도성 충전 물질(42)의 돌출 또는 확산을 방지할 수 있는 배리어 특징을 가질 수 있다. 예를 들면, 인산 유도체 내에 포함되는 유기 기능기가 더 선형적일수록, 표면 개질층(40)이 더 밀집될 수 있다. 표면 개질층(40)의 더 큰 밀도는 배리어 특징을 갖는 표면 개질층(40)에 기여할 수 있다. 일부 예시에서, 배리어 특징을 갖는 표면 개질층(40)의 밀도는 1x1015 원자/cm2 내지 약 1x1022 원자/cm2의 범위 내에 있을 수 있다. 따라서, 비록 다른 예시에서, 배리어층은 표면 개질층(40)에 추가적으로 포함될 수 있지만, 별개의 배리어층은 일부 예시에서 생략될 수 있다. 예를 들면, 일부 예시에서, 배리어층(예를 들면, 탄탈륨 질화물 또는 티타늄 질화물)은, 전도성 충전 물질(42)이 퇴적되기 전에 표면 개질층(40) 상에 컨포멀하게 퇴적된다.
별개의 배리어층이 포함되지 않으면, 형성되는 전도성 피처의 저항은 감소될 수 있다. 별개의 배리어층은 탄탈륨 질화물 또는 티타늄 질화물과 같은 금속 질화물로 형성될 수 있고, 표면 개질층(40)보다 큰 두께로 형성될 수 있다. 컨포멀 배리어층은, 전도성 피처(24)의 상단 표면을 포함하는, 개구(34)의 모든 표면들을 따라 형성될 수 있다. 따라서, 이러한 컨포멀 배리어층은 전도성 피처(24)와 전도성 충전 물질(42) 사이에 퇴적되어 형성될 것이다. 컨포멀 배리어층이 금속 질화물(더 높은 저항 물질일 수 있음)일 때, 전도성 피처의 저항은 전도성 피처(24)와 전도성 충전 물질(42) 사이의 컨포멀 질화물 배리어층의 존재 때문에 증가될 수 있다. 표면 개질층(40)이 별개의 배리어층이 없이 구현되므로, 어떠한 금속 질화물층도 전도성 피처(24)와 전도성 충전 물질(42) 사이에 퇴적되지 않을 것이며, 따라서, 저항이 감소될 수 있다. 추가적으로, 표면 개질층(40)의 두께는 컨포멀 배리어층의 두께보다 작을 수 있다. 따라서, 전류의 흐름에 수직인(예를 들면, 전도성 피처(24)의 상단 표면에 평행한) 전도성 충전 물질(42)의 단면적은, 동일한 개구 크기를 가정하면, 배리어층이 구현될 때와 비교해, 표면 개질층(40)이 구현될 때 더 클 수 있다. 더 큰 단면적은 전도성 충전 물질(42)을 포함하는 전도성 피처의 감소된 저항을 초래할 수 있다. 또한, 표면 개질층(40)이 구현되고, 별개의 배리어층이 아니며, 보다 특별하게, 표면 개질층(40)이 단층이므로, 전도성 충전 물질(42)을 포함하는 전도성 피처를 형성하기 위한 공정 창(process window)이 증가될 수 있다.
일부 예시에서, 표면 개질층(40)은 제2 유전체층(30)의 노출된 표면과의 자기 제한 반응에 의해 형성된다. 따라서, 이들 예시들에서, 주어진 두께의 단층은, 자기 제한 반응이 노출된 표면을 포화시킨 후에 노출의 지속 시간과 상관없이 형성될 수 있다. 제2 유전체층(30)의 노출된 표면을 포화시킴으로써, 표면 개질층(40)의 불연속성이 (다른 층과 비교해서) 감소되거나 회피될 수 있다. 불연속성을 감소시키거나 회피함으로써, 시간 종속 유전체 파괴(time dependent dielectric breakdown; TDDB) 실패가 증가될 수 있다. 예를 들면, 표면 개질층 없이 형성된 구조물의 TDDB 실패는 일부 테스팅에서 14년이었고, 표면 개질층을 갖게 형성된 구조물은 일부 테스팅에서 370년이었다.
위에서 설명된 바와 같이, 표면 개질층(40)은 제2 유전체층(30)에 대한 손상을 수리할 수 있다. 특히, 일부 예시에서, 제2 유전체층(30)은 실리콘 산화탄화물(SiOxCy)의 로우-k 유전체이다. 플라즈마에 노출될 때, 로우-k 유전체는, 유전체의 k-값을 증가시킬 수 있는 탄소 고갈을 가질 수 있다. 또한, 로우-k 유전체에 대해 수행된 공정은, 유전체의 k-값을 더 증가시킬 수 있는, 유전체의 수산화물(-OH) 기가 유전체의 표면을 종결시키는 것을 초래할 수 있다. 도 7a 내지 7c에 의해 예증된 바와 같이, 표면 개질층(40)의 형성은, 유전체의 k-값의 일부를 복구하도록 로우-k 유전체의 표면으로부터 수산화물기를 제거한다. 또한, 표면 개질층(40) 내에 포함되는 유기 기능기는, 표면 개질층(40)이 형성되는 표면에서 탄소를 고갈시킴으로써 유전체의 k-값의 일부를 복구시킬 수 있다.
따라서, 일부 실시예는 감소된 저항, 전도성 물질의 감소된 돌출 또는 확산, 증가된 TDDB 실패 시간, 및 복구된 k-값을 달성할 수 있다. 이들은 함께 그리고/또는 개별적으로 물 수용 테스팅(wafer acceptance testing; WAT)의 합격률을 증가시키고 수율을 증가시킨다. 일부 실시예는 임의의 기술 노드에서 구현될 수 있고, 보다 특별히, 10 nm 기술 노드 이하에서 구현될 수 있다.
실시예는 구조물이다. 이 구조물은 기판 위의 유전체층, 표면 개질층, 및 전도성 피처를 포함한다. 유전체층은 측벽을 가진다. 표면 개질층은 측벽을 따라 있고, 표면 개질층은 인과 탄소를 포함한다. 전도성 피처는 표면 개질층을 따라 있다.
또 다른 실시예는 구조물이다. 이 구조물은 제1 유전체층, 제1 전도성 피처, 제2 유전체층, 표면 개질층, 및 제2 전도성 피처를 포함한다. 제1 유전체 층은 기판 위에 있다. 제1 전도성 피처는 제1 유전체층 내에 배치된다. 제2 유전체층은 제1 유전체층 위에 있고, 제2 유전체층은 측벽을 가진다. 표면 개질층은 제2 유전체층의 측벽을 따라 있고, 표면 개질층은 인과 탄소를 포함한다. 제2 전도성 피처는 제2 유전체층의 측벽들 사이에 배치되고, 제2 전도성 피처는 제1 전도성 피처에 접촉한다.
추가적인 실시예는 반도체 처리를 위한 방법이다. 개구는 유전체층을 관통해 에칭된다. 유전체 층은 기판 위에 있다. 개구를 규정하는 유전체층의 표면은 인산 유도체에 노출된다. 전도성 충전 물질은 개구 내에 퇴적된다.
전술된 설명은, 당업자가 본 발명 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조체를 설계하기 위한 기초로서 본 발명 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 구조물에 있어서,
측벽을 갖는, 기판 위의 유전체층;
상기 측벽을 따라 있는 표면 개질층 - 상기 표면 개질층은 인과 탄소를 포함함 -;
상기 표면 개질층을 따라 있는 전도성 피처(feature)
를 포함하는, 구조물.
실시예 2. 실시예 1에 있어서, 상기 표면 개질층은 단층(monolayer)인 것인, 구조물.
실시예 3. 실시예 1에 있어서, 상기 표면 개질층의 두께는 약 1 nm 내지 약 2 nm의 범위 내에 있는 것인, 구조물.
실시예 4. 실시예 1에 있어서, 상기 유전체층은 SiOC 물질인 것인, 구조물.
실시예 5. 실시예 1에 있어서, 상기 전도성 피처는 금속 질화물을 포함하지 않고, 상기 전도성 피처는 상기 표면 개질층에 접촉하는 것인, 구조물.
실시예 6. 구조물에 있어서,
기판 위의 제1 유전체층;
상기 제1 유전체층 내에 배치된 제1 전도성 피처;
측벽을 갖는, 상기 제1 유전체층 위의 제2 유전체층;
상기 제2 유전체층의 측벽을 따라 있는 표면 개질층 - 상기 표면 개질층은 인과 탄소를 포함함 -; 및
상기 제2 유전체층의 측벽들 사이에 배치된 제2 전도성 피처
를 포함하고,
상기 제2 전도성 피처는 상기 제1 전도성 피처에 접촉하는 것인, 구조물.
실시예 7. 실시예 6에 있어서, 상기 표면 개질층은 단층인 것인, 구조물.
실시예 8. 실시예 6에 있어서, 상기 제2 전도성 피처는 금속 질화물을 포함하지 않는 것인, 구조물.
실시예 9. 실시예 6에 있어서, 상기 제1 유전체층 위에 에칭 정지층을 더 포함하고, 상기 제2 유전체층은 상기 에칭 정지층 위에 있으며, 상기 제2 전도성 피처는 상기 에칭 정지층의 측벽들 사이에 배치되고 이 측벽들에 접촉하는 것인, 구조물.
실시예 10. 반도체 처리를 위한 방법에 있어서,
기판 위에 있는 유전체층을 관통해 개구를 에칭하는 단계;
상기 개구를 규정하는 상기 유전체층의 표면을 인산 유도체에 노출시키는 단계; 및
상기 개구 내에 전도성 충전 물질을 퇴적시키는 단계
를 포함하는, 반도체 처리를 위한 방법.
실시예 11. 실시예 10에 있어서, 상기 인산 유도체는, 디-(2-에틸헥실)인산, 디헥실인산, 에틸 헥사데실 인산염, n-부틸-옥틸-수소인산염, 디이소아밀인산, 에틸 옥틸 인산염, 또는 이들의 조합을 포함하는 것인, 반도체 처리를 위한 방법.
실시예 12. 실시예 10에 있어서, 상기 유전체층의 표면을 상기 인산 유도체에 노출시키는 단계는, 상기 인산 유도체를 포함하는 가스를 상기 유전체층의 표면 상에 유동시키는(flowing) 단계를 포함하는 것인, 반도체 처리를 위한 방법.
실시예 13. 실시예 10에 있어서, 상기 유전체층의 표면을 상기 인산 유도체에 노출시키는 단계는, 상기 유전체층의 표면을, 상기 인산 유도체와 유기 용제를 포함하는 습식 용액에 노출시키는 단계를 포함하는 것인, 반도체 처리를 위한 방법.
실시예 14. 실시예 10에 있어서, 상기 유전체층의 표면을 상기 인산 유도체에 노출시키는 단계는, 상기 유전체층의 표면 상에 단층을 형성하는 단계를 포함하고, 상기 단층을 형성하는 단계는, 상기 인산 유도체를 상기 유전체층의 표면의 물질과 반응시키는 단계를 포함하고, 상기 단층은 인과 탄소를 포함하는 것인, 반도체 처리를 위한 방법.
실시예 15. 실시예 14에 있어서, 상기 단층의 두께는 약 1 nm 내지 약 2 nm의 범위 내에 있는 것인, 반도체 처리를 위한 방법.
실시예 16. 실시예 14에 있어서, 상기 전도성 충전 물질은 상기 단층에 인접한 것인, 반도체 처리를 위한 방법.
실시예 17. 실시예 10에 있어서, 상기 개구를 에칭하는 단계는 플라즈마 공정을 포함하는 것인, 반도체 처리를 위한 방법.
실시예 18. 실시예 10에 있어서, 상기 전도성 충전 물질을 퇴적시키는 단계 후에, 상기 전도성 충전 물질과 상기 유전체층의 표면 사이에 어떠한 금속 질화물도 배치되지 않고, 상기 전도성 충전 물질은 또한 금속 질화물을 함유하지 않는 것인, 반도체 처리를 위한 방법.
실시예 19. 실시예 10에 있어서,
상기 유전체층은 에칭 정지층 위에 있고,
상기 개구를 에칭하는 단계는, 전도성 피처를 노출시키도록 상기 에칭 정지층을 관통해 상기 개구를 에칭하는 단계를 더 포함하고,
상기 유전체층의 표면을 상기 인산 유도체에 노출시키는 단계는, 상기 개구를 또한 규정하는 상기 전도성 피처의 표면과 상기 에칭 정지층의 표면을, 상기 인산 유도체에 또한 노출시키며, 상기 인산 유도체는 상기 유전체층의 표면과 선택적으로 반응하는 것인, 반도체 처리를 위한 방법.
실시예 20. 실시예 10에 있어서, 상기 유전체층은 SiOC 물질인 것인, 반도체 처리를 위한 방법.

Claims (10)

  1. 구조물에 있어서,
    측벽을 갖는, 기판 위의 유전체층;
    상기 측벽을 따라 있는 표면 개질층 - 상기 표면 개질층은 인과 탄소를 포함함 -; 및
    상기 표면 개질층과 물리적으로 접촉하는 전도성 피처(feature) - 상기 전도성 피처는 배리어층을 포함하지 않음 - 를 포함하는, 구조물.
  2. 제1항에 있어서, 상기 표면 개질층은 단층(monolayer)인 것인, 구조물.
  3. 제1항에 있어서, 상기 표면 개질층의 두께는 1 nm 내지 2 nm의 범위 내에 있는 것인, 구조물.
  4. 제1항에 있어서, 상기 유전체층은 SiOC 물질인 것인, 구조물.
  5. 제1항에 있어서, 상기 전도성 피처는 금속 질화물을 포함하지 않는 것인, 구조물.
  6. 구조물에 있어서,
    기판 위의 제1 유전체층;
    상기 제1 유전체층 내에 배치된 제1 전도성 피처;
    측벽을 갖는, 상기 제1 유전체층 위의 제2 유전체층;
    상기 제2 유전체층의 측벽을 따라 있는 표면 개질층 - 상기 표면 개질층은 인과 탄소를 포함함 -; 및
    상기 제2 유전체층의 측벽들 사이에 배치된 제2 전도성 피처
    를 포함하고,
    상기 제2 전도성 피처는 상기 제1 전도성 피처에 접촉하고, 상기 제2 전도성 피처는 배리어층을 포함하지 않는 것인, 구조물.
  7. 제6항에 있어서, 상기 제1 유전체층 위에 에칭 정지층을 더 포함하고, 상기 제2 유전체층은 상기 에칭 정지층 위에 있으며, 상기 제2 전도성 피처는 상기 에칭 정지층의 측벽들 사이에 배치되고 이 측벽들에 접촉하는 것인, 구조물.
  8. 반도체 처리를 위한 방법에 있어서,
    기판 위에 있는 유전체층을 관통해 개구를 에칭하는 단계;
    상기 개구를 규정하는 상기 유전체층의 표면을 인산 유도체에 노출시키는 단계 - 상기 인산 유도체는 디-(2-에틸헥실)인산, 디헥실인산, n-부틸-옥틸-수소인산염, 디이소아밀인산, 에틸 옥틸 인산염 또는 이들의 조합을 포함함 - ; 및
    상기 개구 내에 전도성 충전 물질을 퇴적시키는 단계
    를 포함하는, 반도체 처리를 위한 방법.
  9. 제8항에 있어서, 상기 유전체층의 표면을 상기 인산 유도체에 노출시키는 단계는, 상기 인산 유도체를 포함하는 가스를 상기 유전체층의 표면 상에 유동시키는(flowing) 단계, 상기 유전체층의 표면을, 상기 인산 유도체와 유기 용제를 포함하는 습식 용액에 노출시키는 단계, 및 상기 유전체층의 표면 상에 단층을 형성하는 단계 중 적어도 하나를 포함하고, 상기 단층을 형성하는 단계는 상기 인산 유도체를 상기 유전체층의 표면의 물질과 반응시키는 단계를 포함하며, 상기 단층은 인과 탄소를 포함하는 것인, 반도체 처리를 위한 방법.
  10. 제8항에 있어서,
    상기 유전체층은 에칭 정지층 위에 있고,
    상기 개구를 에칭하는 단계는, 전도성 피처를 노출시키도록 상기 에칭 정지층을 관통해 상기 개구를 에칭하는 단계를 더 포함하고,
    상기 유전체층의 표면을 상기 인산 유도체에 노출시키는 단계는, 상기 개구를 또한 규정하는 상기 전도성 피처의 표면과 상기 에칭 정지층의 표면을, 상기 인산 유도체에 또한 노출시키며, 상기 인산 유도체는 상기 유전체층의 표면과 선택적으로 반응하는 것인, 반도체 처리를 위한 방법.
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