KR20160089560A - 스캔라인 드라이버 - Google Patents

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Abstract

스캔라인 드라이버는 구동 신호 발생회로, 출력 라인 구동회로 및 캐리 전달회로를 포함한다. 구동 신호 발생회로는 제N 번째 스캔라인 드라이버를 초기화하는 셋 신호, 제N-1 번째 스캔라인 드라이버로부터 제공되는 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공한다. 출력 라인 구동회로는 제1 구동 신호 및 제2 구동 신호에 기초하여 로직 하이 레벨 또는 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 스캔라인 인에이블 신호를 제공한다. 캐리 전달회로는 제1 구동 신호 및 제2 구동 신호에 기초하여 로직 하이 레벨 및 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨을 갖는 캐리 신호를 제공한다. 본 발명의 실시예들에 따른 스캔라인 드라이버는 스캔라인 드라이버를 초기화하는 셋 신호, 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공함으로써 성능을 향상시킬 수 있다.

Description

스캔라인 드라이버{SCANLINE DRIVER}
본 발명은 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 스캔라인 드라이버에 관한 것이다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 디스플레이 장치의 고성능화가 진행되고 있다. 디스플레이 장치에 포함되는 회로의 고성능화를 위하여 다양한 연구들이 진행되고 있다.
본 발명의 일 목적은 스캔라인 드라이버를 초기화하는 셋 신호, 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 상기 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공함으로써 성능을 향상시킬 수 있는 스캔라인 드라이버를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔라인 드라이버는 구동 신호 발생회로, 출력 라인 구동회로 및 캐리 전달회로를 포함한다. 상기 구동 신호 발생회로는 제N 번째 스캔라인 드라이버를 초기화하는 셋 신호, 제N-1 번째 스캔라인 드라이버로부터 제공되는 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 상기 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공한다. 상기 출력 라인 구동회로는 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 로직 하이 레벨 또는 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 스캔라인 인에이블 신호를 제공한다. 상기 캐리 전달회로는 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 로직 하이 레벨 및 상기 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨을 갖는 캐리 신호를 제공한다.
예시적인 실시예에 있어서, 상기 구동 신호 발생회로는 상기 이전 캐리 신호가 제공되는 이전 캐리 노드와 제1 노드 사이에 연결되는 제1 부스팅 커패시터를 포함할 수 있다.
예시적인 실시에에 있어서, 상기 구동 신호 발생회로에 포함되는 복수의 구동 트랜지스터들 중 제1 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 로우 레벨 전압 및 상기 제1 노드 사이에 연결될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 로직 하이 레벨인 경우, 상기 제1 구동 트랜지스터는 턴-온되고, 상기 제3 로직 로우 레벨을 갖는 로우 레벨 전압이 상기 제1 노드에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 로직 하이 레벨이고, 상기 클럭 신호들이 상기 복수의 로직 로우 레벨들 중 하나인 경우, 상기 이전 캐리 노드와 상기 제1 노드 사이의 전압은 델타 전압일 수 있다.
예시적인 실시예에 있어서, 상기 델타 전압은 상기 구동 신호 발생회로에 포함되는 구동 트랜지스터들의 문턱 전압보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 제1 클럭 신호가 제공되는 제1 클럭 노드와 상기 제2 구동 신호를 제공하는 제2 구동 노드 사이에 상기 복수의 구동 트랜지스터들 중 제2 구동 트랜지스터 및 제3 구동 트랜지스터가 직렬로 연결될 수 있다.
예시적인 실시예에 있어서, 상기 제2 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 제1 클럭 신호에 기초하여 구동될 수 있다. 상기 제3 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 제4 클럭 신호에 기초하여 구동될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨이고, 상기 클럭 신호들이 상기 로직 하이 레벨인 경우, 상기 제2 구동 신호를 제공하는 상기 제2 구동 노드는 상기 로직 하이 레벨일 수 있다.
예시적인 실시예에 있어서, 상기 이전 캐리 노드와 상기 제1 구동 신호를 제공하는 제1 구동 노드 사이에 상기 복수의 구동 트랜지스터들 중 제4 구동 트랜지스터가 연결될 수 있다.
예시적인 실시예에 있어서, 상기 제4 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 제2 클럭 신호에 기초하여 구동될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨이고, 상기 클럭 신호들이 상기 로직 하이 레벨인 경우, 상기 제1 구동 신호를 제공하는 상기 제1 구동 노드는 상기 로직 하이 레벨일 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 로직 하이 레벨이고, 상기 클럭 신호들이 상기 복수의 로직 로우 레벨들 중 하나인 셋 구간 이후, 상기 셋 신호가 상기 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨이고, 상기 클럭 신호들이 상기 로직 하이 레벨인 초기 구간이 수행될 수 있다.
예시적인 실시예에 있어서, 상기 구동 신호 발생회로는 상기 제2 구동 신호를 제공하는 제2 구동 노드와 제2 노드 사이에 연결되는 제2 부스팅 커패시터를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 구동 신호 발생회로에 포함되는 복수의 구동 트랜지스터들 중 제5 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 로우 레벨 전압 및 상기 제2 노드 사이에 연결될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 로직 하이 레벨인 경우, 상기 제5 구동 트랜지스터는 턴-온되고, 상기 제3 로직 로우 레벨을 갖는 로우 레벨 전압이 상기 제2 노드에 제공될 수 있다.
예시적인 실시예에 있어서, 상기 셋 신호가 상기 로직 하이 레벨이고, 상기 클럭 신호들이 상기 복수의 로직 로우 레벨들 중 하나인 경우, 상기 제2 구동 노드와 상기 제2 노드 사이의 전압은 델타 전압일 수 있다.
예시적인 실시예에 있어서, 상기 출력 라인 구동회로는 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 제3 클럭 신호 및 상기 제1 로직 로우 레벨을 갖는 글로벌 클럭 신호 중 하나를 스캔라인 인에이블 신호로서 제공할 수 있다.
예시적인 실시예에 있어서, 상기 캐리 전달회로는 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 제3 클럭 신호 및 상기 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨을 갖는 로우 레벨 전압 중 하나를 캐리 신호로서 제공할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔라인 드라이버는 구동 신호 발생회로, 출력 라인 구동회로 및 캐리 전달회로를 포함한다. 상기 구동 신호 발생회로는 제N 번째 스캔라인 드라이버를 초기화하는 셋 신호, 제N-1 번째 스캔라인 드라이버로부터 제공되는 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 상기 복수의 로직 로우 레벨들을 갖는 제1 클럭 신호들 및 상기 복수의 로직 로우 레벨들을 갖는 제2 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공한다. 상기 출력 라인 구동회로는 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 로직 하이 레벨 및 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 스캔라인 인에이블 신호를 제공한다. 상기 캐리 전달회로는 상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 로직 하이 레벨 및 상기 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨을 갖는 캐리 신호를 제공한다.
본 발명의 실시예들에 따른 스캔라인 드라이버는 스캔라인 드라이버를 초기화하는 셋 신호, 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 상기 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공함으로써 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 스캔라인 드라이버를 나타내는 회로도이다.
도 2는 도 1의 스캔라인 드라이버에 제공되는 복수의 로직 로우 레벨들을 설명하기 위한 도면이다.
도 3은 도 1의 스캔라인 드라이버를 포함하는 스캔라인 드라이버 장치를 나타내는 블록도이다.
도 4 및 도 5는 도 1의 스캔라인 드라이버에 복수의 로직 로우 레벨을 제공하는 이유를 설명하기 위한 도면들이다.
도 6은 도 1의 스캔라인 드라이버에 포함되는 제1 부스팅 커패시터를 나타내는 도면이다.
도 7은 도 1의 스캔라인 드라이버의 동작들 중 셋 구간을 나타내는 타이밍도이다.
도 8은 도 1의 스캔라인 드라이버의 동작들 중 초기화 구간을 나타내는 타이밍도이다.
도 9는 도 1의 스캔라인 드라이버의 동작들 중 동시 동작 구간을 나타내는 타이밍도이다.
도 10은 도 1의 스캔라인 드라이버의 동작들 중 순차 동작 구간을 나타내는 타이밍도이다.
도 11은 도 1의 스캔라인 드라이버에 포함되는 제2 부스팅 커패시터를 나타내는 도면이다.
도 12는 도 1의 스캔라인 드라이버에 포함되는 출력 라인 구동회로의 동작을 설명하기 위한 도면이다.
도 13는 도 1의 스캔라인 드라이버에 포함되는 캐리 전달회로의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 스캔라인 드라이버를 나타내는 회로도이다.
도 15는 도 14의 스캔라인 드라이버의 동작들 중 동시 동작 구간을 나타내는 타이밍도이다.
도 16은 도 14의 스캔라인 드라이버의 동작들 중 순차 동작 구간을 나타내는 타이밍도이다.
도 17은 도 14의 홀수 번째 스캔라인 드라이버 및 짝수 번째 스캔라인 드라이버에 제공되는 클럭 신호들을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예들에 따른 디스플레이 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스캔라인 드라이버를 나타내는 회로도이고, 도 2는 도 1의 스캔라인 드라이버에 제공되는 복수의 로직 로우 레벨들을 설명하기 위한 도면이고, 도 3은 도 1의 스캔라인 드라이버를 포함하는 스캔라인 드라이버 장치를 나타내는 블록도이다.
도 1 내지 3을 참조하면, 스캔라인 드라이버(10)는 구동 신호 발생회로(100), 출력 라인 구동회로(300) 및 캐리 전달회로(500)를 포함한다. 예를 들어, 스캔라인 드라이버 장치(20)는 제1 스캔라인 드라이버(11), 제2 스캔라인 드라이버(12), 제3 스캔라인 드라이버(13) 및 제4 스캔라인 드라이버(14)를 포함할 수 있다. 구동 신호 발생회로(100)는 제N 번째 스캔라인 드라이버를 초기화하는 셋 신호(SET), 제N-1 번째 스캔라인 드라이버로부터 제공되는 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들(CLK1 내지 CLK1```, CLK2 내지 CLK2```, CLK3 내지 CLK3``` 및 CLK4 내지 CLK4```)에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공한다. 예를 들어, N은 2보다 큰 자연수일 수 있다. N=3인 경우, 이전 캐리 신호(CR[2])는 제2 번째 스캔라인 드라이버(12)로부터 제공될 수 있다.
복수의 로직 로우 레벨들(L1, L2, L3, L4)은 스캔라인 드라이버(10)에 포함되는 복수의 트랜지스터들의 문턱 전압(VTH)에 기초하여 결정될 수 있다. 예를 들어 스캔라인 드라이버(10)에 포함되는 복수의 트랜지스터들의 문턱 전압(VTH)이 -1V인 경우, 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)은 -1V보다 작을 수 있다. 예를 들어, 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)이 -2V인 경우, 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)은 -4V일 수 있다. 또한, 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)이 -4V인 경우, 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)은 -6V일 수 있다. 또한, 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)이 -6V인 경우, 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨(L4)은 -8V일 수 있다. 이 경우, 제1 로직 로우 레벨(L1)과 제2 로직 로우 레벨(L2)의 차이는 2V일 수 있고, 제2 로직 로우 레벨(L2)과 제3 로직 로우 레벨(L3)의 차이는 2V일 수 있고, 제3 로직 로우 레벨(L3)과 제4 로직 로우 레벨(L4)의 차이는 2V일 수 있다.
예를 들어, 복수의 로직 로우 레벨들을 갖는 클럭 신호들은 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 포함할 수 있다. 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)을 갖는 제1 클럭 신호(CLK1)는 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)을 갖는 제1 클럭 신호(CLK1``)와 위상은 동일할 수 있다. 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)을 갖는 제1 클럭 신호(CLK1)는 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)을 갖는 제1 클럭 신호(CLK1``)와 로직 로우 레벨의 크기가 다를 수 있다. 예를 들어, 제1 로직 로우 레벨(L1)을 갖는 제1 클럭 신호(CLK1)의 로직 로우 레벨은 -2V일 수 있다. 제3 로직 로우 레벨(L3)을 갖는 제1 클럭 신호(CLK1``)의 로직 로우 레벨은 -6V일 수 있다. 또한, 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)에 대해서도 동일한 방식이 적용될 수 있다.
출력 라인 구동회로(300)는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)에 기초하여 로직 하이 레벨 또는 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)을 갖는 스캔라인 인에이블 신호(S[N])를 제공한다. 예를 들어, 출력 라인 구동회로(300)에 제공되는 글로벌 클럭 신호(GCK)의 로직 로우 레벨은 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)일 수 있다. 이 경우, 제2 구동 신호(DS2)가 로직 하이 레벨이면, 출력 라인 구동회로(300)에 포함되는 제2 트랜지스터(T2)는 턴-온될 수 있다. 출력 라인 구동회로(300)에 포함되는 제2 트랜지스터(T2)가 턴-온되면, 글로벌 클럭 신호(GCK)의 로직 로우 레벨에 해당하는 제1 로직 로우 레벨(L1)이 스캔라인 인에이블 신호(S[N])로서 제공될 수 있다.
캐리 전달회로(500)는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)에 기초하여 로직 하이 레벨 및 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)을 갖는 캐리 신호(CR[N])를 제공한다. 예를 들어, 캐리 전달회로(500)에 제공되는 로우 레벨 전압의 로직 로우 레벨은 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)일 수 있다. 이 경우, 제2 구동 신호(DS2)가 로직 하이 레벨이면, 캐리 전달회로(500)에 포함되는 제4 트랜지스터(T4)는 턴-온될 수 있다. 캐리 전달회로(500)에 포함되는 제4 트랜지스터(T4)가 턴-온되면, 캐리 전달회로(500)에 제공되는 로우 레벨 전압의 로직 로우 레벨에 해당하는 제2 로직 로우 레벨(L2)이 캐리 신호(CR[N])로서 제공될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다.
도 4 및 도 5는 도 1의 스캔라인 드라이버에 복수의 로직 로우 레벨을 제공하는 이유를 설명하기 위한 도면들이다.
도 4 및 도 5를 참조하면, 제1 곡선(CURVE1)은 이상적인 엔모스 트랜지스터(NT)에서 게이트 소스 전압(VGS)에 따른 전류(I)를 나타내고, 제2 곡선(CURVE2)은 실제적인 엔모스 트랜지스터(NT)에서 게이트 소스 전압(VGS)에 따른 전류(I)를 나타낼 수 있다. 엔모스 트랜지스터(NT)가 이상적인 경우, 엔모스 트랜지스터(NT)의 문턱 전압(VTH)은 제1 문턱 전압(VTH1)일 수 있다. 엔모스 트랜지스터(NT)의 문턱 전압(VTH)은 제1 문턱 전압(VTH1)인 경우, 게이트 소스 전압(VGS)이 0V이면 엔모스 트랜지스터(NT)는 턴-오프될 수 있다. 반면에, 엔모스 트랜지스터(NT)가 이상적이지 않은 경우, 엔모스 트랜지스터(NT)의 문턱 전압(VTH)은 제2 문턱 전압(VTH2)일 수 있다. 엔모스 트랜지스터(NT)의 문턱 전압(VTH)은 제2 문턱 전압(VTH2)인 경우, 게이트 소스 전압(VGS)이 0V이면 엔모스 트랜지스터(NT)는 턴-온될 수 있다. 게이트 소스 전압(VGS)이 0V임에도 불구하고 엔모스 트랜지스터(NT)는 턴-오프되지 않으면, 스캔라인 드라이버(10)에 포함되는 복수의 트랜지스터들은 오동작할 수 있다. 이 경우, 엔모스 트랜지스터(NT)를 턴-오프하기 위하여 게이트 소스 전압(VGS)은 0V보다 작을 수 있다. 따라서, 엔모스 트랜지스터(NT)의 게이트에 인가되는 전압은 엔모스 트랜지스터(NT)의 소스나 드레인 전압보다 작을 수 있다. 본 발명에 따른 스캔라인 드라이버(10)에 제공되는 복수의 로직 로우 레벨들은 스캔라인 드라이버(10)에 포함되는 복수의 트랜지스터들을 턴-오프하기 위해서 사용될 수 있다.
도 6은 도 1의 스캔라인 드라이버에 포함되는 제1 부스팅 커패시터를 나타내는 도면이다.
도 1 및 도 6을 참조하면, 구동 신호 발생회로(100)는 이전 캐리 신호(CR[N-1])가 제공되는 이전 캐리 노드(N_PC)와 제1 노드(N1) 사이에 연결되는 제1 부스팅 커패시터(BC1)를 포함할 수 있다. 예시적인 실시에에 있어서, 구동 신호 발생회로(100)에 포함되는 복수의 구동 트랜지스터들(DT1 내지 DT13) 중 제1 구동 트랜지스터(DT1)는 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)을 갖는 로우 레벨 전압(VGL``) 및 제1 노드(N1) 사이에 연결될 수 있다. 예를 들어, 셋 신호(SET)가 로직 하이 레벨인 경우, 제1 구동 트랜지스터(DT1)는 턴-온될 수 있다. 제1 구동 트랜지스터(DT1)는 턴-온되는 경우, 제3 로직 로우 레벨(L3)을 갖는 로우 레벨 전압(VGL``)이 제1 노드(N1)에 제공될 수 있다.
예시적인 실시예에 있어서, 셋 신호(SET)가 로직 하이 레벨이고, 클럭 신호들이 복수의 로직 로우 레벨들 중 하나인 경우, 이전 캐리 노드(N_PC)와 제1 노드(N1) 사이의 전압은 델타 전압(DV)일 수 있다. 예를 들어, 델타 전압(DV)은 구동 신호 발생회로(100)에 포함되는 구동 트랜지스터들의 문턱 전압(VTH)보다 작을 수 있다.
캐리 전달회로(500)에 제공되는 로우 레벨 전압의 로직 로우 레벨은 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)일 수 있다. 이 경우, 제2 구동 신호(DS2)가 로직 하이 레벨이면, 캐리 전달회로(500)에 포함되는 제4 트랜지스터(T4)는 턴-온될 수 있다. 캐리 전달회로(500)에 포함되는 제4 트랜지스터(T4)가 턴-온되면, 캐리 전달회로(500)에 제공되는 로우 레벨 전압의 로직 로우 레벨에 해당하는 제2 로직 로우 레벨(L2)이 캐리 신호(CR[N])로서 제공될 수 있다. 이 경우, 캐리 신호(CR[N])의 로직 로우 레벨은 제2 로직 로우 레벨(L2)일 수 있다. 동일한 방식으로 이전 캐리 노드(N_PC)에 제공되는 이전 캐리 신호(CR[N-1])의 로직 로우 레벨은 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)일 수 있다.
제13 구동 트랜지스터(DT13)의 소스에 제공되는 로직 로우 레벨은 제2 로직 로우 레벨(L2)일 수 있다. 제13 구동 트랜지스터(DT13)를 구동하기 위하여 이전 캐리 노드(N_PC)에 제공되는 이전 캐리 신호(CR[N-1])를 제13 구동 트랜지스터(DT13)의 게이트에 인가하는 경우, 제13 구동 트랜지스터(DT13)의 게이트 소스 전압(VGS)은 0V일 수 있다. 제13 구동 트랜지스터(DT13)의 게이트 소스 전압(VGS)은 0V인 경우, 제13 구동 트랜지스터(DT13)는 턴-온될 수 있다. 제13 구동 트랜지스터(DT13)의 게이트 소스 전압(VGS)은 0V임에도 불구하고, 제13 구동 트랜지스터(DT13)는 턴-온되면, 스캔라인 드라이버(10)는 오동작 할 수 있다. 따라서, 스캔라인 드라이버(10)의 오동작을 방지하기 위하여 제13 구동 트랜지스터(DT13)의 게이트 소스 전압(VGS)은 0V보다 작게 할 수 있다. 제13 구동 트랜지스터(DT13)의 게이트 소스 전압(VGS)을 0V보다 작게 하기 위하여 이전 캐리 노드(N_PC)와 제1 노드(N1) 사이에 제1 부스팅 커패시터(BC1)를 추가할 수 있다. 이 경우, 제13 구동 트랜지스터(DT13)의 게이트에 제공되는 로직 로우 레벨은 제3 로직 로우 레벨(L3)일 수 있다. 이 경우, 제13 구동 트랜지스터(DT13)의 게이트 소스 전압(VGS)은 0V보다 작을 수 있다. 제13 구동 트랜지스터(DT13)의 게이트에 제공되는 로직 로우 레벨이 제3 로직 로우 레벨(L3)인 경우, 제13 구동 트랜지스터(DT13)는 턴-오프될 수 있다. 예를 들어, 제1 로직 로우 레벨(L1)은 제2 로직 로우 레벨(L2)보다 클 수 있다. 또한, 제2 로직 로우 레벨(L2)은 제3 로직 로우 레벨(L3)보다 클 수 있다. 또한, 제3 로직 로우 레벨(L3)은 제4 로직 로우 레벨(L4)보다 클 수 있다.
예시적인 실시예에 있어서, 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)을 갖는 제1 클럭 신호(CLK1)가 제공되는 제1 클럭 노드(N_CLK1)와 제2 구동 신호(DS2)를 제공하는 제2 구동 노드(N_D2) 사이에 구동 트랜지스터들(DT1 내지 DT13) 중 제2 구동 트랜지스터(DT2) 및 제3 구동 트랜지스터(DT3)가 직렬로 연결될 수 있다. 예를 들어, 제2 구동 트랜지스터(DT2)는 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)을 갖는 제1 클럭 신호(CLK1``)에 기초하여 구동될 수 있다. 제3 구동 트랜지스터(DT3)는 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)을 갖는 제4 클럭 신호(CLK4``)에 기초하여 구동될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다.
도 7은 도 1의 스캔라인 드라이버의 동작들 중 셋 구간을 나타내는 타이밍도이다.
도 7을 참조하면, 셋 신호(SET)가 로직 하이 레벨이고, 클럭 신호들이 복수의 로직 로우 레벨들 중 하나인 경우, 이전 캐리 노드(N_PC)와 제1 노드(N1) 사이의 전압은 델타 전압(DV)일 수 있다. 예를 들어, 셋 신호(SET)가 로직 하이 레벨이고, 클럭 신호들이 복수의 로직 로우 레벨들 중 하나인 시간 구간은 셋 구간(SI)일 수 있다. 셋 신호(SET)가 로직 하이 레벨인 경우, 제1 구동 트랜지스터(DT1)는 턴-온될 수 있다. 제1 구동 트랜지스터(DT1)는 턴-온되는 경우, 제2 로직 로우 레벨(L2)을 갖는 로우 레벨 전압(VGL`)이 제1 노드(N1)에 제공될 수 있다. 이 경우, 제1 부스팅 커패시터(BC1)는 델타 전압(DV)으로 충전될 수 있다. 후술하는 바와 같이, 동일한 방식으로 제2 부스팅 커패시터(BC2)는 델타 전압(DV)으로 충전될 수 있다.
도 8은 도 1의 스캔라인 드라이버의 동작들 중 초기화 구간을 나타내는 타이밍도이다.
도 1 및 도 8을 참조하면, 이전 캐리 노드(N_PC)와 제1 구동 신호(DS1)를 제공하는 제1 구동 노드(N_D1) 사이에 구동 트랜지스터들(DT1 내지 DT13) 중 제4 구동 트랜지스터(DT4)가 연결될 수 있다. 제4 구동 트랜지스터(DT4)는 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)을 갖는 제2 클럭 신호(CLK2``)에 기초하여 구동될 수 있다.
셋 신호(SET)가 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨(L4)이고, 클럭 신호들이 로직 하이 레벨인 경우, 제1 구동 신호(DS1)를 제공하는 제1 구동 노드(N_D1)는 로직 하이 레벨일 수 있다. 예를 들어, 셋 신호(SET)가 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨(L4)이고, 클럭 신호들이 로직 하이 레벨인 시간 구간은 초기화 구간(II)일 수 있다. 예를 들어, 제3 로직 로우 레벨(L3)을 갖는 제2 클럭 신호(CLK2``)가 로직 하이 레벨인 경우, 제4 구동 트랜지스터(DT4)는 턴-온될 수 있다. 제4 구동 트랜지스터(DT4)는 턴-온되는 경우, 이전 캐리 신호(CR[N-1])가 제1 구동 노드(N_D1)에 제공될 수 있다. 이전 캐리 신호(CR[N-1])가 제2 로직 로우 레벨(L2)인 경우, 제1 구동 노드(N_D1)는 제2 로직 로우 레벨(L2)일 수 있다.
또한, 제3 로직 로우 레벨(L3)을 갖는 제1 클럭 신호(CLK1``)가 로직 하이 레벨인 경우, 제2 구동 트랜지스터(DT2)는 턴-온될 수 있다. 제3 로직 로우 레벨(L3)을 갖는 제4 클럭 신호(CLK4``)가 로직 하이 레벨인 경우, 제3 구동 트랜지스터(DT3)는 턴-온될 수 있다. 제2 구동 트랜지스터(DT2) 및 제3 구동 트랜지스터(DT3)가 턴-온되는 경우, 제1 로직 로우 레벨(L1)을 갖는 제1 클럭 신호(CLK1)가 제2 구동 노드(N_D2)에 제공될 수 있다. 제1 로직 로우 레벨(L1)을 갖는 제1 클럭 신호(CLK1)는 로직 하이 레벨인 경우, 제2 구동 노드(N_D2)는 로직 하이 레벨일 수 있다.
예시적인 실시예에 있어서, 셋 신호(SET)가 로직 하이 레벨이고, 클럭 신호들이 복수의 로직 로우 레벨들 중 하나인 셋 구간(SI) 이후, 셋 신호(SET)가 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨(L4)이고, 클럭 신호들이 로직 하이 레벨인 초기화 구간(II)이 수행될 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다.
도 9는 도 1의 스캔라인 드라이버의 동작들 중 동시 동작 구간을 나타내는 타이밍도이고, 도 10은 도 1의 스캔라인 드라이버의 동작들 중 순차 동작 구간을 나타내는 타이밍도이다.
도 9 및 도 10을 참조하면, 셋 구간(SI) 이후, 초기화 구간(II)이 수행될 수 있다. 초기화 구간(II) 이후, 동시 동작 구간(SOI) 및 순차 동작 구간(POI)이 수행될 수 있다. 예를 들어, 셋 신호(SET), 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)가 로직 로우 레벨이고, 글로벌 클럭 신호(GCK)가 로직 하이 레벨인 경우, 제1 구동 노드(N_D1)는 로직 로우 레벨이고, 제2 구동 노드(N_D2)는 제2 로직 하이 레벨일 수 있다. 제2 구동 노드(N_D2)는 제2 로직 하이 레벨인 경우, 제2 트랜지스터(T2)는 턴-온될 수 있다. 제2 트랜지스터(T2)는 턴-온되면, 글로벌 클럭 신호(GCK)가 스캔라인 인에이블 신호(S[N])일 수 있다. 글로벌 클럭 신호(GCK)가 로직 하이 레벨 이므로 스캔라인 인에이블 신호(S[N])는 로직 하이 레벨일 수 있다. 셋 신호(SET), 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)가 로직 로우 레벨이고, 글로벌 클럭 신호(GCK)가 로직 하이 레벨인 시간 구간은 동시 동작 구간(SOI)일 수 있다.
동시 동작 구간(SOI) 이후 순차 동작 구간(POI)이 수행될 수 있다. 예를 들어, 동시 동작 구간(SOI) 이후, 순차 동작 구간(POI) 중 제1 구간(T1)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 하이 레벨이고, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 로직 로우 레벨일 수 있다. 제1 구간(T1)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 하이 레벨이고, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 로직 로우 레벨인 경우, 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 로우 레벨일 수 있다. 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 로우 레벨인 경우, 스캔라인 인에이블 신호(S[N])는 로직 로우 레벨일 수 있다. 또한, 순차 동작 구간(POI) 중 제2 구간(T2)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 로직 하이 레벨이고, 제1 클럭 신호(CLK1) 및 제4 클럭 신호(CLK4)는 로직 로우 레벨일 수 있다. 제2 구간(T2)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 로직 하이 레벨이고, 제1 클럭 신호(CLK1) 및 제4 클럭 신호(CLK4)는 로직 로우 레벨인 경우, 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 로우 레벨일 수 있다. 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 로우 레벨인 경우, 스캔라인 인에이블 신호(S[N])는 로직 하이 레벨일 수 있다.
순차 동작 구간(POI) 중 제3 구간(T3)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 로우 레벨이고, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 로직 하이 레벨일 수 있다. 제3 구간(T3)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 로우 레벨이고, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 로직 하이 레벨인 경우, 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 로우 레벨일 수 있다. 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 로우 레벨인 경우, 스캔라인 인에이블 신호(S[N])는 로직 하이 레벨일 수 있다. 또한, 순차 동작 구간(POI) 중 제4 구간(T4)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 로직 로우 레벨이고, 제1 클럭 신호(CLK1) 및 제4 클럭 신호(CLK4)는 로직 하이 레벨일 수 있다. 제4 구간(T4)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 로직 로우 레벨이고, 제1 클럭 신호(CLK1) 및 제4 클럭 신호(CLK4)는 로직 하이 레벨인 경우, 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 하이 레벨일 수 있다. 제1 구동 노드(N_D1)는 로직 하이 레벨이고, 제2 구동 노드(N_D2)는 로직 하이 레벨인 경우, 스캔라인 인에이블 신호(S[N])는 로직 로우 레벨일 수 있다. 또한, 순차 동작 구간(POI) 중 제5 구간(T5)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 로직 로우 레벨이고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 하이 레벨일 수 있다. 제5 구간(T5)에서 셋 신호(SET)는 로직 로우 레벨이고, 이전 캐리 신호(CR[N-1]), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 로직 로우 레벨이고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 하이 레벨인 경우, 제1 구동 노드(N_D1)는 로직 로우 레벨이고, 제2 구동 노드(N_D2)는 로직 하이 레벨일 수 있다. 제1 구동 노드(N_D1)는 로직 로우 레벨이고, 제2 구동 노드(N_D2)는 로직 하이 레벨인 경우, 스캔라인 인에이블 신호(S[N])는 로직 로우 레벨일 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다.
도 11은 도 1의 스캔라인 드라이버에 포함되는 제2 부스팅 커패시터를 나타내는 도면이다.
도 1 및 도 11을 참조하면, 구동 신호 발생회로(100)는 제2 구동 신호(DS2)를 제공하는 제2 구동 노드(N_D2)와 제2 노드(N2) 사이에 연결되는 제2 부스팅 커패시터(BC2)를 포함할 수 있다. 예시적인 실시예에 있어서, 구동 신호 발생회로(100)에 포함되는 구동 트랜지스터들(DT1 내지 DT13) 중 제5 구동 트랜지스터(DT5)는 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨(L3)을 갖는 로우 레벨 전압(VGL``) 및 제2 노드(N2) 사이에 연결될 수 있다. 예를 들어, 셋 신호(SET)가 로직 하이 레벨인 경우, 제5 구동 트랜지스터(DT5)는 턴-온되고, 제3 로직 로우 레벨(L3)을 갖는 로우 레벨 전압(VGL``)이 제2 노드(N2)에 제공될 수 있다.
예시적인 실시예에 있어서, 셋 신호(SET)가 로직 하이 레벨이고, 클럭 신호들이 복수의 로직 로우 레벨들 중 하나인 경우, 제2 구동 노드(N_D2)와 제2 노드(N2) 사이의 전압은 델타 전압(DV)일 수 있다. 예를 들어, 델타 전압(DV)은 구동 신호 발생회로(100)에 포함되는 구동 트랜지스터들의 문턱 전압(VTH)보다 작을 수 있다.
도 12는 도 1의 스캔라인 드라이버에 포함되는 출력 라인 구동회로의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 출력 라인 구동회로(300)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트에는 제1 구동 신호(DS1)가 제공될 수 있다. 제1 구동 신호(DS1)가 로직 하이 레벨인 경우, 제1 트랜지스터(T1)는 턴-온될 수 있다. 제1 트랜지스터(T1)가 턴-온되는 경우, 제3 클럭 신호(CLK3)가 스캔라인 인에이블 신호(S[N])로서 제공될 수 있다. 또한, 제2 트랜지스터(T2)의 게이트에는 제2 구동 신호(DS2)가 제공될 수 있다. 제2 구동 신호(DS2)가 로직 하이 레벨인 경우, 제2 트랜지스터(T2)는 턴-온될 수 있다. 제2 트랜지스터(T2)가 턴-온되는 경우, 글로벌 클럭 신호(GCK)가 스캔라인 인에이블 신호(S[N])로서 제공될 수 있다. 예시적인 실시예에 있어서, 출력 라인 구동회로(300)는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)에 기초하여 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)을 갖는 제3 클럭 신호(CLK3) 및 제1 로직 로우 레벨(L1)을 갖는 글로벌 클럭 신호(GCK) 중 하나를 스캔라인 인에이블 신호(S[N])로서 제공할 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다.
도 13는 도 1의 스캔라인 드라이버에 포함되는 캐리 전달회로의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 캐리 전달회로(500)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함할 수 있다. 제3 트랜지스터(T3)의 게이트에는 제1 구동 신호(DS1)가 제공될 수 있다. 제1 구동 신호(DS1)가 로직 하이 레벨인 경우, 제3 트랜지스터(T3)는 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되는 경우, 제3 클럭 신호(CLK3)가 캐리 신호(CR[N])로서 제공될 수 있다. 또한, 제4 트랜지스터(T4)의 게이트에는 제2 구동 신호(DS2)가 제공될 수 있다. 제2 구동 신호(DS2)가 로직 하이 레벨인 경우, 제4 트랜지스터(T4)는 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되는 경우, 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)을 갖는 로우 레벨 전압(VGL`)이 캐리 신호(CR[N])로서 제공될 수 있다. 예시적인 실시예에 있어서, 캐리 전달회로(500)는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)에 기초하여 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)을 갖는 제3 클럭 신호(CLK3) 및 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)을 갖는 로우 레벨 전압(VGL`) 중 하나를 캐리 신호(CR[N])로서 제공할 수 있다.
도 14는 본 발명의 실시예들에 따른 스캔라인 드라이버를 나타내는 회로도이다.
도 2, 3 및 14를 참조하면, 스캔라인 드라이버(10)는 구동 신호 발생회로(100), 출력 라인 구동회로(300) 및 캐리 전달회로(500)를 포함한다. 구동 신호 발생회로(100)는 제N 번째 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 제N-1 번째 스캔라인 드라이버(10)로부터 제공되는 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 제1 클럭 신호들(CLK1`, CLK1``) 및 복수의 로직 로우 레벨들을 갖는 제2 클럭 신호들(CLK2, CLK3``)에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공한다. 출력 라인 구동회로(300)는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)에 기초하여 로직 하이 레벨 및 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨(L1)을 갖는 스캔라인 인에이블 신호(S[N])를 제공한다. 캐리 전달회로(500)는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)에 기초하여 로직 하이 레벨 및 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨(L2)을 갖는 캐리 신호(CR[N])를 제공한다. 본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다. 도 1에서는 4개의 클럭 신호들을 이용해서 스캔라인 인에이블 신호(S[N])를 생성할 수 있다. 도 14에서는 2개의 클럭 신호들을 이용해서 스캔라인 인에이블 신호(S[N])를 생성할 수 있다.
도 15는 도 14의 스캔라인 드라이버의 동작들 중 동시 동작 구간을 나타내는 타이밍도이고, 도 16은 도 14의 스캔라인 드라이버의 동작들 중 순차 동작 구간을 나타내는 타이밍도이고, 도 17은 도 14의 홀수 번째 스캔라인 드라이버 및 짝수 번째 스캔라인 드라이버에 제공되는 클럭 신호들을 설명하기 위한 도면이다.
도 7, 8 및 15 내지 17을 참조하면, 셋 신호(SET)가 로직 하이 레벨이고, 클럭 신호들이 복수의 로직 로우 레벨들 중 하나인 셋 구간(SI) 이후, 셋 신호(SET)가 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨(L4)이고, 클럭 신호들이 로직 하이 레벨인 초기화 구간(II)이 수행될 수 있다. 셋 구간(SI) 이후, 초기화 구간(II)이 수행될 수 있다. 초기화 구간(II) 이후, 동시 동작 구간(SOI) 및 순차 동작 구간(POI)이 수행될 수 있다. 동시 동작 구간(SOI)에서 셋 신호(SET), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로직 로우 레벨이고, 글로벌 클럭 신호(GCK)가 로직 하이 레벨이면, 제1 구동 노드(N_D1)는 로직 로우 레벨이고, 제2 구동 노드(N_D2)는 로직 하이 레벨일 수 있다. 제1 구동 노드(N_D1)는 로직 로우 레벨이고, 제2 구동 노드(N_D2)는 로직 하이 레벨인 경우, 출력 라인 구동회로(300)에 포함되는 제2 트랜지스터(T2)는 턴-온될 수 있다. 출력 라인 구동회로(300)에 포함되는 제2 트랜지스터(T2)가 턴-온되는 경우, 글로벌 클럭 신호(GCK)는 스캔라인 인에이블 신호(S[N])로서 제공될 수 있다. 글로벌 클럭 신호(GCK)가 로직 하이 레벨인 경우, 스캔라인 인에이블 신호(S[N])는 로직 하이 레벨일 수 있다.
순차 동작 구간(POI)에서 제1 클럭 신호(CLK1)가 로직 하이 레벨에서 로직 로우 레벨로 천이한 후 제2 클럭 신호(CLK2)는 로직 로우 레벨에서 로직 하이 레벨로 천이할 수 있다. 순차 동작 구간(POI)에서 제1 클럭 신호(CLK1)가 로직 하이 레벨에서 로직 로우 레벨로 천이한 후 제2 클럭 신호(CLK2)는 로직 로우 레벨에서 로직 하이 레벨로 천이하는 경우, 제1 구동 노드(N_D1)는 로직 하이 레벨일 수 있고, 제2 구동 노드(N_D2)는 로직 로우 레벨일 수 있다. 제1 구동 노드(N_D1)가 로직 하이 레벨인 경우, 출력 라인 구동회로(300)에 포함되는 제1 트랜지스터(T1)는 턴-온될 수 있다. 출력 라인 구동회로(300)에 포함되는 제1 트랜지스터(T1)가 턴-온되는 경우, 제2 클럭 신호(CLK2)가 스캔라인 인에이블 신호(S[N])로서 제공될 수 있다. 이 경우, 스캔라인 드라이버 장치(20)에 포함되는 스캔라인 드라이버들(11 내지 14) 중 홀수 번째 스캔라인 드라이버(11, 13)에는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 제공하고, 스캔라인 드라이버들(11 내지 14) 중 짝수 번째 스캔라인 드라이버(12, 14)에는 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 제공하여 스캔라인 드라이버 장치(20)의 순차 동작 구간(POI)을 수행할 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다.
도 18은 본 발명의 실시예들에 따른 디스플레이 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(700)는 프로세서(710), 메모리 장치(720), 저장 장치(730), 입출력 장치(740), 파워 서플라이(750) 및 디스플레이 장치(760)를 포함할 수 있다. 컴퓨팅 시스템(700)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(720)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(720)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(730)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(740)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(750)는 컴퓨팅 시스템(700)의 동작에 필요한 파워를 공급할 수 있다. 디스플레이 장치(760)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
실시예에 따라, 컴퓨팅 시스템(700)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 디스플레이 장치(760)를 포함하는 임의의 전자 기기일 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버(10)는 스캔라인 드라이버(10)를 초기화하는 셋 신호(SET), 이전 캐리 신호(CR[N-1]), 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들(VGL, VGL`, VGL``, VGL```) 및 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공함으로써 성능을 향상시킬 수 있다.
본 발명의 실시예들에 따른 스캔라인 드라이버는 스캔라인 드라이버를 초기화하는 셋 신호, 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 상기 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공함으로써 성능을 향상시킬 수 있어 다양한 디스플레이 시스템에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제N 번째 스캔라인 드라이버(N은 2보다 큰 자연수)를 초기화하는 셋 신호, 제N-1 번째 스캔라인 드라이버로부터 제공되는 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 상기 복수의 로직 로우 레벨들을 갖는 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공하는 구동 신호 발생회로;
    상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 로직 하이 레벨 및 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 스캔라인 인에이블 신호를 제공하는 출력 라인 구동회로; 및
    상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 로직 하이 레벨 및 상기 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨을 갖는 캐리 신호를 제공하는 캐리 전달회로를 포함하는 스캔라인 드라이버.
  2. 제1 항에 있어서, 상기 구동 신호 발생회로는,
    상기 이전 캐리 신호가 제공되는 이전 캐리 노드와 제1 노드 사이에 연결되는 제1 부스팅 커패시터를 포함하는 것을 특징으로 하는 스캔라인 드라이버.
  3. 제2 항에 있어서,
    상기 구동 신호 발생회로에 포함되는 복수의 구동 트랜지스터들 중 제1 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 로우 레벨 전압 및 상기 제1 노드 사이에 연결되는 것을 특징으로 하는 스캔라인 드라이버.
  4. 제3 항에 있어서,
    상기 셋 신호가 상기 로직 하이 레벨인 경우, 상기 제1 구동 트랜지스터는 턴-온되고, 상기 제3 로직 로우 레벨을 갖는 로우 레벨 전압이 상기 제1 노드에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  5. 제4 항에 있어서,
    상기 셋 신호가 상기 로직 하이 레벨이고, 상기 클럭 신호들이 상기 복수의 로직 로우 레벨들 중 하나인 경우, 상기 이전 캐리 노드와 상기 제1 노드 사이의 전압은 델타 전압인 것을 특징으로 하는 스캔라인 드라이버.
  6. 제5 항에 있어서,
    상기 델타 전압은 상기 구동 신호 발생회로에 포함되는 상기 구동 트랜지스터들의 문턱 전압보다 작은 것을 특징으로 하는 스캔라인 드라이버.
  7. 제1 항에 있어서,
    상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 제1 클럭 신호가 제공되는 제1 클럭 노드와 상기 제2 구동 신호를 제공하는 제2 구동 노드 사이에 상기 복수의 구동 트랜지스터들 중 제2 구동 트랜지스터 및 제3 구동 트랜지스터가 직렬로 연결되는 것을 특징으로 하는 스캔라인 드라이버.
  8. 제7 항에 있어서,
    상기 제2 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 제1 클럭 신호에 기초하여 구동되고,
    상기 제3 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 제4 클럭 신호에 기초하여 구동되는 것을 특징으로 하는 스캔라인 드라이버.
  9. 제8 항에 있어서,
    상기 셋 신호가 상기 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨이고, 상기 클럭 신호들이 상기 로직 하이 레벨인 경우, 상기 제2 구동 신호를 제공하는 상기 제2 구동 노드는 상기 로직 하이 레벨인 것을 특징으로 하는 스캔라인 드라이버.
  10. 제1 항에 있어서,
    상기 이전 캐리 신호가 제공되는 이전 캐리 노드와 상기 제1 구동 신호를 제공하는 제1 구동 노드 사이에 상기 복수의 구동 트랜지스터들 중 제4 구동 트랜지스터가 연결되는 것을 특징으로 하는 스캔라인 드라이버.
  11. 제10 항에 있어서,
    상기 제4 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 제2 클럭 신호에 기초하여 구동되는 것을 특징으로 하는 스캔라인 드라이버.
  12. 제11 항에 있어서,
    상기 셋 신호가 상기 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨이고, 상기 클럭 신호들이 상기 로직 하이 레벨인 경우, 상기 제1 구동 신호를 제공하는 상기 제1 구동 노드는 상기 로직 하이 레벨인 것을 특징으로 하는 스캔라인 드라이버.
  13. 제10 항에 있어서,
    상기 셋 신호가 상기 로직 하이 레벨이고, 상기 클럭 신호들이 상기 복수의 로직 로우 레벨들 중 하나인 셋 구간 이후, 상기 셋 신호가 상기 복수의 로직 로우 레벨들 중 제4 로직 로우 레벨이고, 상기 클럭 신호들이 상기 로직 하이 레벨인 초기화 구간이 수행되는 것을 특징으로 하는 스캔라인 드라이버.
  14. 제1 항에 있어서, 상기 구동 신호 발생회로는,
    상기 제2 구동 신호를 제공하는 제2 구동 노드와 제2 노드 사이에 연결되는 제2 부스팅 커패시터를 포함하는 것을 특징으로 하는 스캔라인 드라이버.
  15. 제14 항에 있어서,
    상기 구동 신호 발생회로에 포함되는 복수의 구동 트랜지스터들 중 제5 구동 트랜지스터는 상기 복수의 로직 로우 레벨들 중 제3 로직 로우 레벨을 갖는 로우 레벨 전압 및 상기 제2 노드 사이에 연결되는 것을 특징으로 하는 스캔라인 드라이버.
  16. 제15 항에 있어서,
    상기 셋 신호가 상기 로직 하이 레벨인 경우, 상기 제5 구동 트랜지스터는 턴-온되고, 상기 제3 로직 로우 레벨을 갖는 로우 레벨 전압이 상기 제2 노드에 제공되는 것을 특징으로 하는 스캔라인 드라이버.
  17. 제16 항에 있어서,
    상기 셋 신호가 상기 로직 하이 레벨이고, 상기 클럭 신호들이 상기 복수의 로직 로우 레벨들 중 하나인 경우, 상기 제2 구동 노드와 상기 제2 노드 사이의 전압은 델타 전압인 것을 특징으로 하는 스캔라인 드라이버.
  18. 제1 항에 있어서, 상기 출력 라인 구동회로는,
    상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 제3 클럭 신호 및 상기 제1 로직 로우 레벨을 갖는 글로벌 클럭 신호 중 하나를 상기 스캔라인 인에이블 신호로서 제공하는 것을 특징으로 하는 스캔라인 드라이버.
  19. 제18 항에 있어서, 상기 캐리 전달회로는,
    상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 제3 클럭 신호 및 상기 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨을 갖는 로우 레벨 전압 중 하나를 상기 캐리 신호로서 제공하는 것을 특징으로 하는 스캔라인 드라이버.
  20. 제N 번째 스캔라인 드라이버(N은 2보다 큰 자연수)를 초기화하는 셋 신호, 제N-1 번째 스캔라인 드라이버로부터 제공되는 이전 캐리 신호, 복수의 로직 로우 레벨들을 갖는 로우 레벨 전압들 및 상기 복수의 로직 로우 레벨들을 갖는 제1 클럭 신호들 및 상기 복수의 로직 로우 레벨들을 갖는 제2 클럭 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호를 제공하는 구동 신호 발생회로;
    상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 로직 하이 레벨 및 상기 복수의 로직 로우 레벨들 중 제1 로직 로우 레벨을 갖는 스캔라인 인에이블 신호를 제공하는 출력 라인 구동회로; 및
    상기 제1 구동 신호 및 상기 제2 구동 신호에 기초하여 상기 로직 하이 레벨 및 상기 복수의 로직 로우 레벨들 중 제2 로직 로우 레벨을 갖는 캐리 신호를 제공하는 캐리 전달회로를 포함하는 스캔라인 드라이버.
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