KR20160076827A - 반도체 기판 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 239000005368 silicate glass Substances 0.000 claims abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 1
- 239000000243 solution Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
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- Engineering & Computer Science (AREA)
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Abstract
본 실시예의 반도체 기판 제조 방법은, 실리콘 웨이퍼를 도핑함으로써, 상기 실리콘 웨이퍼 내에 도핑층을 형성하는 단계; 상기의 도핑에 의하여 상기 실리콘 웨이퍼 상에 PSG층(Phosphorus Silicate Glass)이 형성되고, 상기 PSG층 상에 제 1 포토 레지스트 패턴을 형성하는 단계; 상기 제 1 포토 레지스트 패턴을 식각 마스크로 이용하여, 상기 PSG층 일부를 제거하는 단계; 상기 제 1 포토 레지스트 패턴을 제거하고, 상기 PSG층을 식각 마스크로 이용하여, 상기 도핑층 및 실리콘 웨이퍼 일부를 식각하는 단계; 상기의 남아있는 PSG층을 제거하는 단계; 상기 실리콘 웨이퍼와 도핑층 상에 산화막을 형성하는 단계; 및 상기 산화막의 일부를 제거하고, 상기 도핑층과 연결되는 전극을 형성하는 단계;를 포함한다.
Description
본 발명은 반도체 기판을 제조하는 방법에 대하여 개시한다.
일반적인 반도체 기판은 p형과 n형 처럼 서로 다른 도전성 타입의 반도체로 이루어진 기판 및 이미터층을 구비하고, 기판과 이미터층 위에 각각 형성되는 전극을 구비한다. 이때, 기판과 이미터층의 계면에는 p-n 접합이 형성된다.
이러한 반도체 기판에 빛이 입사되면, 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 광기전력 효과에 의해 전자와 정공으로 각각 분리되어 전자와 정공은 n형 반도체와 p형 반도체쪽으로, 예를 들면, 이미터층과 기판쪽으로 이동하고, 각각 기판과 이미터부와 전기적으로 연결된 전극에 의해 수집된다. 이 전극들을 전선으로 연결하여 전력을 얻는다.
이러한 이미터층을 포함하는 반도체 기판은, 피라미드 구조를 갖는 표면의 텍스처링 공정, 인 도핑 및 PSG 에칭 공정, 마스킹 공정, 레이저 또는 에칭 페이스트를 이용한 에칭을 통하여 마스킹의 선택적 개방 공정, 인 도핑 및 PSG 에칭 공정, 표면 및 이면 금속화를 위한 스크린 인쇄 및 소결 공정과, 에지 절연 공정의 순서로 진행될 수 있다.
이와 같이, 이미터층을 포함하는 반도체 기판의 제조에는, 많은 수의 공정 단계들이 수행되어야 한다.
본 발명은 반도체 기판을 제조하는데 있어서 공정을 수를 감소시킬 수 있는 방법을 제안하고자 한다.
또한, 본 발명은 실리콘 웨이퍼에 POCl3 가스를 이용하여 고농도 도핑 영역을 제조한 다음, 전압에 따른 전류 측정이 가능한 접합 구조의 반도체 제조 방법을 제안하고자 한다.
본 실시예의 반도체 기판 제조 방법은, 실리콘 웨이퍼를 도핑함으로써, 상기 실리콘 웨이퍼 내에 도핑층을 형성하는 단계; 상기의 도핑에 의하여 상기 실리콘 웨이퍼 상에 PSG층(Phosphorus Silicate Glass)이 형성되고, 상기 PSG층 상에 제 1 포토 레지스트 패턴을 형성하는 단계; 상기 제 1 포토 레지스트 패턴을 식각 마스크로 이용하여, 상기 PSG층 일부를 제거하는 단계; 상기 제 1 포토 레지스트 패턴을 제거하고, 상기 PSG층을 식각 마스크로 이용하여, 상기 도핑층 및 실리콘 웨이퍼 일부를 식각하는 단계; 상기의 남아있는 PSG층을 제거하는 단계; 상기 실리콘 웨이퍼와 도핑층 상에 산화막을 형성하는 단계; 및 상기 산화막의 일부를 제거하고, 상기 도핑층과 연결되는 전극을 형성하는 단계;를 포함한다.
제안되는 바와 같은 반도체 기판 제조 방법에 의해서, 이러한 반도체 기판을 제조하는 과정 중에, 실리콘 웨이퍼에 도핑층 형성을 위한 도핑 과정 중에 발생되는 PSG층을 제거하지 않고, 마스크 배리어로서 이용할 수 있어, 그 공정 수를 감소시킬 수 있는 장점이 있다.
또한, PSG층을 마스크로 이용하여 패터닝 공정을 수행할 때에, 셀 간의 격리를 위하여 NH4OH 용액을 이용할 경우, 짧은 시간 안에 수 ㎛의 에칭이 가능하기 때문에, 셀 제조가 간단해지고 그 제작 속도도 빠르다는 장점이 있다.
도 1 내지 도 9는 본 실시예에 따라 반도체 기판을 제조하는 방법을 설명하기 위한 도면들이다.
이하에서는, 본 발명의 사상에 포함되는 일 실시예를 첨부되는 도면과 함께 자세히 설명하여 본다.
도 1 내지 도 9는 본 실시예에 따라 반도체 기판을 제조하는 방법을 설명하기 위한 도면들이다.
본 실시예에 따라 제조된 반도체 기판은 웨이퍼 테스트를 위한 용도로 사용되는 샘플로 사용될 수 있지만, 반드시 그러한 샘플에만 한정되는 것이 아니라 공정의 단순화를 통하여 수익성을 향상시킬 수 있는 반도체 기판에 적용될 수 있음은 물론이다.
먼저, 도 1을 참조하면, 폴리싱 처리된 200mm 또는 300mm 실리콘 웨이퍼(101)를 준비한다. 즉, P타입 기판을 준비한다.
그리고, 상기 웨이퍼(101)의 표면의 세정 후에, 이미터층 형성을 위하여 웨이퍼(101) 표면이 약 1시간 동안(예를 들면, 70분 동안), 800~900도의 온도 내에서 인(Phosphorus) 도핑을 수행한다.
특히, 웨이퍼 도핑을 위하여 POCl3 가스를 사용하며, 증착 공정과 확산 공정을 이용하여 약 40~50ohm/sq 범위의 면저항값이 형성되도록, 상기 웨이퍼(101)를 도핑한다.
이러한 도핑 공정을 통하여, 도 2에 도시된 바와 같이, 실리콘 웨이퍼(101)내부에서 상부면 가까이에 도핑층(102)이 형성되고, 상기 실리콘 웨이퍼(101) 표면 위에는 PSG층(103)(Phosphorus Silicate Glass)가 형성된다. 즉, 실리콘 웨이퍼(101) 내의 상측에는 N형 불순물 영역이 형성된다.
본 실시예에서는, 상기 PSG(103)를 제거하는 공정이 수행되지 않으며, 상기 PSG(103)는 후속되는 공정의 식각 마스크로 이용된다.
그 다음, 도 3을 참조하면, PN 정션의 소자 분리막으로서 추후에 산화막을 형성하기 위하여, 상기 PSG층(103) 상에 제 1 포토 레지스트(110)를 도포하고, 이를 패터닝한다. 상기 제 1 포토 레지스트(110)를 패터닝하는 것에 의하여, 상기 PSG층(103) 표면 일부가 노출되도록 하고,
그 다음, 도 4를 참조하면, 상기의 패터닝된 제 1 포토 레지스트(110)를 식각 마스크로 이용하여 상기 PSG층(103)을 에칭하는 공정을 수행한다.
이때, 상기 PSG층(103)의 노출된 영역을 제거하기 위한 에칭 공정은, DHF 에칭에 의해서 수행될 수 있다. DHF 에칭 공정은 초순수(DIW)와 HF를 400:1 ~ 800:1로 혼합한 용액(DIW : HF = 400 : 1 ~ 800 : 1)을 20~40 [㎖/min] 용량으로 10~30초 동안 분사할 수 있다. 이러한 식각 공정은 형성되는 PSG층의 두께 등을 고려하여 식각 용액의 용량 및 분사 시간은 변경될 수 있다.
PSG층(103) 상에 패터닝된 제 1 포토 레지스트(110)가 도포된 상태에서, 노출된 PSG층(103)을 제거하는 식각 공정을 수행하며, 이러한 PSG층(103) 식각 공정을 수행한 다음에는, 도 4에 도시된 바와 같이, 도핑층(102)의 상부면이 노출될 수 있다.
그리고, PSG층(103)의 일부를 제거하는 에칭 공정을 수행한 다음에는, 이물질을 제거하기 위하여, 추가적으로 초순수 등을 이용한 클리닝 공정이 더 수행될 수 있다.
그 다음, 도 5를 참조하면, 상기 PSG층(103)의 일부를 제거한 다음에는, 제 1 포토 레지스트(110)를 제거하고, 남아있는 PSG층(103)을 마스크로 이용하여 상기 도핑층(102) 및 실리콘 웨이퍼(101) 일부를 식각하기 위한 공정을 수행한다.
즉, 상기 PSG층(103)의 일부 제거를 통하여 노출되는 도핑층(102) 및 해당 도핑층(102) 아래의 실리콘 웨이퍼(101)에 대한 식각 공정이 수행된다.
여기서, 상기 도핑층(102)과 실리콘 웨이퍼(101)를 식각하기 위해서는, 건식 또는 습식 에칭 방법들이 사용될 수 있다.
상기 PSG층(103)을 마스크로 이용한 식각 공정이 수행되기 때문에, 상기 PSG층(103)을 제거한 다음 다시 마스크를 위한 패터닝을 하는 이전 공정에 비하여 그 공정수를 줄일 수 있다.
상기 PSG층(103)을 마스크로 이용한 식각 공정을 통하여, 실리콘 웨이퍼(101)에 형성될 PN정션 소자들을 격리시킬 수 있는 트렌치(130)를 형성할 수 있다.
그 다음, 도 6을 참조하면, 실리콘 웨이퍼(101) 내에 트렌치들을 형성한 다음에는, 상기 PSG층(103)을 제거하며, 이때, DHF 용액을 이용한 국부적인 에칭을 수행할 수 있다.
그리고, 노출된 실리콘 웨이퍼(101) 표면 및 내벽과, 상기 도핑층(102) 상부면과 측면이 모두 덮여지도록 산화막 증착 공정을 수행한다.
이를 통해, 트렌치(130) 하부 및 측벽과, 상기 도핑층(102) 상부면에 소정 두께의 산화막(140)(SiO2)이 형성된다. 그리고, 균일한 두께로 증착된 산화막(140) 형성 공정이 종료된 다음에도, 형성되었던 트렌치 보다 작은 사이즈의 트렌치(131)가 유지된다.
그 다음, 도 7을 참조하면, 앞선 패터닝된 제 1 포토 레지스트와는 개구 영역이 반대로 형성된 리버스 포토 레지스트를 도포한다. 즉, 도 3에서 설명한 제 1 포토 레지스트의 패턴과는 개구부가 형성되는 위치가 반대인 제 2 포토 레지스트(111)를 형성한다.
패터닝된 제 2 포토 레지스트(111)에 의하여, 도핑층(101) 상부면에 위치한 산화막(141)이 노출되며, 상기 제 2 포토 레지스트(111)는 트렌치(131) 내에 일부 도포된다.
그 다음, 도 8을 참조하면, 상기 제 2 포토 레지스트(111)의 개구부에 의하여 노출되는 산화막(141)을 제거하는 공정이 수행된다. 즉, 상기 도핑층(102) 상에 위치한 산화막 제거 공정을 통하여, 상기 도핑층(102) 상부면이 노출되도록 한다.
그 다음, 도 9를 참조하면, 상기 도핑층(102)의 노출된 상부면 상에 메탈을 증착하고, 상기 메탈을 식각함으로써, 상기 도핑층(102) 상부면에 전극(160)을 형성한다.
그리고, 상기 전극(160)을 형성한 다음에는, 남아있는 포토 레지스트를 제거함으로써, 도시된 바와 같은 반도체 기판을 제조한다. 위에서 예를 든 바와 같이, P타입 실리콘 웨이퍼일 경우에, 그 위에 N타입의 도핑층이 형성되고, 상기 도핑층 상에 전압을 인가하기 위한 전극이 형성된다.
그 이후에, 셀들 사이를 격리시키기 위한 트렌치(131) 내에 SiO2 또는 Si3N4 층을 증착시키는 공정이 더 수행될 수 있다. 그리고, 도시된 바와 같이, 프론트 면에 형성되는 전극(160)을 형성한 다음에는, 실리콘 웨이퍼의 백(back) 면에 전극 더 형성함으로써, 반도체 기판 제조를 최종적으로 완료할 수 있다.
이러한 반도체 기판을 제조하는 과정 중에, 실리콘 웨이퍼에 도핑층 형성을 위한 도핑 과정 중에 발생되는 PSG층을 제거하지 않고, 마스크 배리어로서 이용할 수 있어, 그 공정 수를 감소시킬 수 있는 장점이 있다.
또한, PSG층을 마스크로 이용하여 패터닝 공정을 수행할 때에, 셀 간의 격리를 위하여 NH4OH 용액을 이용할 경우, 짧은 시간 안에 수 ㎛의 에칭이 가능하기 때문에, 셀 제조가 간단해지고 그 제작 속도도 빠르다는 장점이 있다.
Claims (5)
- 실리콘 웨이퍼를 도핑함으로써, 상기 실리콘 웨이퍼 내에 도핑층을 형성하는 단계;
상기의 도핑에 의하여 상기 실리콘 웨이퍼 상에 PSG층(Phosphorus Silicate Glass)이 형성되고, 상기 PSG층 상에 제 1 포토 레지스트 패턴을 형성하는 단계;
상기 제 1 포토 레지스트 패턴을 식각 마스크로 이용하여, 상기 PSG층 일부를 제거하는 단계;
상기 제 1 포토 레지스트 패턴을 제거하고, 상기 PSG층을 식각 마스크로 이용하여, 상기 도핑층 및 실리콘 웨이퍼 일부를 식각하는 단계;
상기의 남아있는 PSG층을 제거하는 단계;
상기 실리콘 웨이퍼와 도핑층 상에 산화막을 형성하는 단계; 및
상기 산화막의 일부를 제거하고, 상기 도핑층과 연결되는 전극을 형성하는 단계;를 포함하는 반도체 기판 제조 방법. - 제 1 항에 있어서,
상기 도핑층을 형성하는 단계는, 상기 실리콘 웨이퍼 표면에 대하여 800 내지 900도 범위의 온도에서 인(Phosphorus)을 주입하는 반도체 기판 제조 방법. - 제 1 항에 있어서,
상기의 남아있는 PSG층을 제거하는 단계는, DHF 용액을 이용하여 상기 PSG층을 에칭하는 반도체 기판 제조 방법. - 제 1 항에 있어서,
상기 도핑층 및 실리콘 웨이퍼 일부를 식각함으로써, 상기 실리콘 웨이퍼에 트렌치가 형성되고,
상기 산화막을 형성하는 단계는, 상기 트렌치 하부 및 측벽과, 상기 도핑층 상부면에 상기 산화막을 형성하는 반도체 기판 제조 방법. - 제 4 항에 있어서,
상기 산화막을 형성한 다음에는, 상기 트렌치를 덮는 제 2 포토 레지스트 패턴을 형성하는 단계와, 상기 제 2 포토 레지스트 패턴을 식각 마스크로 이용하여 상기 도핑층 상부에 형성된 산화막을 제거하는 단계를 더 수행하는 반도체 기판 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140187367A KR101657814B1 (ko) | 2014-12-23 | 2014-12-23 | 반도체 기판 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140187367A KR101657814B1 (ko) | 2014-12-23 | 2014-12-23 | 반도체 기판 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160076827A true KR20160076827A (ko) | 2016-07-01 |
| KR101657814B1 KR101657814B1 (ko) | 2016-09-19 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140187367A KR101657814B1 (ko) | 2014-12-23 | 2014-12-23 | 반도체 기판 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101657814B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010052617A1 (en) * | 2000-03-01 | 2001-12-20 | Shindengen Electric Manufacturing Co., Ltd | Transistor and method of manufacturing the same |
| US7339110B1 (en) * | 2003-04-10 | 2008-03-04 | Sunpower Corporation | Solar cell and method of manufacture |
| KR20090129422A (ko) * | 2007-03-08 | 2009-12-16 | 슈미드 테크놀로지 시스템스 게엠베하 | 태양전지 제조방법 및 이로부터 제조된 태양전지 |
| KR101089992B1 (ko) * | 2010-12-08 | 2011-12-05 | 현대중공업 주식회사 | 태양전지의 선택적 에미터 형성방법 |
-
2014
- 2014-12-23 KR KR1020140187367A patent/KR101657814B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20010052617A1 (en) * | 2000-03-01 | 2001-12-20 | Shindengen Electric Manufacturing Co., Ltd | Transistor and method of manufacturing the same |
| US7339110B1 (en) * | 2003-04-10 | 2008-03-04 | Sunpower Corporation | Solar cell and method of manufacture |
| KR20090129422A (ko) * | 2007-03-08 | 2009-12-16 | 슈미드 테크놀로지 시스템스 게엠베하 | 태양전지 제조방법 및 이로부터 제조된 태양전지 |
| KR101089992B1 (ko) * | 2010-12-08 | 2011-12-05 | 현대중공업 주식회사 | 태양전지의 선택적 에미터 형성방법 |
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| Publication number | Publication date |
|---|---|
| KR101657814B1 (ko) | 2016-09-19 |
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