TWI548109B - 背接觸太陽能電池的製造方法 - Google Patents
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Description
本發明是有關於一種太陽能電池的製造方法,特別是指一種背接觸太陽能電池的製造方法。
參閱圖1,為一種已知的指叉式背接觸(Interdigitated Back Contact,簡稱IBC)太陽能電池,包含:一基板11、一鈍化層12、至少一p型電極13,以及至少一n型電極14。該基板11為n型的基板11,並包括相反的一受光面111與一背面112、一位於該受光面111側且載子濃度大於該基板11的n型摻雜層113、一位於該n型摻雜層113上的抗反射層114、位於該背面112側的至少一p型摻雜區115與至少一n型摻雜區116,以及至少一將該p型摻雜區115與該n型摻雜區116隔開的間隔區117。其中,設置該間隔區117是為了避免該p型摻雜區115與該n型摻雜區116接觸,以避免寄生分流(Parasitic Shunting)現象而產生漏電流(Leakage Current)。而該鈍化層12位於該基板11的背面112上並且覆蓋該p型摻雜區115、該n型摻雜區116與該間隔區117。該p型電極13位於該鈍化層
12上並可穿過該鈍化層12而連接該p型摻雜區115,該n型電極14位於該鈍化層12上並可穿過該鈍化層12而連接該n型摻雜區116。該背接觸太陽能電池的主要特色在於:該p型電極13與該n型電極14都位於該基板11的背面112上,而該受光面111側未設置電極,可避免受光面積被遮擋,因此可以提升受光面111的入光量。
對於n型的基板11而言,其背面112上的p型
摻雜區115佔該背面112面積的比例可達80%以上,因此以p型摻雜區115作為考量,已知的電池通常使用帶負電荷之材料(例如Al2O3)作為該鈍化層12的材料,藉此提升p型摻雜區115之電洞收集效率,另外亦可於該Al2O3鈍化層12表面再設置另一圖未示出的鈍化層來提升鈍化效果。然而,因為該鈍化層12亦接觸該基板11的間隔區117,且Al2O3之電荷濃度較高,因此會吸引正電荷累積在該間隔區117,使間隔區117形成具有固定電荷的反轉層(Inversion Layer,亦可稱為浮動接面(Floating Junction)),進而形成寄生電流路徑(Parasitic Current Path)並造成元件短路問題,如此將影響電池的並聯電阻及光電轉換效率,所以已知的電池結構有待改良。
因此,本發明之目的,即在提供一種可避免p、n型摻雜區之間產生寄生電流路徑,並能提升光電轉換效率的背接觸太陽能電池的製造方法。
於是,本發明背接觸太陽能電池的製造方法,
包含:準備一基板,該基板之一背面具有一p型摻雜區、一n型摻雜區,以及一將該p型摻雜區及該n型摻雜區隔開的間隔區;依序形成含有一第一介電材料之一第一鈍化層及含有一第二介電材料之一第二鈍化層於該基板之該背面上;於該第一鈍化層及該第二鈍化層形成一開孔以露出該間隔區之一第一區域;形成含有該第二介電材料之一第三鈍化層於該基板之該背面上並接觸該第一區域;蝕刻該第一鈍化層與該第二鈍化層,以露出該p型摻雜區及該n型摻雜區;形成一第一電極與一第二電極,以分別連接該p型摻雜區及該n型摻雜區。
本發明之功效:藉由該第二鈍化層可作為該第
一鈍化層之保護,同時還可與該第一鈍化層配合鈍化與修補該基板表面,該第三鈍化層則可補強該第二鈍化層之厚度,而且該第三鈍化層接觸該間隔區的第一區域,可以有效避免間隔區產生寄生電流路徑,從而避免產生漏電流及元件短路之問題,因此整體而言,本發明製作出的電池可提升電流收集效能,並提高光電轉換效率。
201‧‧‧開孔
202‧‧‧穿孔
21‧‧‧基板
211‧‧‧受光面
212‧‧‧背面
213‧‧‧摻雜層
214‧‧‧抗反射層
215‧‧‧p型摻雜區
216‧‧‧n型摻雜區
217‧‧‧間隔區
218‧‧‧第一區域
22‧‧‧第一鈍化層
23‧‧‧第二鈍化層
24‧‧‧第三鈍化層
25‧‧‧第一電極
26‧‧‧第二電極
31~36‧‧‧步驟
d2、d3‧‧‧厚度
本發明之其他的特徵及功效,將於參照圖式的實施方式中清楚地呈現,其中:圖1是一種已知背接觸太陽能電池的剖視示意圖;圖2是本發明製造方法的一較佳實施例製造出的一背接觸太陽能電池的剖視示意圖;圖3是本發明該較佳實施例的步驟流程方塊圖;及
圖4是該較佳實施例的流程示意圖。
參閱圖2,本發明製造方法之一較佳實施例,用於製造一背接觸太陽能電池(Back Contact Solar Cell),在此先介紹該電池的結構,包含:一基板21、一第一鈍化層22、一第二鈍化層23、一第三鈍化層24、二第一電極25,以及一第二電極26。
該基板21具有相反的一受光面211與一背面212,該受光面211具有一摻雜層213,且在該受光面211上還可設置一抗反射層214。該背面212具有二個p型摻雜區215、一n型摻雜區216與二個間隔區217。
本實施例的基板21為n型半導體基板,並且可以使用單晶矽基板或多晶矽基板。該基板21的受光面211可製作成粗糙面以提高入光量,但實施時不以此為限。該摻雜層213為n型半導體材料,並可利用擴散製程而形成於該基板21的受光面211側,其載子濃度大於該基板21的載子濃度,藉此形成正表面電場(Front Surface Field,簡稱FSF),能提升載子收集率及光電轉換效率。需要說明的是,若該基板21使用p型半導體基板21,則該摻雜層213就必須製作成載子濃度大於該p型基板21之p型半導體層。
該抗反射層214位於該摻雜層213的表面,其材料例如氮化矽(SiNx)等,用於提升光線入射量以及降低載子表面複合速率(Surface Recombination Velocity,簡稱
SRV),但本發明不以設置該抗反射層214為絕對之必要。
該基板21的該數個p型摻雜區215彼此間隔,
並且可藉由擴散製程(例如硼擴散)使該基板21的背面212側之局部形成重摻雜的p型半導體。該n型摻雜區216位於該數個p型摻雜區215之間,該n型摻雜區216為重摻雜的n型半導體,其載子濃度大於該基板21的載子濃度。
該數個間隔區217分別位於相鄰的p型摻雜區215與n型摻雜區216之間,用於將每一p型摻雜區215及該n型摻雜區216隔開。間隔區217的表面可如圖2所示而與相鄰的p型摻雜區215與n型摻雜區216的表面不等高,但依製程需求之不同,間隔區217的表面亦可與相鄰的p型摻雜區215與n型摻雜區216表面等高。
該第一鈍化層22位於該背面212上,其材料例
如三氧化二鋁(Al2O3),為帶有負電荷的材料。該第一鈍化層22覆蓋且接觸每一p型摻雜區215與該n型摻雜區216之至少一部分。該第一鈍化層22用於鈍化、修補該基板21的表面,以減少該基板21表面之懸鍵(Dangling Bond)與缺陷,從而可減少載子陷阱(Trap)及降低載子的表面複合速率,以提升電池的轉換效率。
該第二鈍化層23位於該背面212上,其材料例
如氮化矽(SiNx),為帶有正電荷的材料。該第二鈍化層23同樣可用於修補、降低該基板21的表面缺陷,以降低載子的表面複合速率並提升電池的轉換效率。該第二鈍化層23覆蓋且接觸該第一鈍化層22表面,且該第二鈍化層23的
分布位置大致對應於該第一鈍化層22的位置,亦即,涵蓋該基板21的該數個p型摻雜區215與該n型摻雜區216之至少一部分。
該第三鈍化層24位於該背面212上,其材料與
該第二鈍化層23相同,例如氮化矽。該第三鈍化層24同樣有助於修補、降低該基板21的表面缺陷。該第三鈍化層24覆蓋且接觸該第二鈍化層23表面,且該第三鈍化層24的分布位置涵蓋該數個p型摻雜區215、該n型摻雜區216與該數個間隔區217之至少一部分,就圖2所示的實施例而言,該第三鈍化層24接觸該數個間隔區217、該數個p型摻雜區215與對應間隔區217相鄰的部分區域,以及該n型摻雜區216與對應間隔區217相鄰的部分區域,但亦可視需求使數個p型摻雜區215、該n型摻雜區216完全被該第一鈍化層22所覆蓋且接觸,而使該第三鈍化層24僅覆蓋且接觸該數個間隔區217之至少一部分。
該數個第一電極25位於該背面212上,且分別
對應該數個p型摻雜區215地位於該第三鈍化層24上,且該數個第一電極25皆有局部穿過該第三鈍化層24、該第二鈍化層23及該第一鈍化層22而分別連接該數個p型摻雜區215。該第二電極26位於該背面212上,且對應該n型摻雜區216地位於該第三鈍化層24上,該第二電極26有局部穿過該第三鈍化層24、該第二鈍化層23及該第一鈍化層22而連接該n型摻雜區216。
參閱圖2、3、4,本發明背接觸太陽能電池的
製造方法的較佳實施例,包含:步驟31:準備該基板21,並可藉由擴散製程(例如硼擴散)使該基板21的背面212側之局部形成重摻雜的p型半導體,進而形成該數個p型摻雜區215;另外該n型摻雜區216在製作上可利用擴散製程(例如磷擴散)使該基板21的背面212側的局部形成高載子濃度的n型區域。
實際上在進行擴散製程時,可透過適當的製程控制使p型摻雜區215與n型摻雜區216間隔,而p型摻雜區215與n型摻雜區216之間的區域就成為該數個間隔區217,因此間隔區217是該基板21之未額外進行擴散製程的區域。
步驟32:依序形成含有一第一介電材料
(Dielectric Material)之第一鈍化層22及含有一第二介電材料之第二鈍化層23於該基板21之該背面212上。其中,本實施例的第一介電材料為三氧化二鋁,該第二介電材料為氮化矽。本步驟可先利用真空鍍膜方式於該背面212上形成連續的第一鈍化層22與第二鈍化層23薄膜,此時該第一鈍化層22與該第二鈍化層23大致披覆該基板21的整個背面212。
步驟33:於該第一鈍化層22及該第二鈍化層
23形成數個分別同時貫穿該第一鈍化層22與該第二鈍化層23的開孔201,以露出每一間隔區217的一第一區域218。所述每一間隔區217的第一區域218是指該間隔區217於本步驟進行後,未被該第一鈍化層22與該第二鈍化層23覆蓋而露出的區域,每一間隔區217可以為完全露出
或者僅為局部露出,在圖4中,除了每一間隔區217完全露出,每一該數個p型摻雜區215和該n型摻雜區216也有局部露出。本步驟進行時,先將一蝕刻膠(Etching Paste)塗布於該第二鈍化層23之預定移除部位的表面上,接著利用一清潔溶液對該基板21進行表面清潔,該清潔溶液例如稀釋的KOH與H2O2混合溶液,可將該蝕刻膠洗掉,並且因為該蝕刻膠對於該第一鈍化層22與第二鈍化層23具有蝕刻作用,因此利用清潔溶液去除該蝕刻膠時,即可同時將該第一鈍化層22與第二鈍化層23之對應於該數個間隔區217的部位局部或全部移除,進而行成該數個開孔201。
之後,再以一第一蝕刻液蝕刻該數個間隔區
217的第一區域218的表面,其中該第一蝕刻液例如稀釋的HF與HCl混合溶液,本步驟可用於清潔前述KOH溶液殘留的鉀離子(K+)。而HF對於該第二鈍化層23之氮化矽材料的蝕刻速率小於對該第一鈍化層22之氧化物材料的蝕刻速率,因此本發明設置該第二鈍化層23除了具有鈍化基板21表面效果之外,還具有保護該第一鈍化層22之功效。本發明之各個鈍化層與蝕刻液成分不限於本實施例之舉例,較佳地,只要該第一蝕刻液對該第二介電材料的蝕刻速率小於對該第一介電材料的蝕刻速率即可。最後,可使用去離子水(DI Water)清潔該數個間隔區217的第一區域218的表面。
步驟34:形成含有該第二介電材料之第三鈍化
層24於該基板21之該背面212上並接觸該數個間隔區217的第一區域218。本步驟可利用真空鍍膜方式,先於該第二鈍化層23及該數個間隔區217的第一區域218上披覆該第三鈍化層24之連續薄膜,此時該第三鈍化層24對應地覆蓋該數個p型摻雜區215、該n型摻雜區216與該數個間隔區217之露出的第一區域218,且該第三鈍化層24全面覆蓋且接觸該數個第一區域218。
步驟35:蝕刻該第一鈍化層22、該第二鈍化層
23與該第三鈍化層24,以露出該數個p型摻雜區215及該n型摻雜區216。在本步驟中,主要是將該數個鈍化層22~24之對應於該數個p型摻雜區215與該n型摻雜區216的至少一部分移除,以露出每一p型摻雜區215的全部或局部與該n型摻雜區216的全部或局部。本步驟進行時,先將蝕刻膠塗布於該第三鈍化層24之預定移除的部位表面上,接著利用化學溶液將該蝕刻膠洗掉,並且因為該蝕刻膠對於該第一鈍化層22、該第二鈍化層23與該第三鈍化層24具有蝕刻作用,如此即可將該數個鈍化層22~24之對應於該數個p型摻雜區215與n型摻雜區216的局部部位移除,並且因此形成數個分別貫穿該數個鈍化層22~24的穿孔202。
接著,以不同於該第一蝕刻液的一第二蝕刻液蝕刻該數個p型摻雜區215露出的部分及該n型摻雜區216露出的部分,其中該第二蝕刻液例如含HF之酸性溶液。由於先前形成的該數個穿孔202是為了供後續形成的電極
材料穿過以接觸p型摻雜區215與n型摻雜區216,又,該數個穿孔202中可能殘留有該基板21之矽材料所形成的原生氧化物(Native Oxide),因此可利用該第二蝕刻液蝕刻移除該數個穿孔202中的氧化物,使後續形成的電極與摻雜區之間有良好的電接觸效果。
步驟36:形成該數個第一電極25與該第二電
極26,以分別連接該數個p型摻雜區215及該n型摻雜區216。在本步驟中,可利用網印、噴印或真空鍍膜方式,於該第三鈍化層24之對應於該數個p型摻雜區215的表面上分別形成該數個第一電極25,並於該第三鈍化層24之對應於該n型摻雜區216的表面上形成該第二電極26,第一電極25與第二電極26的材料即可通過該數個穿孔202而連接該數個p型摻雜區215與該n型摻雜區216露出的部位,以形成電極與摻雜區之間的電連接。
本發明較佳地,該第二鈍化層23之厚度d2(圖
2)小於該第三鈍化層24之厚度d3(圖2)。該第二鈍化層23的厚度d2例如20nm,該第三鈍化層24的厚度d3例如80nm。由於對未被第一、二鈍化層22、23所覆蓋的摻雜區215、216或間隔區217而言,該第三鈍化層24是唯一的鈍化層,而該第三鈍化層24要達到其鈍化功效,必須具有一定的厚度;至於該第二鈍化層23的功效如先前步驟中所述,於清潔步驟中可保護該第一鈍化層22,減少化學蝕刻溶液對該第一鈍化層22之影響,因此該第二鈍化層23亦需達到一基本厚度,但由於該第二鈍化層23過厚亦無特
殊優點,反而會使形成該數個穿孔202的製程控制困難度提高,因此較佳地d2<d3。
需要說明的是,本實施例雖然以兩個p型摻雜
區215、一個n型摻雜區216及兩個間隔區217為例,但實際上在一電池中,p型摻雜區215與n型摻雜區216的數量可以為更多個,並且形成p-n-p-n之交錯配置且重複排列,而任一組相鄰的p型摻雜區215與n型摻雜區216之間即形成一個間隔區217。而且相對應地,第一電極25與第二電極26的配置位置及數量,則分別對應p型摻雜區215與n型摻雜區216的位置與數量。
本發明藉由該第二鈍化層23可作為該第一鈍化
層22之保護,可避免該第一鈍化層22受到蝕刻液之過度侵蝕。但因為該第二鈍化層23或多或少會受到蝕刻液蝕刻而厚度變薄,因此本發明還設置該第三鈍化層24來補強該第二鈍化層23之厚度,藉此,該三個鈍化層22~24可共同配合對該基板21產生鈍化與修補表面之效果。而且藉由含有該第一介電材料(例如帶負電荷的Al2O3)的第一鈍化層22覆蓋且接觸p型摻雜區215,可提升p型摻雜區215之電洞收集效果,另外搭配含有該第二介電材料(例如帶正電荷的SiNx)的第三鈍化層24覆蓋且接觸該數個間隔區217的第一區域218。由於帶正電荷之材料的電荷濃度一般而言小於Al2O3的電荷濃度,所以藉由帶正電荷材料之第三鈍化層24接觸該數個n型的間隔區217,於該等區域所形成的固定電荷濃度約為使用Al2O3材料來覆蓋時所形成的
固定電荷濃度的百分之一或千分之一。如此可以有效避免間隔區217產生寄生電流路徑,從而避免產生漏電流及元件正負電極短路之問題。因此本發明整體而言,該製造方法製作出的電池具有兩種不同帶電性的鈍化層,可提升電流收集效能,並提高電池的並聯電阻及光電轉換效率。
惟以上所述者,僅為本發明之較佳實施例而已,當不能以此限定本發明實施之範圍,即大凡依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾,皆仍屬本發明專利涵蓋之範圍內。
31~36‧‧‧步驟
Claims (9)
- 一種背接觸太陽能電池的製造方法,包含:準備一基板,該基板之一背面具有一p型摻雜區、一n型摻雜區,以及一將該p型摻雜區及該n型摻雜區隔開的間隔區;依序形成含有一第一介電材料之一第一鈍化層及含有一第二介電材料之一第二鈍化層於該基板之該背面上;於該第一鈍化層及該第二鈍化層形成一開孔以露出該間隔區之一第一區域;形成含有該第二介電材料之一第三鈍化層於該基板之該背面上並接觸該第一區域;蝕刻該第一鈍化層與該第二鈍化層,以露出該p型摻雜區及該n型摻雜區;及形成一第一電極與一第二電極,以分別連接該p型摻雜區及該n型摻雜區。
- 如請求項1所述的背接觸太陽能電池的製造方法,其中,該第一介電材料為三氧化二鋁,該第二介電材料為氮化矽。
- 如請求項1所述的背接觸太陽能電池的製造方法,其中,該第二鈍化層之厚度小於該第三鈍化層之厚度。
- 如請求項1至3中任一項所述的背接觸太陽能電池的製造方法,其中,於該第一鈍化層及該第二鈍化層形成該開孔以露出該間隔區之第一區域後,以一第一蝕刻 液蝕刻該第一區域的表面。
- 如請求項4所述的背接觸太陽能電池的製造方法,其中,於蝕刻該第一鈍化層與該第二鈍化層,以露出該p型摻雜區及該n型摻雜區之後,以不同於該第一蝕刻液的一第二蝕刻液蝕刻該p型摻雜區露出的部分及該n型摻雜區露出的部分。
- 如請求項1至3中任一項所述的背接觸太陽能電池的製造方法,其中,在形成該第三鈍化層之前,先以一第一蝕刻液蝕刻該第一區域的表面。
- 如請求項6所述的背接觸太陽能電池的製造方法,其中,於蝕刻該第一鈍化層與該第二鈍化層,以露出該p型摻雜區及該n型摻雜區之後,以不同於該第一蝕刻液的一第二蝕刻液蝕刻該p型摻雜區露出的部分及該n型摻雜區露出的部分。
- 如請求項5所述的背接觸太陽能電池的製造方法,其中,該第一蝕刻液對該第二介電材料的蝕刻速率小於對該第一介電材料的蝕刻速率。
- 如請求項7所述的背接觸太陽能電池的製造方法,其中,該第一蝕刻液對該第二介電材料的蝕刻速率小於對該第一介電材料的蝕刻速率。
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