KR20140108786A - 엘디디 구조를 갖는 피엔 접합 다이오드 제조방법 - Google Patents

Abstract

본 발명의 LDD를 구조를 갖는 PN 접합 다이오드 제조방법은, 반도체 기판을 준비하는 제1단계 또는 상기 반도체 기판상에 Si 에피층을 형성하는 제2단계와, PN 접합이 형성될 영역을 정의하기 위해 감광막과 산화막을 제거하고 불순물을 주입하여 N^-층을 형성하는 제3단계와, 상기 산화막 측면에 측벽산화막을 형성한 후 불순물을 주입하여 N⁺층을 형성하는 제4단계와, 상기 산화막 일부와 상기 측벽산화막 및 상기 N⁺층 상에 제1 금속막을 형성하는 제5단계, 및 본딩 PAD 영역을 정의하기 위해 절연막을 식각하여 상기 제1 금속막을 노출시키는 제6단계로 이루어진 것을 특징으로 한다.

Description

엘디디 구조를 갖는 피엔 접합 다이오드 제조방법{Method for Fabricating PN Junction Diode having LDD Structure}

본 발명은 LDD(Lightly Doped Drain) 구조를 갖는 PN 접합 다이오드 제조방법에 관한 것이다.

제너 다이오드는 PN 접합의 역방향 항복(Breakdown)영역을 동작영역으로 사용하는 다이오드로서, 제너전압(V_Z) 이상으로 전압을 인가했을 경우에 제너 다이오드가 턴-온(turn-on) 되어 제너 다이오드와 아울러 제너 다이오드와 연결된 전자회로가 제너전압 부근에서 안정화되는 성질을 이용한다.

제너 다이오드와 같은 반도체 소자의 PN 접합 구조는, 도 1과 같이 낮은 도판트 농도의 반도체층(P 또는 N Si)에 N⁺ 또는 P⁺ Si 활성 영역을 대부분 이온 주입과 확산이라는 공정 기술을 통해 형성된다. 그러나, 전계가 접합 가장자리(edge 또는 periphery)에서 국부적으로 높으므로 전류(보통의 다이오드에서는 순방향 전류이고 제너 다이오드에서는 역방향 전류임)가 가장자리에 몰려서 흐르게 된다.

접합 가장자리 부근에서 전류가 계속 흐르거나 전류밀도가 과도하게 높을 경우 다이오드의 신뢰성에 나쁜 영향을 끼치고 ESD(electrostatic discharge)에도 취약하게 되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 PN 접합 가장자리 쪽의 전류집중을 막아 다이오드의 신뢰성을 개선하고 ESD(electrostatic discharge)를 방지하는 LDD 구조를 갖는 PN 접합 다이오드 제조방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 LDD 구조를 갖는 PN 접합 다이오드 제조방법은, 반도체 기판을 준비하는 제1단계 또는 상기 반도체 기판상에 Si 에피층을 형성하는 제2단계와, PN 접합이 형성될 영역을 정의하기 위해 감광막과 산화막을 제거하고 불순물을 주입하여 N^-층을 형성하는 제3단계와, 상기 산화막 측면에 측벽산화막을 형성한 후 불순물을 주입하여 N⁺층을 형성하는 제4단계와, 상기 산화막 일부와 상기 측벽산화막 및 상기 N⁺층 상에 제1 금속막을 형성하는 제5단계, 및 본딩 PAD 영역을 정의하기 위해 절연막을 식각하여 상기 제1 금속막을 노출시키는 제6단계;로 이루어진 것을 특징으로 한다.

상기 제6단계 이후에 상기 제1 금속막이 노출된 본딩 PAD 영역에 제2 금속막을 형성하는 제7단계를 더 포함하는 것을 특징으로 한다.

상기 제7단계 이후에 반도체 기판 후면을 갈아내고 제3 금속막을 형성하는 제8단계를 더 포함하는 것을 특징으로 한다.

상기 반도체 기판이 P⁺ Si 기판일 경우에는 P^- Si 에피층을, 상기 반도체 기판이 N⁺ Si 기판일 경우에는 N^- Si 에피층을 형성하는 것을 특징으로 한다.

상기 N^-층은 인이나 비소를 1×10¹³㎝^-2~5×10¹⁴㎝^-2 도스(dose)의 범위로 이온주입하고, 상기 N⁺층은 인이나 비소를 1×10¹⁵㎝^-2~5×10¹⁵㎝^-2 도스(dose)의 범위로 이온주입하는 것을 특징으로 한다.

이러한 특징에 따르면, 본 발명은 PN 접합 가장자리 쪽의 도핑 농도를 몸체 쪽의 도핑 농도보다 낮게 하여 전계를 낮춤으로써 전류집중을 막아 다이오드의 신뢰성을 높이고 ESD(electrostatic discharge)를 방지하는 효과가 있다.

도 1은 종래의 PN 접합 다이오드를 나타낸 도면이다.
도 2a 내지 도 2f는 본 발명에 따른 LDD 구조를 갖는 PN 접합 다이오드 제조공정을 나타낸 순서도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

도 2a 내지 도 2f를 참고로 하여 본 발명에 따른 LDD 구조를 갖는 PN 접합 다이오드 제조방법에 대하여 설명한다. 서술의 편이를 위하여, Si 기판 및 Si 기판 상에 형성되어 있는 여러 층들을 포함하여 웨이퍼라고 부르기로 한다. 즉, 어떤 공정 단계에서 소정의 층이 형성된 이후 다음 공정에서는 이전 공정 단계까지 진행된 층들을 포함한 Si 기판을 웨이퍼라 부르기로 한다.

먼저, 도 2a에 나타낸 바와 같이, 반도체 기판(20) 상에 Si 에피층(21)을 형성한다.

상기 반도체 기판(20)은 붕소의 도핑 농도가 1×10¹⁶㎝^-3~5×10²⁰㎝^-3 범위인 P⁺ Si 기판이고, 상기 Si 에피층(21)은 붕소의 도핑 농도가 2×10¹⁷㎝^-3~3×10¹⁸㎝^-3 범위인 P^- Si 에피층으로 1~10㎛의 두께로 성장한다. 여기서, 상기 반도체 기판(20⁾이 P⁺ Si 기판일 경우에는 P^- Si 에피층을, 반도체 기판이 N⁺ Si 기판일 경우에는 N^- Si 에피층을 형성한다.

상기 Si 에피층(21)을 형성한 후 상기 웨이퍼의 소정 위치에 식별용 문자를 각인한 후, 탈이온수로 세척한 후, Si 기판에 형성되었을 수 있는 산화막 외 기타 이물질을 HF 용액 등을 이용하여 세정한다.

다음으로, 도 2b에 나타낸 바와 같이, 산화막(22)과 감광막(23)을 형성한 후 통상적인 광 리소그래피 공정을 수행하여 감광막(23)을 현상한 후 PN 접합이 형성될 영역, 즉 활성영역(Active area, ACT라 함)을 정의하기 위해 산화막(22)을 제거하고 불순물을 주입하여 N^-층(24)을 형성한다.

상기 산화막(22)은 H₂/O₂ 습식 분위기의 전기로에서 900℃, 100분간 열산화하여 40㎚ 두께로 형성하고, 이어서 TEOS(tetraethyl orthosilicate)를 이용한 저압화학기상증착법(LPCVD)에 의하여 550㎚ 두께로 형성한다. 따라서 상기 산화막(22)은 590㎚ 두께로 P^- Si 에피층 상에 형성된다. 상기 산화막(22)의 복합적 형성 공정을 한 번의 열산화 또는 LPCVD 공정으로 형성할 수도 있다.

상기 감광막(23)은 웨이퍼 상에 HMDS(hexamethyldisilazane)를 바른 후 1㎛ 두께로 도포하고, ACT가 정의된 크롬 마스크를 사용하여 노광하면 크롬이 없는 ACT 영역의 감광막에만 빛이 감광된다. 그 후 웨이퍼를 오븐에서 110℃에서 110초 동안 소프트 베이크(soft bake) 한다.

이어서, 노광된 ACT 영역을 노출시킨 후 웨이퍼를 육안검사 후 이상이 없으면 오븐에서 110℃와 질소 분위기에서 1시간 정도 감광막을 하드 베이크(hard bake) 한다.

상기 N^-층(24)은 이온주입기를 이용하여 인이나 비소를 1×10¹³㎝^-2~5×10¹⁴㎝^-2 도스(dose)의 범위로 이온주입 하되, 인 이온의 에너지는 40~55keV, 비소 이온의 에너지는 60~100keV의 범위이다. 이 경우 인과 비소 이온의 투사 범위(projected range)는 각각 50~70㎚와 40~60㎚ 정도이다. 웨이퍼 공정이 종료된 이후 이온의 종류, 에너지 및 도스에 따라 접합의 깊이는 다소 차이가 있지만 N^-층(24)의 깊이는 대략적으로 투사 범위의 2~5배 정도가 된다.

이어서, 웨이퍼에 잔류한 감광막을 플라즈마와 습식 식각 방법을 혼용하여 제거한다. 통상적으로 상기 플라즈마 식각에는 O₂ 가스를 이용하고 습식 식각에서는 아세톤과 알코올을 혼용한다.

다음으로, 도 2c에 나타낸 바와 같이, 상기 산화막(22) 측면에 측벽산화막(sidewall oxide, 25)을 형성한 후 불순물을 주입하여 N⁺층(26)을 형성한다.

상기 측벽산화막(25)은 TEOS를 이용한 LPCVD의 방법에 의하여 500㎚ 두께의 산화막을 증착한다. 그 결과 ACT 영역에는 530㎚의 산화막이 형성되고, 그 외의 영역에는 앞서의 590㎚ 두께의 산화막과 합하여 1090㎚ 두께의 산화막이 형성된다.

이어서, 상기 산화막을 반응성이온식각법(RIE)를 이용하여 비등방성 식각함으로써 산화막 측벽에 측벽산화막(25)을 남긴다. 대략 이 측벽산화막(25)의 폭만큼 N⁺층(26)은 N^-층(24)보다 안쪽에 형성된다.

상기 N⁺층(26)은 이온주입기를 이용하여 인이나 비소를 1×10¹⁵㎝^-2~5×10¹⁵㎝^-2 도스의 범위로 이온주입 하되, 인 이온의 에너지는 60~80keV, 비소 이온의 에너지는 100~180keV의 범위이다. 이 경우 인과 비소 이온의 투사 범위는 각각 75~100㎚와 68~100㎚ 정도이다. 웨이퍼 공정이 종료된 이후 이온의 종류, 에너지 및 도스에 따라 접합의 깊이는 다소 차이가 있지만 N⁺층(26)의 깊이는 대략적으로 투사 범위의 2~5배 정도가 된다.

이어서, 통상적인 불산 세정 공정을 이용하여 상기 웨이퍼를 세정한 후 전기로에서 주입된 이온들을 활성화 하는 동시에 웨이퍼 내부로 확산하게 한다. 본 공정은 950℃의 질소 분위기에서 30분 동안 시행한다.

다음으로, 도 2d에 나타낸 바와 같이, 상기 산화막(22)과 측벽산화막(25) 및 N⁺층 상에 제1 금속막(27)을 형성한다.

상기 제1 금속막(27)은 진공증착법을 이용하여 TiW 합금을 220㎚의 두께로 증착한다. 그 후 1% 규소가 포함된 알루미늄(1%Si-Al)을 1200㎚의 두께로 증착한다. 상기 두 공정 단계를 거친 결과, 웨이퍼 상의 제1 금속막(27)은 25mΩ/□의 저항값을 갖게 된다.

이어서, 웨이퍼 상에 HMDS를 바르고 1.5㎛의 감광막을 도포한 후 금속 전극이 될 영역(MET 영역이라 함)이 정의된 크롬 마스크를 사용하여 노광하면 크롬이 있는 MET 영역을 제외하고 빛이 감광된다. 그 후 웨이퍼를 오븐에서 110℃에서 90초 동안 연성 베이크 한 후 감광막을 현상하여 MET 영역에만 감광막을 남긴다. 그 후에 웨이퍼를 육안검사 후 이상이 없으면 오븐에서 120℃와 질소 분위기에서 1시간 정도 감광막을 하드 베이크 한다.

이어서, 1%Si-Al층과 TiW 합금을 차례로 건식 식각하여 웨이퍼 상에 제1 금속막(27)을 남긴다. 그 후 웨이퍼에 잔류한 감광막을 플라즈마와 유기용제(solvent) 식각 방법을 혼용하여 제거한다.

이어서, 웨이퍼를 450℃의 질소 분위기에서 30분 정도 열처리하여 금속과 실리콘의 전기적 및 기계적 접촉성을 향상시킨다.

다음으로, 도 2e에 나타낸 바와 같이, 절연막(28)을 건식 식각하여 외부 도선과 본딩이 될 전극 영역(29, 본딩 PAD 영역이라 함)을 정의하기 위해 제1 금속막(27)을 노출시킨다.

상기 절연막(28)은 플라즈마증식화학기상증착법(PECVD)을 이용하여 1000㎚의 산화막을 증착하거나 LPCVD에 의하여 1000㎚의 질화막을 증착하거나 또는 양 방법을 병용하여 총 1000㎚ 두께로 증착한다. 상기 절연막(28)은 PN 접합 소자를 외부의 분위기나 충격으로부터 보호하기 위한 것이다.

이어서, 절연막(28) 상에 HMDS를 바르고 1.5㎛의 감광막을 도포한 후, 본딩 PAD 영역이 정의된 크롬 마스크를 사용하여 노광하면 크롬이 없는 본딩 PAD 영역에만 빛이 감광된다. 그 후 웨이퍼를 오븐에서 110℃에서 110초 동안 서프트 베이크 한 후 감광막을 현상하여 노광된 본딩 PAD 영역을 노출시킨다. 그 후에 웨이퍼를 육안검사 후 이상이 없으면 오븐에서 110℃와 질소 분위기에서 1시간 정도 감광막을 하드 베이크 한다.

이어서, 상기 절연막(28)을 건식 또는 습식 식각하여 본딩 PAD 영역의 제1 금속막(27)을 노출시킨다.

이어서, 웨이퍼에 잔류한 감광막을 플라즈마와 유기용제(solvent) 식각 방법을 혼용하여 제거한다.

마지막으로, 도 2f에 나타낸 바와 같이, 상기 본딩 PAD 영역(29)에 제2 금속막(30)을 형성하고, 반도체 기판(10) 후면에 제3 금속막(31)을 형성한다. 이때 상기 제2 금속막(30)은 감광막을 제거하기 전에 형성한다.

상기 제2 금속막(30)은 타이타늄(Ti), 니켈(Ni)과 금(Au)을 순차적으로 증착한 후 리프트-오프(lift-off) 방식을 이용하여 본딩 PAD 영역 부분에만 Ti/Ni/Au층이 남게 하여 외부단자와 본딩(bonding) 하도록 할 수 있다.

상기 제3 금속막(31)은 전면에 HMDS를 바르고 1.5㎛의 감광막을 도포한 후 120℃와 질소 분위기에서 1시간 정도 감광막을 하드 베이크 한 후 후면을 갈아내어 웨이퍼의 두께를 낮춘 후 후면에 타이타늄, 니켈과 금을 순차적으로 증착하여 제3 금속막(31)이 외부단자와의 본딩 또는 전기적으로 접촉하게 할 수 있다.

본 발명은 PN 접합 다이오드의 제조방법 중 중요한 부분만을 서술한 것이다.

상기 제조방법은 N⁺-P 다이오드에 대하여 서술하였으나, 도판트 타입(Type)을 반대로 하여 P⁺-N 다이오드를 획득하는 것도 가능하다.

아울러 공정 온도, 가스 분위기, 산화막 형성 방법, 식각 방법, 금속, 등 공정 조건도 여러 조건 중 한 가지를 예로 들었으므로 조건을 조금씩 달리하여 제조하는 것도 가능한 일이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

20: 반도체 기판 21: Si 에피층
22: 산화막 23: 감광막
24: N^-층 25: 측벽산화막
26: N⁺층 27: 제1 금속막
28: 절연막 30: 제2 금속막

Claims (6)

1. 반도체 기판을 준비하는 제1단계 또는 상기 반도체 기판상에 Si 에피층을 형성하는 제2단계와;
   PN 접합이 형성될 영역을 정의하기 위해 감광막과 산화막을 제거하고 불순물을 주입하여 N^-층을 형성하는 제3단계와;
   상기 산화막 측면에 측벽산화막을 형성한 후 불순물을 주입하여 N⁺층을 형성하는 제4단계와;
   상기 산화막 일부와 상기 측벽산화막 및 상기 N⁺층 상에 제1 금속막을 형성하는 제5단계; 및
   본딩 PAD 영역을 정의하기 위해 절연막을 식각하여 상기 제1 금속막을 노출시키는 제6단계;로 이루어진 것을 특징으로 하는 LDD 구조를 갖는 PN접합 다이오드 제조방법.
   
   
2. 제1항에 있어서,
   상기 제6단계 이후에 상기 제1 금속막이 노출된 본딩 PAD 영역에 제2 금속막을 형성하는 제7단계를 더 포함하는 것을 특징으로 하는 LDD 구조를 갖는 PN접합 다이오드 제조방법.
   
3. 제2항에 있어서,
   상기 제7단계 이후에 반도체 기판 후면을 갈아내고 제3 금속막을 형성하는 제8단계를 더 포함하는 것을 특징으로 하는 LDD 구조를 갖는 PN접합 다이오드 제조방법.
   
4. 제1항에 있어서,
   상기 반도체 기판이 P⁺ Si 기판일 경우에는 P^- Si 에피층을, 상기 반도체 기판이 N⁺ Si 기판일 경우에는 N^- Si 에피층을 형성하는 것을 특징으로 하는 LDD 구조를 갖는 PN접합 다이오드 제조방법.
   
5. 제1항에 있어서,
   상기 N^-층은 인이나 비소를 1×10¹³㎝^-2~5×10¹⁴㎝^-2 도스(dose)의 범위로 이온주입하는 것을 특징으로 하는 LDD 구조를 갖는 PN접합 다이오드 제조방법.
   
6. 제1항에 있어서,
   상기 N⁺층은 인이나 비소를 1×10¹⁵㎝^-2~5×10¹⁵㎝^-2 도스(dose)의 범위로 이온주입하는 것을 특징으로 하는 LDD 구조를 갖는 PN접합 다이오드 제조방법.

Images