KR20160073527A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자는 기판의 게이트 트렌치 내부를 채우면서 상기 게이트 트렌치 위로 돌출되고, 게이트 절연막, 게이트 전극 및 캡핑막 패턴을 포함하는 매립 게이트 구조물이 구비된다. 상기 매립 게이트 구조물 양 측의 기판 표면 아래에는, 적어도 일부분이 상기 게이트 전극의 측벽 부위와 마주하는 제1 및 제2 불순물 영역이 구비된다. 상기 제1 및 제2 불순물 영역 상에 각각 구비되고, 제1 및 제2 매립 콘택 구조물들이 구비된다. 상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상될 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 매립 게이트 구조의 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 집적화를 위하여, 게이트 구조물이 기판 표면보다 아래에 매립되는 구조의 트랜지스터들이 개발되고 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 게이트 트렌치를 포함하는 기판이 구비된다. 상기 게이트 트렌치 내부를 채우면서 상기 게이트 트렌치 위로 돌출되고, 게이트 절연막, 게이트 전극 및 캡핑막 패턴을 포함하는 매립 게이트 구조물이 구비된다. 상기 매립 게이트 구조물 양 측의 기판 표면 아래에는 적어도 일부분이 상기 게이트 전극의 측벽 부위와 마주하는 제1 및 제2 불순물 영역이 구비된다. 상기 제1 및 제2 불순물 영역 상에 각각 제1 및 제2 매립 콘택 구조물들 구비되고, 상기 제1 및 제2 매립 콘택 구조물은 금속 실리사이드 패턴 및 금속 패턴을 포함하고, 상기 매립 게이트 구조물의 측벽과 마주한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 불순물 영역의 상부면은 상기 게이트 전극의 상부면보다 낮게 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 불순물 영역의 하부면은 상기 게이트 전극의 높이의 1/2보다 낮게 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 매립 콘택 구조물의 상부면은 상기 매립 게이트 구조물의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴은 상기 제1 및 제2 불순물 영역의 상부면과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴의 저면은 상기 게이트 전극의 상부면보다 낮게 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴은 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 몰리브덴 실리사이드로 이루어지는 군에서 선택된 적어도 하나일 수 있다.
예시적인 실시예들에 있어서, 상기 기판에 소자 분리 영역을 구분하기 위한 소자 분리막 패턴이 구비되고, 상기 소자 분리막 패턴의 상부면은 상기 제1 및 제2 매립 콘택 구조물의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 콘택 구조물 상에 제1 콘택 플러그가 구비될 수 있다. 상기 제2 매립 콘택 구조물 상에 제2 콘택 플러그가 구비될 수 있다. 상기 제1 콘택 플러그와 전기적으로 연결되는 비트 라인이 구비될 수 있다. 그리고, 상기 제2 콘택 플러그와 접하는 커패시터가 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 콘택 구조물 상에 소스 라인이 구비될 수 있다. 상기 제2 매립 콘택 구조물 상에 콘택 플러그가 구비될 수 있다. 상기 콘택 플러그와 전기적으로 연결되는 가변 저항 구조물이 구비될 수 있다. 그리고, 상기 가변 저항 구조물과 접하는 비트 라인이 구비될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판의 게이트 트렌치 내부를 채우면서 상기 게이트 트렌치 위로 돌출되고, 게이트 절연막, 게이트 전극 및 캡핑막 패턴을 포함하는 매립 게이트 구조물을 형성한다. 상기 매립 게이트 구조물 양 측의 기판 표면 아래에, 적어도 일부분이 상기 게이트 전극의 측벽 부위와 마주하는 제1 및 제2 불순물 영역을 형성한다. 그리고, 상기 제1 및 제2 불순물 영역 상에 각각 제1 및 제2 매립 콘택 구조물들을 형성한다. 상기 제1 및 제2 매립 콘택 구조물은 상기 매립 게이트 구조물의 측벽과 마주하고, 금속 실리사이드 패턴 및 금속 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 매립 게이트 구조물을 형성하기 위하여, 상기 기판을 식각하여 게이트 트렌치를 형성할 수 있다. 상기 게이트 트렌치 내부에 게이트 절연막, 게이트 전극 및 캡핑막 패턴을 포함하는 매립 게이트 구조물을 형성할 수 있다. 그리고, 상기 매립 게이트 구조물이 상기 게이트 트렌치 위로 돌출되도록 상기 매립 게이트 구조물 양 측의 기판을 식각하여 상기 게이트 전극의 상부면보다 낮은 저면을 갖는 홀을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 콘택 구조물 상에 제1 콘택 플러그를 형성할 수 있다. 상기 제2 매립 콘택 구조물 상에 제2 콘택 플러그를 형성할 수 있다. 상기 제1 콘택 플러그와 전기적으로 연결되는 비트 라인을 형성할 수 있다. 그리고, 상기 제2 콘택 플러그와 접하는 커패시터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 콘택 구조물 및 제1 콘택 플러그는 동일한 제1 증착 공정을 통해 형성되고, 상기 제2 매립 콘택 구조물 및 제2 콘택 플러그는 동일한 제2 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 콘택 구조물 상에 소스 라인을 형성할 수 있다. 상기 제2 매립 콘택 구조물 상에 콘택 플러그를 형성할 수 있다. 상기 콘택 플러그와 전기적으로 연결되는 가변 저항 구조물을 형성할 수 있다. 그리고, 상기 가변 저항 구조물과 접하는 비트 라인을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상되는 트랜지스터를 포함할 수 있다. 따라서, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 도 1에서 트랜지스터 부위의 단면도이다.
도 3 내지 도 12는 도 1에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 13 내지 도 19는 도 1에 도시된 반도체 소자의 제조 방법의 다른 예를 설명하기 위한 단면도들이다.
도 20 내지 도 24는 도 1에 도시된 반도체 소자의 제조 방법의 다른 예를 설명하기 위한 단면도들이다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 26 및 도 27은 도 25에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 2는 도 1에서 트랜지스터 부위를 도시한 것이다.
이하에서 설명하는 상기 반도체 소자는 디램 소자일 수 있다.
도 1 및 도 2를 참조하면, 상기 반도체 소자는 기판(100) 상에 매립 게이트 구조물(113), 제1 및 제2 불순물 영역(116a, 116b) 및 제1 및 제2 매립 콘택 구조물(121a, 121b)을 포함하는 트랜지스터를 포함한다. 또한, 제1 및 제2 콘택 플러그(126, 132), 비트 라인(128) 및 커패시터(140)를 더 포함할 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다.
상기 기판(100)에는 실리콘 산화물과 같은 절연 물질을 포함하는 소자 분리막(102)이 배치될 수 있다. 상기 소자 분리막(102)은 소자 분리용 트렌치 내에 구비될 수 있다. 이때, 소자 분리막(102)에 의해서 둘러싸인 기판(100) 상부를 액티브 영역으로 정의할 수 있다. 상기 액티브 영역은 고립된 섬 형상을 가질 수 있다. 도시하지는 않았지만, 상기 액티브 영역의 길이 방향은 매립 게이트 구조물(113)의 연장 방향인 제1 방향과 예각을 이루거나 또는 직교할 수 있다.
상기 기판(100)은 상기 제1 방향으로 연장되는 게이트 트렌치를 포함한다. 상기 게이트 트렌치의 저면은 상기 소자 분리막(102)의 저면보다 높게 위치할 수 있다.
상기 매립 게이트 구조물(113)은 상기 게이트 트렌치 내부 및 상기 게이트 트렌치 위로 돌출되도록 구비될 수 있다. 상기 매립 게이트 구조물(113)의 상부면은 상기 소자 분리막(102)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
상기 매립 게이트 구조물(113)은 게이트 절연막 패턴(108), 게이트 전극(110) 및 캡핑막 패턴(112)을 포함할 수 있다. 상기 게이트 절연막 패턴(108)은 상기 게이트 트렌치 표면을 따라 형성되며 실린더 형상을 가질 수 있다. 상기 게이트 전극(110)은 상기 게이트 절연막 패턴(108)과 접하면서 상기 게이트 트렌치 내에 구비될 수 있다. 또한, 상기 캡핑막 패턴(112)은 상기 게이트 전극(110) 상에 형성되며, 상기 게이트 트렌치의 위로 돌출되는 형상을 가질 수 있다.
상기 게이트 절연막 패턴(108)은 열산화 공정을 통해 형성된 열 산화막을 포함할 수 있다.
상기 게이트 전극(110)은 금속 물질을 포함할 수 있다. 상기 게이트 전극(110)은 베리어 금속막 및 금속막의 적층 구조를 가질 수 있으며, 예를들어, 텅스텐 질화물, 텅스텐 등을 포함할 수 있다. 다른 예로, 상기 게이트 전극(110)은 폴리실리콘 물질을 포함할 수도 있다.
상기 캡핑막 패턴(112)은 질화물을 포함할 수 있으며, 예를들어 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 섬 형상의 액티브 영역에는 서로 이격된 2개의 매립 게이트 구조물들(113)이 배치될 수 있다. 이에 따라, 상기 액티브 영역은 상기 매립 게이트 구조물들(113) 사이에 위치하는 제1 영역(10)과 양 단부에 위치하는 제2 영역(12)으로 구분될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 영역(10, 12)의 상부면은 상기 게이트 전극(110)의 상부면보다 낮게 위치할 수 있다. 또한, 상기 제1 및 제2 영역(10, 12)의 상부면은 상기 게이트 전극(110) 높이의 1/2보다 높게 위치할 수 있다.
상기 제1 및 제2 불순물 영역(116a, 116b)은 상기 제1 및 제2 영역(10, 12)의 표면 아래에 각각 구비될 수 있다. 상기 제1 및 제2 불순물 영역(116a, 116b)은 상기 매립 게이트 구조물(113)을 포함하는 트랜지스터의 소스/드레인으로 각각 제공될 수 있다.
상기 제1 및 제2 불순물 영역(116a, 116b)의 저면의 위치에 따라 상기 트랜지스터의 채널 길이가 결정될 수 있다. 상기 제1 및 제2 불순물 영역(116a, 116b)의 저면이 낮아질수록 상기 트랜지스터의 채널 길이가 감소될 수 있다. 상기 트랜지스터의 채널 길이가 감소될수록 채널 저항이 감소되어 동작 전류(On current)가 증가될 수 있다. 그러므로, 상기 트랜지스터의 동작 전류가 증가되도록 하기 위해서는 상기 제1 및 제2 불순물 영역(116a, 116b)의 저면이 낮아져야 한다. 이 때, 상기 트랜지스터의 허용 누설 전류의 스펙을 만족하도록 하여야 한다.
상기 제1 및 제2 불순물 영역(116a, 116b)의 상부면은 상기 제1 및 제2 영역(10, 12)의 상부면과 실질적으로 동일하므로, 상기 게이트 전극(110)의 상부면보다 낮게 위치할 수 있다. 따라서, 상기 제1 및 제2 불순물 영역(116a, 116b)의 적어도 일부는 상기 게이트 전극(110)의 측벽 부위와 마주할 수 있다. 또한, 상기 제1 및 제2 불순물 영역(116a, 116b)의 저면은 상기 게이트 전극(110) 높이의 1/2보다 낮게 위치할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 불순물 영역(116a, 116b)의 저면은 상기 매립 게이트 구조물(113)의 저면과 인접하는 부위에 위치할 수 있다.
한편, 상기 액티브 영역의 표면으로부터 상기 제1 및 제2 불순물 영역(116a, 116b)의 깊이는 상기 게이트 전극(110)의 높이보다 작을 수 있다.
상기 제1 매립 콘택 구조물(121a)은 상기 제1 불순물 영역(116a)과 접촉하고, 상기 제2 매립 콘택 구조물(121b)은 상기 제2 불순물 영역(116b)과 접촉한다. 상기 제1 및 제2 매립 콘택 구조물(121a, 121b)은 동일한 적층 구조를 가질 수 있다. 상기 제1 및 제2 매립 콘택 구조물(121a, 121b)의 상부면은 상기 매립 게이트 구조물(113)의 상부면과 실질적으로 동일 평면에 위치할 수 있다. 따라서, 상기 제1 및 제2 매립 콘택 구조물(121a, 121b)은 상기 매립 게이트 구조물(113)과 서로 마주할 수 있다. 또한, 상기 제1 및 제2 매립 콘택 구조물(121a, 121b)의 상부면은 상기 소자 분리막(102)의 상부면과 실질적으로 동일 평면에 위치할 수 있다.
상기 제1 및 제2 매립 콘택 구조물(121a, 121b)은 각각 금속 실리사이드 패턴(118) 및 매립 콘택 플러그(120)가 적층된 구조를 가질 수 있다.
상기 금속 실리사이드 패턴(118)은 오믹 콘택을 형성하기 위하여 제공될 수 있다. 또한, 상기 금속 실리사이드 패턴(118)은 상기 트랜지스터의 채널 영역에 스트레스를 가하여 전하의 이동도를 높게 하기 위하여 제공될 수 있다.
상기 금속 실리사이드 패턴(118)은 상기 제1 및 제2 불순물 영역(116a, 116b)과 직접 접촉할 수 있다. 따라서, 상기 금속 실리사이드 패턴(118)의 저면은 상기 게이트 전극(110)의 상부면보다 낮게 위치할 수 있다. 이와같이, 상기 금속 실리사이드 패턴(118)은 상기 트랜지스터의 채널 영역과 매우 인접하게 위치하므로, 상기 금속 실리사이드 패턴(118)이 형성될 때 상기 트랜지스터의 채널 영역에 충분한 스트레스가 가해질 수 있다. 또한, 금속 실리사이드 패턴(118)의 종류에 따라 상기 채널 영역에 가해지는 역학적 스트레스가 달라지도록 조절할 수 있으며, 이에 따라 상기 트랜지스터의 전하 이동도를 조절하거나 전하 이동도 특성을 향상시킬 수 있다. 예를들어, 상기 트랜지스터가 NMOS트랜지스터인 경우에는 상기 금속 실리사이드 패턴(118)에 압축 스트레스(compressive stress)가 생성되도록 하여 상기 채널 영역에 인장 스트레스(tensile stress)가 가해지게 함으로써, 상기 트랜지스터의 전하 이동도 특성을 향상시킬 수 있다. 반대로, 상기 트랜지스터가 PMOS트랜지스터인 경우에는 상기 금속 실리사이드 패턴(118)에 인장 스트레스가 생성되도록 하여 상기 채널 영역에 압축 스트레스가 가해지게 함으로써, 상기 트랜지스터의 전하 이동도 특성을 향상시킬 수 있다.
상기 금속 실리사이드 패턴(118)의 예로는 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 몰리브덴 실리사이드 등을 들 수 있다.
상기 매립 콘택 플러그(120)는 저저항의 금속 물질을 포함할 수 있다. 상기 금속 물질은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함할 수 있다. 일 실시예에 있어서, 상기 매립 콘택 플러그(120)는 텅스텐을 포함할 수 있다.
상기 매립 콘택 플러그(120)는 상기 트랜지스터의 채널 영역과 인접하게 위치하므로, 상기 매립 콘택 플러그(120)에 의해서도 상기 트랜지스터의 채널 영역에 스트레스가 추가적으로 가해질 수 있다. 또한, 매립 콘택 플러그에 포함되는 금속의 종류 또는 상기 매립 콘택 플러그의 전체 부피 등에 따라 상기 채널 영역에 역학적 스트레스가 달라지도록 조절할 수 있으며, 이에 따라 상기 트랜지스터의 전하 이동도를 조절하거나 전하 이동도 특성을 향상시킬 수 있다.
예시적인 실시예에 있어서, 상기 제1 및 제2 매립 콘택 구조물(121a, 121b)의 높이는 상기 제1 및 제2 불순물 영역(116a, 116b)의 깊이보다 더 높을 수 있다. 이와같이, 저저항을 갖는 상기 제1 및 제2 매립 콘택 구조물(121a, 121b)의 높이가 증가되면, 상기 매립 콘택 구조물 및 불순물 영역이 적층된 구조물의 전체 저항이 감소될 수 있다.
한편, 상기 제1 및 제2 매립 콘택 구조물(121a, 121b)이 없는 경우에는 상기 제1 및 제2 불순물 영역의 깊이가 깊어지게 된다. 따라서, 상기 제1 및 제2 불순물 영역의 실리콘 저항 즉, 스프레딩 저항(spreading resistance)이 증가하게 된다. 상기 스프레딩 저항 감소를 위하여 상기 제1 및 제2 불순물 영역에 높은 불순물 농도가 요구된다. 그러나, 본 발명의 일 실시예에서는 상기 제1 및 제2 불순물 영역(116a, 116b)이 높은 불순물 농도를 갖지 않더라도, 상기 매립 콘택 구조물 및 불순물 영역이 적층된 구조의 전체 저항이 감소될 수 있다.
설명한 것과 같이, 상기 트랜지스터는 높은 동작 전류를 갖고, 전하 이동도가 향상될 수 있다. 상기 트랜지스터는 다양한 메모리 소자에서 메모리 셀의 선택 소자로 제공될 수 있다.
상기 매립 게이트 구조물(113), 제1 및 제2 매립 콘택 구조물(121a, 121b), 소자 분리막(102) 상에는 식각 저지막(122) 및 제1 층간 절연막(124)이 구비될 수 있다. 상기 식각 저지막(122)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 제1 층간 절연막(124)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 콘택 플러그(126)는 제1 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제1 매립 콘택 구조물(121a)과 접촉한다. 상기 제1 콘택 플러그(126)는 금속 물질을 포함할 수 있다.
상기 비트 라인(128)은 상기 제1 층간 절연막(124) 상에 배치되며, 상기 제1 방향과 수직한 제2 방향을 따라 연장될 수 있다. 상기 비트 라인(128)은 상기 제1 콘택 플러그(126) 상부면과 접하도록 배치된다. 따라서, 상기 제1 콘택 플러그(126)는 상기 비트 라인(128)과 상기 제1 매립 콘택 구조물(121a)을 전기적으로 연결시킨다. 예시적인 실시예들에 있어서, 상기 비트 라인(128)은 도핑된 폴리실리콘 및/또는 텅스텐과 같은 금속을 사용하여 단층 구조 또는 다층 구조를 가지도록 형성할 수 있다.
상기 비트 라인(128) 상에는 하드 마스크 패턴(도시안됨)이 형성될 수 있다. 상기 비트 라인(128) 및 하드 마스크 패턴 측벽에는 스페이서(도시안됨)가 형성될 수 있다.
상기 제1 층간 절연막(124) 상에는 상기 비트 라인(128)을 덮는 제2 층간 절연막(130)이 구비될 수 있다.
상기 제2 콘택 플러그(132)는 상기 제2 층간 절연막(130), 제1 층간 절연막(124) 및 식각 저지막(122)을 관통하고, 상기 제2 매립 콘택 구조물(121b)과 접촉한다. 상기 제2 콘택 플러그(132)는 금속 물질을 포함할 수 있다. 상기 제2 콘택 플러그(132)는 상기 비트 라인(128)과 쇼트되지 않도록 배치될 수 있다.
상기 커패시터(140)는 상기 제2 콘택 플러그(132)와 접하도록 배치된다. 따라서, 상기 제2 콘택 플러그(132)는 상기 커패시터(140)와 상기 제2 매립 콘택 구조물(121b)을 전기적으로 연결시킨다.
상기 커패시터(140)는 하부 전극(134), 유전막(136) 및 상부 전극(138)을 포함할 수 있다. 상기 하부 전극(134)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다. 상기 하부 전극(134)은 실린더 형상을 가질 수 있다. 상기 유전막(136)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 상기 상부 전극(138)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다.
상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상되는 트랜지스터를 포함한다. 따라서, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 3 내지 도 12는 도 1에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100)의 일부를 이방성 식각하여 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치 내부에 소자 분리막(102)을 형성한다. 상기 소자 분리막(102)은 실리콘 산화물을 포함할 수 있다.
상기 소자 분리용 트렌치가 형성되어 있지 않은 부위의 기판(100)은 상대적으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 돌출된 부위의 기판(100)의 표면이 예비 액티브 영역으로 제공된다. 예를들어, 상기 액티브 영역은 고립된 섬 형상을 가질 수 있다. 도시하지는 않았지만, 상기 액티브 영역의 길이 방향은 매립 게이트 구조물의 연장 방향과 예각을 이루거나 또는 직교할 수 있다.
도시하지 않았지만, 상기 기판(100)에 트랜지스터의 문턱 전압을 조절하기 위한 채널 도핑 공정을 수행할 수 있다.
상기 기판(100) 상에 게이트 트렌치를 형성하기 위한 하드 마스크 패턴(104)을 형성한다. 상기 하드 마스크 패턴(104)은 실리콘 질화물 또는 폴리실리콘을 포함할 수 있다. 상기 하드 마스크 패턴(104)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 하드 마스크 패턴(104)을 식각 마스크로 사용하여 상기 예비 액티브 영역의 기판 및 소자 분리막(102)의 일부를 식각하여 예비 게이트 트렌치(106)를 형성한다. 상기 예비 게이트 트렌치(106)는 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 하나의 고립된 예비 액티브 영역 내에는 2개의 예비 게이트 트렌치들(106)이 서로 이격되면서 나란하게 배치될 수 있다. 이웃하는 소자들 간의 효과적인 절연을 위하여, 상기 예비 게이트 트렌치(106)의 저면은 상기 소자 분리막(102)의 저면보다 높게 위치할 수 있다.
도 4를 참조하면, 상기 예비 게이트 트렌치(106)의 측벽 및 저면을 따라 게이트 절연막 패턴(108)을 형성한다. 상기 게이트 절연막 패턴(108)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 절연막 패턴(108)은 열산화 공정을 통해 형성할 수 있다. 상기 열산화 공정을 통해 형성되는 게이트 절연막 패턴(108)은 후속의 식각 공정에 대한 내성이 우수하며 막 내에 결정 결함이 작을 수 있다.
상기 게이트 절연막 패턴(108) 상에 상기 예비 게이트 트렌치(106)를 채우도록 도전막(도시안됨)을 형성한다. 일 예로, 상기 도전막은 베리어 금속막 및 금속막을 순차적으로 증착하여 형성할 수 있다. 상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2이상 적층하여 사용할 수 있다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다.
상기 도전막을 화학 기계적 연마 공정을 통해 평탄화한 다음, 에치백 공정을 수행하여 상기 예비 게이트 트렌치(106)의 일부를 채우는 게이트 전극(110)을 형성한다.
도 5를 참조하면, 상기 예비 게이트 트렌치(106) 내부를 완전히 채우면서 상기 게이트 전극(110) 및 하드 마스크 패턴(104) 상에 캡핑막(도시안됨)을 형성한다. 이 후, 상기 캡핑막의 상부면이 상기 기판(100) 상부면과 거의 동일해지도록 상기 캡핑막의 일부를 제거할 수 있다. 따라서, 상기 게이트 전극(110) 상에 캡핑막 패턴(112)을 형성한다. 상기 캡핑막 패턴(112)은 실리콘 질화물을 포함할 수 있다.
상기 공정을 수행함으로써, 상기 예비 게이트 트렌치(106) 내부에 상기 제1 방향으로 연장되는 라인 형상의 매립 게이트 구조물(113)이 형성된다.
도 6을 참조하면, 상기 하드 마스크 패턴(104)을 제거한다. 다음에, 상기 예비 액티브 영역의 기판을 선택적으로 식각하여 홀(114)을 형성한다. 상기 홀(114)의 저면은 액티브 영역으로 제공될 수 있다. 즉, 상기 식각 공정에 의해 상기 기판(100)에 형성된 예비 게이트 트렌치(106)의 깊이가 낮아지게 되어 게이트 트렌치(106a)가 형성된다. 상기 매립 게이트 구조물(113)은 상기 게이트 트렌치(106a) 내부를 채우면서 상기 게이트 트렌치(106a) 위로 돌출되는 형상을 갖게된다.
상기 액티브 영역은 상기 매립 게이트 구조물들(113) 사이에 위치하는 제1 영역(10)과 양 단부에 위치하는 제2 영역(12)으로 구분될 수 있다.
상기 제1 및 제2 영역(10, 12)의 상부면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 또한, 상기 제1 및 제2 영역(10, 12)의 상부면은 상기 게이트 전극(110)의 1/2 높이보다 높을 수 있다. 상기 식각 공정은 이방성 식각 공정 및/또는 등방성 식각 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 액티브 영역의 기판(100)을 이방성 식각 공정을 통해 식각하여 예비 홀(도시안됨)을 형성할 수 있다. 이 후 등방성 식각 공정을 통해 상기 예비 홀 측벽의 실리콘들을 제거하여 상기 게이트 절연막 패턴(108)이 노출되는 상기 홀(114)을 형성할 수 있다. 따라서, 상기 게이트 절연막 패턴(108)에 플라즈마 데미지가 발생하는 것을 감소시킬 수 있다.
그러나, 이와는 다른 예로, 상기 홀(114)의 측벽 부위에 실리콘들이 일부 남아있을 수도 있다. 이와같이, 상기 실리콘은 후속 공정에 의해 실리사이드화되기 때문에, 상기 실리콘에 의해 공정 불량이 생기지는 않는다.
도 7을 참조하면, 상기 제1 및 제2 영역(10, 12)의 표면에 불순물을 도핑하여 제1 및 제2 불순물 영역(116a, 116b)을 각각 형성한다.
상기 제1 및 제2 불순물 영역(116a, 116b)의 상부면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 상기 제1 및 제2 불순물 영역(116a, 116b)의 저면은 상기 게이트 전극(110) 높이의 1/2보다 낮게 위치하도록 할 수 있다. 바람직하게는, 상기 제1 및 제2 불순물 영역(116a, 116b)의 저면은 상기 매립 게이트 구조물(113)의 저면과 인접하는 부위에 위치하도록 할 수 있다.
이 전의 공정에서 상기 기판이 식각됨으로써, 상기 제1 및 제2 불순물 영역(116a, 116b)의 깊이가 감소된다. 따라서, 이온 주입 공정을 보다 용이하게 수행할 수 있으며, 정확한 접합 깊이를 가질 수 있도록 할 수 있다.
도 8을 참조하면, 상기 제1 및 제2 영역(10, 12)의 표면에 금속 실리사이드 패턴(118)을 형성한다.
구체적으로, 상기 제1 및 제2 영역(10, 12)의 표면 상에 금속막을 형성한다. 이 후, 열처리를 수행하여 상기 제1 및 제2 영역(10, 12)의 표면의 실리콘과 금속막의 금속을 반응시켜, 상기 제1 및 제2 영역(10, 12)의 표면 상에 금속 실리사이드 패턴(118)을 형성할 수 있다. 상기 홀(114)의 측벽에 실리콘이 남아있는 경우에는, 상기 실리콘이 상기 금속 실리사이드 패턴(118)으로 변환될 수 있다. 다음에, 반응하지 않은 금속막을 제거할 수 있다.
상기 금속 실리사이드 패턴(118)의 예로는 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 몰리브덴 실리사이드 등을 들 수 있다.
상기 금속 실리사이드 패턴(118)을 형성하기 위하여 금속막 증착 및 실리사이드 반응 공정을 수행할 때, 상기 기판에는 스트레스가 가해지게 된다. 상기 금속 실리사이드 패턴(118)의 적어도 일부는 상기 게이트 전극(110)의 측벽과 마주하도록 배치되므로, 상기 금속 실리사이드 패턴은 상기 트랜지스터의 채널 영역과 매우 가깝게 위치할 수 있다. 그러므로, 상기 금속 실리사이드 패턴(118)을 형성할 때 발생되는 상기 스트레스는 상기 제1 및 제2 불순물 영역(116a, 116b) 뿐만 아니라 트랜지스터의 채널 영역까지 가해지게 된다. 이와같이, 상기 채널 영역에 스트레스가 가해지도록 함으로써 상기 트랜지스터의 전하 이동도 특성을 향상시킬 수 있다. 또한, 금속 실리사이드 패턴(118)의 종류에 따라 상기 채널 영역에 가해지는 역학적 스트레스가 달라지도록 조절할 수 있으며, 이에 따라 상기 트랜지스터의 전하 이동도를 조절할 수 있다.
도 9를 참조하면, 상기 금속 실리사이드 패턴(118) 상에 상기 홀(114) 내부를 완전하게 채우도록 금속막(도시안됨)을 형성한다. 상기 금속막은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 이들의 금속 질화물을 포함할 수 있다. 일 실시예에 있어서, 상기 금속막은 텅스텐을 포함할 수 있다.
상기 금속막을 화학 기계적 연마 공정 및/또는 에치백 공정을 통해 평탄화하여, 상기 홀(114) 내부를 채우는 매립 콘택 플러그(120)를 형성한다.
상기 매립 콘택 플러그(120)는 상기 트랜지스터의 채널 영역과 인접하게 위치하므로, 상기 매립 콘택 플러그(120)에 의해서도 상기 트랜지스터의 채널 영역에 스트레스가 추가적으로 가해질 수 있다. 또한, 상기 매립 콘택 플러그(120)에 포함되는 금속의 종류 또는 상기 매립 콘택 플러그(120)의 전체 부피 등에 따라 상기 채널 영역에 역학적 스트레스가 달라지도록 조절할 수 있으며, 이에 따라 상기 트랜지스터의 전하 이동도를 조절하거나 전하 이동도 특성을 향상시킬 수 있다.
따라서, 상기 제1 영역의 기판 상에는 상기 금속 실리사이드 패턴(118) 및 매립 콘택 플러그(120)를 포함하는 제1 매립 콘택 구조물(121a)이 형성되고, 상기 제2 영역의 기판 상에는 상기 금속 실리사이드 패턴(118) 및 매립 콘택 플러그(120)를 포함하는 제2 매립 콘택 구조물(121b)이 형성된다.
상기 설명한 공정들을 수행함으로써, 상기 매립 게이트 구조물(113), 제1 및 제2 불순물 영역들(116a, 116b), 제1 및 제2 매립 콘택 구조물들(121a, 121b)을 포함하는 트랜지스터가 형성된다.
도 10을 참조하면, 상기 매립 게이트 구조물(113), 제1 및 제2 매립 콘택 구조물(121a, 121b), 소자 분리막(102) 상에 식각 저지막(122) 및 제1 층간 절연막(124)을 형성한다. 상기 식각 저지막(122)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다. 상기 제1 층간 절연막(124)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
상기 제1 층간 절연막(124) 및 식각 저지막(122)을 식각하여 상기 제1 매립 콘택 구조물(121a)을 노출하는 제1 콘택홀을 형성한다. 상기 제1 콘택홀들 내부를 채우면서 상기 제1 층간 절연막(124) 상에 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 금속 물질을 포함할 수 있다.
이 후, 상기 제1 도전막을 화학 기계적 연마 공정 및/또는 에치백 공정을 통해 평탄화하여, 상기 제1 콘택홀 내부를 채우는 제1 콘택 플러그(126)를 형성한다. 상기 제1 콘택 플러그(126)는 제1 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제1 매립 콘택 구조물(121a)과 접촉할 수 있다.
도 11을 참조하면, 상기 제1 콘택 플러그(126) 및 상기 제1 층간 절연막(124) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 금속 물질을 포함할 수 있다. 상기 제2 도전막 상에 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴은 실리콘 질화물을 포함할 수 있다. 상기 하드 마스크 패턴은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 도전막을 식각하여 비트 라인(128)을 형성한다. 도시하지는 않았지만, 상기 비트 라인(128) 및 하드 마스크 패턴의 측벽에 스페이서를 더 형성할 수 있다.
상기 비트 라인(128)을 덮는 제2 층간 절연막(130)을 형성한다. 상기 제2 층간 절연막(130), 제1 층간 절연막(124) 및 식각 저지막(122)을 식각하여 상기 제2 매립 콘택 구조물(121b)과 접촉하는 제2 콘택홀을 형성한다. 상기 제2 콘택홀은 상기 비트 라인들(128) 사이에 위치할 수 있다.
상기 제2 콘택홀을 내부를 채우면서 상기 제2 층간 절연막(130) 상에 제3 도전막(도시안됨)을 형성한다. 상기 제3 도전막은 금속 물질을 포함할 수 있다.
이 후, 상기 제3 도전막을 화학 기계적 연마 공정 및/또는 에치백 공정을 통해 평탄화하여, 상기 제2 콘택홀 내부를 채우는 제2 콘택 플러그(132)를 형성한다. 상기 제2 콘택 플러그(132)는 제2 층간 절연막(130), 제1 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제2 매립 콘택 구조물(121b)과 접촉할 수 있다.
도 12를 참조하면, 상기 제2 콘택 플러그(132)와 전기적으로 연결되는 커패시터(140)를 형성할 수 있다. 상기 커패시터(140)는 하부 전극(134), 유전막(136) 및 상부 전극(138)을 포함하도록 형성할 수 있다.
상기 공정을 수행하여 도 1에 도시된 반도체 소자를 형성할 수 있다.
상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상되는 트랜지스터를 포함한다. 따라서, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 13 내지 도 19는 도 1에 도시된 반도체 소자의 제조 방법의 다른 예를 설명하기 위한 단면도들이다.
도 13을 참조하면, 도 3 내지 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 상기 기판(100)에 매립 게이트 절연막 패턴(108), 게이트 전극(110) 및 캡핑막 패턴(112)을 포함하는 매립 게이트 구조물(113)을 형성한다.
상기 하드 마스크 패턴(104, 도 5)을 제거하여 기판(100)을 노출시킨다. 상기 기판(100)은 상기 매립 게이트 구조물들(113) 사이에 위치하는 제1 영역(10)과 양 단부에 위치하는 제2 영역(12)으로 구분될 수 있다.
다음에, 상기 매립 게이트 구조물(113), 기판(100) 및 소자 분리막(102) 상에 식각 저지막(122) 및 제1 층간 절연막(124)을 형성한다. 상기 식각 저지막(122)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다. 상기 제1 층간 절연막(124)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 이와같이, 상기 매립 게이트 구조물들 양 측의 기판(100)을 식각하지 않은 상태에서 상기 식각 저지막(122) 및 제1 층간 절연막(124)이 형성될 수 있다.
도 14를 참조하면, 상기 제1 층간 절연막(124) 상에 상기 제1 영역의 상부를 노출하는 제1 식각 마스크 패턴(125)을 형성한다. 상기 제1 식각 마스크 패턴(125)을 이용하여, 상기 제1 층간 절연막(124), 식각 저지막(122) 및 제1 영역의 기판(100)을 식각하여 제1 콘택홀(150)을 형성한다.
상기 제1 콘택홀(150)의 저면은 제1 액티브 영역으로 제공될 수 있다. 예시적인 실시예에 있어서, 상기 제1 콘택홀(150)의 저면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 또한, 상기 제1 콘택홀(150)은 저면이 상기 게이트 전극(110) 높이의 1/2보다 높게 되도록 형성될 수 있다.
상기 식각 공정은 이방성 식각 공정 및/또는 등방성 식각 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막(124), 식각 저지막(122) 및 제1 영역의 기판(100)의 일부를 이방성 식각 공정을 통해 식각하여 제1 예비 홀을 형성할 수 있다. 이 후, 등방성 식각 공정을 통해 기판을 선택적으로 식각하여 상기 제1 콘택홀(150)을 형성할 수 있다. 상기 제1 콘택홀(150)의 측벽에는 상기 게이트 절연막 패턴(108)이 노출될 수 있다. 그러나, 이와는 달리, 상기 제1 콘택홀(150)의 측벽에 상기 기판의 실리콘이 일부 남아있을 수도 있다.
상기 제1 콘택홀(150)의 저면의 제1 액티브 영역에 불순물을 도핑한다. 따라서, 상기 제1 액티브 영역 표면 아래에 제1 불순물 영역(116a)을 형성한다. 상기 제1 불순물 영역(116a)의 상부면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 또한, 제1 불순물 영역(116a)의 상부면은 상기 게이트 전극(110) 높이의 1/2보다 높을 수 있다.
상기 제1 불순물 영역(116a)의 저면은 상기 게이트 전극(110) 높이의 1/2보다 낮게 위치하도록 할 수 있다. 바람직하게는, 상기 제1 불순물 영역(116a)의 저면은 상기 매립 게이트 구조물(113)의 저면과 인접하는 부위에 위치하도록 형성할 수 있다.
도 15를 참조하면, 상기 제1 콘택홀(150) 저면에 금속 실리사이드 패턴(152)을 형성한다. 상기 금속 실리사이드 패턴(152)을 형성하는 공정은 도 8을 참조로 설명한 것과 동일할 수 있다.
상기 금속 실리사이드 패턴(152)을 형성할 때, 트랜지스터의 채널 영역에 스트레스가 가해지게 되어 상기 트랜지스터의 전하 이동도 특성을 향상시킬 수 있다.
상기 금속 실리사이드 패턴(152) 상에, 상기 제1 콘택홀(150) 내부를 채우도록 제1 도전막을 형성한다. 상기 제1 도전막은 금속 물질을 포함할 수 있다.
이 후, 상기 제1 도전막을 화학 기계적 연마 공정 및/또는 에치백 공정을 통해 평탄화하여, 상기 제1 콘택홀(150) 내부를 채우는 제1 콘택 플러그(154)를 형성한다. 상기 평탄화 공정 또는 이 전의 식각 공정에서, 상기 제1 식각 마스크 패턴(125)이 제거될 수 있다.
따라서, 상기 금속 실리사이드 패턴(152) 및 제1 콘택 플러그(154)를 포함하는 제1 콘택 구조물(155)이 형성된다. 상기 제1 콘택 구조물(155)은 도 1에 도시된 제1 매립 콘택 구조물(121a) 및 제1 콘택 플러그(126)가 포함된 형태일 수 있다.
도 16을 참조하면, 상기 제1 콘택 플러그(154) 및 상기 제1 층간 절연막(124) 상에 상기 제1 콘택 플러그(154)와 접하는 비트 라인(128)을 형성한다. 상기 비트 라인(128)을 덮는 제2 층간 절연막(130)을 형성한다.
도 17을 참조하면, 상기 제2 층간 절연막(130) 상에 상기 제2 영역의 상부를 노출하는 제2 식각 마스크 패턴(131)을 형성한다. 상기 제2 식각 마스크 패턴(131)을 이용하여, 상기 제2 층간 절연막(130), 제1 층간 절연막(124), 식각 저지막(122) 및 제2 영역의 기판(100)을 식각하여 제2 콘택홀(156)을 형성한다.
상기 제2 콘택홀(156)의 저면은 제2 액티브 영역으로 제공될 수 있다. 예시적인 실시예에 있어서, 상기 제2 콘택홀(156)의 저면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 상기 제2 콘택홀(156)은 저면이 상기 게이트 전극(110) 높이의 1/2보다 높게 되도록 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정 및/또는 등방성 식각 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 층간 절연막(130), 제1 층간 절연막(124), 식각 저지막(122) 및 제2 영역의 기판(100)의 일부를 이방성 식각 공정을 통해 식각하여 제2 예비 홀을 형성할 수 있다. 이 후, 등방성 식각 공정을 통해 기판을 선택적으로 식각하여 상기 제2 콘택홀(156)을 형성할 수 있다. 상기 제2 콘택홀(156)의 측벽에는 상기 게이트 절연막 패턴이 노출될 수 있다. 그러나, 이와는 달리, 상기 제2 콘택홀(156)의 측벽 부위에 기판의 실리콘이 일부 남아있을 수도 있다.
상기 제2 콘택홀(156)의 저면의 제2 액티브 영역에 불순물을 도핑한다. 따라서, 상기 제2 액티브 영역 표면 아래에 제2 불순물 영역(116b)을 형성한다. 상기 제2 불순물 영역(116b)의 상부면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 상기 제2 불순물 영역(116b)의 저면은 상기 게이트 전극(110) 높이의 1/2보다 낮게 위치하도록 형성할 수 있다. 바람직하게는, 상기 제2 불순물 영역(116b)의 저면은 상기 매립 게이트 구조물(113)의 저면과 인접하는 부위에 위치하도록 형성할 수 있다.
도 18을 참조하면, 상기 제2 콘택홀(156) 저면에 금속 실리사이드 패턴(158)을 형성한다. 상기 금속 실리사이드 패턴(158)을 형성하는 공정은 도 8을 참조로 설명한 것과 동일할 수 있다. 상기 금속 실리사이드 패턴(158)을 형성할 때, 트랜지스터의 채널 영역에 스트레스가 가해지게 되어 상기 트랜지스터의 전하 이동도 특성을 향상시킬 수 있다.
상기 금속 실리사이드 패턴(158) 상에, 상기 제2 콘택홀(156) 내부를 채우도록 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 금속 물질을 포함할 수 있다.
이 후, 상기 제2 도전막을 화학 기계적 연마 공정 및/또는 에치백 공정을 통해 평탄화하여, 상기 제2 콘택홀(156) 내부를 채우는 제2 콘택 플러그(160)를 형성한다. 상기 평탄화 공정 또는 이 전의 식각 공정에서, 상기 제2 식각 마스크 패턴(131)이 제거될 수 있다.
따라서, 상기 금속 실리사이드 패턴(158) 및 제2 콘택 플러그(160)를 포함하는 제2 콘택 구조물(161)이 형성된다. 상기 제2 콘택 구조물(161)의 저면은 상기 게이트 전극(110)의 상부면보다 낮게 위치하게 된다. 상기 제2 콘택 구조물(161)은 도 1에 도시된 제2 매립 콘택 구조물(121b) 및 제2 콘택 플러그(132)가 포함된 형태일 수 있다.
도 19를 참조하면, 상기 제2 콘택 플러그(160)와 전기적으로 연결되는 커패시터(140)를 형성할 수 있다. 상기 커패시터(140)는 하부 전극(134), 유전막(136) 및 상부 전극(138)을 포함하도록 형성할 수 있다.
상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상되는 트랜지스터를 포함한다. 따라서, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 20 내지 도 24는 도 1에 도시된 반도체 소자의 제조 방법의 다른 예를 설명하기 위한 단면도들이다.
도 20을 참조하면, 도 3 내지 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 상기 기판(100)에 게이트 절연막 패턴(108), 게이트 전극(110) 및 캡핑막 패턴(112)을 포함하는 매립 게이트 구조물(113)을 형성한다.
상기 하드 마스크 패턴(104, 도 5)을 제거하여 기판(100)을 노출시킨다. 상기 기판(100)은 상기 매립 게이트 구조물들(113) 사이에 위치하는 제1 영역(10)과 양 단부에 위치하는 제2 영역(12)으로 구분될 수 있다.
상기 기판(100) 표면에 불순물을 도핑하여, 상기 제1 및 제2 영역(10, 12)의 표면 아래에 각각 예비 제1 및 제2 불순물 영역(115a, 115b)을 형성한다. 상기 예비 제1 및 제2 불순물 영역(115a, 115b)의 저면은 상기 게이트 전극(110) 높이의 1/2보다 낮게 위치하도록 형성할 수 있다. 바람직하게는, 상기 예비 제1 및 제2 불순물 영역(115a, 115b)의 저면은 상기 매립 게이트 구조물(113)의 저면과 인접하는 부위에 위치하도록 형성할 수 있다. 이와같이, 상기 매립 게이트 구조물들 양 측의 기판(100)을 식각하지 않은 상태에서 상기 불순물 도핑 공정이 수행될 수 있다.
도 21을 참조하면, 상기 매립 게이트 구조물(113), 기판(100) 및 소자 분리막(102) 상에 식각 저지막(122) 및 제1 층간 절연막(124)을 형성한다.
상기 제1 층간 절연막(124) 상에 상기 제1 영역의 상부를 노출하는 제1 식각 마스크 패턴(125)을 형성한다. 상기 제1 식각 마스크 패턴(125)을 이용하여, 상기 제1 층간 절연막(124), 식각 저지막(122) 및 제1 영역의 기판(100)을 식각하여 제1 콘택홀(170)을 형성한다.
상기 제1 콘택홀(170)의 저면은 제1 액티브 영역으로 제공될 수 있다. 예시적인 실시예에 있어서, 상기 제1 콘택홀(170)의 저면은 상기 게이트 전극의 상부면보다 낮을 수 있다. 상기 제1 콘택홀은 저면이 상기 게이트 전극 높이의 1/2보다 높게 되도록 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정 및/또는 등방성 식각 공정을 포함할 수 있다.
상기 제1 콘택홀(170)이 형성됨에 따라 상기 예비 제1 불순물 영역(115a)의 상부가 제거되어 제1 불순물 영역(116a)이 형성된다. 상기 제1 불순물 영역(116a)의 상부면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 상기 제1 불순물 영역(116a)의 상부면은 상기 게이트 전극(110) 높이의 1/2보다 높게 위치할 수 있다.
예시적인 실시예에 있어서, 상기 제1 콘택홀(170)에 의해 노출된 상기 제1 액티브 영역에 추가적으로 불순물 도핑을 더 수행하여 상기 제1 불순물 영역(116a)을 형성할 수도 있다.
도 22를 참조하면, 상기 제1 콘택홀(170)에 금속 실리사이드 패턴(152) 및 제1 콘택 플러그(154)를 포함하는 제1 콘택 구조물(155)을 형성한다. 상기 제1 콘택 구조물(155)의 저면은 상기 게이트 전극(110)의 상부면보다 낮게 위치하게 된다. 상기 제1 콘택 구조물(155)은 도 1에 도시된 제1 매립 콘택 구조물(121a) 및 제1 콘택 플러그(126)가 포함된 형태일 수 있다.
상기 제1 콘택 플러그(126) 및 상기 제1 층간 절연막(124) 상에 비트 라인(128)을 형성한다. 또한, 상기 비트 라인(128)을 덮는 제2 층간 절연막(130)을 형성한다.
상기 공정들은 도 15 및 도 16을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 23을 참조하면, 상기 제2 층간 절연막(130) 상에 상기 제2 영역의 상부를 노출하는 제2 식각 마스크 패턴(131)을 형성한다. 상기 제2 식각 마스크 패턴(131)을 이용하여, 상기 제2 층간 절연막(130), 제1 층간 절연막(124), 식각 저지막(122) 및 제2 영역의 기판(100)을 식각하여 제2 콘택홀(172)을 형성한다.
상기 제2 콘택홀(172)의 저면은 제2 액티브 영역으로 제공될 수 있다. 예시적인 실시예에 있어서, 상기 제2 콘택홀(172)의 저면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 상기 제2 콘택홀(172)은 저면이 상기 게이트 전극(110) 높이의 1/2보다 높게 되도록 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정 및/또는 등방성 식각 공정을 포함할 수 있다.
상기 제2 콘택홀(172)이 형성됨에 따라 상기 예비 제2 불순물 영역(115b)의 상부가 제거되어 제2 불순물 영역(116b)이 형성된다. 상기 제2 불순물 영역(116b)의 상부면은 상기 게이트 전극(110)의 상부면보다 낮을 수 있다. 상기 제2 불순물 영역(116b)의 상부면은 상기 게이트 전극(110) 높이의 1/2보다 높게 위치할 수 있다.
예시적인 실시예에 있어서, 상기 제2 콘택홀(172)에 의해 노출된 상기 제2 액티브 영역에 추가적으로 불순물 도핑을 더 수행하여 상기 제2 불순물 영역(116b)을 형성할 수도 있다.
도 24를 참조하면, 상기 제2 콘택홀(172) 저면에 금속 실리사이드 패턴(158)을 형성한다. 상기 금속 실리사이드 패턴(158)을 형성하는 공정은 도 8을 참조로 설명한 것과 동일할 수 있다.
상기 금속 실리사이드 패턴(158)을 형성할 때, 트랜지스터의 채널 영역에 스트레스가 가해지게 되어 상기 트랜지스터의 전하 이동도 특성을 향상시킬 수 있다.
상기 금속 실리사이드 패턴(158) 상에, 상기 제2 콘택홀(172) 내부를 채우는 제2 콘택 플러그(160)를 형성한다. 따라서, 상기 금속 실리사이드 패턴(158) 및 제2 콘택 플러그(160)를 포함하는 제2 콘택 구조물(161)이 형성된다. 상기 제2 콘택 구조물(161)의 저면은 상기 게이트 전극(110)의 상부면보다 낮게 위치하게 된다. 상기 제2 콘택 구조물(161)은 도 1에 도시된 제2 매립 콘택 구조물(121b) 및 제2 콘택 플러그(132)가 포함된 형태일 수 있다.
상기 제2 콘택 플러그(132)와 전기적으로 연결되는 커패시터(140)를 형성할 수 있다. 상기 커패시터(140)는 하부 전극(134), 유전막(136) 및 상부 전극(138)을 포함하도록 형성할 수 있다.
상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상되는 트랜지스터를 포함한다. 따라서, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
상기 반도체 소자는 기판 상에 매립 게이트 구조물, 제1 및 제2 불순물 영역, 제1 및 제2 매립 콘택 구조물을 포함하는 트랜지스터와, 제1 및 제2 콘택 플러그, 비트 라인 및 커패시터를 포함하는 디램 소자이다. 그러나, 상기 트랜지스터는 자기 저항 소자, 상변화 소자, 저항 메모리 소자 등과 같은 다양한 메모리 소자의 선택 소자로써 제공될 수도 있다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 이하에서 설명하는 상기 반도체 소자는 가변 저항 소자일 수 있다.
도 25를 참조하면, 상기 반도체 소자는 기판(100) 상에 매립 게이트 구조물(113), 제1 및 제2 불순물 영역(116a, 116b) 및 제1 및 제2 매립 콘택 구조물(121a, 121b)을 포함하는 트랜지스터가 구비된다. 또한, 소스 라인, 콘택 플러그, 가변 저항 구조물 및 비트 라인을 포함할 수 있다.
상기 매립 게이트 구조물(113), 제1 및 제2 불순물 영역(116a, 116b) 및 제1 및 제2 매립 콘택 구조물(121a, 121b)을 포함하는 상기 트랜지스터는 도 1을 참조로 설명한 것과 동일할 수 있다. 상기 트랜지스터는 높은 동작 전류를 갖고, 전하 이동도가 향상될 수 있다. 상기 트랜지스터는 메모리 셀의 선택 소자로 제공될 수 있다.
상기 매립 게이트 구조물(113), 제1 및 제2 매립 콘택 구조물(121a, 121b), 소자 분리막(102) 상에는 식각 저지막(250) 및 제1 층간 절연막(252)이 구비될 수 있다. 상기 식각 저지막(250)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 제1 층간 절연막(252)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 소스 라인(254)은 상기 제1 층간 절연막(252) 및 식각 저지막(250)을 관통할 수 있다. 상기 소스 라인(254)은 상기 제1 매립 콘택 구조물(121a)과 접촉하면서 연장될 수 있다. 상기 소스 라인(254)은 금속 물질을 포함할 수 있다. 예를들어, 상기 소스 라인(254)은 텅스텐, 티타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(252) 및 소스 라인(254) 상에는 제2 층간 절연막(256)이 구비될 수 있다.
상기 콘택 플러그(258)는 상기 제2 층간 절연막(256), 제1 층간 절연막(252) 및 식각 저지막(250)을 관통하고, 상기 제2 매립 콘택 구조물(121b)과 접촉한다. 상기 콘택 플러그(258)는 금속 물질을 포함할 수 있다.
상기 콘택 플러그(258) 상에는 고립된 섬 형상을 갖는 가변 저항 구조물(266)이 구비될 수 있다. 상기 가변 저항 구조물(266)은 하부 전극(260), 가변 저항 패턴 및 상부 전극(264)이 적층된 구조를 가질 수 있다.
상기 하부 및 상부 전극(260, 264)은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 자기 메모리(Magnetic Random Access Memory: MRAM) 소자일 수 있다.
도시된 것과 같이, 상기 가변 저항 패턴은 고정막 패턴(262a), 터널 베리어막 패턴(262b) 및 자유막 패턴(262c)을 포함하는 MTJ(magnetic tunnel junction)패턴일 수 있다.
상기 고정막 패턴(262a)은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함할 수 있다. 상기 고정막 패턴(262a) 상에는 하부 강자성막(도시안됨), 반강자성 커플링 스페이서막(도시안됨), 상부 강자성막(도시안됨)이 더 포함될 수도 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체 일 수 있다. 상기 반강자성 커플링 스페이서막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
상기 터널 베리어막 패턴(262b)은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다.
상기 자유막 패턴(262c)은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체일 수 있다.
상기 MTJ 패턴은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 소자일 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상변화에 따라 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 상변화 메모리(Phase Change Random Access Memory: PRAM) 소자일 수 있다. 예를 들어, 상기 가변 저항 패턴은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다.
상기 가변 저항 구조물들(266) 사이를 채우는 제3 층간 절연막(268)이 구비될 수 있다.
상기 비트 라인(270)은 상기 제3 층간 절연막(268) 및 상기 가변 저항 구조물(266) 상에 구비된다. 상기 비트 라인(270)은 상기 가변 저항 구조물(266)의 상부면과 접촉하면서 상기 제2 방향으로 연장될 수 있다. 상기 비트 라인(270)은 베리어 금속막 및 금속막이 적층되는 구조를 가질 수 있다.
상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상되는 트랜지스터를 포함한다. 따라서, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 26 및 도 27은 도 25에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 26을 참조하면, 도 3 내지 도 9를 참조로 설명한 공정을 동일하게 수행하여 도 9에 도시된 트랜지스터를 형성한다.
상기 매립 게이트 구조물(113), 제1 및 제2 매립 콘택 구조물(121a, 121b), 소자 분리막(102) 상에 식각 저지막(250) 및 제1 층간 절연막(252)을 형성한다. 상기 식각 저지막(250)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다. 상기 제1 층간 절연막(252)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
상기 제1 층간 절연막(252) 및 식각 저지막(250)을 식각하여 상기 제1 매립 콘택 구조물(121a)을 노출하는 개구부를 형성한다. 상기 제1 개구부는 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 개구부 내부에 제1 도전막을 형성하고 평탄화하여, 상기 제1 매립 콘택 구조물(121a)과 접촉하는 소스 라인(254)을 형성한다. 상기 소스 라인(254)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
도 27을 참조하면, 상기 제1 층간 절연막(252) 및 소스 라인(254) 상에 제2 층간 절연막(256)을 형성한다.
상기 제2 층간 절연막(256), 제1 층간 절연막(252) 및 식각 저지막(250)을 식각하여 상기 제2 매립 콘택 구조물(121b)과 접촉하는 콘택홀을 형성한다.
상기 콘택홀을 내부를 채우면서 상기 제2 층간 절연막(256) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 금속 물질을 포함할 수 있다. 이 후, 상기 제2 도전막을 화학 기계적 연마 공정 및/또는 에치백 공정을 통해 평탄화하여, 상기 콘택홀 내부를 채우는 콘택 플러그(258)를 형성한다. 상기 콘택 플러그(258)는 제2 층간 절연막(256), 제1 층간 절연막(252) 및 식각 저지막(250)을 관통하여 상기 제2 매립 콘택 구조물(121b)과 접촉할 수 있다.
다시, 도 25를 참조하면, 상기 제2 층간 절연막(256) 상에 상기 콘택 플러그(258)와 각각 접촉하는 고립된 섬 형상의 가변 저항 구조물(266)을 형성한다. 상기 가변 저항 구조물(266)은 하부 전극(260), 가변 저항 패턴 및 상부 전극(264)을 포함하고, 이들이 적층된 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 도시된 것과 같이, 상기 가변 저항 패턴은 고정막 패턴(262a), 터널 베리어막 패턴(262b) 및 자유막 패턴(262c)을 포함하는 MTJ 패턴일 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질로 형성할 수도 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상변화에 따라 저항이 변하는 물질을 포함할 수도 있다. 예를 들어, 상기 가변 저항 패턴은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다.
상기 가변 저항 구조물(266) 사이를 채우도록 제3 층간 절연막(268)을 형성한다. 상기 가변 저항 구조물(266)의 상부면이 노출되도록 상기 제3 층간 절연막(268)을 평탄화한다.
이 후, 상기 제3 층간 절연막(268) 상에 상기 제2 방향으로 연장되는 비트 라인(270)을 형성한다. 상기 비트 라인(270)은 상기 가변 저항 구조물의 상부면과 접할 수 있다.
상기 반도체 소자는 높은 동작 전류를 갖고, 전하 이동도가 향상되는 트랜지스터를 포함한다. 따라서, 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
전술한 반도체 소자에 포함되는 매립 트랜지스터는 디램 소자, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 다양한 메모리 장치의 선택 소자로 사용될 수 있다. 또한, 상기 매립 트랜지스터는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 소자 분리막
104 : 하드 마스크 패턴 106a : 게이트 트렌치
108 : 게이트 절연막 패턴 110 : 매립 게이트 전극
112 : 캡핑막 패턴 113 : 매립 게이트 구조물
116a, 116b : 제1 및 제2 불순물 영역
121a, 121b : 제1 및 제2 매립 콘택 구조물
118 : 금속 실리사이드 패턴 120 : 매립 콘택 플러그
122 : 식각 저지막 124 : 제1 층간 절연막
126 : 제1 콘택 플러그 128 : 비트 라인
130 : 제2 층간 절연막 132 : 제2 콘택 플러그
140 : 커패시터

Claims (10)

  1. 게이트 트렌치를 포함하는 기판;
    상기 게이트 트렌치 내부를 채우면서 상기 게이트 트렌치 위로 돌출되고, 게이트 절연막, 게이트 전극 및 캡핑막 패턴을 포함하는 매립 게이트 구조물;
    상기 매립 게이트 구조물 양 측의 기판 표면 아래에 구비되고, 적어도 일부분이 상기 게이트 전극의 측벽 부위와 마주하는 제1 및 제2 불순물 영역; 및
    상기 제1 및 제2 불순물 영역 상에 각각 구비되고, 금속 실리사이드 패턴 및 금속 패턴을 포함하고, 상기 매립 게이트 구조물의 측벽과 마주하는 제1 및 제2 매립 콘택 구조물들을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 불순물 영역의 상부면은 상기 게이트 전극의 상부면보다 낮게 위치하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 및 제2 불순물 영역의 하부면은 상기 게이트 전극의 높이의 1/2보다 낮게 위치하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 매립 콘택 구조물의 상부면은 상기 매립 게이트 구조물의 상부면과 실질적으로 동일한 평면에 위치하는 반도체 소자.
  5. 제1항에 있어서, 상기 금속 실리사이드 패턴은 상기 제1 및 제2 불순물 영역의 상부면과 직접 접촉하는 반도체 소자.
  6. 제1항에 있어서, 상기 금속 실리사이드 패턴의 저면은 상기 게이트 전극의 상부면보다 낮게 위치하는 반도체 소자.
  7. 제1항에 있어서, 상기 금속 실리사이드 패턴은 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 몰리브덴 실리사이드로 이루어지는 군에서 선택된 적어도 하나인 반도체 소자.
  8. 제1항에 있어서, 상기 기판에 소자 분리 영역을 구분하기 위한 소자 분리막 패턴이 구비되고, 상기 소자 분리막 패턴의 상부면은 상기 제1 및 제2 매립 콘택 구조물의 상부면과 실질적으로 동일한 평면에 위치하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 매립 콘택 구조물 상에 구비되는 제1 콘택 플러그;
    상기 제2 매립 콘택 구조물 상에 구비되는 제2 콘택 플러그;
    상기 제1 콘택 플러그와 전기적으로 연결되는 비트 라인; 및
    상기 제2 콘택 플러그와 접하는 커패시터를 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 매립 콘택 구조물 상에 구비되는 소스 라인;
    상기 제2 매립 콘택 구조물 상에 구비되는 콘택 플러그;
    상기 콘택 플러그와 전기적으로 연결되는 가변 저항 구조물; 및
    상기 가변 저항 구조물과 접하는 비트 라인을 더 포함하는 반도체 소자.
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