KR20160059567A - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명은 커맨드 패드를 통해 외부 장치로부터 커맨드를 수신하고, 커맨드 패드를 통해 외부 장치로 응답을 전송하고, 그리고 복수의 데이터 패드들을 통해 외부 장치와 데이터를 교환하는 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 스토리지 장치가 커맨드 패드를 통해 디버그 커맨드를 수신하는 단계, 그리고 디버그 커맨드에 응답하여, 스토리지 장치가 내부 정보를 커맨드 패드를 통해 응답으로 출력하는 단계로 구성된다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND METHOD OF OPERATING STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
스토리지 장치를 액세스하는 도중에, 스토리지 장치에서 에러가 발생할 수 있다. 스토리지 장치에서 에러가 발생한 원인을 파악하고 파악된 원인을 해결하기 위하여, 디버깅(debugging)이 사용된다. 통상적으로, 디버깅은 스토리지 장치를 리셋하고, 스토리지 장치를 테스트 장치에 연결한 상태에서, 스토리지 장치에서 에러가 발생한 환경을 재현함으로써 수행된다. 재현된 환경에서 스토리지 장치에서 에러가 발생하면, 테스트 장치를 통해 스토리지 장치의 내부 변수들이 검출되고, 에러가 발생한 원인이 파악될 수 있다.
그러나, 종래의 디버깅의 경우, 스토리지 장치에서 에러가 발생한 환경을 동일하게 재현하는 것이 어렵고, 에러가 발생한 환경이 동일하게 재현되더라도 스토리지 장치에서 에러가 발생하지 않을 수 있다는 한계가 있다. 따라서, 스토리지 장치에서 에러가 발생하는 원인을 더 정확하게 파악할 수 있는 새로운 디버깅 방법이 요구되고 있다.
본 발명의 목적은, 향상된 정확도를 갖는 디버깅을 지원하는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
커맨드 패드를 통해 외부 장치로부터 커맨드를 수신하고, 상기 커맨드 패드를 통해 상기 외부 장치로 응답을 전송하고, 그리고 복수의 데이터 패드들을 통해 상기 외부 장치와 데이터를 교환하도록 구성되는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 스토리지 장치가 상기 커맨드 패드를 통해 디버그 커맨드를 수신하는 단계; 그리고 상기 디버그 커맨드에 응답하여, 상기 스토리지 장치가 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계를 포함한다.
실시 예로서, 상기 디버그 커맨드를 수신하는 단계는, 커맨드 및 아규먼트를 수신하는 단계; 그리고 상기 수신된 아규먼트가 미리 정해진 패턴을 갖는 시그니처를 포함하면, 상기 수신된 커맨드를 상기 디버그 커맨드로 판별하는 단계를 포함한다.
실시 예로서, 상기 스토리지 장치에서 동작 오류가 발생하여 상기 스토리지 장치가 정지한 상태에서도, 상기 커맨드 및 상기 아규먼트를 수신하는 단계 및 상기 수신된 커맨드를 상기 디버그 커맨드로 판별하는 단계는 정상적으로 수행된다.
실시 예로서, 상기 커맨드는 eMMC (embedded MultiMedia Card) 표준에 따른 CMD0이다.
실시 예로서, 상기 디버그 커맨드를 수신하는 단계는, 상기 아규먼트가 제1 패턴을 갖는 제1 시그니처를 포함하면, 상기 아규먼트에 포함된 값을 내부 주소로 저장하는 단계를 더 포함한다.
실시 예로서, 둘 이상의 커맨드들과 함께 수신되는 값들이 조합되어 상기 내부 주소로 저장된다.
실시 예로서, 상기 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계는, 제2 커맨드 및 제2 아규먼트를 수신하는 단계; 그리고 상기 제2 아규먼트가 제2 패턴을 갖는 제2 시그니처를 포함하면, 상기 내부 주소 및 상기 제2 아규먼트에 포함된 제2 값에 대응하는 데이터를 상기 응답으로 출력하는 단계를 포함한다.
실시 예로서, 상기 내부 주소 및 상기 제2 아규먼트에 포함된 상기 제2 값에 대응하는 데이터를 상기 응답으로 출력하는 단계는, 상기 스토리지 장치의 내부 레지스터들 중 상기 내부 주소 및 상기 제2 값에 대응하는 레지스터에 저장된 데이터를 상태 레지스터에 저장하는 단계; 출력 커맨드를 수신하는 단계; 그리고 상기 수신된 출력 커맨드에 응답하여, 상기 상태 레지스터에 저장된 데이터를 상기 수신된 출력 커맨드에 대한 상기 응답으로 출력하는 단계를 포함한다.
실시 예로서, 상기 상태 레지스터는 eMMC (embedded MultiMedia Card) 표준에 따른 OCR (Operation Conditions Register)이다.
실시 예로서, 상기 출력 커맨드는 eMMC (embedded MultiMedia Card) 표준에 따른 CMD1이다.
실시 예로서, 상기 디버그 커맨드를 수신하는 단계는, 제3 커맨드 및 제3 아규먼트를 수신하는 단계; 그리고 상기 제3 아규먼트가 제3 패턴을 갖는 제3 시그니처를 포함하면, 상기 스토리지 장치의 내부 레지스터들 중 상기 내부 주소 및 상기 제3 아규먼트에 포함된 제3 값에 대응하는 레지스터들의 데이터를 상기 스토리지 장치의 내부 RAM (Random Access Memory)으로 복사하는 단계를 더 포함한다.
실시 예로서, 상기 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계는, 제4 커맨드 및 제4 아규먼트를 수신하는 단계; 그리고 상기 제4 아규먼트가 제4 패턴을 갖는 제4 시그니처를 포함하면, 상기 내부 RAM에 저장된 데이터 중 상기 내부 주소 및 상기 제4 아규먼트에 포함된 제4 값에 대응하는 데이터를 상기 응답으로 출력하는 단계를 포함한다.
실시 예로서, 상기 내부 RAM에 저장된 데이터 중 상기 내부 주소 및 상기 제4 값에 대응하는 데이터를 상기 응답으로 출력하는 단계는, 상기 내부 RAM에 저장된 데이터 중 상기 내부 주소 및 상기 제4 값에 대응하는 데이터를 상태 레지스터에 저장하는 단계; 출력 커맨드를 수신하는 단계; 그리고 상기 수신된 출력 커맨드에 응답하여, 상기 상태 레지스터에 저장된 데이터를 상기 수신된 출력 커맨드에 대한 상기 응답으로 출력하는 단계를 포함한다.
실시 예로서, 상기 디버그 커맨드를 수신하는 단계는, 상기 복사하는 단계 이전에, 상기 상태 레지스터를 대기(WAIT)로 설정하는 단계; 그리고 상기 복사하는 단계가 완료되면, 상기 상태 레지스터를 완료(ACK)로 설정하는 단계를 더 포함한다.
실시 예로서, 상기 디버그 커맨드를 수신하는 단계는, 상기 수신된 아규먼트가 제5 패턴을 갖는 제5 시그니처를 포함하면, 상기 스토리지 장치의 프로세서의 스택(stack)의 주소를 내부 주소로 저장하는 단계를 더 포함한다.
실시 예로서, 상기 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계는, 제5 커맨드 및 제5 아규먼트를 수신하는 단계; 그리고 상기 제5 아규먼트가 제6 패턴을 갖는 제5 시그니처를 포함하면, 상기 스택에 저장된 데이터 중 상기 내부 주소 및 상기 제5 아규먼트에 포함된 제5 값에 대응하는 데이터를 상기 응답으로 출력하는 단계를 포함한다.
실시 예로서, 상기 디버그 커맨드를 수신하는 단계는, 제6 커맨드 및 제6 아규먼트를 수신하는 단계; 그리고 상기 제6 커맨드가 제7 패턴을 갖는 제6 시그니처를 포함하면, 상기 스택에 저장된 데이터 중 상기 내부 주소 및 상기 제6 아규먼트에 포함된 제6 값에 대응하는 데이터를 상기 스토리지 장치의 내부 RAM (Random Access Memory)으로 복사하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 커맨드 패드를 통해 외부 장치로부터 커맨드를 수신하고, 그리고 상기 커맨드 패드를 통해 상기 외부 장치로 응답을 전송하고, 데이터 패드들을 통해 상기 외부 장치와 데이터를 교환하고, 그리고 디버그 패드를 통해 외부 테스트 장치에 의해 디버그되도록 구성되고, 상기 메모리 컨트롤러는, 상기 커맨드 패드를 통해 수신되는 디버그 커맨드에 응답하여, 상기 메모리 컨트롤러의 내부 정보를 상기 커맨드 패드를 통해 상기 외부 장치로 출력하도록 구성된다.
실시 예로서, 상기 스토리지 장치는 eMMC (embedded MultiMedia Card)이다.
실시 예로서, 상기 디버그 커맨드는 상기 eMMC의 표준에 따른 CMD0을 포함한다.
본 발명의 실시 예에 따르면, 스토리지 장치는 에러가 발생한 상태에서 외부 호스트 장치의 요청에 따라 내부 정보를 출력한다. 따라서, 향상된 정확도를 갖는 디버깅을 지원하는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 호스트 장치가 스토리지 장치의 내부 정보를 획득하는 방법을 보여주는 순서도이다.
도 3은 스토리지 장치에서 에러가 발생하는 예들을 보여준다.
도 4는 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 5는 디버깅 시에 사용되는 커맨드들을 보여주는 테이블이다.
도 6은 스토리지 장치가 CMD0에 응답하여 수행하는 동작을 보여주는 순서도이다.
도 7은 스토리지 장치 및 호스트 장치가 통신하는 제1 예를 보여주는 순서도이다.
도 8은 스토리지 장치 및 호스트 장치가 통신하는 제2 예를 보여주는 순서도이다.
도 9는 스토리지 장치가 내부 정보를 준비하는 단계를 보여주는 순서도이다.
도 10은 스토리지 장치가 내부 정보를 준비하는 동안에 호스트 장치가 수행하는 동작의 예를 보여주는 순서도이다.
도 11은 스토리지 장치가 내부 정보를 OCR에 저장하는 동작을 보여주는 순서도이다.
도 12는 스토리지 장치 및 호스트 장치가 통신하는 제3 예를 보여주는 순서도이다.
도 13은 스토리지 장치(100) 및 호스트 장치(200)가 통신하는 제4 예를 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 16은 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(10)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(10)는 스토리지 장치(100) 및 호스트 장치(200)를 포함한다. 호스트 장치(200)는 스토리지 장치(100)를 액세스하도록 구성된다. 호스트 장치(200)는 스토리지 장치(100)에 데이터를 기입하고, 스토리지 장치(100)로부터 데이터를 읽을 수 있다. 호스트 장치(200)는 스토리지 장치(100)에 기입된 데이터를 소거할 수 있다.
스토리지 장치(100)는 호스트 장치(200)의 제어에 따라 동작할 수 있다. 스토리지 장치(100)는 불휘발성 메모리(1100 및 메모리 컨트롤러(120)를 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 쓰기 데이터를 수신하고, 쓰기 데이터를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽기 데이터를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
제1 데이터(DATA1), 제1 어드레스(ADDR1), 그리고 제1 커맨드(CMD1)는 공통적으로 제1 채널(CH1)을 통해 통신될 수 있다. 제어 신호(CTRL)는 제1 채널과 다른 제2 채널(CH2)을 통해 통신될 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다. 메모리 컨트롤러(120)는 호스트 장치(200)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다.
불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(100)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(100)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.
스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) NAND, EF (Error Free) NAND 등과 같은 실장형 메모리를 포함할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 간결한 설명을 위하여, 스토리지 장치(100)는 eMMC인 것으로 가정된다. 그러나, 본 발명의 기술적 사상은 eMMC에 한정되지 않는다.
메모리 컨트롤러(120) 및 호스트 장치(200)는 커맨드 패드(CP), 데이터 패드들(DP), 데이터 스트로브 패드(DSP), 그리고 클럭 패드(CKP)를 통해 서로 통신할 수 있다.
메모리 컨트롤러(120)는 커맨드 패드(CP)를 통해 호스트 장치(200)로부터 커맨드(CMD)를 수신할 수 있다. 메모리 컨트롤러(120)는 커맨드 패드(CP)를 통해 호스트 장치(200)로 응답(RESP)을 전송할 수 있다. 메모리 컨트롤러(120)는 데이터 패드들(DP)을 통해 호스트 장치(200)와 데이터(DATA)를 교환할 수 있다. 메모리 컨트롤러(120)는 데이터 스트로브 패드(DSP)를 통해 호스트 장치(200)와 데이터 스트로브 신호(DS)를 교환할 수 있다. 메모리 컨트롤러(120)는 클럭 패드(CKP)를 통해 호스트 장치(200)로부터 클럭(CLK)을 수신할 수 있다.
메모리 컨트롤러(120)는 디버그 패드(DP)를 더 포함한다. 디버그 패드(DP)에 테스트 장치가 연결될 수 있다. 디버그 패드(DP)에 연결되는 테스트 장치를 통해, 스토리지 장치(100)가 디버그될 수 있다.
호스트 장치(200)는 디버거(210)를 포함한다. 예를 들어, 디버거(210)는 커맨드 패드(CP)를 통해 스토리지 장치(100)를 디버그하는 소프트웨어일 수 있다. 메모리 컨트롤러(120)는 디버그 제어기(129)를 포함한다. 예를 들어, 디버그 제어기(129)는 디버거(210)의 제어에 따라 스토리지 장치(100)의 내부 정보를 호스트 장치(200)로 전송하는 소프트웨어일 수 있다.
도 2는 호스트 장치(200)가 스토리지 장치(100)의 내부 정보를 획득하는 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 호스트 장치(200) 및 스토리지 장치(100)는 서로 통신할 수 있다.
S120 단계에서, 스토리지 장치(100)에서 에러가 발생할 수 있다. 예를 들어, 스토리지 장치(100)는 호스트 장치(200)에 의해 요청된 동작을 수행하는 중간에, 호스트 장치(200)로 정상적인 응답을 출력하지 않고 정지할 수 있다. 예를 들어, 스토리지 장치에서 '디바이스 행(Device Hang)'이 발생할 수 있다.
S130 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치로 디버그 커맨드(CMD_D)를 전송한다. 예를 들어, 호스트 장치(200)는 디버거(210)는 커맨드 패드(CP)를 통해 디버그 커맨드(CMD_D)를 전송할 수 있다.
S140 단계에서, 디버그 커맨드(CMD_D)에 응답하여, 스토리지 장치(100)는 내부 정보를 응답(RESP)으로서 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송한다. 예를 들어, 디버그 제어기(129)는 디버그 커맨드(CMD_D)에 응답하여 커맨드 패드(CP)를 통해 내부 정보를 전송할 수 있다.
상술된 실시 예에 따르면, 스토리지 장치(100)는 에러가 발생한 상태에서 내부 정보를 호스트 장치(200)로 출력한다. 스토리지 장치(100)가 호스트 장치(200)로부터 분리되지 않고 내부 정보를 호스트 장치(200)로 전송하므로, 스토리지 장치(100)는 에러가 발생한 상황을 보여주는 리셋되지 않은 정보를 호스트 장치(200)로 제공한다. 호스트 장치(200)는 스토리지 장치(100)에러가 발생한 상황을 보여주는 내부 정보를 획득할 수 있다. 따라서, 스토리지 장치(100)의 디버깅의 정확도가 향상된다.
도 2에서, 호스트 장치(200)는 스토리지 장치(100)에서 에러가 발생한 경우에 디버그 커맨드(CMD_D)를 스토리지 장치(100)로 전송하는 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 한정되지 않는다. 예를 들어, 호스트 장치(200)는 스토리지 장치(100)에서 에러가 발생하지 않은 경우에도 커맨드 패드(CP)를 통해 디버그 커맨드(CMD_D)를 전송할 수 있다. 또한, 스토리지 장치(100)는 에러가 발생하지 않은 경우에도 디버그 커맨드(CMD_D)에 응답하여 내부 정보를 커맨드 패드(CP)를 통해 출력할 수 있다.
도 3은 스토리지 장치(100)에서 에러가 발생하는 예들을 보여준다. 도 3의 제1 박스(B1)에서, 호스트 장치(200)가 스토리지 장치(100)에 데이터를 기입하는 동안에 스토리지 장치(100)에서 에러가 발생한 예가 도시되어 있다.
도 1 및 도 3의 제1 박스(B1)를 참조하면, 제1 시간(T1)에 스토리지 장치(100)는 전송 상태(TRANS)일 수 있다. 호스트 장치(200)는 스토리지 장치(100)로 쓰기 커맨드(CMD25)를 전송한다.
제2 시간(T2)에, 쓰기 커맨드(CMD25)에 응답하여, 스토리지 장치(100)는 수신 상태(RCV)로 진입한다. 호스트 장치(200)는 스토리지 장치(100)로 데이터(DATA)를 전송한다. 또한, 스토리지 장치(100)는 쓰기 커맨드(CMD25)에 대한 응답(RESP)을 호스트 장치(200)로 전송할 수 있다. 데이터(DATA)의 전송이 완료되면, 호스트 장치(200)는 스토리지 장치(100)로 중지 커맨드(CMD12)를 전송할 수 있다.
제3 시간(T3)에, 중지 커맨드(CMD12)에 응답하여, 스토리지 장치(100)는 프로그램 상태(PRG)로 진입한다. 스토리지 장치(100)는 수신된 데이터(DATA)의 프로그램을 시작한다. 스토리지 장치(100)는 비지(Busy)를 가리키는 신호를 데이터(DATA)로서 출력할 수 있다. 스토리지 장치(100)는 중지 커맨드(CMD12)에 대한 응답(RESP)을 호스트 장치(200)로 전송할 수 있다.
제4 시간(T4)에, 타임 아웃이 발생할 수 있다. 예를 들어, 스토리지 장치(100)가 수신된 데이터(DATA)의 프로그램을 완료하는 경우, 스토리지 장치(100)는 프로그램 상태(PRG)로부터 전송 상태(TRAN)로 복귀할 수 있다. 또한, 스토리지 장치(100)는 비지(Busy)를 가리키는 신호를 출력하는 것을 중지할 수 있다. 미리 정해진 시간 내에 스토리지 장치(100)가 프로그램 상태(PRG)로부터 복귀하지 않는 경우, 호스트 장치(200)는 스토리지 장치(100)에서 에러가 발생한 것으로 판별될 수 있다. 예를 들어, 호스트 장치(200)는 스토리지 장치(100)가 프로그램 상태(PRG)로부터 복귀하지 않는 디바이스 행이 발생한 것으로 판별할 수 있다.
도 3의 제2 박스(B2)에서, 호스트 장치(200)가 스토리지 장치(100)로 데이터를 전송하는 동안에 에러가 발생하는 예가 도시된다. 도 1 및 도 3의 제2 박스(B2)를 참조하면, 제1 시간(T1)에, 스토리지 장치(100)는 전송 상태(TRAN)일 수 있다. 호스트 장치(200)는 스토리지 장치(100)로 쓰기 커맨드(CMD25)를 전송한다.
제2 시간(T2)에, 쓰기 커맨드(CMD25)에 응답하여, 스토리지 장치(100)는 수신 상태(RCV)로 진입한다. 호스트 장치(200)는 스토리지 장치(100)로 데이터(DATA)를 전송한다. 또한, 스토리지 장치(100)는 쓰기 커맨드(CMD25)에 대한 응답(RESP)을 호스트 장치(200)로 전송할 수 있다.
호스트 장치(200)가 스토리지 장치(100)로 데이터(DATA)를 전송하는 중간에, 스토리지 장치(100)에서 에러가 발생할 수 있다. 이 경우, 호스트 장치(200)가 스토리지 장치(100)로 데이터(DATA)를 전송하는 것을 중지하여도, 스토리지 장치(100)는 수신 상태(RCV)로부터 복귀하지 않을 수 있다. 이 때, 호스트 장치(200)는 스토리지 장치(100)에서 에러가 발생한 것으로 판별될 수 있다. 예를 들어, 호스트 장치(200)는 스토리지 장치(100)가 수신 상태(RCV)로부터 복귀하지 않는 디바이스 행이 발생한 것으로 판별할 수 있다.
도 3의 제3 박스(B3)에서, 호스트 장치(200)가 스토리지 장치(100)로 데이터를 읽는 동안에 에러가 발생하는 예가 도시된다. 도 1 및 도 3의 제3 박스(B3)를 참조하면, 제1 시간(T1)에, 스토리지 장치(100)는 전송 상태(TRAN)일 수 있다. 호스트 장치(200)는 스토리지 장치(100)로 읽기 커맨드(CMD18)를 전송한다.
제2 시간(T2)에, 읽기 커맨드(CMD18)에 응답하여, 스토리지 장치(100)는 데이터 상태(DATA_S)로 진입한다. 스토리지 장치(100)는 호스트 장치(200)로 데이터(DATA)를 전송한다. 또한, 스토리지 장치(100)는 읽기 커맨드(CMD18)에 대한 응답(RESP)을 호스트 장치(200)로 전송할 수 있다.
스토리지 장치(100)가 호스트 장치(200)로 데이터(DATA)를 전송하는 중간에, 스토리지 장치(100)에서 에러가 발생할 수 있다. 이 경우, 스토리지 장치(100)로부터 데이터(DATA)가 전송되는 것이 중지되고, 스토리지 장치(100)는 데이터 상태(DATA_S)로부터 복귀하지 않을 수 있다. 이 때, 호스트 장치(200)는 스토리지 장치(100)에서 에러가 발생한 것으로 판별될 수 있다. 예를 들어, 호스트 장치(200)는 스토리지 장치(100)가 데이터 상태(DATA_S)로부터 복귀하지 않는 디바이스 행이 발생한 것으로 판별할 수 있다.
상술된 바와 같이 디바이스 행이 발생한 경우, 본 발명의 실시 예에 따라, 커맨드 패드(CP)를 통해 스토리지 장치(100)의 내부 정보가 획득될 수 있다. 따라서, 스토리지 장치(100)에서 발생한 에러의 원인이 판별될 수 있고, 스토리지 장치(1000의 디버깅의 정확도가 향상된다.
도 4는 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 1 및 도 4를 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 글로벌 레지스터들(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치(200)와 통신할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 불휘발성 메모리(110)를 제어할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 커맨드(CMD)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 데이터(DATA)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 커맨드(CMD)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터(DATA)를 메모리 인터페이스(127)를 통해 제1 데이터(DATA1)로서 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제1 데이터(DATA1)를 호스트 인터페이스(125)를 통해 데이터(DATA)로서 출력할 수 있다. 예시적으로, 프로세서(122)는 DMA (Direct Memory Access)를 포함하며, DMA를 이용하여 데이터를 출력할 수 있다.
프로세서(122)는 레지스터(REG_C) 및 스택(STK)을 포함할 수 있다. 프로세서(122)는 레지스터(REG_C)에 다양한 변수들을 저장할 수 있다. 프로세서(122)는 스택(STK)을 이용하여 코드를 수행할 수 있다. 프로세서(122)는 디버그 컨트롤러(129)를 구동할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 데이터에 기반하여, 에러 정정을 수행하기 위한 패리티를 생성할 수 있다. 데이터 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 데이터 및 패리티를 이용하여, 수신된 데이터의 에러 정정을 수행할 수 있다. 에러 정정 블록은 내부 변수를 저장하는 레지스터(REG_E)를 포함한다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치(200)와 통신하도록 구성된다. 호스트 인터페이스(125)는 호스트 장치(200)로부터 클럭(CLK), 커맨드(CMD), 데이터(DATA) 및 데이터 스트로브 신호(DS)를 수신하고, 호스트 장치(200)로 응답(RESP), 데이터(DATA) 및 데이터 스트로브 신호(DS)를 출력할 수 있다. 호스트 인터페이스(125)는 내부 변수를 저장하는 레지스터(REG_H)를 포함한다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다. 예시적으로, 호스트 인터페이스(125)는 eMMC에 기반하여 호스트 장치(200)와 통신하는 것으로 가정된다.
글로벌 레지스터들(126)은 메모리 컨트롤러(120)에서 공통으로 사용되는 변수들을 저장하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110)와 통신하도록 구성된다. 메모리 인터페이스(127)는 내부 변수를 저장하는 레지스터(REG_M)를 포함한다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 프로세서(122)의 레지스터(REG_C) 및 스택(STK), 에러 정정 블록(124)의 레지스터(REG_E), 호스트 인터페이스(125)의 레지스터(REG_H), 메모리 인터페이스(127)의 레지스터(REG_M), 그리고 글로벌 레지스터들(126)은 각각 어드레스들을 가질 수 있다.
본 발명의 실시 예들에 따르면, 호스트 장치(200)는 디버그 커맨드(CMD_D)와 함께 전송되는 어드레스를 이용하여, 레지스터들(REG_C, REG_E, REG_H, REG_M), 스택(STK), 그리고 글로벌 레지스터들(126) 중 획득할 정보를 선택할 수 있다.
도 5는 디버깅 시에 사용되는 커맨드들을 보여주는 테이블이다. 도 1 및 도 5를 참조하면, 디버그 시에 eMMC의 스펙에 의해 정의된 CMD0 및 CMD1이 사용될 수 있다. CMD0은 시그니처(SIGN) 또는 시그니처(SIGN) 및 값(VALUE)을 포함하는 아규먼트(Argument)와 함께 스토리지 장치(100)로 전송될 수 있다. 시그니처(SIGN)는 CMD0이 디버그 커맨드임을 가리키는 패턴을 포함할 수 있다. 값(VALUE)은 호스트 장치(200)가 스토리지 장치(100)로 전송하는 정보일 수 있다.
CMD0에 응답하여, 스토리지 장치(100)는 유휴 상태(idle state)로 진입할 수 있다. 예시적으로, 스토리지 장치(100)가 디바이스 행인 상태이더라도, 스토리지 장치(100)는 CMD0에 응답하여 유휴 상태로 진입할 수 있다. 예를 들어, 디바이스 행인 상태에서, 스토리지 장치(100)는 CMD0을 제외한 다른 커맨드들에 응답하지 않을 수 있다.
CMD0과 함께 전송되는 아규먼트(Argument)가 시그니처(SIGN)를 포함하는 경우, CMD0은 디버그 커맨드인 것으로 식별된다. CMD0이 디버그 커맨드로 식별되면, 스토리지 장치(100)는 CMD0과 함께 전송되는 시그니처(SIGN) 또는 시그니처(SIGN)와 값(VALUE)에 의해 지정된 디버그 동작을 수행할 수 있다.
CMD1은 유휴 상태에서 OCR (Operation Conditions Register)에 저장된 정보를 비지(Busy) 상태로 진입하지 않고 출력할 것을 요청하는 커맨드일 수 있다. OCR은 레지스터들(REG_C, REG_E, REG_H, REG_M) 및 글로벌 레지스터들(126) 중 하나에 포함될 수 있다. CMD1에 응답하여, 스토리지 장치(100)는 OCR에 저장된 데이터를 응답(RESP)으로서 호스트 장치(200)로 전송할 수 있다.
본 발명의 실시 예에 따르면, CMD0에 응답하여 스토리지 장치(100)는 내부 정보, 예를 들어 레지스터들(REG_C, REG_E, REG_H, REG_M), 스택(STK), 그리고 글로벌 레지스터들(126)에 저장된 정보를 OCR에 저장할 수 있다. CMD1에 응답하여, 스토리지 장치(100)는 OCR에 저장된 정보를 호스트 장치(200)로 출력할 수 있다. 미리 정해진 시그니처(SIGN) 또는 시그니처(SIGN) 및 값(VALUE)을 갖는 CMD0 및 CMD1을 이용함으로써, 스토리지 장치(100)가 디바이스 행인 상태에서도 스토리지 장치(100)의 내부 정보가 스토리지 장치(100)의 리셋 없이 획득될 수 있다.
예시적으로, 본 발명의 기술적 사상은 eMMC의 CMD0 및 CMD1으로 한정되지 않는다. 상술된 CMD0은 스토리지 장치(100)가 디바이스 행인 상태에서도 수행할 수 있는 다양한 커맨드들로 응용될 수 있다. 상술된 CMD1은 스토리지 장치(100)가 내부 레지스터의 정보를 출력할 것을 요청하는 다양한 커맨드들로 응용될 수 있다.
도 6은 스토리지 장치(100)가 CMD0에 응답하여 수행하는 동작을 보여주는 순서도이다. 도 1 및 도 6을 참조하면, S210 단계에서, 스토리지 장치(100)는 CMD0을 수신할 수 있다.
S220 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 CMD0과 함께 수신된 아규먼트(Argument)가 시그니처(SIGN), 예를 들어 디버그 동작을 가리키는 시그니처(SIGN)를 포함하는지 판별한다. 아규먼트가 시그니처(SIGN)를 포함하지 않으면, S230 단계가 수행된다.
S230 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 CMD0 및 아규먼트가 수신될 때에 스토리지 장치(100)가 정상 모드인지 디버그 모드인지 판별한다. 스토리지 장치(100)가 디버그 모드인 상태에서 시그니처(SIGN)를 포함하지 않는 아규먼트가 수신되면, S240 단계가 수행된다. S240 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 백업된 OCR의 데이터를 이용하여 OCR을 복원한다. 이후에 S250 단계가 수행된다. 스토리지 장치(100)가 정상 모드인 상태에서 시그니처(SIGN)를 포함하지 않는 아규먼트가 수신되면, S240 단계가 수행되지 않고 S250 단계가 수행된다.
S250 단계에서, 스토리지 장치(100)는 정상 모드에서 CMD0을 수행한다. 예를 들어, 스토리지 장치(100)는 CMD0과 함께 수신된 아규먼트에 응답하여 CMD0을 수행할 수 있다.
아규먼트가 시그니처(SIGN)를 포함하면, S260 단계가 수행된다. S260 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 CMD0 및 아규먼트가 수신될 때에 스토리지 장치(100)가 정상 모드인지 디버그 모드인지 판별한다. 스토리 장치(100)가 정상 모드인 상태에서 시그니처(SIGN)를 포함하는 아규먼트가 수신되면, S270 단계가 수행된다. S270 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 OCR에 저장된 데이터를 백업한다. 예를 들어, OCR에 저장된 데이터는 RAM (123, 도 4 참조)으로 백업될 수 있다. 이후에, S280 단계가 수행된다. 스토리지 장치(100)가 디버그 모드인 상태에서 시그니처(SIGN)를 포함하는 아규먼트가 수신되면, S270 단계가 수행되지 않고 S280 단계가 수행된다.
S280 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 디버그 모드에서 CMD0을 수행한다. 예를 들어, 디버그 제어기(129)는 CMD0과 함께 수신된 아규먼트의 시그니처(SIGN) 또는 시그니처(SIGN)와 값(VALUE)에 응답하여 CMD0을 수행할 수 있다.
도 7은 스토리지 장치(100) 및 호스트 장치(200)가 통신하는 제1 예를 보여주는 순서도이다. 예를 들어, 직접 모드에서 스토리지 장치(100) 및 호스트 장치(200)가 통신하는 예가 도 7에 도시되어 있다.
도 1 및 도 7을 참조하면, S310 단계에서, 호스트 장치는 클럭(CLK)을 변경한다. 예를 들어, CMD0은 특정한 주파수에서만 이슈되도록 정의될 수 있다. 예를 들어, CMD0은 클럭(CLK)이 400MHz인 경우에만 이슈되도록 정의될 수 있다. 호스트 장치(200)가 출력하는 클럭(CLK)의 주파수가 CMD0에 할당된 주파수에 대응하지 않는 경우, 호스트 장치(200)는 클럭(CLK)의 주파수를 CMD0에 할당된 주파수로 변경할 수 있다. 클럭(CLK)의 주파수가 이미 CMD0에 할당된 주파수에 대응하는 경우, S310 단계는 생략될 수 있다. 즉, S310 단계는 옵션(optional)일 수 있다.
S320 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제1 시그니처(SIGN_1)를 포함하는 아규먼트를 전송한다. 예를 들어, CMD0의 아규먼트는 32비트로 정의될 수 있다. 제1 시그니처(SIGN_1)은 32비트의 길이를 갖는 패턴을 포함할 수 있다. 제1 시그니처(SIGN_1)는 호스트 장치(200)가 디버깅 동작을 시작함을 가리킬 수 있다. 예시적으로, S320 단계는 옵션(optional)일 수 있다.
S331 단계 내지 S33N 단계의 각 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제2 시그니처(SIGN_2)와 어드레스(ADDR)를 포함하는 아규먼트를 전송할 수 있다. 예를 들어, 어드레스(ADDR)는 도 5를 참조하여 설명된 값(VALUE)으로서, 스토리지 장치(100)로 전송될 수 있다.
예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제2 시그니처(SIGN_2)를 포함할 수 있다. 하위 16비트는 어드레스(ADDR)를 포함할 수 있다. S331 단계 내지 S33N 단계가 수행되면, 호스트 장치(200)로부터 스토리지 장치(100)로 제1 내지 제N 어드레스들(ADDR_1~ADDR_N)이 전송된다.
제1 내지 제N 어드레스들(ADDR_1~ADDR_N)은 스토리지 장치(100)의 레지스터들(REG_C, REG_E, REG_H, REG_M), 그리고 글로벌 레지스터들(126)의 어드레스들 중에서 호스트 장치(200)가 획득하고자 하는 정보의 시작 어드레스를 가리킬 수 있다. 예를 들어, 호스트 장치(200)는 획득하고자 하는 정보의 시작 어드레스를 제1 내지 제N 어드레스들(ADDR_1~ADDR_N)로 분할하여, S331 단계 내지 S33N 단계를 통해 스토리지 장치(100)로 전송할 수 있다. 스토리지 장치(100)는 제1 내지 제N 어드레스들(ADDR_1~ADDR_N)을 조합하여, 내부 어드레스로 저장할 수 있다.
예시적으로, 스토리지 장치(100)의 레지스터들(REG_C, REG_E, REG_H, REG_M), 스택(STK), 그리고 글로벌 레지스터들(126)의 어드레스들 각각의 길이 및 CMD0의 아규먼트의 길이에 따라, N (N은 양의 정수)의 값이 결정될 수 있다.
S340 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제3 시그니처(SIGN_3)를 포함하는 아규먼트를 전송할 수 있다. 제3 시그니처(SIGN_3)는 어드레스(ADDR)의 전송이 완료되었음을 가리킬 수 있다. 제3 시그니처(SIGN_3)는 내부 정보의 준비를 시작할 것을 지시할 수 있다. 예시적으로, 스토리지 장치(1000는 제3 시그니처(SIGN)가 수신되면 제1 내지 제N 어드레스들(ADDR_1~ADDR_N)을 조합할 수 있다. 예를 들어, CMD0의 아규먼트의 32 비트는 제3 시그니처(SIGN_3)에 의해 사용될 수 있다.
S320 단계 내지 S340 단계는 레지스터 셋업 페이즈를 형성할 수 있다. 레지스터 셋업 페이즈에서, 스토리지 장치(100)는 호스트 장치(200)로 출력할 내부 정보의 시작 어드레스를 설정할 수 있다.
S350 단계에서, 스토리지 장치(100)는 내부 정보를 준비한다. S350 단계는 도 9를 참조하여 더 상세하게 설명된다.
S361 단계 내지 S36K 단계의 각 단계에서, 호스트 장치(200)는 CMD0 및 제4 시그니처(SIGN_4)와 오프셋(OFFSET)을 포함하는 아규먼트를 커맨드 패드(CP)를 통해 스토리지 장치(100)로 전송한다. 예를 들어, 오프셋(OFFSET)은 도 5를 참조하여 설명된 값(VALUE)으로서, 스토리지 장치(100)로 전송될 수 있다.
예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제4 시그니처(SIGN_4)를 포함할 수 있다. 하위 16비트는 오프셋(OFFSET)을 포함할 수 있다. S361 단계 내지 S36K 단계가 수행되면, 호스트 장치(200)로부터 스토리지 장치(100)로 제1 내지 제K 오프셋들(OFFSET_1~OFFSET_K)이 전송된다.
예를 들어, 오프셋(OFFSET)은 호스트 장치(200)가 획득하고자 하는 정보의 내부 어드레스로부터의 위치를 가리킬 수 있다. 예시적으로, 호스트 장치(200)가 획득하고자 하는 정보의 크기가 응답(RESP)의 크기보다 큰 경우, 호스트 장치(200)는 여러번에 걸쳐 스토리지 장치(100)로 정보를 요청할 수 있다. 이때, 호스트 장치(200)는 오프셋(OFFSET)을 이용하여 획득하고자 하는 정보의 위치를 요청할 수 있다.
S361 단계 내지 S36K 단계의 각 단계에서, CMD0이 전송된 후에, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD1을 전송할 수 있다.
S361 단계 내지 S36K 단계의 각 단계에서, CMD1에 응답하여, 스토리지 장치(100)는 오프셋(OFFSET)에 대응하는 내부 정보를 포함하는 응답(RESP)을 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송한다. 예를 들어, 스토리지 장치(100)는 내부 어드레스로부터 오프셋(OFFSET) 만큼 떨어진 위치의 정보를 응답(RESP)으로 출력할 수 있다. 스토리지 장치(100)는 내부 정보를 CMD1에 대한 응답(RESP)으로 출력할 수 있다.
예시적으로, S361 단계 내지 S36K 단계는 데이터 수집 페이즈를 형성할 수 있다. 데이터 수집 페이즈에서, 스토리지 장치(100)는 내부 정보를 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송할 수 있다. 예시적으로, 호스트 장치(200)가 획득하고자 하는 정보의 양 및 응답(RESP)의 사이즈에 따라, K (K는 양의 정수)의 값이 결정될 수 있다.
상술된 실시 예에서, 스토리지 장치(100)는 CMD0이 수신되면 CMD0에 대한 응답(RESP)을 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송할 수 있다. CMD0에 대한 응답(RESP)은 스토리지 장치(100)의 내부 정보를 포함하지 않을 수 있다.
예시적으로, 제4 시그니처(SIGN_4)는 암호화를 수행할 지에 대한 여부를 포함할 수 있다. 제4 시그니처(SIGN_4)는 어떠한 암호화 방식을 이용하여 내부 정보를 암호화하는지에 대한 정보를 더 포함할 수 있다. 제4 시그니처(SIGN_4)가 포함하는 정보의 종류에 따라, 제4 시그니처(SIGN_4)의 패턴이 달라질 수 있다.
예시적으로, 제1 시그니처(SIGN_1), 제2 시그니처(SIGN_2), 그리고 제3 시그니처(SIGN_3) 중에서 적어도 하나의 시그니처는 직접 모드(Direct Mode)를 가리킬 수 있다.
도 8은 스토리지 장치(100) 및 호스트 장치(200)가 통신하는 제2 예를 보여주는 순서도이다. 예시적으로, 스토리지 장치(100) 및 호스트 장치(200)가 카피 모드(Copy mode)에서 통신하는 예가 도 8에 도시되어 있다.
도 1 및 도 8을 참조하면, S410 단계에서, 호스트 장치는 클럭(CLK)을 변경한다. S410 단계는 옵션(optional)일 수 있다.
S420 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제5 시그니처(SIGN_5)를 포함하는 아규먼트를 전송한다. CMD0의 아규먼트의 32비트들은 제5 시그니처(SIGN_5)에 의해 사용될 수 있다. 제5 시그니처(SIGN_5)는 호스트 장치(200)가 디버깅 동작을 시작함을 가리킬 수 있다. 예시적으로, S420 단계는 옵션(optional)일 수 있다.
S431 단계 내지 S43N 단계의 각 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제6 시그니처(SIGN_6)와 어드레스(ADDR)를 포함하는 아규먼트를 전송할 수 있다.
예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제6 시그니처(SIGN_6)를 포함할 수 있다. 하위 16비트는 어드레스(ADDR)를 포함할 수 있다. S431 단계 내지 S43N 단계가 수행되면, 호스트 장치(200)로부터 스토리지 장치(100)로 제1 내지 제N 어드레스들(ADDR_1~ADDR_N)이 전송된다. 스토리지 장치(100)는 제1 내지 제N 어드레스들(ADDR_1~ADDR_N)을 조합하여, 내부 어드레스로 저장할 수 있다.
S440 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제7 시그니처(SIGN_7)와 카운트(COUNT)를 포함하는 아규먼트를 전송한다. 예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제7 시그니처(SIGN_7)를 포함할 수 있다. 하위 16비트는 카운트(COUNT)를 포함할 수 있다. 예를 들어, 카운트(COUNT)는 호스트 장치(200)가 획득하고자 하는 정보의 길이, 예를 들어 내부 어드레스로부터의 길이를 가리킬 수 있다.
S445 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제8 시그니처(SIGN_8)를 포함하는 아규먼트를 전송할 수 있다. 제8 시그니처(SIGN_8)는 어드레스(ADDR)의 전송이 완료되었음을 가리킬 수 있다. 제8 시그니처(SIGN_8)는 내부 정보의 준비를 시작할 것을 지시할 수 있다.
S420 단계 내지 S445 단계는 레지스터 셋업 페이즈를 형성할 수 있다. 레지스터 셋업 페이즈에서, 스토리지 장치(100)는 호스트 장치(200)로 출력할 내부 정보의 시작 어드레스 및 길이를 설정할 수 있다.
S450 단계에서, 스토리지 장치(100)는 내부 정보를 준비한다. S350 단계는 도 9를 참조하여 더 상세하게 설명된다.
S461 단계 내지 S46K 단계의 각 단계에서, 호스트 장치(200)는 CMD0 및 제9 시그니처(SIGN_9)와 오프셋(OFFSET)을 포함하는 아규먼트를 커맨드 패드(CP)를 통해 스토리지 장치(100)로 전송한다.
예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제9 시그니처(SIGN_9)를 포함할 수 있다. 하위 16비트는 오프셋(OFFSET)을 포함할 수 있다. S461 단계 내지 S46K 단계가 수행되면, 호스트 장치(200)로부터 스토리지 장치(100)로 제1 내지 제K 오프셋들(OFFSET_1~OFFSET_K)이 전송된다.
S461 단계 내지 S46K 단계의 각 단계에서, CMD0이 전송된 후에, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD1을 전송할 수 있다.
S461 단계 내지 S46K 단계의 각 단계에서, CMD1에 응답하여, 스토리지 장치(100)는 오프셋(OFFSET)에 대응하는 내부 정보를 포함하는 응답(RESP)을 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송한다. 예를 들어, 스토리지 장치(100)는 내부 어드레스로부터 오프셋(OFFSET) 만큼 떨어진 위치의 정보를 응답(RESP)으로 출력할 수 있다. 스토리지 장치(100)는 내부 정보를 CMD1에 대한 응답(RESP)으로 출력할 수 있다.
예시적으로, S361 단계 내지 S36K 단계는 데이터 수집 페이즈를 형성할 수 있다. 데이터 수집 페이즈에서, 스토리지 장치(100)는 내부 정보를 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송할 수 있다. 예시적으로, 호스트 장치(200)가 획득하고자 하는 정보의 양 및 응답(RESP)의 사이즈에 따라, K (K는 양의 정수)의 값이 결정될 수 있다.
예시적으로, 제9 시그니처(SIGN_9)는 암호화를 수행할 지에 대한 여부를 포함할 수 있다. 제9 시그니처(SIGN_9)는 어떠한 암호화 방식을 이용하여 내부 정보를 암호화하는지에 대한 정보를 더 포함할 수 있다. 제9 시그니처(SIGN_9)가 포함하는 정보의 종류에 따라, 제9 시그니처(SIGN_9)의 패턴이 달라질 수 있다.
예시적으로, 제5 시그니처(SIGN_5), 제6 시그니처(SIGN_6), 제7 시그니처(SIGN_7), 그리고 제8 시그니처(SIGN_8) 중에서 적어도 하나의 시그니처는 카피 모드(Copy Mode)를 가리킬 수 있다.
제5 시그니처(SIGN_5)가 카피 모드를 가리키고 제1 시그니처(SIGN_1)가 직접 모드를 가리키는 경우, 제6 시그니처(SIGN_6)는 제2 시그니처(SIGN_2)와 동일한 패턴을 갖고 제8 시그니처(SIGN_8)은 제3 시그니처(SIGN_3)와 동일한 패턴을 가질 수 있다.
제6 시그니처(SIGN_6)가 카피 모드를 가리키고 제2 시그니처(SIGN_2)가 직접 모드를 가리키는 경우, 제5 시그니처(SIGN_5)는 제1 시그니처(SIGN_1)와 동일한 패턴을 갖고 제8 시그니처(SIGN_8)는 제3 시그니처(SIGN_3)와 동일한 패턴을 가질 수 있다.
제7 시그니처(SIGN_7)가 카피 모드를 가리킬 수 있다. 이 경우, 제5 시그니처(SIGN_5)는 제1 시그니처(SIGN_1)와 동일한 턴을 갖고, 제6 시그니처(SIGN_6)는 제2 시그니처(SIGN_2)와 동일한 패턴을 갖고, 그리고 제8 시그니처(SIGN_8)는 제3 시그니처(SIGN_3)와 동일한 패턴을 가질 수 있다.
제3 시그니처(SIGN_3)가 직접 모드를 가리키고 제8 시그니처(SIGN_8)가 카피 모드를 가리킬 수 있다. 이 경우, 제5 시그니처(SIGN_5)는 제1 시그니처(SIGN_1)와 동일한 턴을 갖고, 제6 시그니처(SIGN_6)는 제2 시그니처(SIGN_2)와 동일한 패턴을 가질 수 있다.
암호화를 수행하지 않음을 가리킬 때의 제9 시그니처(SIGN_9)는 암호화를 수행하지 않음을 가리킬 때의 제4 시그니처(SIGN_4)와 동일한 패턴을 가질 수 있다. 제1 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제9 시그니처(SIGN_9)는 제1 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제4 시그니처(SIGN_4)와 동일한 패턴을 가질 수 있다. 마찬가지로, 제2 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제9 시그니처(SIGN_9)는 제2 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제4 시그니처(SIGN_4)와 동일한 패턴을 가질 수 있다.
즉, 직접 모드 및 카피 모드를 가리키는 시그니처(SIGN)가 달라지고, 그리고 카피 모드에서 제7 시그니처(SIGN_7)가 사용되는 것을 제외하면, 직접 모드 및 카피 모드에서 사용되는 시그니처들은 동일할 수 있다.
도 9는 스토리지 장치(100)가 내부 정보를 준비하는 단계(S350 또는 S450)를 보여주는 순서도이다. 도 1 및 도 9를 참조하면, S510 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 카피 모드인지 판별한다. 카피 모드가 아닌 직접 모드이면, S560 단계에서, 디버그 제어기(129)는 OCR을 ACK로 설정하는 것으로, 스토리지 장치(100)는 내부 정보의 준비를 완료한다. 카피 모드이면, S520 단계가 수행된다.
S520 단계에서, 스토리지 장치(100)는 OCR을 WAIT로 설정한다.
S530 단계에서, 스토리지 장치(100)는 카운트(COUNT)에 대응하는 데이터를 레지스터들에 저장된 데이터를 RAM (123)으로 복사한다. 예를 들어, 디버그 제어기(129)는 레지스터들(REG_C, REG_E, REG_H, REG_M) 및 글로벌 레지스터들(126) 중에서, 내부 어드레스로부터 카운트(COUNT) 만큼의 어드레스 범위에 속하는 레지스터들에 저장된 데이터를 RAM (123)으로 복사할 수 있다.
복사가 종료되면, S540 단계에서, 스토리지 장치(100)는 복사 도중에 에러가 발생하였는지 판별한다. 복사 도중에 에러가 발생하였으면, S550 단계에서, 스토리지 장치(100), 예를 들어 디버그 제어기(129)는 OCR을 NAK로 설정한다. 복사 도중에 에러가 발생하지 않았으면, S560 단계에서, 디버그 제어기(129)는 OCR을 ACK로 설정한다.
본 발명의 실시 예들에 따르면, 레지스터들(REG_C, REG_E, REG_H, REG_M) 및 글로벌 레지스터들(126)에 저장된 데이터가 직접 호스트 장치(200)로 출력될 수 있다. 또한, 레지스터들(REG_C, REG_E, REG_H, REG_M) 및 글로벌 레지스터들(126)저장된 데이터가 RAM (123)으로 복사된 후에 호스트 장치(200)로 출력될 수 있다. 직접 모드에서, 호스트 장치(200)는 레지스터들(REG_C, REG_E, REG_H, REG_M) 및 글로벌 레지스터들(126)에 저장된 데이터가 변화하는 양상을 실시간으로 확인할 수 있다. 복사 모드에서, 호스트 장치(200)는 특정한 시점에 레지스터들(REG_C, REG_E, REG_H, REG_M) 및 글로벌 레지스터들(126)에 저장된 데이터들의 값을 확인할 수 있다.
도 10은 스토리지 장치(100)가 내부 정보를 준비하는 동안에 호스트 장치(200)가 수행하는 동작의 예를 보여주는 순서도이다. 도 1 및 도 10을 참조하면, S610 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD1을 전송한다. 예를 들어, 호스트 장치(200)가 직접 모드를 스토리지 장치(100)에 요청한 경우, 호스트 장치(200)는 별도의 지연 시간 없이 CMD1을 스토리지 장치(100)로 전송할 수 있다. 예를 들어, 호스트 장치(200)가 카피 모드를 스토리지 장치(100)에 요청한 경우, 호스트 장치(200)는 대기 시간(WT, Wait Time)이 경과한 후에 CMD1을 스토리지 장치(100)로 전송할 수 있다.
S620 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로부터 응답(RESP)을 수신한다. 예를 들어, 스토리지 장치(100)의 OCR에 저장된 데이터가 응답(RESP)으로 수신될 수 있다.
S630 단계에서, 호스트 장치(200)는 응답(RESP)이 WAIT를 가리키는지 판별한다. 응답(RESP)이 WAIT를 가리키면, S640 단계에서, 호스트 장치(200)는 대기 시간(WT) 만큼 대기한다. 이후에, S610 단계에서, 호스트 장치(200)는 CMD1을 다시 전송할 수 있다.
응답(RESP)이 WAIT를 가리키지 않으면, S650 단계에서, 호스트 장치(200)는 응답(RESP)이 ACK를 가리키는지 판별한다. 응답(RESP)이 ACK를 가리키면, S660 단계에서, 호스트 장치(200)는 데이터 수집 페이즈로 진입할 수 있다. 응답(RESP)이 ACK를 가리키지 않으면, 즉 응답(RESP)이 NAK를 가리키면, 호스트 장치(200)는 스토리지 장치(100)에서 에러가 발생한 것으로 판별할 수 있다. 이후에, 호스트 장치(200)는 도 7 또는 도 8에 도시된 방법을 다시 수행할 수 있다.
도 11은 스토리지 장치(100)가 내부 정보를 OCR에 저장하는 동작을 보여주는 순서도이다. 도 1 및 도 11을 참조하면, S710 단계에서, 스토리지 장치(100)는 오프셋(OFFSET)을 수신한다.
S720 단계에서, 스토리지 장치(100)는 카피 모드인지 직접 모드인지 판별한다. 카피 모드이면, S730 단계에서, 스토리지 장치(100)는 내부 어드레스(ADDR) 및 오프셋(OFFSET)에 따라 데이터를 RAM (123)으로부터 읽는다. 예를 들어, 스토리지 장치(100)는 RAM (123)으로 복사된 데이터 중에서, 내부 어드레스(ADDR)로부터 오프셋(OFFSET) 만큼 덜어진 위치에 해당하는 데이터를 RAM (123)으로부터 읽을 수 있다. 예를 들어, 스토리지 장치(100)는 응답(RESP)으로 출력할 수 있는 양의 데이터를 RAM (123)으로부터 읽을 수 있다. 예를 들어, 스토리지 장치(100)는 OCR의 저장 용량에 해당하는 데이터를 RAM (123)으로부터 읽을 수 있다.
직접 모드이면, S740 단계에서, 스토리지 장치(100)는 내부 어드레스(ADDR) 및 오프셋(OFFSET)에 따라 레지스터들로부터 데이터를 읽는다. 예를 들어, 스토리지 장치(100)는 내부 어드레스(ADDR)로부터 오프셋(OFFSET) 만큼 증가한 값에 해당하는 어드레스를 계산할 수 있다. 스토리지 장치(100)는 계산된 어드레스로부터 응답(RESP)으로 출력할 수 있는 양에 대응하는 어드레스 범위에 속하는 레지스터들로부터 데이터를 읽을 수 있다. 스토리지 장치(100)는 계산된 어드레스로부터 OCR의 용량에 대응하는 어드레스 범위에 속하는 레지스터들로부터 데이터를 읽을 수 있다.
S750 단계에서, 스토리지 장치(100)는 암호화를 수행하는지 판별한다. 암호화를 수행하는 것으로 판별되면, S760 단계에서, 스토리지 장치(100)는 읽어진 데이터를 암호화한다. 스토리지 장치(100)는 복수의 암호화 스킴들 중에서 하나를 선택하여 암호화를 수행할 수 있다. 암호화를 수행하지 않는 것으로 판별되면, S760 단계는 생략된다.
S770 단계에서, 스토리지 장치(100)는 데이터(예를 들어, 암호화된 데이터 또는 읽어진 데이터)를 OCR에 저장한다.
도 12는 스토리지 장치(100) 및 호스트 장치(200)가 통신하는 제3 예를 보여주는 순서도이다. 예를 들어, 직접 모드에서 스토리지 장치(100) 및 호스트 장치(200)가 통신하는 예가 도 12에 도시되어 있다.
도 1 및 도 12를 참조하면, S810 단계에서, 호스트 장치는 클럭(CLK)을 변경한다. 즉, S810 단계는 옵션(optional)일 수 있다.
S820 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제10 시그니처(SIGN_10)를 포함하는 아규먼트를 전송한다. 예를 들어, CMD0의 아규먼트의 32비트들은 제10 시그니처(SIGN_10)에 할당될 수 있다. 제10 시그니처(SIGN_10)는 호스트 장치(200)가 디버깅 동작을 시작함을 가리킬 수 있다. 예시적으로, S820 단계는 옵션(optional)일 수 있다.
S840 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제11 시그니처(SIGN_11)를 포함하는 아규먼트를 전송할 수 있다. 제11 시그니처(SIGN_11)는 호스트 장치(200)가 스택(STK)의 정보를 획득하고자 함을 가리킬 수 있다. 제11 시그니처(SIGN_11)는 내부 정보의 준비를 시작할 것을 지시할 수 있다. 예를 들어, CMD0의 아규먼트의 32 비트들은 제11 시그니처(SIGN_11)에 의해 사용될 수 있다.
S820 단계 내지 S840 단계는 레지스터 셋업 페이즈를 형성할 수 있다. 레지스터 셋업 페이즈에서, 스토리지 장치(100)는 호스트 장치(200)로 출력할 내부 정보의 시작 어드레스를 설정할 수 있다.
S850 단계에서, 스토리지 장치(100)는 내부 정보를 준비한다. 스토리지 장치(100)는 프로세서(122)의 스택(STK)의 현재 어드레스를 내부 어드레스로 저장할 수 있다. 스택(STK)의 현재 어드레스는, 프로세서(122)가 수행 중인 동작에 대한 정보를 포함할 수 있다. 내부 어드레스가 스토리지 장치(100) 내에서 획득되는 것을 제외하면, 스토리지 장치(100)는 도 7 내지 도 11을 참조하여 설명된 것과 동일한 방법으로 내부 정보를 준비할 수 있다.
S861 단계 내지 S86K 단계의 각 단계에서, 호스트 장치(200)는 CMD0 및 제12 시그니처(SIGN_12)와 오프셋(OFFSET)을 포함하는 아규먼트를 커맨드 패드(CP)를 통해 스토리지 장치(100)로 전송한다. 예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제12 시그니처(SIGN_12)를 포함할 수 있다. 하위 16비트는 오프셋(OFFSET)을 포함할 수 있다. S861 단계 내지 S86K 단계가 수행되면, 호스트 장치(200)로부터 스토리지 장치(100)로 제1 내지 제K 오프셋들(OFFSET_1~OFFSET_K)이 전송된다.
S861 단계 내지 S86K 단계의 각 단계에서, CMD0이 전송된 후에, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD1을 전송할 수 있다.
S861 단계 내지 S86K 단계의 각 단계에서, CMD1에 응답하여, 스토리지 장치(100)는 오프셋(OFFSET)에 대응하는 내부 정보를 포함하는 응답(RESP)을 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송한다. 예를 들어, 스토리지 장치(100)는 내부 어드레스로부터 오프셋(OFFSET) 만큼 떨어진 위치의 정보를 응답(RESP)으로 출력할 수 있다. 스토리지 장치(100)는 내부 정보를 CMD1에 대한 응답(RESP)으로 출력할 수 있다.
스토리지 장치(100)는 도 7 내지 도 11을 참조하여 설명된 것과 동일한 방법으로 내부 정보를 응답(RESP)으로 출력할 수 있다.
예시적으로, S861 단계 내지 S86K 단계는 데이터 수집 페이즈를 형성할 수 있다. 데이터 수집 페이즈에서, 스토리지 장치(100)는 내부 정보를 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송할 수 있다. 예시적으로, 호스트 장치(200)가 획득하고자 하는 정보의 양 및 응답(RESP)의 사이즈에 따라, K (K는 양의 정수)의 값이 결정될 수 있다.
상술된 실시 예에서, 스토리지 장치(100)는 CMD0이 수신되면 CMD0에 대한 응답(RESP)을 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송할 수 있다. CMD0에 대한 응답(RESP)은 스토리지 장치(100)의 내부 정보를 포함하지 않을 수 있다.
예시적으로, 제10 및 제11 시그니처들(SIGN_10, SIGN_11) 중 하나는 직접 모드를 가리킬 수 있다.
예시적으로, 제12 시그니처(SIGN_12)는 암호화를 수행할 지에 대한 여부를 포함할 수 있다. 제12 시그니처(SIGN_12)는 어떠한 암호화 방식을 이용하여 내부 정보를 암호화하는지에 대한 정보를 더 포함할 수 있다. 제12 시그니처(SIGN_12)가 포함하는 정보의 종류에 따라, 제12 시그니처(SIGN_4)의 패턴이 달라질 수 있다.
도 13은 스토리지 장치(100) 및 호스트 장치(200)가 통신하는 제4 예를 보여주는 순서도이다. 예시적으로, 스토리지 장치(100) 및 호스트 장치(200)가 카피 모드(Copy mode)에서 통신하는 예가 도 13에 도시되어 있다.
도 1 및 도 13을 참조하면, S910 단계에서, 호스트 장치는 클럭(CLK)을 변경한다. S910 단계는 옵션(optional)일 수 있다.
S920 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제13 시그니처(SIGN_13)를 포함하는 아규먼트를 전송한다. CMD0의 아규먼트의 32비트들은 제13 시그니처(SIGN_13)에 의해 사용될 수 있다. 제13 시그니처(SIGN_13)는 호스트 장치(200)가 디버깅 동작을 시작함을 가리킬 수 있다. 예시적으로, S920 단계는 옵션(optional)일 수 있다.
S940 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제14 시그니처(SIGN_14)와 카운트(COUNT)를 포함하는 아규먼트를 전송한다. 예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제14 시그니처(SIGN_14)를 포함할 수 있다. 하위 16비트는 카운트(COUNT)를 포함할 수 있다. 예를 들어, 카운트(COUNT)는 호스트 장치(200)가 획득하고자 하는 정보의 길이, 예를 들어 내부 어드레스로부터의 길이를 가리킬 수 있다.
S945 단계에서, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD0 및 제15 시그니처(SIGN_15)를 포함하는 아규먼트를 전송할 수 있다. 제15 시그니처(SIGN_15)는 카운트(COUNT)의 전송이 완료되었음을 가리킬 수 있다. 제15 시그니처(SIGN_15)는 내부 정보의 준비를 시작할 것을 지시할 수 있다.
S920 단계 내지 S945 단계는 레지스터 셋업 페이즈를 형성할 수 있다. 레지스터 셋업 페이즈에서, 스토리지 장치(100)는 호스트 장치(200)로 출력할 내부 정보의 시작 어드레스 및 길이를 설정할 수 있다.
S950 단계에서, 스토리지 장치(100)는 내부 정보를 준비한다. 스토리지 장치(100)는 프로세서(122)의 스택(STK)의 현재 어드레스를 내부 어드레스로 저장할 수 있다. 스택(STK)의 현재 어드레스는, 프로세서(122)가 수행 중인 동작에 대한 정보를 포함할 수 있다. 내부 어드레스가 스토리지 장치(100) 내에서 획득되는 것을 제외하면, 스토리지 장치(100)는 도 7 내지 도 11을 참조하여 설명된 것과 동일한 방법으로 내부 정보를 준비할 수 있다.
S961 단계 내지 S96K 단계의 각 단계에서, 호스트 장치(200)는 CMD0 및 제16 시그니처(SIGN_16)와 오프셋(OFFSET)을 포함하는 아규먼트를 커맨드 패드(CP)를 통해 스토리지 장치(100)로 전송한다.
예를 들어, CMD0의 32 비트의 아규먼트 중에서, 상위 16비트는 제16 시그니처(SIGN_9)를 포함할 수 있다. 하위 16비트는 오프셋(OFFSET)을 포함할 수 있다. S961 단계 내지 S96K 단계가 수행되면, 호스트 장치(200)로부터 스토리지 장치(100)로 제1 내지 제K 오프셋들(OFFSET_1~OFFSET_K)이 전송된다.
S961 단계 내지 S96K 단계의 각 단계에서, CMD0이 전송된 후에, 호스트 장치(200)는 커맨드 패드(CP)를 통해 스토리지 장치(100)로 CMD1을 전송할 수 있다.
S961 단계 내지 S96K 단계의 각 단계에서, CMD1에 응답하여, 스토리지 장치(100)는 오프셋(OFFSET)에 대응하는 내부 정보를 포함하는 응답(RESP)을 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송한다. 예를 들어, 스토리지 장치(100)는 내부 어드레스로부터 오프셋(OFFSET) 만큼 떨어진 위치의 정보를 응답(RESP)으로 출력할 수 있다. 스토리지 장치(100)는 내부 정보를 CMD1에 대한 응답(RESP)으로 출력할 수 있다.
예시적으로, S961 단계 내지 S96K 단계는 데이터 수집 페이즈를 형성할 수 있다. 데이터 수집 페이즈에서, 스토리지 장치(100)는 내부 정보를 커맨드 패드(CP)를 통해 호스트 장치(200)로 전송할 수 있다. 예시적으로, 호스트 장치(200)가 획득하고자 하는 정보의 양 및 응답(RESP)의 사이즈에 따라, K (K는 양의 정수)의 값이 결정될 수 있다.
예시적으로, 제13 내지 제15 시그니처들(SIGN_13~SIGN_15) 중 하나는 카피 모드를 가리킬 수 있다.
예시적으로, 제16 시그니처(SIGN_16)는 암호화를 수행할 지에 대한 여부를 포함할 수 있다. 제16 시그니처(SIGN_16)는 어떠한 암호화 방식을 이용하여 내부 정보를 암호화하는지에 대한 정보를 더 포함할 수 있다. 제16 시그니처(SIGN_16)가 포함하는 정보의 종류에 따라, 제16 시그니처(SIGN_16)의 패턴이 달라질 수 있다.
예시적으로, 제14 시그니처(SIGN_14)는 카피 모드(Copy Mode)를 가리킬 수 있다. 제15 시그니처(SIGN_15)는 제11 시그니처(SIGN_11)와 동일한 패턴을 가질 수 있다.
암호화를 수행하지 않음을 가리킬 때의 제16 시그니처(SIGN_16)는 암호화를 수행하지 않음을 가리킬 때의 제4 시그니처(SIGN_4), 제9 시그니처(SIGN_9), 그리고 제12 시그니처(SIGN_12)와 동일한 패턴을 가질 수 있다. 제1 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제16 시그니처(SIGN_16)는 제1 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제4 시그니처(SIGN_4), 제9 시그니처(SIGN_9), 그리고 제12 시그니처(SIGN_12)와 동일한 패턴을 가질 수 있다. 마찬가지로, 제2 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제16 시그니처(SIGN_16)는 제2 암호화 스킴에 따라 암호화를 수행함을 가리킬 때의 제4 시그니처(SIGN_4), 제9 시그니처(SIGN_9), 그리고 제12 시그니처(SIGN_12)와 동일한 패턴을 가질 수 있다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1 및 도 14를 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(220)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 15를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 쓰기 및 읽기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BKLa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
도 15에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 15에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 16을 참조하면, 메모리 블록(BKLb)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 블록(BLKb)에서, 소거는 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKb)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10; 컴퓨팅 장치
100; 스토리지 장치
110; 불휘발성 메모리
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
120; 메모리 컨트롤러
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 글로벌 레지스터들
127; 메모리 인터페이스
129; 디버그 컨트롤러
200; 호스트 장치
210; 디버거

Claims (10)

  1. 커맨드 패드를 통해 외부 장치로부터 커맨드를 수신하고, 상기 커맨드 패드를 통해 상기 외부 장치로 응답을 전송하고, 그리고 복수의 데이터 패드들을 통해 상기 외부 장치와 데이터를 교환하도록 구성되는 스토리지 장치의 동작 방법에 있어서:
    상기 스토리지 장치가 상기 커맨드 패드를 통해 디버그 커맨드를 수신하는 단계; 그리고
    상기 디버그 커맨드에 응답하여, 상기 스토리지 장치가 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계를 포함하는 동작 방법.
  2. 제1 항에 있어서,
    상기 디버그 커맨드를 수신하는 단계는,
    커맨드 및 아규먼트를 수신하는 단계; 그리고
    상기 수신된 아규먼트가 미리 정해진 패턴을 갖는 시그니처를 포함하면, 상기 수신된 커맨드를 상기 디버그 커맨드로 판별하는 단계를 포함하는 동작 방법.
  3. 제2 항에 있어서,
    상기 디버그 커맨드를 수신하는 단계는,
    상기 아규먼트가 제1 패턴을 갖는 제1 시그니처를 포함하면, 상기 아규먼트에 포함된 값을 내부 주소로 저장하는 단계를 더 포함하는 동작 방법.
  4. 제3 항에 있어서,
    상기 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계는,
    제2 커맨드 및 제2 아규먼트를 수신하는 단계; 그리고
    상기 제2 아규먼트가 제2 패턴을 갖는 제2 시그니처를 포함하면, 상기 내부 주소 및 상기 제2 아규먼트에 포함된 제2 값에 대응하는 데이터를 상기 응답으로 출력하는 단계를 포함하는 동작 방법.
  5. 제4 항에 있어서,
    상기 내부 주소 및 상기 제2 아규먼트에 포함된 상기 제2 값에 대응하는 데이터를 상기 응답으로 출력하는 단계는,
    상기 스토리지 장치의 내부 레지스터들 중 상기 내부 주소 및 상기 제2 값에 대응하는 레지스터에 저장된 데이터를 상태 레지스터에 저장하는 단계;
    출력 커맨드를 수신하는 단계; 그리고
    상기 수신된 출력 커맨드에 응답하여, 상기 상태 레지스터에 저장된 데이터를 상기 수신된 출력 커맨드에 대한 상기 응답으로 출력하는 단계를 포함하는 동작 방법.
  6. 제3 항에 있어서,
    상기 디버그 커맨드를 수신하는 단계는,
    제3 커맨드 및 제3 아규먼트를 수신하는 단계; 그리고
    상기 제3 아규먼트가 제3 패턴을 갖는 제3 시그니처를 포함하면, 상기 스토리지 장치의 내부 레지스터들 중 상기 내부 주소 및 상기 제3 아규먼트에 포함된 제3 값에 대응하는 레지스터들의 데이터를 상기 스토리지 장치의 내부 RAM (Random Access Memory)으로 복사하는 단계를 더 포함하는 동작 방법.
  7. 제6 항에 있어서,
    상기 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계는,
    제4 커맨드 및 제4 아규먼트를 수신하는 단계; 그리고
    상기 제4 아규먼트가 제4 패턴을 갖는 제4 시그니처를 포함하면, 상기 내부 RAM에 저장된 데이터 중 상기 내부 주소 및 상기 제4 아규먼트에 포함된 제4 값에 대응하는 데이터를 상기 응답으로 출력하는 단계를 포함하는 동작 방법.
  8. 제2 항에 있어서,
    상기 디버그 커맨드를 수신하는 단계는,
    상기 수신된 아규먼트가 제5 패턴을 갖는 제5 시그니처를 포함하면, 상기 스토리지 장치의 프로세서의 스택(stack)의 주소를 내부 주소로 저장하는 단계를 더 포함하는 동작 방법.
  9. 제8 항에 있어서,
    상기 내부 정보를 상기 커맨드 패드를 통해 상기 응답으로 출력하는 단계는,
    제5 커맨드 및 제5 아규먼트를 수신하는 단계; 그리고
    상기 제5 아규먼트가 제6 패턴을 갖는 제5 시그니처를 포함하면, 상기 스택에 저장된 데이터 중 상기 내부 주소 및 상기 제5 아규먼트에 포함된 제5 값에 대응하는 데이터를 상기 응답으로 출력하는 단계를 포함하는 동작 방법.
  10. 불휘발성 메모리; 그리고
    상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 커맨드 패드를 통해 외부 장치로부터 커맨드를 수신하고, 그리고 상기 커맨드 패드를 통해 상기 외부 장치로 응답을 전송하고, 데이터 패드들을 통해 상기 외부 장치와 데이터를 교환하고, 그리고 디버그 패드를 통해 외부 테스트 장치에 의해 디버그되도록 구성되고,
    상기 메모리 컨트롤러는, 상기 커맨드 패드를 통해 수신되는 디버그 커맨드에 응답하여, 상기 메모리 컨트롤러의 내부 정보를 상기 커맨드 패드를 통해 상기 외부 장치로 출력하도록 구성되는 스토리지 장치.
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