KR20160062297A - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

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Abstract

본 발명은 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 클럭 신호를 추적하는 단계 그리고 클럭 신호가 벤더 패턴에 대응할 때 벤더 모드로 진입하고, 클럭 신호가 벤더 패턴에 대응하지 않을 때 정상 모드를 유지하는 단계로 구성된다. 정상 모드에서, 외부의 호스트 장치로부터 수신되는 커맨드는 제1 규칙에 따라 수행된다. 벤더 모드에서, 외부의 호스트 장치로부터 수신되는 커맨드는 제1 규칙과 다른 제2 규칙에 따라 수행된다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터를 소실하는 메모리 장치이다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등을 포함한다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
스토리지 장치는 불휘발성 메모리를 이용하여 제조된다. 스토리지 장치는 불휘발성 메모리 및 불휘발성 메모리를 액세스하고 외부 호스트 장치와 통신하는 메모리 컨트롤러로 구성된다.
스토리지 장치는 스마트폰, 스마트패드 등과 같은 다양한 모바일 장치들에 실장되며, 솔리드 스테이트 드라이브와 같은 제품의 형태로 구현될 수 있다. 스토리지 장치의 동작 성능 및 신뢰성은 스토리지 장치를 이용하는 다양한 장치들의 전체적인 성능 및 신뢰성에 주요한 인자로 작용한다. 따라서, 스토리지 장치의 동작 성능 및 신뢰성을 향상시기 위한 연구가 지속적으로 요구되고 있다.
본 발명의 목적은, 향상된 동작 성능 및 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 클럭 신호를 추적하는 단계; 그리고 상기 클럭 신호가 벤더 패턴(vendor pattern)에 대응할 때 벤더 모드(vendor mode)로 진입하고, 상기 클럭 신호가 상기 벤더 패턴에 대응하지 않을 때 정상 모드를 유지하는 단계를 포함하고, 상기 정상 모드에서, 외부의 호스트 장치로부터 수신되는 커맨드는 제1 규칙에 따라 수행되고, 상기 벤더 모드에서, 상기 외부의 호스트 장치로부터 수신되는 상기 커맨드는 상기 제1 규칙과 다른 제2 규칙에 따라 수행된다.
실시 예로서, 상기 클럭 신호는 제1 신호 라인을 통해 수신되고, 상기 커맨드는 상기 제1 신호 라인과 다른 제2 신호 라인을 통해 수신된다.
실시 예로서, 상기 제1 규칙에 따라, 상기 불휘발성 메모리 장치의 저장 공간 중에서 상기 커맨드에 포함된 어드레스가 가리키는 저장 공간이 상기 커맨드에 응답하여 액세스된다.
실시 예로서, 상기 제2 규칙에 따라, 상기 커맨드에 포함된 어드레스에 의해 지정된 동작이 수행된다.
실시 예로서, 상기 어드레스에 따라, 상기 불휘발성 메모리 장치로부터 메타 데이터를 읽는 동작 및 상기 스토리지 장치의 상태에 대한 정보를 읽는 동작 중 하나가 수행된다.
실시 예로서, 상기 벤더 패턴은, 상기 클럭 신호의 주파수가 변화하는 패턴을 포함한다.
실시 예로서, 상기 벤더 패턴은, 상기 클럭 신호가 각 주파수를 갖는 때의 지속 시간이 변화하는 패턴을 포함한다.
실시 예로서, 상기 벤더 패턴에서, 상기 클럭 신호가 각 주파수를 갖는 때의 지속 시간은 동일하다.
실시 예로서, 상기 벤더 패턴은, 상기 클럭 신호가 각 주파수를 갖는 때의 사이클들의 수가 변화하는 패턴을 포함한다.
실시 예로서, 상기 벤더 패턴에서, 상기 클럭 신호가 각 주파수를 갖는 때의 사이클들의 수는 동일하다.
실시 예로서, 상기 벤더 패턴은, 상기 클럭 신호의 듀티비가 변화하는 패턴을 포함한다.
실시 예로서, 상기 벤더 패턴은, 상기 클럭 신호가 각 듀티비를 가질 때의 지속 시간이 변화하는 패턴을 포함한다.
실시 예로서, 상기 벤더 패턴에서, 상기 클럭 신호가 각 듀티비를 가질 때의 지속 시간은 동일하다.
실시 예로서, 상기 벤더 패턴은, 상기 클럭 신호가 활성화되는 구간 및 비활성화되는 구간의 패턴을 포함한다.
실시 예로서, 상기 클럭 신호를 추적하는 단계는, 상기 커맨드가 전송되는 제2 신호 라인이 구동되는 패턴에 응답하여 수행된다.
실시 예로서, 상기 클럭 신호를 추적하는 단계는, 상기 외부의 호스트 장치와 데이터를 교환하는 제3 신호 라인들이 구동되는 패턴에 응답하여 수행된다.
실시 예로서, 상기 클럭 신호를 추적하는 단계는, 상기 커맨드가 전송되는 제2 신호 라인이 특정한 레벨로 구동되고 그리고 상기 외부의 호스트 장치와 데이터를 교환하는 제3 신호 라인들이 특정한 패턴에 따라 특정한 레벨들로 각각 구동되는 동안에 수행된다.
실시 예로서, 상기 벤더 모드로 진입한 후에, 상기 벤더 모드로 진입하였음을 가리키는 응답 신호를 상기 커맨드가 전송되는 커맨드 및 응답 라인을 통해 전송하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 제1 패드를 통해 수신되는 클럭 신호를 추적하고, 상기 클럭 신호가 벤더 패턴(vendor pattern)에 대응할 때에 진입 신호를 활성화하도록 구성되는 클럭 추적기를 포함하고, 상기 진입 신호가 비활성 상태일 때, 제2 패드를 통해 수신되는 커맨드는 제1 규칙에 따라 수행되고, 상기 진입 신호가 활성 상태일 때, 상기 제2 패드를 통해 수신되는 상기 커맨드는 상기 제1 규칙과 다른 제2 규칙에 따라 수행된다.
실시 예로서, 상기 클럭 추적기는, 상기 클럭 신호가 제2 벤더 패턴에 대응할 때에 상기 진입 신호를 비활성화하도록 구성된다.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치를 제어하는 제어 방법은, 상기 스토리지 장치를 액세스하는 액세스 모드를 판별하는 단계; 상기 액세스 모드가 정상 모드로 판별되면, 상기 불휘발성 메모리의 저장 공간 중에서 액세스 대상인 저장 공간을 가리키는 어드레스를 포함하는 커맨드를 상기 스토리지 장치에 입력하는 단계; 그리고 상기 액세스 모드가 벤더 모드로 판별되면, 상기 스토리지 장치로 공급되는 클럭 신호를 조절하여 상기 벤더 모드로 진입하고, 그리고 상기 스토리지 장치에서 수행될 동작의 종류를 가리키는 어드레스를 포함하는 커맨드를 상기 스토리지 장치에 입력하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 클럭 신호를 이용하여 스토리지 장치가 벤더 모드로 제어되며, 벤더 모드에서 스토리지 장치의 상태가 관리되며 최적화가 수행된다. 따라서, 향상된 동작 성능 및 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 3은 도 1의 스토리지 컨트롤러 및 도 2의 인터페이스 및 모드 검출 회로를 더 상세하게 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치의 제어 방법을 보여주는 순서도이다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 6은 클럭 신호가 벤더 패턴에 따라 변화하는 제1 예를 보여주는 타이밍도이다.
도 7은 클럭 신호가 벤더 패턴에 따라 변화하는 제2 예를 보여주는 타이밍도이다.
도 8은 클럭 신호가 벤더 패턴에 따라 변화하는 제3 예를 보여주는 타이밍도이다.
도 9는 클럭 신호가 벤더 패턴에 따라 변화하는 제4 예를 보여주는 타이밍도이다.
도 10은 클럭 신호가 벤더 패턴에 따라 변화하는 제5 예를 보여주는 타이밍도이다.
도 11은 클럭 신호가 벤더 패턴에 따라 변화하는 제6 예를 보여주는 타이밍도이다.
도 12는 클럭 신호가 벤더 패턴에 따라 변화하는 제7 예를 보여주는 타이밍도이다.
도 13은 클럭 신호가 벤더 패턴에 따라 변화하는 제8 예를 보여주는 타이밍도이다.
도 14는 클럭 신호가 벤더 패턴에 따라 변화하는 제9 예를 보여주는 타이밍도이다.
도 15는 벤더 모드의 진입 또는 종료를 지시하는 벤더 패턴의 실시 예들을 보여주는 테이블이다.
도 16은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 스토리지 컨트롤러(1110), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
스토리지 컨트롤러(1110)는 프로세서(1100)의 제어에 따라 스토리지 장치(1300)를 액세스할 수 있다. 스토리지 컨트롤러(1110)는 프로세서(1100) 뿐 아니라, 모뎀(1500) 또는 사용자 인터페이스(1500)와 같은 컴퓨팅 장치(1000)의 다른 구성 요소의 제어에 따라 스토리지 장치(1300)를 액세스할 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)는 스토리지 컨트롤러(1110)를 통해 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 호스트 장치(1100), 더 상세하게는 스토리지 컨트롤러(1110)의 제어에 따라, 정상 모드(normal mode) 또는 벤더 모드(vendor mode)로 구동될 수 있다. 정상 모드에서, 컴퓨팅 장치(1000)는 스토리지 장치(1300)에 사용자 데이터를 기입하고 스토리지 장치(1300)로부터 사용자 데이터를 읽을 수 있다. 벤더 모드에서, 컴퓨팅 장치(1000)는 스토리지 장치(1300) 또는 스토리지 장치(1300)의 상태를 관리할 수 있다. 벤더 모드에서, 컴퓨팅 장치(1000)는 스토리지 장치(1300) 내부의 불휘발성 메모리(1310), 휘발성 메모리 및 레지스터들을 관리할 수 있다. 예를 들어, 벤더 모드에서, 컴퓨팅 장치(1000)는 스토리지 장치(1300) 내부의 불휘발성 메모리(1310)에 저장된 메타 데이터를 읽거나 불휘발성 메모리(1310)에 메타 데이터를 기입할 수 있다. 벤더 모드에서, 컴퓨팅 장치(1000)는 스토리지 장치(1300) 내부의 휘발성 메모리, 예를 들어 버퍼 메모리, 캐시 메모리 또는 동작 메모리에 대해 읽기 또는 쓰기를 수행할 수 있다. 벤더 모드에서, 컴퓨팅 장치(1000)는 스토리지 장치(1300) 내부의 레지스터들, 예를 들어 상태 레지스터들 또는 커맨드 레지스터들에 대해 읽기 또는 쓰기를 수행할 수 있다.
예를 들어, 컴퓨팅 장치(1000)는 스토리지 장치(1300)로부터 메타 데이터를 읽을 수 있다. 메타 데이터는 스토리지 장치(1300)에서 구동되는 펌웨어 또는 스토리지 장치(1300)를 관리하는 데에 사용되는 매핑 정보 등을 포함할 수 있다. 컴퓨팅 장치(1000)는 스토리지 장치(1300)의 펌웨어 또는 매핑 정보를 업데이트할 수 있다.
예를 들어, 컴퓨팅 장치(1000)는 스토리지 장치(1300)의 상태를 관리할 수 있다. 컴퓨팅 장치(1000)는 스토리지 장치(1300)의 메모리 셀들의 문턱 전압 산포 상태를 파악하는 읽기를 수행하도록, 스토리지 장치(1000)를 제어할 수 있다. 컴퓨팅 장치(1000)는 스토리지 장치(1300)의 메모리 셀들의 소거 횟수(또는 프로그램 횟수)에 대한 정보를 스토리지 장치(1300)로부터 획득할 수 있다. 컴퓨팅 장치(1000)는 스토리지 장치(1300)에서 정정 불가능한 에러(UECC, Uncorrectable ECC)가 발생하였는지의 여부 또는 정정 불가능한 에러(UECC, Uncorrectable ECC)가 발생한 횟수에 대한 정보를 스토리지 장치(1300)로부터 획득할 수 있다. 컴퓨팅 장치(1000)는 스토리지 장치(1300)의 배드 블록의 수 또는 예비 블록의 수에 대한 정보를 스토리지 장치(1300)로부터 획득할 수 있다. 스토리지 장치(1300)로부터 획득되는 정보에 기반하여, 컴퓨팅 장치(1000)는 스토리지 장치(1300)의 설정을 변경할 수 있다. 예를 들어, 컴퓨팅 장치(1000)는 스토리지 장치(1300)의 프로그램 스킴, 읽기 스킴, 소거 스킴, 메모리 블록의 관리 스킴 등을 조절할 수 있다.
컴퓨팅 장치(1000) 및 스토리지 장치(1300)가 벤더 모드로 진입하는 예들은 첨부된 도면들을 참조하여 더 상세하게 후술된다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(1300)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 스토리지 장치(1300)는 불휘발성 메모리(1310) 및 메모리 컨트롤러(1320)를 포함한다.
불휘발성 메모리(1310)는 메모리 컨트롤러(1320)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(1310)는 메모리 컨트롤러(1320)와 데이터(DATA)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(1310)는 메모리 컨트롤러(1320)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 기입할 수 있다. 불휘발성 메모리(1310)는 읽기를 수행하고, 읽혀진 데이터(DATA)를 메모리 컨트롤러(1320)로 출력할 수 있다.
불휘발성 메모리(1310)는 메모리 컨트롤러(1320)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 불휘발성 메모리(1310)는 메모리 컨트롤러(1320)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(1310)는 불휘발성 메모리(1310)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(1320)로부터 수신되는 신호가 커맨드(CMD)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(1320)로부터 수신되는 신호가 어드레스(ADDR)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(1320)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드(CMD) 또는 어드레스(ADDR)가 전송될 때에 메모리 컨트롤러(1320)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(1320)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(1320)에 의해 생성되며 주기적으로 토글되어 데이터(DATA)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(1320)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(1310)는 불휘발성 메모리(1310)가 프로그램, 소거 또는 읽기 동작을 수행중인 지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(1310)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터(DATA)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(1320)로 출력할 수 있다.
불휘발성 메모리(1310)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(1310)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(1310)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(1320)는 불휘발성 메모리(1310)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(1320)는 불휘발성 메모리(1310)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(1320)는 불휘발성 메모리(1310)와 데이터(DATA) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(1310)로 커맨드(CMD) 및 어드레스(ADDR)를 출력할 수 있다. 메모리 컨트롤러(1320)는 외부의 호스트 장치의 제어에 따라 불휘발성 메모리(1310)를 제어할 수 있다.
메모리 컨트롤러(1320)는 인터페이스 및 모드 검출 회로(1325)(IMC, Interface and Mode detection Circuit)를 포함한다. 인터페이스 및 모드 검출 회로(1325)는 호스트 장치와 신호를 교환할 수 있다. 인터페이스 및 모드 검출 회로(1325)는 호스트 장치로부터 수신되는 신호에 기반하여, 벤더 모드가 요청되는지 판별할 수 있다. 벤더 모드가 요청되는 것으로 판별되면, 메모리 컨트롤러(1320)는 벤더 모드로 동작할 수 있다. 벤더 모드가 요청되지 않는 것으로 판별되면, 메모리 컨트롤러(1320)는 정상 모드로 동작할 수 있다.
스토리지 장치(1300)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(1300)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(1300)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(1300)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
예시적으로, 스토리지 장치(1300)는 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용되는 RAM을 더 포함할 수 있다. 예를 들어, 메모리 컨트롤러(1320)는 호스트 장치로부터 수신되는 데이터(DATA)를 RAM에 저장하고, 그리고 RAM에 저장된 데이터(DATA)를 불휘발성 메모리(1310)에 기입할 수 있다. 메모리 컨트롤러(1320)는 불휘발성 메모리(1310)로부터 읽어진 데이터(DATA)를 RAM에 저장하고, RAM에 저장된 데이터(DATA)를 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(130)는 불휘발성 메모리(1310)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM에 저장된 데이터를 다시 불휘발성 메모리(1310)에 기입할 수 있다.
메모리 컨트롤러(1320)는 불휘발성 메모리(1310)를 관리하기 위해 필요한 데이터 또는 코드를 RAM에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(1320)는 불휘발성 메모리(1310)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(1310)로부터 읽고, RAM에 로딩하여 구동할 수 있다.
RAM은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
도 3은 도 1의 스토리지 컨트롤러(1110) 및 도 2의 인터페이스 및 모드 검출 회로(1325)를 더 상세하게 보여주는 블록도이다. 도 3을 참조하면, 스토리지 컨트롤러(1110)는 호스트 컨트롤 회로(HCC), 클럭 신호 송신기(T_C), 클럭 신호 패드(P_C), 데이터 스트로브 신호 수신기(R_DS), 데이터 스트로브 신호 패드(P_DS), 커맨드 및 응답 송수신기(TR_CR), 커맨드 및 응답 패드(P_CR), 제1 내지 제n 데이터 송수신기들(TR_D1~TR_Dn), 그리고 제1 내지 제n 데이터 패드들(P_D1~P_Dn)을 포함한다.
클럭 신호 송신기(T_C)는 호스트 컨트롤 회로(HCC)의 제어에 따라, 클럭 신호 패드(P_C)를 통해 클럭 신호(CLK)를 출력한다. 클럭 신호(CLK)는 클럭 신호 패드(P_C)로부터 클럭 신호 라인(L_C)으로 전달된다.
데이터 스트로브 신호 수신기(R_DS)는 호스트 컨트롤 회로(HCC)의 제어에 따라, 데이터 스트로브 신호 패드(P_DS)로부터 데이터 스트로브 신호(DS)를 수신할 수 있다. 데이터 스트로브 신호(DS)는 데이터 스트로브 신호 라인(L_DS)을 통해 데이터 스트로브 신호 패드(P_DS)로 전달될 수 있다.
커맨드 및 응답 송수신기(TR_CR)는 호스트 컨트롤 회로(HCC)의 제어에 따라, 커맨드 및 응답 패드(P_CR)를 통해 커맨드(CMD)를 출력하고, 커맨드 및 응답 패드(P_CR)로부터 응답(RESP)을 수신할 수 있다. 커맨드(CMD)는 커맨드 및 응답 패드(P_CR)로부터 커맨드 및 응답 라인(L_CR)으로 전달된다. 응답(RESP)은 커맨드 및 응답 라인(L_CR)을 통해 커맨드 및 응답 패드(P_CR)로 전달될 수 있다.
제1 내지 제n 데이터 송수신기들(TR_D1~TR_Dn)은 각각 제1 내지 제n 데이터 패드들(P_D1~P_Dn)에 연결된다. 제1 내지 제n 데이터 송수신기들(TR_D1~TR_Dn)은 각각 제1 내지 제n 데이터 패드들(P_D1~P_Dn)을 통해 제1 내지 제n 데이터(D1~Dn)를 출력하고, 제1 내지 제n 데이터 패드들(P_D1~P_Dn)로부터 제1 내지 제n 데이터(D1~Dn)를 수신할 수 있다. 제1 내지 제n 데이터(D1~Dn)는 제1 내지 제n 데이터 패드들(P_D1~P_Dn)로부터 제1 내지 제n 데이터 라인들(L_D1~L_Dn)로 각각 전달된다. 제1 내지 제n 데이터(D1~Dn)는 각각 제1 내지 제n 데이터 라인들(L_D1~L_Dn)을 통해 제1 내지 제n 데이터 패드들(P_D1~P_Dn)로 전달될 수 있다.
인터페이스 및 모드 검출 회로(1325)는 장치 컨트롤 회로(DCC), 클럭 신호 수신기(R_C), 클럭 신호 패드(P_C), 데이터 스트로브 신호 송신기(R_DS), 데이터 스트로브 신호 패드(P_DS), 커맨드 및 응답 송수신기(TR_CR), 커맨드 및 응답 패드(P_CR), 제1 내지 제n 데이터 송수신기들(TR_D1~TR_Dn), 제1 내지 제n 데이터 패드들(P_D1~P_Dn), 그리고 클럭 신호 추적기(CLKT)를 포함한다.
클럭 신호 수신기(R_C)는 장치 컨트롤 회로(DCC)의 제어에 따라, 클럭 신호 패드(P_C)를 통해 클럭 신호(CLK)를 수신한다. 클럭 신호(CLK)는 클럭 신호 라인(L_C)을 통해 클럭 신호 패드(P_C)로 전달된다.
클럭 신호 추적기(CLKT)는 클럭 신호 수신기(R_C)로부터 클럭 신호(CLK)를 수신할 수 있다. 클럭 신호 추적기(CLKT)는 클럭 신호(CLK)가 미리 정해진 벤더 패턴에 대응하는지 판별할 수 있다. 예를 들어, 클럭 신호 추적기(CLKT)는 레지스터(미도시)에 저장된 벤더 패턴과 클럭 신호(CLK)를 비교할 수 있다. 클럭 신호(CLK) 또는 클럭 신호(CLK)의 특성이 변화하는 패턴이 레지스터에 저장된 제1 벤더 패턴과 일치할 때, 클럭 신호 추적기(CLKT)는 진입 신호(ENT)를 활성화할 수 있다. 클럭 신호(CLK) 또는 클럭 신호(CLK)의 특성이 변화하는 패턴이 레지스터에 저장된 제2 벤더 패턴과 일치할 때, 클럭 신호 추적기(CLKT)는 진입 신호(ENT)를 비활성화할 수 있다. 예시적으로, 벤더 패턴에 대한 정보를 저장하는 레지스터는 클럭 신호 추적기(CLKT)의 내부, 장치 컨트롤 회로(DCC)의 내부. 도는 다른 위치에 제공될 수 있다. 레지스터는 외부 장치, 예를 들어 호스트 장치에 의해 프로그램 되도록 구성될 수 있다.
데이터 스트로브 신호 송신기(T_DS)는 장치 컨트롤 회로(DCC)의 제어에 따라, 데이터 스트로브 신호 패드(P_DS)로 데이터 스트로브 신호(DS)를 출력할 수 있다. 데이터 스트로브 신호(DS)는 데이터 스트로브 신호 패드(P_DS)로부터 데이터 스트로브 신호 라인(L_DS)으로 전달될 수 있다.
커맨드 및 응답 송수신기(TR_CR)는 장치 컨트롤 회로(DCC)의 제어에 따라, 커맨드 및 응답 패드(P_CR)로부터 커맨드(CMD)를 수신하고, 커맨드 및 응답 패드(P_CR)를 통해 응답(RESP)을 출력할 수 있다. 커맨드(CMD)는 커맨드 및 응답 라인(L_CR)으로부터 커맨드 및 응답 패드(P_CR)로 전달된다. 응답(RESP)은 커맨드 및 응답 패드(P_CR)로부터 커맨드 및 응답 라인(L_CR)으로 전달될 수 있다.
제1 내지 제n 데이터 송수신기들(TR_D1~TR_Dn)은 각각 제1 내지 제n 데이터 패드들(P_D1~P_Dn)에 연결된다. 제1 내지 제n 데이터 송수신기들(TR_D1~TR_Dn)은 각각 제1 내지 제n 데이터 패드들(P_D1~P_Dn)을 통해 제1 내지 제n 데이터(D1~Dn)를 출력하고, 제1 내지 제n 데이터 패드들(P_D1~P_Dn)로부터 제1 내지 제n 데이터(D1~Dn)를 수신할 수 있다. 제1 내지 제n 데이터(D1~Dn)는 제1 내지 제n 데이터 패드들(P_D1~P_Dn)로부터 제1 내지 제n 데이터 라인들(L_D1~L_Dn)로 각각 전달된다. 제1 내지 제n 데이터(D1~Dn)는 각각 제1 내지 제n 데이터 라인들(L_D1~L_Dn)을 통해 제1 내지 제n 데이터 패드들(P_D1~P_Dn)로 전달될 수 있다.
스토리지 컨트롤러(1110)의 클럭 신호 패드(P_C)와 인터페이스 및 모드 검출 회로(1325)의 클럭 신호 패드(P_C)는 클럭 신호 라인(L_C)을 통해 서로 연결된다. 스토리지 컨트롤러(1110)의 데이터 스트로브 신호 패드(P_DS)와 인터페이스 및 모드 검출 회로(1325)의 데이터 스트로브 신호 패드(P_DS)는 데이터 스트로브 신호 라인(L_DS)을 통해 서로 연결된다. 스토리지 컨트롤러(1110)의 커맨드 및 응답 패드(P_CR)와 인터페이스 및 모드 검출 회로(1325)의 커맨드 및 응답 패드(P_CR)는 커맨드 및 응답 라인(L_CR)을 통해 서로 연결된다. 스토리지 컨트롤러(1110)의 제1 내지 제n 데이터 패드들(P_D1~P_Dn)과 인터페이스 및 모드 검출 회로(1325)의 제1 내지 제n 데이터 패드들(P_D1~P_Dn)은 제1 내지 제n 데이터 라인들(L_D1~L_Dn)을 통해 각각 서로 연결된다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치(1300)의 제어 방법을 보여주는 순서도이다. 예시적으로, 호스트 장치 및 스토리지 장치(1300)의 초기화가 완료되어 호스트 장치 및 스토리지 장치(1300)가 정상적으로 동작하는 상태에서, 호스트 장치가 스토리지 장치(1300)를 제어하는 방법이 도 4에 도시된다. 도 1 내지 도 4를 참조하면, S110 단계에서, 스토리지 장치(1300)의 액세스 이벤트가 발생한다. 예를 들어, 호스트 장치에서 구동되는 소프트웨어에 의해, 스토리지 장치(1300)를 액세스하고자 하는 요청이 발생할 수 있다.
스토리지 장치(1300)를 액세스하고자 하는 요청이 벤더 모드의 요청이 아닌 정상 모드의 요청인 경우(S120 단계), S130 단계에서, 호스트 장치는 제1 규칙에 따른 커맨드(CMD)를 사용하여 스토리지 장치(1300)를 액세스할 수 있다. 예를 들어, 호스트 장치는 스토리지 장치(1300)의 저장 공간 중에서 액세스하고자 하는 저장 공간을 가리키는 어드레스를 포함하는 커맨드(CMD)를 생성할 수 있다. 호스트 장치는 생성된 커맨드(CMD)를 스토리지 장치(1300)로 전송할 수 있다.
스토리지 장치(1300)를 액세스하고자 하는 요청이 정상 모드의 요청이 아닌 벤더 모드의 요청인 경우(S120 단계), S140 단계에서, 호스트 장치는 클럭 신호(CLK)를 이용하여 벤더 모드에 진입할 것을 스토리지 장치(1300)에 지시할 수 있다. 예를 들어, 호스트 장치는 클럭 신호(CLK) 또는 클럭 신호(CLK)의 특성을 미리 정해진 제1 벤더 패턴에 따라 변화시킴으로써, 벤더 모드에 진입할 것을 스토리지 장치(1300)에 지시할 수 있다.
S150 단계에서, 호스트 장치는 제2 규칙에 따른 커맨드(CMD)를 이용하여 스토리지 장치(1300)를 액세스할 수 있다. 예를 들어, 호스트 장치는 스토리지 장치(1300)가 지원하는 벤더 모드의 동작들 중 하나를 가리키는 어드레스를 포함하는 커맨드(CMD)를 생성할 수 있다. 호스트 장치는 생성된 커맨드(CMD)를 스토리지 장치(1300)로 전송할 수 있다. 호스트 장치는 둘 이상의 커맨드들을 스토리지 장치(1300)로 전송하여, 벤더 모드의 둘 이상의 동작들을 요청할 수 있다.
벤더 모드의 액세스 이벤트가 종료되면, S160 단계에서, 호스트 장치는 클럭 신호(CLK)를 이용하여 벤더 모드를 종료할 것을 스토리지 장치(1300)에 지시할 수 있다. 예를 들어, 호스트 장치는 클럭 신호(CLK) 또는 클럭 신호(CLK)의 특성을 미리 정해진 제2 벤더 패턴에 따라 변화시킴으로써, 벤더 모드를 종료할 것을 스토리지 장치(1300)에 지시할 수 있다.
예시적으로, 벤더 모드의 진입을 지시하는 제1 벤더 패턴 및 벤더 모드의 종료를 지시하는 제2 벤더 패턴은 동일한 패턴들 또는 서로 다른 패턴들일 수 있다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치(1300)의 동작 방법을 보여주는 순서도이다. 예시적으로, 호스트 장치 및 스토리지 장치(1300)의 초기화가 완료되어 호스트 장치 및 스토리지 장치(1300)가 정상적으로 동작하는 상태에서, 호스트 장치로부터 공급되는 클럭 신호(CLK)에 따라 스토리지 장치(1300)가 모드를 결정하는 방법이 도 5에 도시된다. 도 1 내지 3, 그리고 도 5를 참조하면, S210 단계에서, 스토리지 장치(1300)는 클럭 신호(CLK)를 추적한다. 예를 들어, 스토리지 장치(1300)의 클럭 신호 추적기(CLKT)는 상시적으로 클럭 신호(CLK)를 추적할 수 있다. 클럭 신호 추적기(CLKT)는 호스트 장치로부터 수신되는 신호에 의해 지정된 시간 동안 클럭 신호(CLK)를 추적할 수 있다. 클럭 신호 추적기(CLKT)는 호스트 장치로부터 수신되는 제1 신호에 응답하여 클럭 신호(CLK)의 추적을 시작하며, 호스트 장치로부터 수신되는 제2 신호에 응답하여 클럭 신호(CLK)의 추적을 종료하거나 또는 미리 정해진 시간이 경과한 후에 추적을 종료할 수 있다.
S220 단계에서, 스토리지 장치(1300)는 추적된 클럭 신호(CLK)가 제1 벤더 패턴에 대응하는지 판별한다. 예를 들어, 클럭 신호 추적기(CLKT)는 클럭 신호(CLK) 또는 클럭 신호(CLK)의 특성이 제1 벤더 패턴에 따라 변화하는지 판별할 수 있다.
클럭 신호(CLK) 또는 클럭 신호(CLK)의 특성이 제1 벤더 패턴에 따라 변화하지 않으면, 추적된 클럭 신호(CLK)는 제1 벤더 패턴에 대응하지 않는 것으로 판별된다. S230 단계에서, 스토리지 장치(1300)는 정상 모드를 유지한다. S240 단계에서, 스토리지 장치(1300)는 제1 규칙에 따라 커맨드(CMD)를 수행한다. 예를 들어, 스토리지 장치(1300)는 불휘발성 메모리(1310)의 저장 공간 중에서 커맨드(CMD)에 포함된 어드레스가 가리키는 저장 공간에 대해, 커맨드(CMD)가 가리키는 동작(예를 들어, 읽기, 쓰기, 소거 등)을 수행할 수 있다.
클럭 신호(CLK) 또는 클럭 신호(CLK)의 특성이 제1 벤더 패턴에 따라 변화하면, 추적된 클럭 신호(CLK)는 제1 벤더 패턴에 대응하는 것으로 판별된다. S250 단계에서, 스토리지 장치(1300)는 벤더 모드로 진입한다. S260 단계에서, 스토리지 장치(1300)는 제2 규칙에 따라 커맨드(CMD)를 수행한다. 예를 들어, 스토리지 장치(1300)는 벤더 모드에서 수행되는 벤더 동작들 중에서 커맨드(CMD)에 포함된 어드레스가 가리키는 벤더 동작을 수행할 수 있다.
예를 들어, 스토리지 장치(1300)는 어드레스의 값에 따라, 메모리 컨트롤러(1320)에서 구동되는 펌웨어의 버전에 대한 정보를 출력하는 동작, 메모리 컨트롤러(1320)에서 구동되는 펌웨어의 코드의 일부 또는 전부를 출력하는 동작, 메모리 컨트롤러(1320)에서 구동되는 펌웨어의 일부 또는 전부를 업데이트하는 동작, 불휘발성 메모리(1310)의 메모리 셀들에 대해 읽기를 수행하여 메모리 셀들의 문턱 전압 산포 상태를 판별하고 문턱 전압 산포 상태에 대한 정보를 출력하는 동작, 불휘발성 메모리(1310)의 메모리 셀들의 특정 메모리 셀들의 소거 횟수 또는 평균 소거 횟수에 대한 정보를 출력하는 동작, 불휘발성 메모리(1310)로부터 데이터를 읽을 때에 정정 불가능한 에러(UECC)가 발생한 횟수에 대한 정보를 출력하는 동작, 불휘발성 메모리(1310)에서 발생한 배드 블록의 수에 대한 정보를 출력하는 동작, 불휘발성 메모리(1310)의 예비 블록의 수에 대한 정보를 출력하는 동작, 불휘발성 메모리(1310)의 읽기, 쓰기, 소거, 또는 메모리 블록의 관리 스킴을 변경하는 동작, 소비 전력에 대한 정보를 출력하는 동작, 절전 모드에 대한 정보를 출력하는 동작 중 적어도 하나를 선택하여 수행할 수 있다.
S270 단계에서, 스토리지 장치(1300)는 추적된 클럭 신호(CLK)가 제2 벤더 패턴에 대응하는지 판별한다. 예를 들어, S210 단계에서 설명된 바와 같이, 스토리지 장치(1300)의 클럭 신호 추적기(CLKT)는 상시적으로 클럭 신호(CLK)를 추적할 수 있다. 벤더 모드에 진입한 후에, 클럭 신호 추적기(CLKT)는 호스트 장치로부터 수신되는 신호에 의해 지정된 시간 동안 클럭 신호(CLK)를 추적할 수 있다. 벤더 모드에 진입한 후에, 클럭 신호 추적기(CLKT)는 호스트 장치로부터 수신되는 제1 신호에 응답하여 클럭 신호(CLK)의 추적을 시작하며, 호스트 장치로부터 수신되는 제2 신호에 응답하여 클럭 신호(CLK)의 추적을 종료하거나 또는 미리 정해진 시간이 경과한 후에 추적을 종료할 수 있다.
추적된 클럭 신호(CLK)가 제2 벤더 패턴에 대응하지 않으면, 벤더 모드가 유지되고 S260 단계가 다시 수행된다. 추적된 클럭 신호(CLK)가 제2 벤더 패턴에 대응하면, 스토리지 장치(1300)는 벤더 모드를 종료하고 정상 모드로 진입한다. 이후에, S240 단계에서 설명된 바와 같이, 스토리지 장치(1300)는 제1 규칙에 따라 커맨드(CMD)를 수행할 수 있다.
도 5에서, 클럭 신호(CLK)가 제2 벤더 패턴에 대응할 때에 벤더 모드가 종료되는 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 상술된 실시 예에 한정되지 않는다. 예를 들어, 벤더 모드로 진입한 후에 미리 정해진 시간이 경과하면, 스토리지 장치(1300)는 호스트 장치의 제어 없이 벤더 모드를 종료할 수 있다. 그리고, 벤더 모드를 종료하였음을 가리키는 응답(RESP)을 호스트 장치로 전송할 수 있다.
도 6은 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제1 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 6을 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제8 데이터 라인들(L_D1~L_D8)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
초기에, 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)는 정상 주파수(FREQ_N)를 가질 수 있다. 예를 들어, 정상 주파수(FREQ_N)는 호스트 장치와 스토리지 장치(1300)에 의해 선택된 통신 모드의 주파수일 수 있다. 벤더 모드로 진입할 때 또는 벤더 모드를 종료할 때에, 호스트 장치는 클럭 신호(CLK)의 주파수를 벤더 패턴에 따라 변화시킬 수 있다. 예를 들어, 호스트 장치는 클럭 신호(CLK)의 주파수를 제1 주파수(FREQ_1)로 변화시킨 후에 제2 주파수(FREQ_2)로 변화시킬 수 있다. 벤더 패턴에 따라 클럭 신호(CLK)의 주파수를 변화시킨 후에, 호스트 장치는 클럭 신호(CLK)의 주파수를 정상 주파수(FREQ_N)로 복원할 수 있다.
벤더 패턴에 따라 클럭 신호(CLK)의 주파수가 제1 주파수(FREQ_1) 및 제2 주파수(FREQ_2)로 변화하면, 스토리지 장치(1300)는 벤더 모드로 진입하거나 벤더 모드를 종료할 수 있다. 벤더 모드로 진입하면, 스토리지 장치(1300)는 벤더 모드로 진입하였음을 알리는 응답(RESP)을 커맨드 및 응답 라인(L_CR)을 통해 호스트 장치로 전송할 수 있다. 벤더 모드가 종료되면, 스토리지 장치(1300)는 벤더 모드가 종료되었음을 알리는 응답(RESP)을 커맨드 및 응답 라인(L_CR)을 통해 호스트 장치로 전송할 수 있다.
벤더 패턴에 따라 클럭 신호(CLK)의 주파수가 변화하는 횟수는 한정되지 않는다. 또한, 벤더 패턴에 따라 클럭 신호(CLK)가 주파수들(예를 들어, FREQ_1 및 FREQ_2)를 갖는 때의 지속 시간들은 동일하거나 또는 서로 다를 수 있다. 벤더 패턴에 따라 클럭 신호(CLK)가 주파수들(예를 들어, FREQ_1 및 FREQ_2)를 갖는 때의 사이클들의 수(예를 들어, 클럭 신호(CLK)의 주기가 반복되는 횟수)는 동일하거나 서로 다를 수 있다.
도 7은 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제2 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 7을 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제8 데이터 라인들(L_D1~L_D8)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
도 6의 타이밍도와 비교하면, 호스트 장치는 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)의 주파수를 벤더 패턴에 따라 변화시킬 때에, 커맨드 및 응답 라인(L_CR)을 특정한 레벨(예를 들어, 로직 로우)로 구동할 수 있다. 스토리지 장치(1300)의 클럭 신호 추적기(CLKT)는 커맨드 및 응답 라인(L_CR)이 특정한 레벨로 구동되는 동안에만 클럭 신호(CLK)를 추적할 수 있다. 즉, 커맨드 및 응답 라인(L_CR)의 레벨에 따라, 클럭 신호(CLK)가 추적되는 추적 시간(tTRACK)이 정의될 수 있다.
도 8은 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제3 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 8을 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제8 데이터 라인들(L_D1~L_D8)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
도 6의 타이밍도와 비교하면, 호스트 장치는 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)의 주파수를 벤더 패턴에 따라 변화시킬 때에, 커맨드 및 응답 라인(L_CR)을 제1 레벨(예를 들어, 로직 로우)로 구동하고, 제1 내지 제8 데이터 라인들(D1~D8) 중 하나의 데이터 라인(예를 들어, D1)을 제2 레벨(예를 들어, 로직 로우)로 구동할 수 있다. 스토리지 장치(1300)의 클럭 신호 추적기(CLKT)는 커맨드 및 응답 라인(L_CR)이 제1 레벨로 구동되고, 하나의 데이터 라인(예를 들어, D1)이 제2 레벨로 구동되는 동안에만 클럭 신호(CLK)를 추적할 수 있다. 즉, 커맨드 및 응답 라인(L_CR)의 레벨과 하나의 데이터 라인(예를 들어, D1)의 레벨에 따라, 클럭 신호(CLK)가 추적되는 추적 시간(tTRACK)이 정의될 수 있다.
도 9는 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제4 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 9를 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제8 데이터 라인들(L_D1~L_D8)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
도 6의 타이밍도와 비교하면, 호스트 장치는 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)의 주파수를 벤더 패턴에 따라 변화시킬 때에, 커맨드 및 응답 라인(L_CR)을 제1 레벨(예를 들어, 로직 로우)로 구동하고, 제1 내지 제8 데이터 라인들(D1~D8) 중 절반의 데이터 라인들(예를 들어, D1~D4)을 제2 레벨(예를 들어, 로직 로우)로 구동할 수 있다. 스토리지 장치(1300)의 클럭 신호 추적기(CLKT)는 커맨드 및 응답 라인(L_CR)이 제1 레벨로 구동되고, 절반의 데이터 라인들(예를 들어, D1~D4)이 제2 레벨로 구동되는 동안에만 클럭 신호(CLK)를 추적할 수 있다. 즉, 커맨드 및 응답 라인(L_CR)의 레벨과 절반의 데이터 라인들(예를 들어, D1~D4)의 레벨들에 따라, 클럭 신호(CLK)가 추적되는 추적 시간(tTRACK)이 정의될 수 있다.
도 10은 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제5 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 10을 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제8 데이터 라인들(L_D1~L_D8)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
도 6의 타이밍도와 비교하면, 호스트 장치는 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)의 주파수를 벤더 패턴에 따라 변화시킬 때에, 커맨드 및 응답 라인(L_CR)을 제1 레벨(예를 들어, 로직 로우)로 구동하고, 제1 내지 제8 데이터 라인들(D1~D8)을 제2 레벨(예를 들어, 로직 로우)로 구동할 수 있다. 스토리지 장치(1300)의 클럭 신호 추적기(CLKT)는 커맨드 및 응답 라인(L_CR)이 제1 레벨로 구동되고, 제1 내지 제8 데이터 라인들(D1~D8)이 제2 레벨로 구동되는 동안에만 클럭 신호(CLK)를 추적할 수 있다. 즉, 커맨드 및 응답 라인(L_CR)의 레벨과 제1 내지 제8 데이터 라인들(D1~D8)의 레벨들에 따라, 클럭 신호(CLK)가 추적되는 추적 시간(tTRACK)이 정의될 수 있다.
도 11은 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제6 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 11을 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제8 데이터 라인들(L_D1~L_D8)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
도 6의 타이밍도와 비교하면, 호스트 장치는 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)의 주파수를 벤더 패턴에 따라 변화시킬 때에, 커맨드 및 응답 라인(L_CR)을 제1 레벨(예를 들어, 로직 로우)로 구동하고, 제1 내지 제8 데이터 라인들(D1~D8) 중 절반의 데이터 라인들(예를 들어, D1~D4)을 제2 레벨(예를 들어, 로직 로우)로 구동하고, 그리고 나머지 절반의 데이터 라인들(예를 들어, D5~D8)을 제3 레벨(예를 들어, 로직 하이)로 구동할 수 있다. 스토리지 장치(1300)의 클럭 신호 추적기(CLKT)는 커맨드 및 응답 라인(L_CR)이 제1 레벨로 구동되고, 절반의 데이터 라인들(예를 들어, D1~D4)이 제2 레벨로 구동되고, 그리고 나머지 절반의 데이터 라인들(예를 들어, D5~D8)이 제3 레벨로 구동되는 동안에만 클럭 신호(CLK)를 추적할 수 있다. 즉, 커맨드 및 응답 라인(L_CR)의 레벨과 제1 내지 제8 데이터 라인들(D1~D8)의 레벨들에 따라, 클럭 신호(CLK)가 추적되는 추적 시간(tTRACK)이 정의될 수 있다.
도 6을 참조하여 설명된 바와 같이, 스토리지 장치(1300)가 클럭 신호(CLK)를 추적할 지의 여부는, 커맨드 및 응답 라인(L_CR)의 레벨에 따라 결정될 수 있다. 또한, 도 7 내지 도 11을 참조하여 설명된 바와 같이, 스토리지 장치(1300)가 클럭 신호(CLK)를 추적할 지의 여부는, 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제n 데이터 라인들(L_D1~L_Dn)의 레벨들의 패턴에 따라 결정될 수 있다. 이 외에도, 스토리지 장치(1300)가 클럭 신호(CLK)를 추적할 지의 여부는, 커맨드 및 응답 라인(L_CR)의 레벨에 관계 없이, 제1 내지 제n 데이터 라인들(L_D1~L_Dn)의 레벨들의 패턴에 따라 결정될 수 있다.
도 12는 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제7 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 12를 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 커맨드 및 응답 라인(L_CR), 그리고 제1 내지 제8 데이터 라인들(L_D1~L_D8)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
도 6의 타이밍도와 비교하면, 호스트 장치는 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)의 주파수를 벤더 패턴에 따라 변화시키기 전에, 커맨드 및 응답 라인(L_CR)을 미리 정해진 패턴(PAT)을 출력할 수 있다. 스토리지 장치(1300)는 커맨드 및 응답 라인(L_CR)을 통해 미리 정해진 패턴(PAT)이 수신되면, 미리 정해진 추적 시간(tTRACK) 동안 클럭 신호(CLK)를 추적할 수 있다.
도 7 내지 도 11을 참조하여 설명된 바와 같이, 미리 정해진 패턴은 커맨드 및 응답 라인(L_CR) 뿐 아니라 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인들 통해서도 수신될 수 있다. 또한, 미리 정해진 패턴은 커맨드 및 응답 라인(L_CR)을 제외하고, 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인들 통해서 수신될 수 있다. 복수의 라인들을 통해 수신되는 패턴들을 동일할 수 있고, 또는 서로 다를 수 있다.
도 13은 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제8 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 13을 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 그리고 커맨드 및 응답 라인(L_CR)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
초기에, 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)는 정상 듀티비(DR_N)를 가질 수 있다. 예를 들어, 정상 듀티비(DR_N)는 호스트 장치와 스토리지 장치(1300)에 의해 선택된 통신 모드의 듀티비(DR_N)일 수 있다. 벤더 모드로 진입할 때 또는 벤더 모드를 종료할 때에, 호스트 장치는 클럭 신호(CLK)의 듀티비를 벤더 패턴에 따라 변화시킬 수 있다. 예를 들어, 호스트 장치는 클럭 신호(CLK)의 듀티비를 제1 듀티비(DR_1)로 변화시킨 후에 제2 듀티비(DR_2)로 변화시킬 수 있다. 벤더 패턴에 따라 클럭 신호(CLK)의 듀티비를 변화시킨 후에, 호스트 장치는 클럭 신호(CLK)의 듀티비를 정상 듀티비(DR_N)로 복원할 수 있다.
벤더 패턴에 따라 클럭 신호(CLK)의 듀티비가 제1 듀티비(DR_1) 및 제2 듀티비(DR_2)로 변화하면, 스토리지 장치(1300)는 벤더 모드로 진입하거나 벤더 모드를 종료할 수 있다. 벤더 모드로 진입하면, 스토리지 장치(1300)는 벤더 모드로 진입하였음을 알리는 응답(RESP)을 커맨드 및 응답 라인(L_CR)을 통해 호스트 장치로 전송할 수 있다. 벤더 모드가 종료되면, 스토리지 장치(1300)는 벤더 모드가 종료되었음을 알리는 응답(RESP)을 커맨드 및 응답 라인(L_CR)을 통해 호스트 장치로 전송할 수 있다.
벤더 패턴에 따라 클럭 신호(CLK)의 듀티비가 변화하는 횟수는 한정되지 않는다. 또한, 벤더 패턴에 따라 클럭 신호(CLK)가 듀티비들(예를 들어, DR_1 및 DR_2)를 갖는 때의 지속 시간들 또는 사이클들의 수(예를 들어, 클럭 신호(CLK)의 주기가 반복되는 횟수)는 동일하거나 또는 서로 다를 수 있다.
도 6 내지 도 11을 참조하여 설명된 바와 같이, 스토리지 장치(1300)가 클럭 신호(CLK)를 추적할 지의 여부는, 커맨드 및 응답 라인(L_CR)의 레벨, 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인의 레벨(또는 레벨들의 패턴), 또는 커맨드 및 응답 라인(L_CR)의 레벨과 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인의 레벨(또는 레벨들의 패턴)에 따라 결정될 수 있다.
또한, 도 12를 참조하여 설명된 바와 같이, 스토리지 장치(1300)가 클럭 신호(CLK)를 추적할 지의 여부는, 커맨드 및 응답 라인(L_CR)을 통해 수신되는 패턴, 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인을 통해 수신되는 패턴, 또는 커맨드 및 응답 라인(L_CR)을 통해 수신되는 패턴과 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인을 통해 수신되는 패턴에 따라 결정될 수 있다.
도 14는 클럭 신호(CLK)가 벤더 패턴에 따라 변화하는 제9 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 그리고 도 13을 참조하면, 스토리지 컨트롤러(1110)와 인터페이스 및 모드 검출 회로(1325) 사이에서 클럭 신호 라인(L_C), 그리고 커맨드 및 응답 라인(L_CR)을 통해 통신되는 신호들의 시간의 흐름에 따른 변화가 도시되어 있다.
초기에, 클럭 신호 라인(L_C)을 통해 전송되는 클럭 신호(CLK)는 정상 상태(CLK_N)를 가질 수 있다. 예를 들어, 정상 상태(CLK_N)는 클럭 신호(CLK)가 로직 하이와 로직 로우 사이를 주기적으로 천이하는 상태일 수 있다. 벤더 모드로 진입할 때 또는 벤더 모드를 종료할 때에, 호스트 장치는 클럭 신호(CLK)의 상태를 벤더 패턴에 따라 변화시킬 수 있다. 예를 들어, 호스트 장치는 클럭 신호(CLK)의 상태를 비활성 상태(INACT)로 변화시키고, 활성 상태(CLK_N)로 변화시키고, 그리고 다시 비활성 상태(INACT)로 변화시킬 수 있다. 비활성 상태(INACT)는 클럭 신호(CLK)가 로직 로우와 로직 하이 사이를 천이하지 않고 일정한 레벨(예를 들어, 로직 로우)을 유지하는 상태일 수 있다. 벤더 패턴에 따라 클럭 신호(CLK)의 상태를 변화시킨 후에, 호스트 장치는 클럭 신호(CLK)의 상태를 정상 상태(CLK_N)로 복원할 수 있다.
벤더 패턴에 따라 클럭 신호(CLK)의 상태가 변화하면, 스토리지 장치(1300)는 벤더 모드로 진입하거나 벤더 모드를 종료할 수 있다. 벤더 모드로 진입하면, 스토리지 장치(1300)는 벤더 모드로 진입하였음을 알리는 응답(RESP)을 커맨드 및 응답 라인(L_CR)을 통해 호스트 장치로 전송할 수 있다. 벤더 모드가 종료되면, 스토리지 장치(1300)는 벤더 모드가 종료되었음을 알리는 응답(RESP)을 커맨드 및 응답 라인(L_CR)을 통해 호스트 장치로 전송할 수 있다.
벤더 패턴에 따라 클럭 신호(CLK)의 상태가 변화하는 횟수는 한정되지 않는다. 또한, 벤더 패턴에 따라 클럭 신호(CLK)가 상태들(예를 들어, INACT 및 CLK_N)을 갖는 때의 지속 시간들 또는 사이클들의 수(예를 들어, 클럭 신호(CLK)의 주기가 반복되는 횟수)는 동일하거나 또는 서로 다를 수 있다.
도 6 내지 도 11을 참조하여 설명된 바와 같이, 스토리지 장치(1300)가 클럭 신호(CLK)를 추적할 지의 여부는, 커맨드 및 응답 라인(L_CR)의 레벨, 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인의 레벨(또는 레벨들의 패턴), 또는 커맨드 및 응답 라인(L_CR)의 레벨과 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인의 레벨(또는 레벨들의 패턴)에 따라 결정될 수 있다.
또한, 도 12를 참조하여 설명된 바와 같이, 스토리지 장치(1300)가 클럭 신호(CLK)를 추적할 지의 여부는, 커맨드 및 응답 라인(L_CR)을 통해 수신되는 패턴, 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인을 통해 수신되는 패턴, 또는 커맨드 및 응답 라인(L_CR)을 통해 수신되는 패턴과 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중 적어도 하나의 데이터 라인을 통해 수신되는 패턴에 따라 결정될 수 있다.
도 15는 벤더 모드의 진입 또는 종료를 지시하는 벤더 패턴의 실시 예들을 보여주는 테이블이다. 도 15를 참조하면, 벤더 패턴의 엘리먼트들, 벤더 패턴의 엘리먼트들의 길이들, 그리고 추적 시간(tTRACK)에 따라 벤더 패턴이 구현될 수 있다.
예시적으로, 제1 내지 제12 실시 예들에서, 벤더 패턴의 엘리먼트들은 클럭 신호(CLK)의 주파수들일 수 있다. 클럭 신호(CLK)의 주파수를 변화시킴으로써, 벤더 모드의 진입 또는 종료가 식별될 수 있다.
제1 내지 제3 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 주파수를 갖는 때의 지속 시간은 동일할 수 있다. 제1 실시 예에서, 도 6을 참조하여 설명된 바와 같이, 추적 시간(tTRACK)은 정의되지 않을 수 있다. 제2 실시 예에서, 도 7 내지 도 11을 참조하여 설명된 바와 같이, 추적 시간(tTRACK)은 커맨드 및 응답 라인(L_CR)의 레벨, 제1 내지 제n 데이터 라인들(D1~Dn) 중 적어도 하나의 데이터 라인의 레벨(또는 레벨들의 패턴), 또는 커맨드 및 응답 라인(L_CR)의 레벨과 제1 내지 제n 데이터 라인들(D1~Dn) 중 적어도 하나의 데이터 라인의 레벨(또는 레벨들의 패턴)에 의해 정의될 수 있다. 제3 실시 예에서, 도 12를 참조하여 설명된 바와 같이, 추적 시간(tTRACK)은 커맨드 및 응답 라인(L_CR)을 통해 수신되는 패턴, 제1 내지 제n 데이터 라인들(D1~Dn) 중 적어도 하나의 데이터 라인을 통해 수신되는 패턴, 또는 커맨드 및 응답 라인(L_CR)을 통해 수신되는 패턴과 제1 내지 제n 데이터 라인들(D1~Dn) 중 적어도 하나의 데이터 라인을 통해 수신되는 패턴에 의해 정의될 수 있다.
제4 내지 제6 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 주파수를 갖는 때의 지속 시간은 변화할 수 있다. 제4 내지 제6 실시 예들은 추적 시간(tTRACK)이 정의되는 방법에 따라 구별된다.
제7 내지 제9 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 주파수를 갖는 때의 사이클들의 수(예를 들어, 클럭 신호(CLK)의 주기가 반복되는 횟수)는 동일할 수 있다. 제7 내지 제9 실시 예들은 추적 시간(tTRACK)이 정의되는 방법에 따라 구별된다.
제10 내지 제12 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 주파수를 갖는 때의 사이클들의 수(예를 들어, 클럭 신호(CLK)의 주기가 반복되는 횟수)는 변화할 수 있다. 제10 내지 제12 실시 예들은 추적 시간(tTRACK)이 정의되는 방법에 따라 구별된다.
제13 내지 제18 실시 예들에서, 벤더 패턴의 엘리먼트들은 클럭 신호(CLK)의 듀티비들일 수 있다. 클럭 신호(CLK)의 듀티비를 변화시킴으로써, 벤더 모드의 진입 또는 종료가 식별될 수 있다.
제13 내지 제15 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 듀티비를 갖는 때의 지속 시간(또는 사이클들의 수)은 동일할 수 있다. 제13 내지 제15 실시 예들은 추적 시간(tTRACK)이 정의되는 방법에 따라 구별된다.
제16 내지 제18 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 듀티비를 갖는 때의 지속 시간(또는 사이클들의 수)은 변화할 수 있다. 제16 내지 제18 실시 예들은 추적 시간(tTRACK)이 정의되는 방법에 따라 구별된다.
제13 내지 제18 실시 예들에서, 벤더 패턴의 엘리먼트들은 클럭 신호(CLK)의 활성화 및 비활성화일 수 있다. 클럭 신호(CLK)의 상태를 변화시킴으로써, 벤더 모드의 진입 또는 종료가 식별될 수 있다.
제19 내지 제21 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 상태를 갖는 때의 지속 시간(또는 사이클들의 수)은 동일할 수 있다. 제19 내지 제21 실시 예들은 추적 시간(tTRACK)이 정의되는 방법에 따라 구별된다.
제22 내지 제24 실시 예들에서, 벤더 패턴에 따라 클럭 신호(CLK)가 각 상태를 갖는 때의 지속 시간(또는 사이클들의 수)은 변화할 수 있다. 제22 내지 제24 실시 예들은 추적 시간(tTRACK)이 정의되는 방법에 따라 구별된다.
제2, 제5, 제8, 제11, 제14, 제17, 제20, 그리고 제23 실시 예들은 커맨드 및 응답 라인(L_CR)의 레벨과 제1 내지 제n 데이터 라인들(L_D1~L_Dn)의 레벨들의 패턴에 따라, 세부 실시 예들로 분화될 수 있다.
또한, 제3, 제6, 제9, 제12, 제15, 제18, 제21, 그리고 제24 실시 예들은, 커맨드 및 응답 라인(L_CR) 및 제1 내지 제n 데이터 라인들(L_D1~L_Dn) 중에서 패턴이 전달되는 라인의 수 및 종류, 그리고 패턴의 종류에 따라 세부 실시 예들로 분화될 수 있다.
본 발명의 실시 예에 따르면, 복수의 벤더 모드들이 제공될 수 있다. 제1 벤더 패턴에 따라 클럭 신호(CLK)가 제어되면, 호스트 장치 및 스토리지 장치(1300)는 제1 벤더 모드로 진입할 수 있다. 제1 벤더 모드에서, 제1 벤더 동작들이 허용될 수 있다. 제2 벤더 패턴에 따라 클럭 신호(CLK)가 제어되면, 호스트 장치 및 스토리지 장치(1300)는 제2 벤더 모드로 진입할 수 있다. 제2 벤더 모드에서, 제1 벤더 동작들과 다른 제2 벤더 동작들이 허용될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 컨트롤러(1320)를 보여주는 블록도이다. 도 16을 참조하면, 메모리 컨트롤러(1320)는 버스(1321), 프로세서(1322), RAM (1323), 에러 정정 블록(1324), 인터페이스 및 모드 검출 회로(1325), 그리고 메모리 인터페이스(1327)를 포함한다.
버스(1321)는 메모리 컨트롤러(1320)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(1322)는 메모리 컨트롤러(1320)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1322)는 인터페이스 및 모드 검출 회로(1325)를 통해 외부의 호스트 장치(예를 들어, 스토리지 컨트롤러(1110))와 통신할 수 있다. 프로세서(1322)는 메모리 인터페이스(1327)를 통해 불휘발성 메모리(1310)와 데이터(DATA) 및 제어 신호(CTRL)를 교환할 수 있다. 프로세서(1322)는 불휘발성 메모리(1310)로 커맨드(CMD) 및 어드레스(ADDR)를 출력할 수 있다.
프로세서(1322)는 인터페이스 및 모드 검출 회로(1325)를 통해 수신되는 커맨드(CMD)를 RAM (1323)에 저장할 수 있다. 프로세서(1322)는 인터페이스 및 모드 검출 회로(1325)를 통해 수신되는 데이터(DATA)를 RAM (1323)에 저장할 수 있다. 프로세서(1322)는 RAM (1323)에 저장된 커맨드(CMD)를 불휘발성 메모리(1310)에 적합하도록 변형하여 메모리 인터페이스(1327)를 통해 출력할 수 있다. 프로세서(1322)는 RAM (1323)에 저장된 데이터(DATA)를 메모리 인터페이스(1327)를 통해 출력할 수 있다. 프로세서(1322)는 메모리 인터페이스(1327)를 통해 수신되는 데이터(DATA)를 RAM (1323)에 저장할 수 있다. 프로세서(1322)는 RAM (1323)에 저장된 데이터(DATA)를 인터페이스 및 모드 검출 회로(1325)를 통해 출력할 수 있다. 예시적으로, 프로세서(1322)는 DMA (Direct Memory Access)를 포함하며, DMA를 이용하여 데이터를 출력할 수 있다.
예시적으로, 메모리 컨트롤러(1320)의 외부에 버퍼 메모리가 제공되는 경우, 데이터(DATA)는 RAM (1323) 대신에 외부 버퍼 메모리에 저장될 수 있다.
RAM (1323)은 프로세서(1322)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (1323)은 프로세서(1322)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (1323)은 프로세서(1322)에 의해 처리되는 데이터를 저장할 수 있다. RAM (1323)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(1324)은 에러 정정을 수행할 수 있다. 에러 정정 블록(1324)은 메모리 인터페이스(1327)로 출력될 데이터에 기반하여, 에러 정정을 수행하기 위한 패리티를 생성할 수 있다. 데이터 및 패리티는 메모리 인터페이스(224)를 통해 출력될 수 있다. 에러 정정 블록(1324)은 메모리 인터페이스(1327)를 통해 수신되는 데이터 및 패리티를 이용하여, 수신된 데이터의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(1324)은 메모리 인터페이스(1327)의 구성 요소로 포함될 수 있다.
인터페이스 및 모드 검출 회로(1325)는 프로세서(1322)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 인터페이스 및 모드 검출 회로(1325)는 호스트 장치로부터 수신되는 클럭 신호(CLK)를 추적하고, 추적된 클럭 신호(CLK)를 벤더 패턴과 비교할 수 있다. 인터페이스 및 모드 검출 회로(1325)는 비교 결과에 따라, 벤더 모드의 진입 및 벤더 모드의 종료를 제어할 수 있다.
인터페이스 및 모드 검출 회로(1325)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
메모리 인터페이스(1327)는 프로세서(1322)의 제어에 따라, 불휘발성 메모리(1310)와 통신하도록 구성된다.
예시적으로, 프로세서(1322)는 코드들을 이용하여 메모리 컨트롤러(1320)를 제어할 수 있다. 프로세서(1322)는 메모리 컨트롤러(1320)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1322)는 메모리 인터페이스(1327)로부터 수신되는 코드들을 로드할 수 있다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리(1310)를 보여주는 블록도이다. 도 1 및 도 17을 참조하면, 불휘발성 메모리(1310)는 메모리 셀 어레이(1311), 어드레스 디코더 회로(1313), 페이지 버퍼 회로(1315), 데이터 입출력 회로(1317), 그리고 제어 로직 회로(1319)를 포함한다.
메모리 셀 어레이(1311)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(1313)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(1315)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(1311)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(1313)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(1311)에 연결된다. 어드레스 디코더 회로(1313)는 제어 로직 회로(1319)의 제어에 따라 동작한다. 어드레스 디코더 회로(1313)는 메모리 컨트롤러(120)로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더 회로(1313)는 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(1313)는, 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(1313)는 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.
페이지 버퍼 회로(1315)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1311)에 연결된다. 페이지 버퍼 회로(1315)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(1317)와 연결된다. 페이지 버퍼 회로(1315)는 제어 로직 회로(1319)의 제어에 따라 동작한다.
페이지 버퍼 회로(1315)는 메모리 셀 어레이(1311)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(1315)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(1315)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(1315)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(1315)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(1315)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(1317)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(1315)와 연결된다. 데이터 입출력 회로(1317)는 메모리 컨트롤러(120)와 데이터(DATA)를 교환할 수 있다.
데이터 입출력 회로(1317)는 메모리 컨트롤러(120)로부터 수신되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(1317)는 저장된 데이터를 페이지 버퍼 회로(1315)로 전달할 수 있다. 데이터 입출력 회로(1317)는 페이지 버퍼 회로(1315)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(1317)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(1317)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(1319)는 메모리 컨트롤러(220)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(1319)는 수신된 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(1310)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(1319)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(1319)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 18을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 쓰기 및 읽기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BKLa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
도 18에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 18에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 19를 참조하면, 메모리 블록(BKLb)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 블록(BLKb)에서, 소거는 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKb)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 컴퓨팅 장치
1100; 프로세서
1110; 스토리지 컨트롤러
1200; 랜덤 액세스 메모리
1300; 스토리지 장치
1310; 불휘발성 메모리
1311; 메모리 셀 어레이
1313; 어드레스 디코더 회로
1315; 페이지 버퍼 회로
1317; 데이터 입출력 회로
1319; 제어 로직 회로
1320; 메모리 컨트롤러
1321; 버스
1322; 프로세서
1323; 랜덤 액세스 메모리
1324; 에러 정정 블록
1325; 인터페이스 및 모드 검출 회로
1327; 메모리 인터페이스
1400; 모뎀
1500; 사용자 인터페이스

Claims (20)

  1. 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    클럭 신호를 추적하는 단계; 그리고
    상기 클럭 신호가 벤더 패턴(vendor pattern)에 대응할 때 벤더 모드(vendor mode)로 진입하고, 상기 클럭 신호가 상기 벤더 패턴에 대응하지 않을 때 정상 모드를 유지하는 단계를 포함하고,
    상기 정상 모드에서, 외부의 호스트 장치로부터 수신되는 커맨드는 제1 규칙에 따라 수행되고,
    상기 벤더 모드에서, 상기 외부의 호스트 장치로부터 수신되는 상기 커맨드는 상기 제1 규칙과 다른 제2 규칙에 따라 수행되는 동작 방법.
  2. 제1 항에 있어서,
    상기 클럭 신호는 제1 신호 라인을 통해 수신되고, 상기 커맨드는 상기 제1 신호 라인과 다른 제2 신호 라인을 통해 수신되는 동작 방법.
  3. 제1 항에 있어서,
    상기 제1 규칙에 따라, 상기 불휘발성 메모리 장치의 저장 공간 중에서 상기 커맨드에 포함된 어드레스가 가리키는 저장 공간이 상기 커맨드에 응답하여 액세스되는 동작 방법.
  4. 제1 항에 있어서,
    상기 제2 규칙에 따라, 상기 커맨드에 포함된 어드레스에 의해 지정된 동작이 수행되는 동작 방법.
  5. 제4 항에 있어서,
    상기 어드레스에 따라, 상기 불휘발성 메모리 장치로부터 메타 데이터를 읽는 동작 및 상기 스토리지 장치의 상태에 대한 정보를 읽는 동작 중 하나가 수행되는 동작 방법.
  6. 제1 항에 있어서,
    상기 벤더 패턴은, 상기 클럭 신호의 주파수가 변화하는 패턴을 포함하는 동작 방법.
  7. 제6 항에 있어서,
    상기 벤더 패턴은, 상기 클럭 신호가 각 주파수를 갖는 때의 지속 시간이 변화하는 패턴을 포함하는 동작 방법.
  8. 제6 항에 있어서,
    상기 벤더 패턴에서, 상기 클럭 신호가 각 주파수를 갖는 때의 지속 시간은 동일한 동작 방법.
  9. 제6 항에 있어서,
    상기 벤더 패턴은, 상기 클럭 신호가 각 주파수를 갖는 때의 사이클들의 수가 변화하는 패턴을 포함하는 동작 방법.
  10. 제6 항에 있어서,
    상기 벤더 패턴에서, 상기 클럭 신호가 각 주파수를 갖는 때의 사이클들의 수는 동일한 동작 방법.
  11. 제1 항에 있어서,
    상기 벤더 패턴은, 상기 클럭 신호의 듀티비가 변화하는 패턴을 포함하는 동작 방법.
  12. 제11 항에 있어서,
    상기 벤더 패턴은, 상기 클럭 신호가 각 듀티비를 가질 때의 지속 시간이 변화하는 패턴을 포함하는 동작 방법.
  13. 제11 항에 있어서,
    상기 벤더 패턴에서, 상기 클럭 신호가 각 듀티비를 가질 때의 지속 시간은 동일한 동작 방법.
  14. 제1 항에 있어서,
    상기 벤더 패턴은, 상기 클럭 신호가 활성화되는 구간 및 비활성화되는 구간의 패턴을 포함하는 동작 방법.
  15. 제1 항에 있어서,
    상기 클럭 신호를 추적하는 단계는, 상기 커맨드가 전송되는 제2 신호 라인이 구동되는 패턴에 응답하여 수행되는 동작 방법.
  16. 제1 항에 있어서,
    상기 클럭 신호를 추적하는 단계는, 상기 외부의 호스트 장치와 데이터를 교환하는 제3 신호 라인들이 구동되는 패턴에 응답하여 수행되는 동작 방법.
  17. 제1 항에 있어서,
    상기 클럭 신호를 추적하는 단계는, 상기 커맨드가 전송되는 제2 신호 라인이 특정한 레벨로 구동되고 그리고 상기 외부의 호스트 장치와 데이터를 교환하는 제3 신호 라인들이 특정한 패턴에 따라 특정한 레벨들로 각각 구동되는 동안에 수행되는 동작 방법.
  18. 제1 항에 있어서,
    상기 벤더 모드로 진입한 후에, 상기 벤더 모드로 진입하였음을 가리키는 응답 신호를 상기 커맨드가 전송되는 커맨드 및 응답 라인을 통해 전송하는 단계를 더 포함하는 동작 방법.
  19. 불휘발성 메모리; 그리고
    상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 제1 패드를 통해 수신되는 클럭 신호를 추적하고, 상기 클럭 신호가 벤더 패턴(vendor pattern)에 대응할 때에 진입 신호를 활성화하도록 구성되는 클럭 추적기를 포함하고,
    상기 진입 신호가 비활성 상태일 때, 제2 패드를 통해 수신되는 커맨드는 제1 규칙에 따라 수행되고,
    상기 진입 신호가 활성 상태일 때, 상기 제2 패드를 통해 수신되는 상기 커맨드는 상기 제1 규칙과 다른 제2 규칙에 따라 수행되는 스토리지 장치.
  20. 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치를 제어하는 제어 방법에 있어서:
    상기 스토리지 장치를 액세스하는 액세스 모드를 판별하는 단계;
    상기 액세스 모드가 정상 모드로 판별되면, 상기 불휘발성 메모리의 저장 공간 중에서 액세스 대상인 저장 공간을 가리키는 어드레스를 포함하는 커맨드를 상기 스토리지 장치에 입력하는 단계; 그리고
    상기 액세스 모드가 벤더 모드로 판별되면, 상기 스토리지 장치로 공급되는 클럭 신호를 조절하여 상기 벤더 모드로 진입하고, 그리고 상기 스토리지 장치에서 수행될 동작의 종류를 가리키는 어드레스를 포함하는 커맨드를 상기 스토리지 장치에 입력하는 단계를 포함하는 제어 방법.
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