KR20160030704A - 반도체 패키지 - Google Patents

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KR20160030704A
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Abstract

본 발명의 기술적 사상에 의한 반도체 패키지는 제1 면과 상기 제1 면과 반대되는 제2 면을 구비하는 반도체 칩; 상기 제1 면과 상기 제2 면 사이를 관통하는 관통 전극; 상기 반도체 칩의 제2 면 상에 형성되는 패시베이션층; 및 상기 패시베이션층의 상면에 형성되고, 상기 관통 전극과 전기적으로 연결되는 전극 패드; 를 포함하고, 상기 패시베이션층은 상기 제2 면 상에 형성되는 제1 패시베이션층 및 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층을 포함하고, 상기 전극 패드는 상기 관통 전극의 상면에 접하여 연결되고, 상기 제2 패시베이션층을 관통하여, 상기 제1 패시베이션층의 상면에 접하는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 특히 관통 전극을 가지는 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피의 소형화와 고용량의 데이터 처리를 요하고 있다. 이에 따라 반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속시키고, 반도체 칩의 실장의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. 최근에는 관통 실리콘 비아(Through Silicon Via, TSV)와 같은 관통 전극을 가지는 반도체 칩을 포함하는 반도체 패키지 구조가 개발되고 있다. 관통 전극을 가지는 반도체 칩을 포함하는 반도체 패키지에서 패키지 내부에 존재하는 스트레스(Stress)에 의해 반도체 칩, 반도체 칩 연결 부재, 몰딩 부재 등의 구성 요소의 불량이 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 관통 전극을 구비하는 반도체 칩이 복수개 적층된 구조에서, 외부 스트레스에 의한 불량을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 면과 상기 제1 면과 반대되는 제2 면을 구비하는 반도체 칩; 상기 제1 면과 상기 제2 면 사이를 관통하는 관통 전극; 상기 반도체 칩의 제2 면 상에 형성되는 패시베이션층; 및 상기 패시베이션층의 상면에 형성되고, 상기 관통 전극과 전기적으로 연결되는 전극 패드; 를 포함하고, 상기 패시베이션층은 상기 제2 면 상에 형성되는 제1 패시베이션층 및 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층을 포함하고, 상기 전극 패드는 상기 관통 전극의 상면에 접하여 연결되고, 상기 제2 패시베이션층을 관통하여, 상기 제1 패시베이션층의 상면에 접하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 전극 패드는 몸체부와 관통부를 포함하고, 상기 관통부는 상기 관통 전극의 측면 주위를 둘러싸도록 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층은 상기 반도체 칩의 제2 면을 따라서 연장되는 반도체 칩 패시베이션층 및 상기 관통 전극의 측면에 접하고 상기 관통부와 상기 관통 전극 사이에서 상기 반도체 칩의 제2 면에 수직 방향으로 연장되는 관통 전극 패시베이션층을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 관통 전극 패시베이션층과 상기 관통부 사이에 상기 제2 패시베이션층이 개재되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 패시베이션층은 실리콘 질화막으로 이루어지는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩의 제2 면과 상기 제1 패시베이션층 사이에 형성되는 제3 패시베이션층을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 몸체부는 원기둥 형태로 형성되고, 상기 몸체부의 최상단부의 직경은 상기 몸체부의 최하단부의 직경보다 작은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 복수개로 형성되고, 상기 전극 패드와 연결되는 칩 접속 부재를 더 포함하며, 상기 복수의 반도체 칩은 상기 칩 접속 부재를 통해 상호 연결되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩이 실장되는 기판; 및 상기 기판의 상면 및 상기 반도체 칩의 상면과 측면을 덮는 몰딩 부재를 더 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 또한, 기판 상에 적층되는 적어도 하나의 반도체 칩; 상기 적어도 하나의 반도체 칩을 관통하는 관통전극; 상기 적어도 하나의 반도체 칩 각각의 상면에 형성되는 제1 패시베이션층; 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및 상기 제2 패시베이션층의 상면에 접하고, 상기 제2 패시베이션층의 상면에 평행하게 연장되는 제1 전극 패드를 포함하고, 상기 제1 전극 패드의 일부는 상기 제2 패시베이션층을 관통하여 상기 제1 패시베이션층의 상면과 접하고, 상기 관통 전극의 측면 일부를 둘러싸는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 관통 전극은 원기둥 형태로 형성되고, 상기 제1 전극 패드는 상기 제2 패시베이션층의 일부를 관통하여 상기 관통 전극의 측면의 일부를 부채꼴 형태로 둘러싸는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩 각각의 상면과 상기 제1 패시베이션층 사이에 형성되는 제3 패시베이션층을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 패드는 복수개로 형성되고, 상기 제1 전극 패드는 제3 패시베이션층 상면의 각 변에 인접하여 상기 제3 패시베이션층의 상면 외곽에 배열되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제2 패시베이션층의 상면에 접하고, 상기 제2 패시베이션층의 상면에 평행하게 형성되는 제2 전극 패드를 더 포함하고, 상기 제2 전극 패드는 상기 제2 패시베이션층을 관통하여 상기 제1 패시베이션층의 상면에 접하도록 연장되고, 상기 관통 전극의 측면을 링(ring) 형태로 둘러싸는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 패드는 제1 전극 패드와 이격되어 상기 적어도 하나의 반도체 칩 각각의 상면의 중앙부에 형성되는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 패키지는 관통 전극을 가지는 반도체 칩의 하면에 형성되는 패시베이션층의 일부를 관통하고, 상기 패시베이션층의 하부에 형성되는 전극 패드를 포함함으로써, 상기 패시베이션층의 크랙(Crack) 및 관통 전극의 리프레시(Refresh) 불량을 방지할 수 있다. 따라서, 높은 신뢰성을 가진 반도체 패키지를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 패키지의 구성 요소의 일부를 확대하여 도시한 확대 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 패키지의 구성 요소 일부에 대한 평면도이다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 패키지의 구성 요소의 일부를 확대하여 도시한 확대 단면도이다.
도 6a는 예시적인 실시예들에 따른 반도체 패키지의 구성 요소의 일부를 확대하여 도시한 확대 단면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 패키지의 구성 요소 일부에 대한 평면도이다.
도 7은 예시적인 실시예들에 따른 반도체 패키지의 구성 요소 일부에 대한 평면도이다.
도 8a 내지 도 12a는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 8b 내지 도 12b는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법 중 일부 구성 요소를 확대하여 도시한 확대 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 패키지를 포함하는 패키지 모듈의 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 포함하는 따른 전자 시스템의 블록도이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 포함하는 따른 전자 시스템이 적용되는 모바일 폰을 나타내는 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다. 어떤 구성 요소가 “상면” 또는 “하면”에 형성된다고 기재된 경우에는 도면 상에 도시된 바와 같이 “위쪽” 또는 “아래쪽”에 각각 형성된다고 이해되어야 할 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. “및/또는”은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지(1000)의 단면도이다.
도 1을 참조하면, 상기 반도체 패키지(1000)는 기판(100), 제1 반도체 칩 구조체(200a) 내지 제4 반도체 칩 구조체(200d), 몰딩 부재(300), 외부 접속 부재(400), 칩 실장 부재(410) 및 칩 연결 부재(420)를 포함할 수 있다. 상기 제1 반도체 칩 구조체(200a)는 제1 반도체 칩(210a), 패시베이션층(220), 전극 패드(230), 관통 전극(240), 하부 보호층(260) 및 하부 전극(270)를 포함할 수 있다. 상기 제2 반도체 칩 구조체(200b) 및 제3 반도체 칩 구조체(200c)는 상기 제1 반도체 칩 구조체(200a)와 동일한 형태로 형성되고, 상기 제1 반도체 칩 구조체(200a)와 동일한 구성 요소를 포함할 수 있다. 도 1 및 도 1의 설명 부분에서 상기 반도체 패키지(1000)에서 반도체 칩 구조체는 상기 제1 반도체 칩 구조체(200a) 내지 상기 제4 반도체 칩 구조체(200d)를 포함하는 4개로 도시되고 설명되었으나, 이는 단순히 설명의 편의를 위한 것일뿐, 본 발명의 기술적 사상이 이에 한정되지는 않는다.
기판(100)은 제1 반도체 칩 구조체(200a) 내지 제4 반도체 칩 구조체(200d)가 실장되는 지지 기판으로서, 몸체층(110), 하부 보호층(120), 상부 보호층(130), 하부 패드(140), 상부 패드(150) 및 기판 배선 패턴(170)을 포함할 수 있다. 상기 기판(100)은 세라믹 기판, PCB, 유기 기판 및 인터포저 기판 중에서 선택되는 적어도 하나를 기반으로 형성될 수 있다. 경우에 따라, 상기 기판(100)은 액티브 웨이퍼로 형성될 수도 있다.
상기 몸체층(110) 내에는 다층 또는 단층의 기판 배선 패턴(170)이 형성될 수 있고, 상기 기판 배선 패턴(170)을 통해 하부 패드(140)와 상부 패드(150)가 전기적 및/또는 물리적으로 연결될 수 있다. 하부 보호층(120) 및 상부 보호층(130)은 기판(100)을 보호하는 기능을 하는데, 예컨대, 솔더 레지스트로 형성될 수 있다.
하부 패드(140)는 몸체층(110)의 하면 상에 형성되고, 상기 하부 보호층(120)에 의하여 노출되며, 몸체층(110) 내의 기판 배선 패턴(170)에 전기적 및/또는 물리적으로 연결될 수 있다. 상기 하부 패드(140)는 몸체층(110)의 하면 상에 도전성 물질로 형성될 수 있다. 한편, 상기 하부 패드(140) 상에는 UBM(Under Bump Metal)이 형성될 수 있다. 상기 하부 패드(140)는 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 다만, 상기 하부 패드(140)가 상기 재질이나 방법에 한정되는 것은 아니다.
상부 패드(150)는 몸체층(110)의 상면에 형성되고, 상부 보호층(130)에 의하여 노출되어 몸체층(110) 내의 배선 패턴에 전기적 및/또는 물리적으로 연결될 수 있다. 상기 상부 패드(150) 역시 재질이나 형성방법은 상기 하부 패드(140)의 설명 부분에서 상술한 바와 같다.
칩 실장 부재(410)는 제1 반도체 칩 구조체(200a)의 하부 전극(270)를 통해 관통 전극(240)과 전기적 및/또는 물리적으로 연결되고, 이로 인해 제1 반도체 칩 구조체(200a)와 기판(100)이 전기적 및/또는 물리적으로 연결될 수 있다. 상기 칩 실장 부재(410)는 복수개로 형성될 수 있다. 도 1에서 상기 칩 실장 부재(410)는 6개로 도시되었으나, 이는 설명의 편의를 위한 것이지 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 칩 실장 부재(410)는 예를 들어 구형의 형상을 가질 수 있고, 상기 구형은 접착된 상하면들이 약간 납작하게 변형될 수 있다. 본 발명의 일 실시예에서, 상기 칩 실장 부재(410)는 솔더볼로 형성될 수 있다.
기판 배선 패턴(170)은 몸체층(110)의 상면과 하면 사이를 가로질러 형성될 수 있다. 상기 기판 배선 패턴(170)은 도전성 물질로 이루어질 수 있다. 상기 기판 배선 패턴(170)은 하부 패드(140)와 상부 패드(150)를 전기적으로 연결할 수 있다.
외부 접속 부재(400)는 하부 패드(140)의 하면에 형성될 수 있고, 전체 반도체 패키지(1000)를 외부의 시스템 기판이나 메인 보드에 실장시키는 기능을 할 수 있다. 상기 외부 접속 부재(400)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au) ,솔더(solder) 또는 이들의 조합으로 형성될 수 있다. 다만, 상기 외부 접속 부재(400)의 재질이 그에 한정되는 것은 아니다. 한편, 상기 외부 접속 부재(400)는 다중층 또는 단일층으로 형성될 수 있다.
제1 반도체 칩 구조체(200a)는 제1 반도체 칩(210a), 패시베이션층(220), 전극 패드(230), 관통 전극(240), 하부 보호층(260) 및 하부 전극(270)을 포함할 수 있다. 제2 반도체 칩 구조체(200b) 내지 제3 반도체 칩 구조체(200c)도 상기 제1 반도체 칩 구조체(200a)와 마찬가지로 전술한 구성 요소를 포함할 수 있다. 상기 제2 반도체 칩 구조체(200b) 내지 제4 반도체 칩 구조체(200d)는 상기 제1 반도체 칩 구조체(200a)와 동일한 재질 및 동일한 제조 방법으로 형성될 수 있는바, 이하에서는 제1 반도체 칩 구조체(200a)를 위주로 설명하고, 상기 제2 반도체 칩 구조체(200b) 내지 제4 반도체 칩 구조체(200d)에 대한 중복되는 설명은 생략한다.
제1 반도체 칩 구조체(200a)는 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 의미한다. 상기 제1 반도체 칩(210a)은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 포함할 수 있다. 또한, 상기 제1 반도체 칩(210a)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 상기 제1 반도체 칩(210a)은 단결정 웨이퍼에 한정되지 않고, 에피택셜(epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 상기 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다. 상기 제1 반도체 칩(210a)은 활성면(210AC)과 상기 활성면(210AC)에 반대되는 면인 비활성면(210NA)을 구비할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩 구조체(200a) 내지 제4 반도체 칩 구조체(200d)에 각각 포함되는 제1 반도체 칩(210a) 내지 제4 반도체 칩(210d)은 메모리 반도체 소자를 포함할 수 있다. 상기 제1 반도체 칩(210a) 내지 제4 반도체 칩(210d)은 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM) 중 선택되는 적어도 하나를 포함할 수 있다. 도 1에서는 상기 제1 반도체 칩(210a) 내지 제4 반도체 칩(210d)의 크기가 모두 동일한 것으로 도시되어있지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 제1 반도체 칩(210a)은 로직 반도체 칩을 포함할 수 있다. 상기 제1 반도체 칩(210a)은 마이크로 프로세서(Micro processor)일 수 있고, 예컨대 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등일 수 있다.
상기 제1 반도체 칩(210a)은 비활성면(210NA)와 활성면(210AC) 사이를 관통하는 관통 전극(240)을 구비할 수 있다. 일부 실시예에서, 상기 관통 전극(240)은 관통 실리콘 비아(Through Silicon Via, TSV)일 수 있다. 상기 관통 전극(240)의 최상면의 레벨은 상기 제1 반도체 칩(210a)의 최상면 레벨과 동일할 수 있다. 상기 관통 전극(240)에 대한 상세한 설명은 도 2a에서 후술하기로 한다.
제1 반도체 칩 구조체(200a)의 제1 반도체 칩(210a)은 상기 관통 전극(240)을 통해서 상기 제1 반도체 칩 구조체(200a) 상면에 적층된 제2 반도체 칩 구조체(200b)의 제2 반도체 칩(210b)와 상호 전기적 및/또는 물리적으로 연결될 수 있다. 구체적으로, 상기 관통 전극(240)은 전극 패드(230)와 전기적 및/또는 물리적으로 연결되고, 상기 전극 패드(230)는 칩 연결 부재(420)을 통해 상기 제1 반도체 칩(210a)의 상부에 형성되는 제2 반도체 칩(210b)와 전기적 및/또는 물리적으로 연결될 수 있다. 상기 관통 전극(240)은 하부 전극(270)과 연결되고, 상기 하부 전극(270)은 칩 실장 부재(410)와 연결됨으로써, 상기 제1 반도체 칩(210a)는 상기 기판(100)과 전기적 및/또는 물리적으로 연결될 수 있다.
패시베이션층(220)은 제1 반도체 칩(210a)의 비활성면(210NA) 상에 형성되며, 상기 제1 반도체 칩(210a)을 외부로부터 보호하는 기능을 한다. 상기 패시베이션층(220)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 상기 패시베이션층(220)에 대한 상세한 설명은 도 2a에서 후술하기로 한다.
전극 패드(230)는 제1 반도체 칩(210a)의 비활성면(210NA) 상에 도전성 물질로 형성되며, 상기 패시베이션층(220)의 일부를 관통하여 관통 전극(240)에 전기적 및/또는 물리적으로 연결될 수 있다. 상기 전극 패드(230)의 형상, 재질 및 형성 방법은 도 2a 및 도 2b의 설명 부분에서 후술하기로 한다.
하부 보호층(260)은 제1 반도체 칩(210a)의 활성면(210AC) 상에 형성될 수 있다. 상기 하부 보호층(260)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다.
하부 전극(270)은 상기 제1 반도체 칩(210a)의 활성면(210AC) 상에 형성되고, 관통 전극(240)의 하면에 접하여 연결될 수 있다. 상기 하부 전극(270)은 칩 실장 부재(410)와 전기적 및/또는 물리적으로 연결될 수 있다. 상기 하부 전극(270)은 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 주석(Sn), 은(ag) 및 금(Au) 중에서 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 상기 하부 전극(270) 상에는 UBM(Under Bump Metal)이 형성될 수 있다.
칩 연결 부재(420)는 전극 패드(230)를 통해 상기 관통 전극(240)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 칩 연결 부재(420)는 복수개로 형성될 수 있다. 상기 칩 연결 부재(420)는 예를 들어 구형의 형상을 가질 수 있고, 상기 구형은 접착된 상하면들이 납작하게 변형될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니고, 상기 칩 연결 부재(420)는 상술한 구형의 형상 외의 다른 형상을 가질 수 있다. 상기 칩 연결 부재(420)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 또는 솔더(solder) 등으로 형성될 수 있다. 그러나 칩 연결 부재(420)의 재질이 이에 한정되는 것은 아니다. 상기 칩 연결 부재(420)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 상기 칩 연결 부재(420)는 구리 필러(pillar) 및 솔더를 포함할 수 있고, 단일층으로 형성되는 경우에 상기 칩 연결 부재(420)는 주석-은 솔더나 구리로 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 상기 칩 연결 부재(420)는 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이와 같은 플립칩 연결 구조를 가질 수 있다.
몰딩 부재(300)는 기판(100)의 상면과 제1 반도체 칩 구조체(200a) 내지 제4 반도체 칩 구조체(200d)의 상면 및 측면을 봉지하도록 형성될 수 있다. 이에 따라 상기 기판(100), 제1 반도체 칩 구조체(200a) 내지 제4 반도체 칩 구조체(200d)는 외부로부터 보호될 수 있다. 상기 몰딩 부재(300)는 제1 반도체 칩(210a)의 측면 및 상면의 일부를 밀봉할 수 있다. 상기 몰딩 부재(300)는 예컨대, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 열경화성 물질의 경우, 페놀형, 산무수물형, 아민형의 경화제와 아크릴폴리머의 첨가제를 포함할 수 있다.일 예로, 상기 몰딩 부재(300)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)로 이루어질 수 있다. 상기 몰딩 부재(300)는 MUF(molded underfill) 방식으로 형성될 수 있다. 따라서, 상기 몰딩 부재(300)는 칩 실장 부재(410) 사이 및 칩 연결 부재(420)의 사이를 채우도록 형성될 수 있다.
일부 실시예에서, 상기 몰딩 부재(300)의 상면 일부에는 방열 부재가 형성될 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지(1000)의 구성 요소 중 도 1의 전극 패드 접합부(A)를 확대하여 도시한 확대 단면도이다. 상기 전극 패드 접합부(A)는 제2 반도체 칩 구조체(200b)의 구성 요소를 도시하고 있다. 다만, 제1 반도체 칩 구조체(200a) 내지 제4 반도체 칩 구조체(200d)는 동일한 구성 요소를 포함할 수 있는바, 하기의 설명은 상기 제1 반도체 칩 구조체(200a) 내지 상기 제4 반도체 칩 구조체(200d)에도 공통으로 적용될 수 있으며, 이하에서는 제1 내지 제4 표현은 생략하기로 한다.
도 2a를 참조하면, 상기 반도체 패키지(1000)는 반도체 칩(210), 상기 반도체 칩(210)의 비활성면(210NA)에 형성되는 패시베이션층(220), 상기 패시베이션층(220)의 상면에 형성되고, 관통 전극(240)과 연결되는 전극 패드(230), 상기 반도체 칩(210)을 관통하는 관통 전극(240) 및 칩 연결 부재(420)를 포함할 수 있다.
관통 전극(240)은 반도체 칩(210)의 상면에서 하면 사이를 상기 반도체 칩(210)의 상면에 수직하는 제3 방향(Z 방향)으로 형성될 수 있다. 상기 관통 전극(240)은 배선 금속층(242) 및 장벽 금속층(244)을 포함할 수 있다. 상기 관통 전극(240)의 측면에는 관통 전극 절연층(246)이 형성될 수 있다. 본 발명의 일 실시예에서, 상기 배선 금속층(242)은 필러(pillar) 형태로 형성될 수 있고, 상기 장벽 금속층(244)은 상기 배선 금속층(242)의 측면을 컨포멀(conformal)하게 둘러싸는 파이프(pipe) 형태로 형성될 수 있다. 상기 관통 전극 절연층(246)은 상기 장벽 금속층(244)의 측면을 둘러싸는 파이프 형태로 형성될 수 있다. 상기 배선 금속층(242)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 상기 배선 금속층(242)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 장벽 금속층(244)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 관통 전극 절연층(246)은 실리콘 산화막(SiOx) 및/또는 실리콘 질화막(SiN) 같은 절연성 물질을 포함할 수 있다.
패시베이션층(220)은 반도체 칩(210)의 비활성면(210NA) 상에 형성될 수 있다. 상기 패시베이션층(220)은 상기 비활성면(210NA)에 평행하는 제1 방향(X 방향)으로 연장될 수 있다. 상기 패시베이션층(220)은 상기 반도체 칩(210)을 외부의 자극 또는 압력으로부터 보호하는 기능을 할 수 있다. 상기 패시베이션층(220)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 상기 패시베이션층(220)은 제1 패시베이션층(222), 제2 패시베이션층(224) 및 제3 패시베이션층(226)을 포함할 수 있다. 일 예로, 상기 제1 패시베이션층(222)은 실리콘 산화막(SiOx), 제2 패시베이션층(224)은 실리콘 질화막(SiN), 제3 패시베이션층(226)은 실리콘 산화막(SiOx)으로 이루어질 수 있다. 즉, 상기 패시베이션층(220)은 ONO(SiOx-SiN-SiOx) 구조로 형성될 수 있다.
상기 제2 패시베이션층(224)은 비활성면(210NA)에 평행한 제1 방향(X 방향)으로 연장되는 제1 영역(224a) 및 상기 관통 전극(240)의 측면에 접하여 상기 비활성면(210NA)에 수직하는 제3 방향(Z 방향)으로 연장되는 제2 영역(224b)을 포함할 수 있다.
전극 패드(230)는 제2 패시베이션층(224) 상에 형성될 수 있다. 상기 전극 패드(230)는 실질적으로 원기둥 또는 다각형의 메사(mesa) 형태로 형성될 수 있다. 상기 전극 패드(230)는 몸체부(232) 및 관통부(234)를 포함할 수 있다.
상기 제2 패시베이션층(224)의 제2 영역(224b)은 전극 패드(230)의 관통부(234)와 관통 전극(240) 사이에 개재될 수 있다. 상기 제2 패시베이션층(224)의 제1 영역(224a)과 상기 제2 영역(224b)은 일체로 형성될 수 있다. 상기 제2 영역(224b)과 전극 패드(230)의 관통부(234) 사이에는 제3 패시베이션층(226)이 개재될 수 있다.
상기 몸체부(232)의 하면은 관통 전극(240)의 상면과 접하여 연결될 수 있다. 상기 몸체부(232)는 제3 패시베이션층(226)의 상면에서 비활성면(210NA)에 평행하는 제1 방향(X 방향)으로 형성될 수 있다. 상기 몸체부(232)의 최상단부의 직경(R1)는 상기 몸체부(232)의 최하단부의 직경(R2)보다 작게 형성될 수 있다. 관통 전극(240)의 직경(240R)은 상기 몸체부(232)의 최하단부의 직경(R2)보다 작게 형성될 수 있다.
상기 관통부(234)는 제3 패시베이션층(226)의 상면과 하면 사이를 비활성면(210NA)에 수직하는 제3 방향(Z 방향)으로 관통하여 상기 관통 전극(240)의 측면 주위를 둘러싸도록 형성될 수 있다. 상기 관통부(234)는 몸체부(232)로부터 제1 패시베이션층(222)을 향하여 상기 제3 방향(Z 방향)으로 돌출될 수 있다. 상기 관통부(234)의 최하단부는 제2 패시베이션층(224)의 상면에 접할 수 있다. 상기 관통부(234)는 제조 방법적인 측면에서 상기 제3 패시베이션층(226)에 전극 패드 홀(234H) 을 형성하고, 상기 전극 패드 홀(234H) 내부가 채워진 형태로 형성될 수 있다. 상기 몸체부(232)의 상면 레벨은 상기 관통부(234)의 상면 레벨보다 높게 형성될 수 있다.
상기 몸체부(232)와 상기 관통부(234)는 일체로 형성될 수 있다.
전극 패드(230)는 도전성 물질로 형성될 수 있다. 상기 전극 패드(230)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 주석(Sn), 은(ag) ,금(Au) 또는 이들의 조합을 포함할 수 있다. 상기 전극 패드(230)는 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 상기 전극 패드(230) 상에는 UBM(Under Bump Metal)이 형성될 수 있다.
칩 연결 부재(420)는 전극 패드(230)의 상면에 형성되어 복수의 반도체 칩 구조체를 상호 연결하는 기능을 할 수 있다. 상기 칩 연결 부재(420)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 또는 솔더(solder) 등으로 형성될 수 있다. 상기 칩 연결 부재(420)는 다중층으로 형성되는 경우에, 상기 칩 연결 부재(420)는 구리 필러(pillar) 및 솔더를 포함할 수 있고, 단일층으로 형성되는 경우에 상기 칩 연결 부재(420)는 주석(Sn)-은(Ag) 솔더나 구리로 형성될 수 있다. 본 발명의 일 실시예에서, 상기 칩 연결 부재(420)는 주석-은 솔더로 형성될 수 있다.
도 2b는 도 2a의 예시적인 실시예들에 따른 반도체 패키지(1000)의 전극 패드 접합부(A)에 포함되는 제3 패시베이션층(226)의 상면 및 전극 패드(230)를 도시한 평면도이다. 도 2b에서 칩 연결 부재(420)는 도시되지 않는다. 상기 반도체 패키지(1000)는 상기 제3 패시베이션층(226)의 상면에 형성되는 복수개의 전극 패드(230)를 포함할 수 있다.
도 2b를 참조하면, 제3 패시베이션층(226)의 상면에 형성되는 전극 패드(230)의 하면은 원형으로 형성될 수 있다. 상기 전극 패드(230)의 몸체부(232)의 직경(R1)은 관통부(234)의 직경(R2)보다 작게 형성될 수 있다. 상기 몸체부(232)는 원기둥 또는 필러 형태로 형성될 수 있고, 상기 관통부(234)는 링(ring) 또는 파이프(pipe) 형태로 형성될 수 있다. 일 예로, 상기 관통부(234)는 상기 관통 전극(240)의 측면 주위를 링 형태로 둘러싸도록 형성될 수 있다. 상기 몸체부(232)와 상기 관통부(234)는 그 수평 단면의 가장자리가 동심원 형태로 형성될 수 있다. 상기 관통부(234)는 도 2b에서 상기 몸체부(232)에 일부 가려지도록 중첩될 수 있다.
도 2a 및 도 2b에 도시된 예시적인 실시예들에 따른 반도체 패키지(1000)는 반도체 칩(210)의 비활성면(210NA)에 형성되는 패시베이션층(220)을 제1 패시베이션층(222) 내지 제3 패시베이션층(226)을 포함하는 3층 구조로 형성하고, 전극 패드(230)의 관통부(234)가 상기 제3 패시베이션층(226)을 관통하도록 형성될 수 있다. 일 예로, 상기 패시베이션층(220)은 실리콘 산화막-실리콘 질화막-실리콘 산화막 구조인 ONO 구조로 형성될 수 있다. 즉, 제1 패시베이션층(222)은 실리콘 산화막으로, 제2 패시베이션층(224)은 실리콘 질화막으로, 제3 패시베이션층(226)은 실리콘 산화막으로 이루어질 수 있다. 예시적인 실시예들에 따르면, 상기 전극 패드(230)의 관통부(234)가 상기 제3 패시베이션층(226)을 관통하여 상기 관통부(234)의 하단부가 상기 제3 패시베이션층(226)보다 기계적 스트레스에 강한 상기 제2 패시베이션층(224)에 접하도록 형성할 수 있다. 따라서, 전극 패드(230)를 형성하는 과정에서 발생할 수 있는 패시베이션층(220)의 상면 크랙(Crack) 등 상기 패시베이션층(220)의 파손 불량을 방지할 수 있다. 예시적인 실시예들에 따르면, 또한, 제2 패시베이션층(224)의 제2 영역(224b)에 의하여, 관통 전극(240)의 배선 금속층(242)을 이루는 금속 원자가 반도체 패키지(1000)를 오염시켜 발생할 수 있는 리프레쉬 불량(Refresh)도 방지할 수 있다. 따라서, 예시적인 실시예들에 따른 반도체 패키지(1000)는 패시베이션층(220), 전극 패드(230) 및 관통 전극(240)을 포함하는 구성 요소의 불량을 줄이고 신뢰성을 향상시킬 수 있다.
도 3 내지 도 6a는 예시적인 실시예들에 따른 반도체 패키지(1000-2 내지 1000-5)의 확대 단면도들이다. 상기 반도체 패키지(1000-2 내지 1000-5)는 도 1에 도시된 반도체 패키지(1000)의 전극 패드 접합부(A)가 각각 전극 패드 접합부(A-2 내지 A-5)로 치환된 실시예이다.
도 3을 참조하면, 전극 패드 접합부(A-2)를 포함하는 반도체 패키지(1000-2)는 반도체 칩(210), 패시베이션층(220-2), 전극 패드(230-2), 관통 전극(240) 및 칩 연결 부재(420)를 포함할 수 있다. 상기 전극 패드 접합부(A-2)가 도 2a에 도시된 전극 패드 접합부(A)와 다른 점은 상기 전극 패드 접합부(A-2)의 패시베이션층(220-2)은 제2 패시베이션층(224-2) 및 제3 패시베이션층(226-2)을 포함하고, 제1 패시베이션층(222, 도 2a 참조)는 포함하지 않는다는 점이다. 상기 반도체 칩(210), 관통 전극(240) 및 칩 연결 부재(420)의 재질, 형상 및 형성 방법 등은 도 2a에서 전술한 전극 패드 접합부(A)의 설명과 동일하므로 중복되는 설명은 생략한다. 상기 전극 패드 접합부(A-2)에서 상기 제2 패시베이션층(224-2)은 실리콘 질화막(SiN)으로 형성될 수 있고, 상기 제3 패시베이션층(226-2)은 실리콘 산화막(SiOx)로 형성될 수 있다. 상기 전극 패드 접합부(A-2)를 포함하는 반도체 패키지(1000-2)는 상기 전극 패드(230-2)의 관통부(234-2)의 최하단부가 상기 제2 패시베이션층(224-2)의 상면에 접하여 연결될 수 있다. 따라서, 상기 전극 패드(230-2)를 형성하는 과정에서 발생할 수 있는 패시베이션층(220-2)의 상면 크랙(Crack) 등을 포함하는 파손 불량을 방지할 수 있다. 도 4를 참조하면, 전극 패드 접합부(A-3)를 포함하는 반도체 패키지(1000-3)는 반도체 칩(210), 패시베이션층(220-3), 전극 패드(230-3), 관통 전극(240) 및 칩 연결 부재(420)를 포함할 수 있다. 상기 전극 패드 접합부(A-3)가 도 2a에 도시된 전극 패드 접합부(A)와 다른 점은 전극 패드(230-3)의 관통부(234-3)와 제2 패시베이션층(224-3)의 제2 영역(224b-3) 사이에 제3 패시베이션층(226-3)이 개재되지 않는다는 점이다. 상기 반도체 칩(210), 관통 전극(240) 및 칩 연결 부재(420)의 재질, 형상 및 형성 방법 등은 도 2a에서 전술한 전극 패드 접합부(A)의 설명과 동일하므로 중복되는 설명은 생략한다.
도 5를 참조하면, 전극 패드 접합부(A-4)를 포함하는 반도체 패키지(1000-4)는 반도체 칩(210), 패시베이션층(220-4), 전극 패드(230-4), 관통 전극(240) 및 칩 연결 부재(420)를 포함할 수 있다. 상기 전극 패드 접합부(A-4)가 도 2a에 도시된 전극 패드 접합부(A)와 다른 점은 전극 패드(230-4)의 관통부(234-4)의 최외곽 측면이 제3 패시베이션층(226-4)과 이격되어 형성된다는 점이다. 상기 관통부(234-4)의 최외곽 측면과 상기 제3 패시베이션층(226-4)는 소정 거리(d)만큼 이격될 수 있다. 상기 반도체 칩(210), 관통 전극(240) 및 칩 연결 부재(420)의 재질, 형상 및 형성 방법 등은 도 2a에서 전술한 전극 패드 접합부(A)의 설명과 동일하므로 중복되는 설명은 생략한다.
도 6a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1000-5)의 전극 패드 접합부(A-5)를 확대하여 도시한 확대 단면도이고, 도 6b는 상기 전극 패드 접합부(A-5)의 상면을 도시한 평면도이다.
도 6a를 참조하면, 상기 반도체 패키지(1000-5)는 반도체 칩(210), 패시베이션층(220-5), 전극 패드(230-5), 관통 전극(240) 및 칩 연결 부재(420)를 포함할 수 있다. 상기 전극 패드 접합부(A-5)가 도 2a에 도시된 전극 패드 접합부(A)와 다른 점은 상기 전극 패드(230-5)의 형태이다. 상기 전극 패드(230-5)는 몸체부(232-5) 및 관통부(234-5)를 포함할 수 있다. 상기 몸체부(232-5)는 제3 패시베이션층(226-5)의 상면에 접하여 비활성면(210NA)에 평행한 제1 방향(X 방향)으로 연장될 수 있다. 상기 관통부(234-5)는 상기 제3 패시베이션층(226-5)의 일부분을 관통하여 형성될 수 있다. 즉, 상기 관통부(234-5)가 형성되는 관통 홀(234H-5)은 상기 제3 패시베이션층(226-5)의 일측에만 형성되고, 상기 관통 홀(234H-5)에 대향되는 반대측에는 형성되지 않을 수 있다.일 예로, 상기 몸체부(232-5)는 원기둥 형태로 형성될 수 있고, 상기 관통부(234-5)는 부채꼴 또는 중심각이 90° 이하인 호 형태로 형성될 수 있다. 상기 관통부(234-5)의 최하면은 제2 패시베이션층(224-5)의 상면에 접하여 연결될 수 있다.
도 6b는 예시적인 실시예들에 따른 반도체 패키지(1000-5)의 전극 패드 접합부(A-5)에 포함되는 제3 패시베이션층(226-5)의 상면 및 전극 패드(230-5)를 도시한 평면도이다.
도 6b를 참조하면, 제3 패시베이션층(226-5)의 상면에 형성되는 전극 패드(230-5)의 몸체부(232-5)는 원형으로 형성될 수 있다. 상기 몸체부(232-5)의 직경은 관통 전극(240)의 직경보다 클 수 있다. 상기 전극 패드(230-5)의 관통부(234-5)는 상기 관통 전극(240)의 측면 일부를 둘러싸는 부채꼴 형태로 형성될 수 있다. 본 일 예로, 상기 관통부(234-5)는 중심각(α)이 90° 이하인 호 형태로 형성될 수 있다. 상기 관통부(234-5)는 상기 몸체부(232-5)와 일체로 형성되고, 상기 몸체부(232-5)에 일부 가려지도록 중첩될 수 있다.
도 7는 예시적인 실시예들에 따른 반도체 패키지(1000-6)의 제3 패시베이션층(226-6)의 상면을 도시한 평면도이다.
도 7를 참조하면, 상기 반도체 패키지(1000-6)는 반도체 칩(210, 도 1 참조)의 상면에 형성되는 패시베이션층(220, 도 1 참조)의 제3 패시베이션층(226-6), 상기 제3 패시베이션층(226-6)의 상면에 형성되는 제1 전극 패드(230a) 및 제2 전극 패드(230b)을 포함할 수 있다. 상기 제1 전극 패드(230a)는 도 2a 및 도 2b에 도시된 전극 패드(230)와 동일한 형태일 수 있다. 상기 제1 전극 패드(230a)는 제1 몸체부(232a) 및 제1 관통부(234a)를 포함할 수 있다. 상기 제1 몸체부(232a)는 도 1에 도시된 몸체부(232)와 동일한 형태이고, 상기 제1 관통부(234a)는 도 1에 도시된 관통부(234)와 동일한 형태일 수 있다. 상기 제2 전극 패드(230b)는 도 6a 및 도 6b에 도시된 전극 패드(230-5)와 동일한 형태일 수 있다. 상기 제2 전극 패드(230b)는 제2 몸체부(232b) 및 제2 관통부(234b)를 포함할 수 있다. 상기 제2 몸체부(232b)는 도 6a 및 도 6b에 도시된 몸체부(232-5)와 동일한 형태이고, 상기 제2 관통부(234b)는 도 6a 및 도 6b에 도시된 관통부(234-5)와 동일한 형태일 수 있다. 즉, 예시적인 실시예들에 따른 반도체 패키지(1000-6)는 도 2a 및 도 2b에 도시된 전극 패드(230)와 도 6a 및 도 6b에 도시된 전극 패드(230-5)가 복수개 조합되어 제3 패시베이션층(226-6)에 형성된 구조를 가질 수 있다.
상기 제1 전극 패드(230a) 및 상기 제2 전극 패드(230b)는 상기 제3 패시베이션층(226-6)의 상면 상에서 가상의 직선 상에 행 또는 열을 이루도록 배열될 수 있다. 도 7에는 6개의 제2 전극 패드(230b)가 행을 이루고, 4개의 제2 전극 패드(230b)가 열을 이루며, 4개의 제1 전극 패드(230a)가 행을 이루고, 2개의 제1 전극 패드(230a)가 열을 이루는 것으로 도시되었으나, 이는 설명의 편의를 위한 것이고, 상기 제1 전극 패드(230a) 및 상기 제2 전극 패드(230b)의 개수 및 배열 형태가 이에 한정되는 것은 아니다. 즉, 상기 제1 전극 패드(230a) 및 상기 제2 전극 패드(230b)는 다양한 위치 및 개수로 배열될 수 있다.
제2 전극 패드(230b)는 제3 패시베이션층(226-6)의 상면의 각 변에 인접하여 행열을 이루어 배열될 수 있다. 즉, 상기 제2 전극 패드(230b)는 상기 제3 패시베이션층(226-6)의 외곽을 둘러싸도록 배치될 수 있다. 상기 제2 전극 패드(230b)의 관통부(234b)는 상기 제3 패시베이션층(226-6)의 각 변의 외곽을 향하는 방향으로 형성될 수 있다. 제1 전극 패드(230a)는 상기 제2 전극 패드(230b)와 이격되어 상기 제3 패시베이션층(226-6)의 상면 중앙부에 배열될 수 있다. 상기 제1 전극 패드(230a)의 관통부(234a)는 원형으로 형성되는바 방향성을 갖지 않도록 배치될 수 있다.
예시적인 실시예들에 따른 반도체 패키지(1000-6)는 부채꼴 형태의 관통부(234b)를 포함하는 제2 전극 패드(230b)를 제3 패시베이션층(226-6)의 상면의 외곽부에 배치하고, 제1 전극 패드(230a)를 상기 제3 패시베이션층(226-6)의 상면 중앙부에 배치할 수 있다. 관통 전극(240)을 포함하는 반도체 패키지(1000-6)는 제조 과정에서 반도체 칩(210, 도 1 참조)의 각 변을 포함하는 외곽부에서 외부 압력 등 스트레스를 더 많이 받을 수 있다. 상기 반도체 패키지(1000-6)는 외부 스트레스에 상대적으로 강한 실리콘 질화막으로 제2 패시베이션층(224, 도 2a 참조)를 형성하고, 상기 제2 전극 패드(230b)의 관통부(234b)의 최하단부가 상기 제2 패시베이션층(224)의 상면에 접하도록 형성함으로써, 반도체 칩(210)의 외곽부에 집중되는 스트레스로 인한 반도체 패키지(1000-6)의 신뢰성 저하를 방지할 수 있다.
도 8a 내지 도 12a는 예시적인 실시예들에 따른 반도체 패키지(1000)의 제조 방법 중 일부를 순차적으로 도시한 단면도들이다. 도 8b 내지 도 12b는 도 8a 내지 도 12a에 도시된 반도체 패키지(1000)의 제조 방법 중 일부분을 확대하여 도시한 확대 단면도들이다.
도 8a 및 도 8b를 참조하면, 예시적인 실시예들에 따른 반도체 패키지(1000)를 제조하는 방법은, 활성면(210AC)와 상기 활성면(210AC)에 반대되는 면인 비활성면(210NA)을 구비하는 반도체 칩(210)을 준비한다. 상기 활성면(210AC)에 관통 전극 홀(240H)을 형성한 이후, 상기 관통 전극 홀(240H)을 채우는 관통 전극 패턴(240A)을 형성한다. 상기 비활성면(210NA) 및 상기 관통 전극의 상면 및 돌출된 측면을 덮는 패시베이션 패턴(220A)를 형성한다.
상기 반도체 칩(210)은 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 반도체 칩(210)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 및 플래시 메모리(Flash Memory) 등과 같은 반도체 메모리 소자들을 포함할 수 있다.
상기 반도체 칩(210)의 비활성면(210NA)과 활성면(210AC)의 사이를 수직으로 관통하는 관통 전극 홀(240H)을 형성할 수 있다. 상기 관통 전극 홀(240H)은 건식 식각(dry etch), 습식 식각(wet etch), 레이저를 이용한 드릴링(drilling) 또는 기계적 드릴링을 이용하여 형성될 수 있다.
상기 관통 전극 홀(240H)을 형성한 이후에는, 상기 관통 전극 홀(240H)을 채우는 관통 전극 패턴(240A)을 형성할 수 있다. 상기 관통 전극 패턴(240A)은 상기 비활성면(210NA)의 상면 레벨보다 높은 상면의 레벨을 갖도록 돌출될 수 있다. 구체적으로, 상기 비활성면(210NA) 상에 관통 전극 절연막 패턴(246A)을 형성한다. 상기 관통 전극 절연막 패턴(246A)은 실리콘 산화막, 실리콘 산화 질화막, 실리콘 질화막 또는 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 상기 관통 전극 절연막 패턴(246A)은 폴리머막(polymer layer)으로 형성될 수 있다. 상기 관통 전극 절연막 패턴(246A)은 화학적 기상 증착(Chemical vapor deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD) 또는 물리적 기상 증착(Physical Vapor Deposition, PVD) 방법으로 형성될 수 있다. 상기 관통 전극 절연막 패턴(246A)을 형성한 이후 상기 관통 전극 절연막 패턴(246A)이 형성된 관통 전극 홀(240H)에 장벽 금속층 패턴(244A)과 금속 배선층 패턴(242A)을 순차적으로 형성될 수 있다. 상기 장벽 금속층 패턴(244A)은 관통 전극 절연막 패턴(246A) 상에 컨포말(conformal)하게 형성될 수 있다. 상기 장벽 금속층 패턴(244A)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 적어도 하나로 이루어지거나 이중막 또는 이중막과 다른 형태의 혼합막으로 형성될 수 있다. 상기 장벽 금속층 패턴(244A)은 화학적 기상 증착(CVD), 원자층 증착(ALD) 또는 물리적 기상 증착(PVD) 방법으로 형성될 수 있다. 금속 배선층 패턴(242A)은 장벽 금속층 패턴(244A)이 형성된 관통 전극 홀(240H)을 채울 수 있다. 상기 배선 금속층 패턴(242A)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 또는 이들의 조합으로 이루어질 수 있다. 상기 배선 금속층 패턴(242A)은 도금 방법 또는 증착 방법으로 형성될 수 있다.
상기 관통 전극 패턴(240A)을 형성한 후, 활성면(210AC) 상에 하부 전극(270)을 형성할 수 있다. 상기 하부 전극(270)은 상기 관통 전극 패턴(240A)과 전기적 및/또는 물리적으로 연결될 수 있다.
상기 하부 전극(270)을 형성한 이후, 상기 하부 전극(270) 및 활성면(210AC)이 아래를 향하도록 뒤집어 캐리어 웨이퍼(500)에 올려 놓을 수 있다. 상기 하부 전극(270) 및 상기 활성면(210AC)은 상기 캐리어 웨이퍼(500)와 접착 부재(600)로 접착되어 고정될 수 있다. 상기 캐리어 웨이퍼(500)는 절연성 물질을 포함하고 하부 전극(270)이 손상되지 않도록 쿠션 및 탄성을 갖는 물질을 포함할 수 있다.
노출된 관통 전극 절연막 패턴(246A)의 상면 및 측면과 비활성면(210NA)을 덮는 패시베이션 패턴(220A)을 형성할 수 있다. 상기 패시베이션 패턴(220A)은 제1 패시베이션 패턴(222A), 제2 패시베이션 패턴(224A) 및 제3 패시베이션 패턴(226A)을 포함할 수 있다. 상기 제1 패시베이션 패턴(222A)은 상기 비활성면(210NA)의 상면을 컨포멀하게 덮도록 형성될 수 있다. 상기 제2 패시베이션 패턴(224A)은 상기 제1 패시베이션 패턴(222A)과 관통 전극 절연막 패턴(246A)을 컨포멀하게 덮도록 형성되고, 상기 제3 패시베이션 패턴(226A)은 상기 제2 패시베이션 패턴(224A)을 컨포멀하게 덮도록 형성될 수 있다. 상기 제1 패시베이션 패턴(222A) 내지 제3 패시베이션 패턴(226A)은 각각 화학적 기상 증착(CVD), 원자층 증착(ALD) 또는 물리적 기상 증착(PVD) 방법으로 형성될 수 있다. 상기 제3 패시베이션 패턴(226A)의 두께는 상기 제1 패시베이션 패턴(222A) 및 상기 제2 패시베이션 패턴(224A)의 두께보다 두껍게 형성될 수 있다. 일 예로, 상기 제1 패시베이션 패턴(222A) 및 상기 제3 패시베이션 패턴(226A)은 실리콘 산화막으로 이루어질 수 있고, 상기 제2 패시베이션 패턴(224A)은 실리콘 질화막으로 이루어질 수 있다.
도 9a 및 도 9b를 참조하면, 제3 패시베이션 패턴(226A) 상에 제1 마스크 패턴(MP1)을 형성할 수 있다. 상기 제1 마스크 패턴(MP1)은 포토 레지스트(Photo resist)를 포함할 수 있다. 상기 제1 마스크 패턴(MP1)에 노광 및 현상 과정을 거쳐 전극 패드 패턴용 개구부(234P)을 형성한다. 즉, 상기 전극 패드 패턴용 개구부(234P)에 해당되는 마스크 패턴을 제거할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 마스크 패턴(MP1)을 식각 마스크로 사용하여 제3 패시베이션 패턴(226A)을 식각할 수 있다. 이후 상기 제1 마스크 패턴(MP1)을 제거할 수 있다.
구체적으로, 상기 제1 마스크 패턴(MP1)으로 가려지지 않고, 노출된 제3 패시베이션 패턴(226A), 즉 전극 패드 패턴(234P, 도 9b 참조)에 형성된 제3 패시베이션 패턴(226A) 영역을 선택적으로 제거 또는 리세스(recess)하여 전극 패드 홀(234H)을 형성할 수 있다. 전술한 공정으로 제2 패시베이션 패턴(224A)의 상면 일부가 노출될 수 있다. 상기 전극 패드 홀(234H)은 상기 제3 패시베이션 패턴(226A)을 건식 식각 또는 습식 식각 방법으로 식각하여 형성할 수 있다. 일 예로, 상기 제3 패시베이션 패턴(226A)은 실리콘 산화막으로, 제2 패시베이션 패턴(224A)은 실리콘 질화막으로 이루어질 수 있는바, 상기 식각 방법은 실리콘 산화막만을 선택적으로 식각하는 용액 또는 기체로 식각할 수 있다.
상기 전극 패드 홀(234H)을 형성한 이후에는 제1 마스크 패턴(MP1)을 제거할 수 있다. 상기 제1 마스크 패턴(MP1)은 황산 보일, 산소 플라즈마, 애싱(ashing) 같은 포토레지스트를 제거하는 공정을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 노출된 패시베이션 패턴(220A) 및 관통 전극 패턴(240A)의 일부를 제거하고, 평탄화시켜 패시베이션층(220) 및 관통 전극(240)을 형성할 수 있다.
구체적으로, 비활성면(210NA) 상에서 노출된 제3 패시베이션 패턴(226A), 제2 패시베이션 패턴(224A), 과 관통 전극 절연막 패턴(246A), 장벽 금속층 패턴(244A), 배선 금속층 패턴(242A)의 일부를 평탄화할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 및/또는 에치백(etch back) 방법으로 수행될 수 있다. 일 예로, 상기 평탄화 공정은 화학적 기계적 연마 방법으로 수행될 수 있다. 상기 평탄화 공정으로 패시베이션층(220) 및 관통 전극(240)이 형성될 수 있다. 상기 패시베이션층(220)의 최상면과 상기 관통 전극(240)의 최상면은 동일한 레벨로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 제3 패시베이션층(226) 상에 전극 패드 씨드층(230S)을 도포하고, 상기 전극 패드 씨드층(230S) 상에 제2 마스크 패턴(MP2)을 형성할 수 있다. 구체적으로는, 상기 제3 패시베이션층(226) 상에 전극 패드 씨드층(230S)을 컨포멀하게 도포할 수 있다. 상기 전극 패드 씨드층(230S)은 티타늄(Ti)/구리(Cu), 티타늄(Ti)/팔라듐(Pd), 티타늄(Ti)/니켈(Ni), 크롬(Cr)/구리(Cu) 및 이들의 조합을 포함하는 합금층 중 어느 하나로 이루어질 수 있다. 상기 전극 패드 씨드층(230S)은 스퍼터링 공정(sputtering)으로 형성될 수 있다.
상기 전극 패드 씨드층(230S) 상에 제2 마스크 패턴(MP2)을 형성한다. 상기 제2 마스크 패턴(MP2)은 포토레지스트를 포함할 수 있다. 상기 제2 마스크 패턴(MP2)은 노광 및 현상 공정을 통해 전극 패드 홀(234H) 영역 및 상기 전극 패드 홀(234H)의 사이 즉, 상기 전극 패드 홀(234H)로 둘러싸인 관통 전극(240)의 상면부 영역은 노출될 수 있다.
도 12a 및 도 12b에 도시된 공정 이후에는 전극 패드 홀(234H)과 노출된 상기 전극 패드 홀(234H) 사이에 형성된 전극 패드 씨드층(230S) 상에 전극 패드 금속층을 형성하여 전극 패드(230, 도 2a 참조)를 형성할 수 있다. 상기 전극 패드(230) 형성 이후에는 제2 마스크 패턴(MP2)을 제거하고, 제3 패시베이션층(226) 상에 잔존하는 전극 패드 씨드층(230S)을 제거할 수 있다.
상기 전극 패드(230)는 전극 패드 금속층을 펄스 도금 방법 또는 직류 도금 방법을 이용하여 형성될 수 있다. 상기 전극 패드(230)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 주석(Sn), 은(ag) 및 금(Au) 중에서 선택되는 적어도 하나의 금속 물질로 이루어질 수 있다. 본 발명의 일 실시예에서, 상기 전극 패드(230)는 전기 도금 방법을 사용하여 형성될 수 있는바, 몸체부(232, 도 2a 참조) 및 관통부(234, 도 2a 참조)가 형성될 수 있다. 상기 전극 패드(230)는 전극 패드 씨드층(230S) 상에서 동일한 두께로 형성될 수 있는바, 상기 몸체부(232)의 가장자리 직경은 상기 관통부(234)의 가장자리 직경보다 작을 수 있다(도 2b 참조).
상기 전극 패드(230)를 형성한 이후에는 제2 마스크 패턴(MP2)를 제거할 수 있다. 상기 제2 마스크 패턴(MP2) 제거하는 방법은 황산 보일, 산소 플라즈마 또는 애싱 방법을 사용할 수 있다. 잔존하는 전극 패드 씨드층(230S)은 화학적 식각 방법으로 제거할 수 있다. 상기 잔존 전극 패드 씨드층(230S)은 예컨대, 과산화수소수(H2O2) 및/또는 수산화암모늄(NH4OH)을 포함하는 SC-1등을 이용한 습식 식각 방법을 포함할 수 있다.
기판(100, 도 1 참조) 상에 상기 전극 패드(230) 및 관통 전극(240)을 포함하는 반도체 칩(210)을 복수개 적층하여 예시적인 실시예들에 의한 반도체 패키지(1000)를 제조할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 패키지(1000 내지 1000-5)를 포함하는 패키지 모듈(2000)의 평면도이다.
도 13을 참조하면, 상기 패키지 모듈(2000)은 반도체 집적회로 칩(2200) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(2300)과 같은 형태로 제공될 수 있다. 예시적인 실시예들에 따른 반도체 칩 패키지 기술이 적용된 반도체 집적회로 칩들(2200, 2300)을 기판(2100)에 설치함으로써, 패키지 모듈(2000)이 형성될 수 있다. 패키지 모듈(2000)은 기판(2100) 일측에 구비된 외부연결단자(2400)를 통해 외부전자장치와 연결될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지(1000 내지 1000-5)를 포함하는 메모리 카드(3000)를 나타내는 블럭도이다.
도 14를 참조하면, 상기 메모리 카드(3000)는 하우징(3100) 내에 제어기(3200)와 메모리(3300)를 포함할 수 있다. 상기 제어기(3200)와 상기 메모리(3300)는 전기적인 신호를 교환할 수 있다. 예를 들어, 상기 제어기(3200)의 명령에 따라서, 상기 메모리(3300)와 제어기(3200)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(3000)는 메모리(3300)에 데이터를 저장하거나 또는 메모리(3300)로부터 데이터를 외부로 출력할 수 있다.
제어기(3200) 및/또는 메모리(3300)는 본 발명의 실시예들에 따른 반도체 패키지(1000 내지 1000-5)를 포함할 수 있다. 이러한 메모리 카드(3000)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(3000)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 패키지(1000 내지 1000-5)를 포함하는 따른 전자 시스템(4000)의 블록도이다.
도 15를 참조하면, 전자 시스템(4000)은 예시적인 실시예들에 따른 반도체 패키지(1000 내지 1000-5)를 적어도 하나 포함할 수 있다. 전자 시스템(4000)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), 램(4300), 및 유저 인터페이스(4400)를 포함할 수 있고, 이들은 버스(Bus, 4500)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(4200)는 프로그램을 실행하고 전자 시스템(4000)을 제어하는 역할을 할 수 있다. 램(4300)은 프로세서(4200)의 동작 메모리로서 사용될 수 있다.
예를 들어, 프로세서(4200) 및 램(4300)은 각각 예시적인실시예들에 따른 반도체 패키지(1000 내지 1000-5)를 포함할 수 있다. 이와 달리, 프로세서(4200)와 램(4300)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(4400)는 전자 시스템(4000)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(4100)은 프로세서(4200)의 동작을 위한 코드, 프로세서(4200)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(4100)은 제어기 및 메모리를 포함할 수 있으며, 도 14의 메모리 카드(3000)와 실질적으로 동일하게 구성될 수 있다.
상기 전자 시스템(4000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(4000)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(4000)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지(1000 내지 1000-5)를 포함하는 따른 전자 시스템이 적용되는 모바일 폰(5000)을 나타내는 도면이다.
그 밖에, 전자 시스템(4000, 도 15 참조)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
100: 기판, 110: 몸체층, 120: 하부 보호층, 130: 상부 보호층, 140: 하부 패드, 150: 상부 패드, 170: 기판 배선 패턴, 200a: 제1 반도체 칩 구조체, 200b: 제2 반도체 칩 구조체, 200c: 제3 반도체 칩 구조체, 200d: 제4 반도체 칩 구조체, 210d: 내지 제4 반도체 칩, 210: 반도체 칩, 210NA: 비활성면, 210a: 제1 반도체 칩, 210b: 제2 반도체 칩, 210AC: 활성면, 220: 패시베이션층, 222: 제1 패시베이션층, 224: 제2 패시베이션층, 226: 제3 패시베이션층, 230: 전극 패드, 232: 몸체부, 234: 관통부, 234H: 전극 패드 홀, 240H: 관통 전극 홀, 240: 관통 전극, 242: 배선 금속층, 244: 장벽 금속층, 246: 관통 전극 절연층, 260: 하부 보호층, 270: 하부 전극, 300: 몰딩 부재, 400: 외부 접속 부재, 410: 칩 실장 부재, 420: 칩 연결 부재, 500: 캐리어 웨이퍼, 600: 접착 부재, 1000: 반도체 패키지, 2000: 패키지 모듈, 2100: 기판, 2200: 반도체 집적회로 칩, 2300: 패키지된 반도체 집적회로 칩, 2400: 외부연결단자, 3000: 메모리 카드, 3100: 하우징, 3200: 제어기, 3300: 메모리, 4000: 전자 시스템, 4100: 메모리 시스템, 4200: 프로세서, 4300: 램, 4400: 유저 인터페이스, 4500: 버스, 5000: 모바일 폰

Claims (10)

  1. 활성면인 제1 면과 상기 제1 면과 반대되는 제2 면을 구비하는 반도체 칩;
    상기 제1 면과 상기 제2 면 사이를 관통하는 관통 전극;
    상기 반도체 칩의 제2 면 상에 형성되는 패시베이션층; 및
    상기 패시베이션층의 상면에 형성되고, 상기 관통 전극과 전기적으로 연결되는 전극 패드; 를 포함하고,
    상기 패시베이션층은 상기 제2 면 상에 형성되는 제1 패시베이션층 및 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층을 포함하고,
    상기 전극 패드는 상기 관통 전극의 상면에 접하여 연결되고, 상기 제2 패시베이션층을 관통하여, 상기 제1 패시베이션층의 상면에 접하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 전극 패드는 몸체부와 관통부를 포함하고,
    상기 관통부는 상기 관통 전극의 측면 주위를 둘러싸도록 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 패시베이션층은 상기 반도체 칩의 제2 면을 따라서 연장되는 반도체 칩 패시베이션층 및 상기 관통 전극의 측면에 접하고 상기 관통부와 상기 관통 전극 사이에서 상기 반도체 칩의 제2 면에 수직 방향으로 연장되는 관통 전극 패시베이션층을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 관통 전극 패시베이션층과 상기 관통부 사이에 상기 제2 패시베이션층이 개재되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 패시베이션층은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  6. 제2 항에 있어서,
    상기 몸체부는 원기둥 형태로 형성되고,
    상기 몸체부의 최상단부의 직경은 상기 몸체부의 최하단부의 직경보다 작은 것을 특징으로 하는 반도체 패키지.
  7. 기판 상에 적층되는 적어도 하나의 반도체 칩;
    상기 적어도 하나의 반도체 칩을 관통하는 관통전극;
    상기 적어도 하나의 반도체 칩 각각의 상면에 형성되는 제1 패시베이션층;
    상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및
    상기 제2 패시베이션층의 상면에 접하고, 상기 제2 패시베이션층의 상면에 평행하게 연장되는 제1 전극 패드를 포함하고,
    상기 제1 전극 패드의 일부는 상기 제2 패시베이션층을 관통하여 상기 제1 패시베이션층의 상면과 접하고, 상기 관통 전극의 측면 일부를 둘러싸는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 관통 전극은 원기둥 형태로 형성되고,
    상기 제1 전극 패드는 상기 제2 패시베이션층의 일부를 관통하여 상기 관통 전극의 측면의 일부를 부채꼴 형태로 둘러싸는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제2 패시베이션층의 상면에 접하고, 상기 제2 패시베이션층의 상면에 평행하게 형성되는 제2 전극 패드를 더 포함하고,
    상기 제2 전극 패드는 상기 제2 패시베이션층을 관통하여 상기 제1 패시베이션층의 상면에 접하도록 연장되고, 상기 관통 전극의 측면을 링(ring) 형태로 둘러싸는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제2 전극 패드는 제1 전극 패드와 이격되어 상기 적어도 하나의 반도체 칩 각각의 상면의 중앙부에 형성되는 것을 특징으로 하는 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200038805A (ko) * 2018-10-04 2020-04-14 삼성전자주식회사 반도체 패키지

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102628861B1 (ko) * 2016-09-13 2024-01-25 삼성전자주식회사 반도체 패키지 및 재배선 패턴 형성 방법
US20190181115A1 (en) 2017-12-08 2019-06-13 Dialog Semiconductor (Uk) Limited Wafer Level Molded PPGA (Pad Post Grid Array) for Low Cost Package
KR20210126988A (ko) * 2020-04-13 2021-10-21 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
KR20220042634A (ko) 2020-09-28 2022-04-05 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110063266A (ko) * 2009-12-04 2011-06-10 삼성전자주식회사 반도체 장치
US20120199981A1 (en) * 2011-02-09 2012-08-09 Jeong Se-Young Semiconductor device and method of fabricating the semiconductor device
US20120248579A1 (en) * 2011-04-04 2012-10-04 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311948A (ja) 2003-03-27 2004-11-04 Seiko Epson Corp 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法
KR100881199B1 (ko) 2007-07-02 2009-02-05 삼성전자주식회사 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
US7969013B2 (en) 2009-10-22 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via with dummy structure and method for forming the same
US8399987B2 (en) 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
JP2011258687A (ja) 2010-06-08 2011-12-22 Renesas Electronics Corp 半導体装置およびその製造方法
US8039385B1 (en) 2010-09-13 2011-10-18 Texas Instruments Incorporated IC devices having TSVS including protruding tips having IMC blocking tip ends
US8551882B2 (en) 2011-06-14 2013-10-08 Nxp B.V. Back-side contact formation
KR101840447B1 (ko) 2011-08-09 2018-03-20 에스케이하이닉스 주식회사 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8803322B2 (en) 2011-10-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
KR20130130524A (ko) 2012-05-22 2013-12-02 삼성전자주식회사 비아 패드를 갖는 반도체 소자
US8940637B2 (en) 2012-07-05 2015-01-27 Globalfoundries Singapore Pte. Ltd. Method for forming through silicon via with wafer backside protection
KR101931115B1 (ko) 2012-07-05 2018-12-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5928222B2 (ja) 2012-07-30 2016-06-01 株式会社ソシオネクスト 半導体装置および半導体装置の製造方法
KR102021884B1 (ko) 2012-09-25 2019-09-18 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
KR101992352B1 (ko) 2012-09-25 2019-06-24 삼성전자주식회사 반도체 장치
US8772949B2 (en) 2012-11-07 2014-07-08 International Business Machines Corporation Enhanced capture pads for through semiconductor vias

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110063266A (ko) * 2009-12-04 2011-06-10 삼성전자주식회사 반도체 장치
US20120199981A1 (en) * 2011-02-09 2012-08-09 Jeong Se-Young Semiconductor device and method of fabricating the semiconductor device
US20120248579A1 (en) * 2011-04-04 2012-10-04 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200038805A (ko) * 2018-10-04 2020-04-14 삼성전자주식회사 반도체 패키지

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