KR20160029571A

KR20160029571A - 연산증폭회로 및 이를 포함하는 반도체 장치

Info

Publication number: KR20160029571A
Application number: KR1020140119300A
Authority: KR
Inventors: 정지용; 김진수; 백승환; 신하준
Original assignee: 삼성전자주식회사
Priority date: 2014-09-05
Filing date: 2014-09-05
Publication date: 2016-03-15
Also published as: US9628034B2; US20160072446A1; KR102292138B1

Abstract

연산증폭회로 및 이를 포함하는 반도체 장치가 제공된다. 연산증폭회로는, 입력 전압이 인가되는 제1 입력단과 출력단에 접속된 제2 입력단을 포함하되, 입력 전압이 제1 레벨로 천이하면, 풀업(pull-up) 노드의 전압 레벨과 풀다운(pull-down) 노드의 전압 레벨을 제1 레벨과 다른 제2 레벨로 변화시키는 제어회로, 풀업 노드의 전압 레벨에 게이팅되어 출력단에 전원 전압을 제공하는 풀업 트랜지스터, 풀다운 노드의 전압 레벨에 게이팅되어 출력단을 접지 전압에 접속시키는 풀다운 트랜지스터, 제어회로에 제1 바이어스 전류를 제공하는 제1 바이어스 회로, 풀업 노드와 풀다운 노드 중 적어도 하나의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성하는 바이어스 전압 생성회로, 및 생성된 바이어스 전압에 게이팅되어 제어회로에 제2 바이어스 전류를 제공하는 제2 바이어스 회로를 포함한다.

Description

연산증폭회로 및 이를 포함하는 반도체 장치{Operational amplifying circuit and semiconductor device comprsing the same}

본 발명은 연산증폭회로 및 이를 포함하는 반도체 장치에 관한 것이다.

패널이 대형화됨에 따라 대형화된 패널을 구동하는 DDI(Display Driving IC)에 있어서도 많은 변화가 요구되고 있다.

그 일 예로, 대형화된 패널의 안정적인 구동을 위해서 고속 슬루(slew) 특성을 가지면서도 전력 소비가 적은 DDI가 요구되고 있다.

본 발명이 해결하고자 하는 기술적 과제는 고속 슬루(slew) 특성을 가지면서도 전력 소비가 적은 연산증폭회로를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 동작 신뢰성이 향상된 반도체 장치를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 연산증폭회로는, 입력 전압이 인가되는 제1 입력단과 출력단에 접속된 제2 입력단을 포함하되, 입력 전압이 제1 레벨로 천이하면, 풀업(pull-up) 노드의 전압 레벨과 풀다운(pull-down) 노드의 전압 레벨을 제1 레벨과 다른 제2 레벨로 변화시키는 제어회로, 풀업 노드의 전압 레벨에 게이팅되어 출력단에 전원 전압을 제공하는 풀업 트랜지스터, 풀다운 노드의 전압 레벨에 게이팅되어 출력단을 접지 전압에 접속시키는 풀다운 트랜지스터, 제어회로에 제1 바이어스 전류를 제공하는 제1 바이어스 회로, 풀업 노드와 풀다운 노드 중 적어도 하나의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성하는 바이어스 전압 생성회로, 및 생성된 바이어스 전압에 게이팅되어 제어회로에 제2 바이어스 전류를 제공하는 제2 바이어스 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 제2 바이어스 전류는 상기 제1 바이어스 전류보다 작을 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 제2 레벨은 논리 로우 레벨(logical low level)을 포함하고, 상기 바이어스 전압 생성회로는 상기 풀업 노드의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 레벨은 논리 로우 레벨(logical low level)을 포함하고, 상기 제2 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 바이어스 전압 생성회로는 상기 풀다운 노드의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성할 수 있다.

본 발명의 몇몇 실시예에서, 상기 바이어스 전압 생성회로는, 상기 풀업 노드와 상기 풀다운 노드 중 적어도 하나의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 트랜지스터를 포함할 수 잇다.

본 발명의 몇몇 실시예에서, 상기 트랜지스터는, 상기 풀업 노드의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 PMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 트랜지스터는, 상기 풀다운 노드의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 NMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 바이어스 전압 생성회로는, 상기 트랜지스터가 턴온되면, 상기 제2 레벨로 천이되는 제1 바이어스 전압과, 상기 제1 레벨로 천이되는 제2 바이어스 전압을 생성할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 바이어스 회로는, 상기 제1 바이어스 전압에 게이팅되어 전원 전압을 상기 제어 회로에 제공하는 PMOS 트랜지스터와, 상기 제2 바이어스 전압에 게이팅되어 상기 제어 회로를 접지 전압에 접속시키는 NMOS 트랜지스터를 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 연산증폭회로는, 입력 전압이 인가되는 제1 입력단과 출력단에 접속된 제2 입력단을 포함하되, 상기 입력 전압이 제1 레벨로 천이하면, 풀업(pull-up) 노드의 전압 레벨과 풀다운(pull-down) 노드의 전압 레벨을 상기 제1 레벨과 다른 제2 레벨로 변화시키는 제어회로; 상기 풀업 노드의 전압 레벨에 게이팅되어 상기 출력단에 전원 전압을 제공하는 풀업 트랜지스터; 상기 풀다운 노드의 전압 레벨에 게이팅되어 상기 출력단을 접지 전압에 접속 시키는 풀다운 트랜지스터; 상기 제어회로에 제1 바이어스 전류를 제공하는 제1 바이어스 회로; 및 상기 풀업 노드와 상기 풀다운 노드 중 적어도 하나의 전압 레벨이 미리 정한 전압 레벨에 도달하면 서로 다른 제1 및 제2 바이어스 전압을 생성하여 상기 제어회로에 제2 바이어스 전류를 제공하는 제2 바이어스 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 제1 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 제2 레벨은 논리 로우 레벨(logical low level)을 포함하고, 상기 제2 바이어스 회로는, 상기 풀업 노드의 전압 레벨이 미리 정한 전압 레벨에 도달하면 서로 다른 제1 및 제2 바이어스 전압을 생성할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 바이어스 회로는, 상기 풀업 노드의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 레벨은 논리 로우 레벨(logical low level)을 포함하고, 상기 제2 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 제2 바이어스 회로는, 상기 풀다운 노드의 전압 레벨이 미리 정한 전압 레벨에 도달하면 서로 다른 제1 및 제2 바이어스 전압을 생성할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 바이어스 회로는, 상기 풀다운 노드의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 트랜지스터를 포함할 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 컨버터; 및 상기 디지털 아날로그 컨버터의 출력을 제공받아 이를 소오스 라인에 출력하는 연산증폭기를 포함하되, 상기 연산증폭기는, 상기 디지털 아날로그 컨버터의 출력이 제공되는 제1 입력단과 상기 소오스 라인에 접속된 제2 입력단을 포함하되, 상기 디지털 아날로그 컨버터의 출력이 제1 레벨로 천이하면, 풀업(pull-up) 노드의 전압 레벨과 풀다운(pull-down) 노드의 전압 레벨을 상기 제1 레벨과 다른 제2 레벨로 변화시키는 제어회로와, 상기 풀업 노드의 전압 레벨에 게이팅되어 상기 소오스 라인에 전원 전압을 제공하는 풀업 트랜지스터와, 상기 풀다운 노드의 전압 레벨에 게이팅되어 상기 소오스 라인을 접지 전압에 접속 시키는 풀다운 트랜지스터와, 상기 제어회로에 제1 바이어스 전류를 제공하는 제1 바이어스 회로와, 상기 풀업 노드와 상기 풀다운 노드 중 적어도 하나의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성하는 바이어스 전압 생성회로와, 상기 생성된 바이어스 전압에 게이팅되어 상기 제어회로에 제2 바이어스 전류를 제공하는 제2 바이어스 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 생성된 바이어스 전압은, 서로 다른 전압 레벨을 갖는 제1 및 제2 바이어스 전압을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는 소오스 드라이버를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 소오스 라인에 접속된 패널; 및 상기 패널에 게이트 라인을 통해 게이트 구동 신호를 제공하는 게이트 드라이버를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 연산을 통해 이미지 데이터를 생성하는 어플리케이션 프로세서(Application Processor)를 더 포함하되, 상기 어플리케이션 프로세서로부터 생성된 이미지 데이터는 상기 디지털 아날로그 컨버터에 제공될 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 연산증폭회로의 회로도이다.
도 2는 도 1의 연산증폭기의 상세 회로도이다.
도 3은 도 1의 연산증폭회로의 동작 다이어그램이다.
도 4 및 도 5는 도 1의 연산증폭회로의 동작을 설명하기 위한 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 연산증폭회로의 회로도이다.
도 7은 도 6의 연산증폭회로의 동작 다이어그램이다.
도 8은 본 발명의 또 다른 실시예에 따른 연산증폭회로의 회로도이다.
도 9는 본 발명의 실시예들에 따른 연산증폭회로가 채용된 디스플레이 장치의 구성을 도시한 블록도이다.
도 10의 도 9에 도시된 소오스 드라이버에 대한 블록도이다.
도 11은 본 발명의 실시예들에 따른 연산증폭회로가 채용된 SoC 시스템의 블록도이다.
도 12는 본 발명의 실시예들에 따른 연산증폭회로가 채용된 전자 시스템의 구성을 도시한 블록도이다.
도 13은 도 12의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
도 14는 도 12의 전자 시스템이 테블릿 PC에 적용되는 예를 도시한 도면이다.
도 15는 도 12의 전자 시스템이 노트북에 적용되는 예를 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 연산증폭회로에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 연산증폭회로의 회로도이다. 도 2는 도 1의 연산증폭기의 상세 회로도이다.

도 1을 참조하면, 연산증폭회로(1)의 출력단(Vout)은 로드(LOAD)에 접속되어 있을 수 있다. 본 발명의 몇몇 실시예에서, 이러한 로드(LOAD)는 예를 들어, 디스플레이 패널을 구성하는 화소일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.

연산증폭회로(1)의 출력단(Vout)은 제2 입력단(Vinn)에 접속될 수 있다. 다시 말해, 연산증폭회로(1)의 출력단(Vout)에 제공되는 출력은 피드백 루프를 통해 제2 입력단(Vinn)에 제공될 수 있다.

도 2를 참조하면, 연산증폭회로(1)는, 제어회로(10), 풀업(pull-up) 트랜지스터(M1), 풀다운(pull-down) 트랜지스터(M2), 제1 바이어스 회로(M3, M4), 바이어스 전압 생성회로(20-1), 및 제2 바이어스 회로(20-2)를 포함할 수 있다.

제어회로(10)는, 제1 입력단(Vinp)에 인가되는 입력 전압이 제1 레벨(예를 들어, 논리 하이 레벨(logical high level), 이하 H로 표기)로 천이(transition)하면, 풀업 노드(pu)의 전압 레벨과 풀다운 노드(pd)의 전압 레벨을 제2 레벨(예를 들어, 논리 로우 레벨(logical low level), 이하 L로 표기)로 변화시킬 수 있다.

이러한 제어회로(10)는 제1 입력단(Vinp)에 인가되는 입력 전압에 게이팅(gating)되는 트랜지스터들(M5, M7), 제2 입력단(Vinn)에 인가되는 입력 전압에 게이팅되는 트랜지스터들(M6, M8), 및 제1 입력단(Vinp)에 인가되는 입력 전압에 기초하여, 풀업 노드(pu)와 풀다운 노드(pd)의 전압 레벨을 제2 레벨(L)로 변화시키데 이용되는 복수의 트랜지스터들, 출력단(Vout)에 접속된 복수의 캐퍼시터들(C1, C2)을 포함할 수 있다.

풀업 트랜지스터(M1)는 풀업 노드(pu)의 전압 레벨에 게이팅되어 출력단(Vout)에 전원 전압(VDD)을 제공할 수 있다. 본 발명의 몇몇 실시에에서, 풀업 트랜지스터(M1)는 예를 들어, PMOS 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

풀다운 트랜지스터(M2)는 풀다운 노드(pd)의 전압 레벨에 게이팅되어 접지 전압과 출력단(Vout)을 접속시킬 수 있다.. 본 발명의 몇몇 실시에에서, 풀다운 트랜지스터(M2)는 예를 들어, NMOS 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

제1 바이어스 회로(M3, M4)는 제어회로(10)의 구동에 필요한 바이어스 전류를 제공할 수 있다. 제1 바이어스 회로(M3, M4)는, 제1 제어 전압(VB1)에 게이팅되어 전원 전압(VDD)을 제어회로(10)에 제공하는 트랜지스터(M3)와, 제2 제어 전압(VB4)에 게이팅되어 접지 전압과 제어회로(10)를 접속시키는 트랜지스터(M4)를 포함할 수 있다.

구체적으로, 트랜지스터(M3)의 드레인은 제어회로(10)의 트랜지스터들(M7 M8)의 소오스에 접속되고, 트랜지스터(M4)의 드레인은 제어회로(10)의 트랜지스터들(M5 M6)의 소오스에 접속될 수 있다.

본 발명의 몇몇 실시예에서, 트랜지스터들(M3, M7, M8)은 예를 들어, PMOS 트랜지스터를 포함하고, 트랜지스터들(M4, M5, M6)은 예를 들어, NMOS 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

바이어스 전압 생성회로(20-1)는, 풀업 노드(pu)의 전압 레벨이 미리 정한 전압 레벨(예를 들어, 도 3의 SDL)에 도달하면, 서로 다른 제1 및 제2 바이어스 전압(VB1_R, VB4_R)을 생성할 수 있다.

바이어스 전압 생성회로(20-1)는, 풀업 노드(pu)의 전압 레벨에 게이팅되어, 풀업 노드(pu)의 전압 레벨이 미리 정한 전압 레벨(예를 들어, 도 3의 SDL)에 도달하면 턴 온(turn on)되는 트랜지스터(M22)와, 제1 제어 전압(VB1)에 게이팅되어 트랜지스터(M22)에 전원 전압(VDD)을 제공하는 트랜지스터(M21)와, 제2 제어 전압(VB4)에 게이팅되어 트랜지스터(M22)를 접지 전압과 접속시키는 트랜지스터(M23)을 포함할 수 있다.

또한, 바이어스 전압 생성회로(20-1)는, 제2 바이어스 전압(VB4_R)에 게이팅되어 트랜지스터(M22)를 접지 전압과 접속시키는 트랜지스터(M24)와, 제1 제어 전압(VB1)에 게이팅되어 바이어스 전류를 생성하는 트랜지스터(M25)와, 제 1 바이어스 전압(VB1_R)에 게이팅되어 트랜지스터(M27)에 전원 전압(VDD)을 제공하는 트랜지스터(M26)와, 제2 바이어스 전압(VB4_R)에 게이팅되어 트랜지스터(M25)를 접지 전압과 접속시키는 트랜지스터(M27)을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 트랜지스터들(M21, M27)과 트랜지스터들(M23~M26)의 크기는 서로 다를 수 있다. 구체적으로, 트랜지스터들(M21, M27)의 크기는 트랜지스터들(M23~M26)의 크기 보다 클 수 있다. 더욱 구체적으로, 트랜지스터들(M21, M27)의 크기는 트랜지스터들(M23~M26)의 크기의 2배일 수 있다.

본 발명의 몇몇 실시예에서, 트랜지스터들(M21, M22, M25, M26)은 예를 들어, PMOS 트랜지스터를 포함할 수 있고, 트랜지스터들(M23, M24, M27)은 예를 들어, NMOS 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

제2 바이어스 회로(20-2)는, 바이어스 전압 생성회로(20-1)로부터 생성된 제1 및 제2 바이어스 전압(VB1_R, VB4_R)을 제공받아 제어회로(10)에 제2 바이어스 전류를 제공할 수 있다.

본 발명의 몇몇 실시예에서, 제2 바이어스 회로(20-2)가 이렇게 제어회로(10)에 제공하는 제2 바이어스 전류의 크기는, 제1 바이어스 회로(M3, M4)가 제어회로(10)에 제공하는 제1 바이어스 전류의 크기보다 작을 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라 이는 변형될 수 있다.

제2 바이어스 회로(20-2)는, 제1 바이어스 전압(VB1_R)에 게이팅되어 전원 전압(VDD)을 제어회로(10)에 제공하는 트랜지스터(M9)와, 제2 바이어스 전압(VB4_R)에 게이팅되어 접지 전압과 제어회로(10)를 접속시키는 트랜지스터(M10)를 포함할 수 있다.

구체적으로, 트랜지스터(M9)의 드레인은, 트랜지스터(M3)의 드레인 및 제어회로(10)의 트랜지스터들(M7 M8)의 소오스에 접속되고, 트랜지스터(M10)의 드레인은, 트랜지스터(M4)의 드레인 및 제어회로(10)의 트랜지스터들(M5 M6)의 소오스에 접속될 수 있다.

본 발명의 몇몇 실시예에서, 트랜지스터(M9)는 예를 들어, PMOS 트랜지스터를 포함하고, 트랜지스터(M10)는 예를 들어, NMOS 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

이하 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 연산증폭회로의 동작에 대해 설명하도록 한다.

도 3은 도 1의 연산증폭회로의 동작 다이어그램이다. 도 4 및 도 5는 도 1의 연산증폭회로의 동작을 설명하기 위한 도면들이다.

도 3을 참조하면, 제1 입력단(Vinp)에 입력되는 입력 전압의 레벨이 제1 레벨(H)로 천이한다(A구간). 이에 따라, 트랜지스터(M5)는 턴 온되고, 트랜지스터(M7)는 턴 오프된다. 한편, 제1 입력단(Vinp)에 입력된 입력 전압의 레벨이 아직 출력단(Vout)에 전달되지 않았으므로, 제2 입력단(Vinn)은 제2 레벨(L)을 유지한다. 이에 따라, 트랜지스터(M8)는 턴 온되고, 트랜지스터(M6)는 턴 오프된다.

다음, 제어회로(10)의 동작에 따라 풀업 노드(pu)의 전압 레벨이 제1 레벨(H)에서 제2 레벨(L)로 천이한다(B구간).

제어회로(10)의 동작에 따라 풀업 노드(pu)의 전압 레벨이 제1 레벨(H)에서 제2 레벨(L)로 천이되는 것에 대해서는, 본 기술 분야의 통상의 지식을 가진자라면 충분히 용이하게 유추할 수 있는 바, 그 자세한 설명은 생략하도록 한다.

풀업 노드(pu)의 전압 레벨이 낮아지나 미리 정한 전압 레벨(SDL)에 도달하지 않은 경우, 바이어스 전압 생성회로(20-1)에 포함된 트랜지스터(M22)가 턴 온되지 않는다. 따라서, 바이어스 전압 생성회로(20-1)는 도 4에 도시된 상태로 동작한다.

즉, 트랜지스터(M22)에 대응되는 스위치가 열린 상태이므로, 노드(K)의 전압 레벨은 제2 레벨(L)을 유지한다. 이에 따라, 제2 바이어스 전압(VB4_R)의 전압 레벨은 제2 레벨(L)을 유지하고, 제2 바이어스 전압(VB4_R)에 게이팅되는 트랜지스터(M27)가 턴 오프 상태이므로, 제1 바이어스 전압(VB1_R)의 전압 레벨은 제1 레벨(H)을 유지한다.

따라서, 제2 바이어스 회로(20-2)에 포함된 트랜지스터들(M9, M10)은 모두 턴 오프 상태를 유지한다.

다음, 제어회로(10)의 동작에 따라 풀업 노드(pu)의 전압 레벨이 미리 정한 전압 레벨(SDL) 이하로 천이한다(C구간).

이에 따라, 바이어스 전압 생성회로(20-1)에 포함된 트랜지스터(M22)가 턴 온된다. 따라서, 바이어스 전압 생성회로(20-1)는 도 5에 도시된 상태로 동작한다.

이제, 트랜지스터(M22)에 대응되는 스위치가 닫힌 상태이므로, 노드(K)의 전압 레벨이 제1 레벨(H)로 천이한다. 이에 따라, 제2 바이어스 전압(VB4_R)의 전압 레벨도 제1 레벨(H)로 천이하고, 제2 바이어스 전압(VB4_R)에 게이팅되는 트랜지스터(M27)가 턴 온되므로, 제1 바이어스 전압(VB1_R)의 전압 레벨이 제2 레벨(L)로 천이한다.

이에 따라, 제2 바이어스 회로(20-2)에 포함된 트랜지스터들(M9, M10)이 모두 턴 온되며, 제어회로(10)에 제2 바이어스 전류가 제공된다.

연산증폭회로(1)에서, 슬루 율(slew rate)을 높이기 위해서는, 제어회로(10)에 제공하는 바이어스 전류를 증가시키거나, 캐퍼시터들(C1, C2)의 캐퍼시턴스를 낮춰야한다.

그런데, 제어회로(10)에 제공하는 바이어스 전류를 무작정 증가시킬 경우, 전력 소비가 증가하는 문제점이 있고, 캐퍼시터들(C1, C2)의 캐퍼시턴스를 낮출 경우, 출력단(Vout)에 출력되는 출력이 고르지 못하게 되는 문제점이 존재한다.

하지만, 앞서 설명한 본 발명의 일 실시예에 따른 연산증폭회로(1)에서는, 캐퍼시터들(C1, C2)의 캐퍼시턴스를 낮추지 않으면서, 풀업 노드(pu)의 전압 레벨이 일정 레벨 이하가 되는 시점을 감지하여, 제어회로(10)에 추가 바이어스 전류를 제공한다. 이에 따라, 슬루 율이 증가되면서도, 대기 전류가 소모되지 않아 소자의 전력 소비가 저감된다.

또한, 이러한 동작을 위해 추가되는 회로의 구성이 단순하여 비교적 적은 면적을 차지하므로, 소자의 소형화에도 유리한 점이 있다.

도 6을 참조하여, 본 발명의 다른 실시예에 따른 연산증폭회로에 대해 설명한다.

도 6은 본 발명의 다른 실시예에 따른 연산증폭회로의 회로도이다. 이하에서는 앞서 설명한 실시예와 동일한 설명은 생략하고 차이점을 위주로 설명한다.

도 6을 참조하면, 연산증폭회로(2)는, 제어회로(10), 풀업 트랜지스터(M1), 풀다운 트랜지스터(M2), 제1 바이어스 회로(M3, M4), 바이어스 전압 생성회로(30-1), 및 제2 바이어스 회로(30-2)를 포함할 수 있다.

바이어스 전압 생성회로(30-1)는, 풀다운 노드(pd)의 전압 레벨이 미리 정한 전압 레벨(예를 들어, 도 7의 SDL)에 도달하면, 서로 다른 제3 및 제4 바이어스 전압(VB1_F, VB4_F)을 생성할 수 있다.

바이어스 전압 생성회로(30-1)는, 풀다운 노드(pd)의 전압 레벨에 게이팅되어, 풀다운 노드(pd)의 전압 레벨이 미리 정한 전압 레벨(예를 들어, 도 7의 SDL)에 도달하면 턴 온(turn on)되는 트랜지스터(M32)와, 제1 제어 전압(VB1)에 게이팅되어 트랜지스터(M32)에 전원 전압(VDD)을 제공하는 트랜지스터(M31)와, 제2 제어 전압(VB4)에 게이팅되어 트랜지스터(M32)를 접지 전압과 접속시키는 트랜지스터(M33)를 포함할 수 있다.

또한, 바이어스 전압 생성회로(30-1)는, 제3 바이어스 전압(VB1_F)에 게이팅되어 트랜지스터(M32)에 전원 전압(VDD)를 제공하는 트랜지스터(M35)와, 제2 제어 전압(VB4)에 게이팅되어 바이어스 전류를 생성하는 트랜지스터(M34)와, 제4 바이어스 전압(VB4_F)에 게이팅되어 트랜지스터(M34)를 접지 전압과 접속시키는 트랜지스터(M37)와, 제3 바이어스 전압(VB4_F)에 게이팅되어 트랜지스터(M34)에 전원 전압(VDD)을 제공하는 트랜지스터(M36)을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 트랜지스터들(M33, M36)과 트랜지스터들(M31, M34, M35, M37)의 크기는 서로 다를 수 있다. 구체적으로, 트랜지스터들(M33, M36)의 크기는 트랜지스터들(M31, M34, M35, M37)의 크기 보다 클 수 있다. 더욱 구체적으로, 트랜지스터들(M33, M36)의 크기는 트랜지스터들(M31, M34, M35, M37)의 크기의 2배일 수 있다.

본 발명의 몇몇 실시예에서, 트랜지스터들(M31, M35, M36)은 예를 들어, PMOS 트랜지스터를 포함할 수 있고, 트랜지스터들(M32, M33, M34, M37)은 예를 들어, NMOS 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

제2 바이어스 회로(30-2)는, 바이어스 전압 생성회로(30-1)로부터 생성된 제3 및 제4 바이어스 전압(VB1_F, VB4_F)을 제공받아 제어회로(10)에 제2 바이어스 전류를 제공할 수 있다.

본 발명의 몇몇 실시예에서, 제2 바이어스 회로(30-2)가 이렇게 제어회로(10)에 제공하는 제2 바이어스 전류의 크기는, 제1 바이어스 회로(M3, M4)가 제어회로(10)에 제공하는 제1 바이어스 전류의 크기보다 작을 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라 이는 변형될 수 있다.

제2 바이어스 회로(30-2)는, 제3 바이어스 전압(VB1_F)에 게이팅되어 전원 전압(VDD)을 제어회로(10)에 제공하는 트랜지스터(M11)와, 제4 바이어스 전압(VB4_F)에 게이팅되어 접지 전압과 제어회로(10)를 접속시키는 트랜지스터(M12)를 포함할 수 있다.

구체적으로, 트랜지스터(M11)의 드레인은, 트랜지스터(M3)의 드레인 및 제어회로(10)의 트랜지스터들(M7 M8)의 소오스에 접속되고, 트랜지스터(M12)의 드레인은, 트랜지스터(M4)의 드레인 및 제어회로(10)의 트랜지스터들(M5 M6)의 소오스에 접속될 수 있다.

본 발명의 몇몇 실시예에서, 트랜지스터(M11)는 예를 들어, PMOS 트랜지스터를 포함하고, 트랜지스터(M12)는 예를 들어, NMOS 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

이하 도 6 및 도 7을 참조하여, 본 발명의 다른 실시예에 따른 연산증폭회로의 동작에 대해 설명하도록 한다.

도 7은 도 6의 연산증폭회로의 동작 다이어그램이다.

도 7을 참조하면, 제1 입력단(Vinp)에 입력되는 입력 전압의 레벨이 제2 레벨(L)로 천이한다(D구간). 이에 따라, 트랜지스터(M7)는 턴 온되고, 트랜지스터(M5)는 턴 오프된다. 한편, 제1 입력단(Vinp)에 입력된 입력 전압의 레벨이 아직 출력단(Vout)에 전달되지 않았으므로, 제2 입력단(Vinn)은 제1 레벨(H)을 유지한다. 이에 따라, 트랜지스터(M6)는 턴 온되고, 트랜지스터(M8)는 턴 오프된다.

다음, 제어회로(10)의 동작에 따라 풀다운 노드(pd)의 전압 레벨이 제2 레벨(L)에서 제1 레벨(H)로 천이한다(E구간).

제어회로(10)의 동작에 따라 풀다운 노드(pd)의 전압 레벨이 제2 레벨(L)에서 제1 레벨(H)로 천이되는 것에 대해서는, 본 기술 분야의 통상의 지식을 가진자라면 충분히 용이하게 유추할 수 있는 바, 그 자세한 설명은 생략하도록 한다.

풀다운 노드(pd)의 전압 레벨이 높아지나 미리 정한 전압 레벨(SDL)에 도달하지 않은 경우, 바이어스 전압 생성회로(30-1)에 포함된 트랜지스터(M32)가 턴 온되지 않는다. 이에 따라, 제4 바이어스 전압(VB4_F)의 전압 레벨은 제2 레벨(L)을 유지하고, 제4 바이어스 전압(VB4_F)에 게이팅되는 트랜지스터(M37)가 턴 오프 상태이므로, 제3 바이어스 전압(VB1_F)의 전압 레벨은 제1 레벨(H)을 유지한다.

따라서, 제2 바이어스 회로(30-2)에 포함된 트랜지스터들(M11, M12)은 모두 턴 오프 상태를 유지한다.

다음, 제어회로(10)의 동작에 따라 풀다운 노드(pd)의 전압 레벨이 미리 정한 전압 레벨(SDL) 이상으로 천이한다(F구간).

이에 따라, 바이어스 전압 생성회로(30-1)에 포함된 트랜지스터(M32)가 턴 온된다. 이에 따라, 제4 바이어스 전압(VB4_F)의 전압 레벨도 제1 레벨(H)로 천이하고, 제4 바이어스 전압(VB4_F)에 게이팅되는 트랜지스터(M37)가 턴 온되므로, 제3 바이어스 전압(VB1_F)의 전압 레벨이 제2 레벨(L)로 천이한다.

이에 따라, 제2 바이어스 회로(30-2)에 포함된 트랜지스터들(M11, M12)이 모두 턴 온되며, 제어회로(10)에 제2 바이어스 전류가 제공된다.

앞서 설명한 실시예에 따른 연산증폭회로(1)가 라이징 슬루(rising slew) 특성을 개선시키는 회로임에 비해, 본 실시예에 따른 연산증폭회로(2)는 폴링 슬루(falling slew) 특성을 개선시킬 수 있다.

본 실시예에 따른 연산증폭회로(2)에서도, 캐퍼시터들(C1, C2)의 캐퍼시턴스를 낮추지 않으면서, 풀다운 노드(pd)의 전압 레벨이 일정 레벨 이상이 되는 시점을 감지하여, 제어회로(10)에 추가 바이어스 전류를 제공한다. 이에 따라, 슬루 율이 증가되면서도, 대기 전류가 소모되지 않아 소자의 전력 소비가 저감된다.

도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 연산증폭회로에 대해 설명한다.

도 8은 본 발명의 또 다른 실시예에 따른 연산증폭회로의 회로도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명한다.

도 8을 참조하면, 연산증폭회로(3)는, 제어회로(10), 풀업 트랜지스터(M1), 풀다운 트랜지스터(M2), 제1 바이어스 회로(M3, M4), 바이어스 전압 생성회로(20-1, 30-1), 및 제2 바이어스 회로(20-2, 30-2)를 포함할 수 있다.

본 실시예에 따른 연산증폭회로(3)는, 연산증폭회로(3)의 라이징 슬루 특성과 폴링 슬루 특성을 모두 개선시킬 수 있다.

다음, 도 9 및 도 10을 참조하여, 본 발명의 실시예들에 따른 연산증폭회로가 채용된 디스플레이 장치에 대해 설명하도록 한다.

도 9는 본 발명의 실시예들에 따른 연산증폭회로가 채용된 디스플레이 장치의 구성을 도시한 블록도이다. 도 10의 도 9에 도시된 소오스 드라이버에 대한 블록도이다.

도 9를 참조하면, 디스플레이 장치(500)는 패널(510), 소오스 드라이버(520), 게이트 드라이버(530) 및 타이밍 컨트롤러(540)를 포함할 수 있다.

패널(510)은 복수의 픽셀을 포함할 수 있다. 패널(510)에는 복수의 게이트 라인(G1~Gn) 및 소오스 라인(S1~Sn)이 매트릭스 형태로 교차하여 배치되고, 이러한 교차 지점은 픽셀로로 정의될 수 있다. 한편, 각 픽셀은 예를 들어, 복수의 도트(예를 들어, RGB)로 구성될 수 있다.

타이밍 컨트롤러(540)는 소오스 드라이버(520) 및 게이트 드라이버(530)를 제어할 수 있다. 타이밍 컨트롤러(540)는 외부 시스템(미도시)으로부터 복수의 제어 신호들 및 데이터 신호들을 수신할 수 있다. 타이밍 컨트롤러(540)는 수신된 제어 신호들 및 데이터 신호들에 응답하여 게이트 제어 신호(GC) 및 소오스 제어 신호(SC)를 생성하고, 게이트 제어 신호(GC)를 게이트 드라이버(530)로 출력하며 소오스 제어 신호(SC)를 소오스 드라이버(520)로 출력할 수 있다.

게이트 드라이버(530)는 게이트 제어 신호(GC)에 응답하여 게이트 라인(G1~Gn)을 통해 게이트 구동 신호를 순차적으로 패널(510)에 공급할 수 있다. 또한, 소오스 드라이버(520)는 게이트 라인(G1~Gn)이 순차적으로 선택될 때마다, 소오스 제어 신호(SC)에 응답하여 소정의 이미지 데이터를 소오스 라인(S1~Sn)을 통하여 패널(510)에 공급할 수 있다.

도 10을 참조하면, 소오스 드라이버(520)는, 복수의 연산증폭기(522-1~522-n)와, 복수의 디지털 아날로그 컨버터(521-1~521-n)을 포함할 수 있다.

복수의 디지털 아날로그 컨버터(521-1~521-n)는 예를 들어, 디지털 신호로 구성된 이미지 데이터를 제공받고, 이를 아날로그 신호로 변환할 수 있다.

복수의 디지털 아날로그 컨버터(521-1~521-n)는 복수의 연산증폭기(522-1~522-n)에 접속될 수 있다. 구체적으로, 각 디지털 아날로그 컨버터(521-1~521-n)는 각 연산증폭기(522-1~522-n)의 제1 입력단(도 1의 Vinp)에 접속될 수 있다.

각 연산증폭기(522-1~522-n)의 출력단(도 1의 Vout)은 각 소오스 라인(S1~Sn)에 접속될 수 있다.

여기서, 복수의 연산증폭기(522-1~522-n)는 앞서 설명한 본 발명의 실시예들에 따른 연산증폭회로(1~3)를 채용할 수 있다.

도 11은 본 발명의 실시예들에 따른 연산증폭회로가 채용된 SoC 시스템의 블록도이다.

도 11을 참조하면, SoC 시스템(800)은 어플리케이션 프로세서(801), DRAM(860) 및 DDI(890)를 포함한다.

어플리케이션 프로세서(801)는 중앙처리부(810), 멀티미디어 시스템(820), 버스(830), 메모리 시스템(840), 주변 회로(850)을 포함할 수 있다.

중앙처리부(810)는 SoC 시스템(800)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(810)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.

멀티미디어 시스템(820)은, SoC시스템(800)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(820)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 멀티미디 시스템(820)은 DDI(890)에 제공될 디지털 이미지 데이터를 생성할 수 있으며, 이러한 디지털 이미지 데이터는 DDI(890)에 포함된 소오스 드라이버(예를 들어, 도 10의 520)의 디지털 아날로그 컨버터(도 10의 521-1~521-n)에 제공될 수 있다.

버스(830)는, 중앙처리부(810), 멀티미디어 시스템(820), 메모리 시스템(840), 및 주변 회로(850)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(830)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(830)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

메모리 시스템(840)은, 어플리케이션 프로세서(801)가 외부 메모리(예를 들어, DRAM(860))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(840)은 외부 메모리(예를 들어, DRAM(860))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.

주변 회로(850)는, SoC시스템(800)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(850)는 SoC시스템(800)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.

DRAM(860)은 어플리케이션 프로세서(801)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(860)은, 도시된 것과 같이 어플리케이션 프로세서(801)의 외부에 배치될 수 있다. 구체적으로, DRAM(860)은 어플리케이션 프로세서(801)와 PoP(Package on Package) 형태로 패키징될 수 있다.

도 12는 본 발명의 실시예들에 따른 연산증폭회로가 채용된 전자 시스템의 구성을 도시한 블록도이다.

도 12를 참조하면, 전자 시스템(900)은 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 및 DDI(910)를 포함할 수 있다.

이러한, 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 및 DDI(910)는 버스(Bus, 910)를 이용하여 서로 데이터 통신을 할 수 있다.

프로세서(904)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있으며, 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.

램(906)은 프로세서(904)의 동작 메모리로서 사용될 수 있다. 이러한 램(906)은 예를 들어, 디램(DRAM)과 같은 휘발성 메모리로 이루어질 수 있다. 한편, 이러한 프로세서(904) 및 램(906)은 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다.

유저 인터페이스(908)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 이러한 유저 인터페이스(908)의 예로는, 키패드, 키보드, 이미지 센서 및 표시 장치(display device) 등을 들 수 있다. 특히, 전자 시스템(900)이 이미지 출력에 관련된 시스템일 경우, 내부에서 연산되어 출력되는 이미지는 DDI(910)를 통해 패널(도 9의 510)에 출력됨으로써 사용자에게 전달될 수 있다.

메모리 시스템(902)은 프로세서(904)의 동작을 위한 코드, 프로세서(904)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 이러한 메모리 시스템(902)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(902)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.

한편, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에서는 메모리 시스템(902)으로 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD; Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(900)은 대용량의 데이터를 플래시 메모리에 안정적으로 저장할 수 있다.

메모리 시스템(902)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

DDI(910)는 앞서 설명한 본 발명의 실시예들에 따른 연산증폭회로(1~3) 중 적어도 하나를 채용할 수 있다.

도 12에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 13은 도 12의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.

이처럼 전자 시스템(도 12의 900)이 스마트 폰(1000)에 적용되는 경우, 전자 시스템(도 12의 900)의 일부 구성 요소는 어플리케이션 프로세서로 구현될 수 있다.

한편, 전자 시스템(도 12의 900)은 이 밖에 여러 다른 전자 기기에도 채용될 수 있다. 도 14는 도 12의 전자 시스템(900)이 테블릿 PC(1100)에 적용되는 예를 도시한 도면이고, 도 15은 도 12의 전자 시스템(900)이 노트북(1200)에 적용되는 예를 도시한 도면이다.

그 밖에, 전자 시스템(도 12의 900)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.

한편, 전자 시스템(도 12의 900)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(도 12의 900)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 제어회로
pu: 풀업 노드
pd: 풀다운 노드
20-1, 30-1: 바이어스 전압 생성회로
10, 20-2, 30-2: 바이어스 회로

Claims

입력 전압이 인가되는 제1 입력단과 출력단에 접속된 제2 입력단을 포함하되, 상기 입력 전압이 제1 레벨로 천이하면, 풀업(pull-up) 노드의 전압 레벨과 풀다운(pull-down) 노드의 전압 레벨을 상기 제1 레벨과 다른 제2 레벨로 변화시키는 제어회로;
상기 풀업 노드의 전압 레벨에 게이팅되어 상기 출력단에 전원 전압을 제공하는 풀업 트랜지스터;
상기 풀다운 노드의 전압 레벨에 게이팅되어 상기 출력단을 접지 전압에 접속시키는 풀다운 트랜지스터;
상기 제어회로에 제1 바이어스 전류를 제공하는 제1 바이어스 회로;
상기 풀업 노드와 상기 풀다운 노드 중 적어도 하나의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성하는 바이어스 전압 생성회로; 및
상기 생성된 바이어스 전압에 게이팅되어 상기 제어회로에 제2 바이어스 전류를 제공하는 제2 바이어스 회로를 포함하는 연산증폭회로.
제 1항에 있어서,
상기 제2 바이어스 전류는 상기 제1 바이어스 전류보다 작은 연산증폭회로.
제 1항에 있어서,
상기 제1 레벨은 논리 하이 레벨(logical high level)을 포함하고,
상기 제2 레벨은 논리 로우 레벨(logical low level)을 포함하고,
상기 바이어스 전압 생성회로는 상기 풀업 노드의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성하는 연산증폭회로.
제 1항에 있어서,
상기 제1 레벨은 논리 로우 레벨(logical low level)을 포함하고,
상기 제2 레벨은 논리 하이 레벨(logical high level)을 포함하고,
상기 바이어스 전압 생성회로는 상기 풀다운 노드의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성하는 연산증폭회로.
제 1항에 있어서,
상기 바이어스 전압 생성회로는, 상기 풀업 노드와 상기 풀다운 노드 중 적어도 하나의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 트랜지스터를 포함하는 연산증폭회로.
제 5항에 있어서,
상기 트랜지스터는, 상기 풀업 노드의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 PMOS 트랜지스터를 포함하는 연산증폭회로.
제 5항에 있어서,
상기 트랜지스터는, 상기 풀다운 노드의 전압 레벨이 상기 미리 정한 전압 레벨에 도달하면 턴온(turn on)되는 NMOS 트랜지스터를 포함하는 연산증폭회로.
제 5항에 있어서,
상기 바이어스 전압 생성회로는, 상기 트랜지스터가 턴온되면, 상기 제2 레벨로 천이되는 제1 바이어스 전압과, 상기 제1 레벨로 천이되는 제2 바이어스 전압을 생성하는 연산증폭회로.
입력 전압이 인가되는 제1 입력단과 출력단에 접속된 제2 입력단을 포함하되, 상기 입력 전압이 제1 레벨로 천이하면, 풀업(pull-up) 노드의 전압 레벨과 풀다운(pull-down) 노드의 전압 레벨을 상기 제1 레벨과 다른 제2 레벨로 변화시키는 제어회로;
상기 풀업 노드의 전압 레벨에 게이팅되어 상기 출력단에 전원 전압을 제공하는 풀업 트랜지스터;
상기 풀다운 노드의 전압 레벨에 게이팅되어 상기 출력단을 접지 전압에 접속 시키는 풀다운 트랜지스터;
상기 제어회로에 제1 바이어스 전류를 제공하는 제1 바이어스 회로; 및
상기 풀업 노드와 상기 풀다운 노드 중 적어도 하나의 전압 레벨이 미리 정한 전압 레벨에 도달하면 서로 다른 제1 및 제2 바이어스 전압을 생성하여 상기 제어회로에 제2 바이어스 전류를 제공하는 제2 바이어스 회로를 포함하는 연산증폭회로.
디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 컨버터; 및
상기 디지털 아날로그 컨버터의 출력을 제공받아 이를 소오스 라인에 출력하는 연산증폭기를 포함하되,
상기 연산증폭기는,
상기 디지털 아날로그 컨버터의 출력이 제공되는 제1 입력단과 상기 소오스 라인에 접속된 제2 입력단을 포함하되, 상기 디지털 아날로그 컨버터의 출력이 제1 레벨로 천이하면, 풀업(pull-up) 노드의 전압 레벨과 풀다운(pull-down) 노드의 전압 레벨을 상기 제1 레벨과 다른 제2 레벨로 변화시키는 제어회로와,
상기 풀업 노드의 전압 레벨에 게이팅되어 상기 소오스 라인에 전원 전압을 제공하는 풀업 트랜지스터와,
상기 풀다운 노드의 전압 레벨에 게이팅되어 상기 소오스 라인을 접지 전압에 접속 시키는 풀다운 트랜지스터와,
상기 제어회로에 제1 바이어스 전류를 제공하는 제1 바이어스 회로와,
상기 풀업 노드와 상기 풀다운 노드 중 적어도 하나의 전압 레벨이 미리 정한 전압 레벨에 도달하면 바이어스 전압을 생성하는 바이어스 전압 생성회로와,
상기 생성된 바이어스 전압에 게이팅되어 상기 제어회로에 제2 바이어스 전류를 제공하는 제2 바이어스 회로를 포함하는 반도체 장치.