JP2011182229A - 差動増幅回路、表示パネルドライバ、及び、表示装置 - Google Patents

Abstract

【課題】消費電流の増大を抑制しながら、スルーレートが高い差動増幅回路を提供する。
【解決手段】差動増幅回路が、ＰＭＯＳ差動入力部１０１と、ＮＭＯＳ差動入力部１０２と、カレントミラー回路１０３、１０４と、ＰＭＯＳ出力トランジスタＭ１１５と、ＮＭＯＳ出力トランジスタＭ１１６と、フィードバック回路１０８を備えている。ＰＭＯＳ差動入力部１０１のバイアス電流は、ＰＭＯＳ出力トランジスタのゲート電位の低下に応じて増大され、ＮＭＯＳ差動入力部１０２のバイアス電流は、ＮＭＯＳ出力トランジスタのゲート電位の上昇に応じて増大される。フィードバック回路１０８は、ＮＭＯＳ出力トランジスタＭ１１６のゲート電位の低下を抑制するようにカレントミラー回路１０４にフィードバックを行い、ＰＭＯＳ出力トランジスタＭ１１５のゲート電位の上昇を抑制するようにカレントミラー回路１０３にフィードバックを行う。
【選択図】図１

Description

本発明は、差動増幅回路、及び、それを搭載する表示パネルドライバ、及び、表示装置に関する。

近年、パネル表示装置（例えば、液晶表示装置）の大画面化、高精細化が進んでおり、それに伴い、表示パネルを駆動するソースドライバには大きな容量負荷をより高速に駆動する能力が求められている。このためには、ソースドライバの出力段に用いられる差動増幅回路のスルーレートを向上することが必要になる。

その一方で、携帯電話その他のパネル表示装置を内蔵した携帯機器の市場においては、バッテリ駆動を延ばすための低消費電流駆動の要求が高まっている。パネル表示装置のソースドライバにおいては、表示パネルのサイズに応じ数十基から数百基の差増増幅回路が使用されるため、差動増幅回路１基あたりの消費電流を下げることは重要である。

高スルーレートを実現するための一つの手法は、差動増幅回路の入力段の差動対に供給されるバイアス電流を増大させることである。バイアス電流を増大させると、差動対の各トランジスタの相互コンダクタンスｇｍが増大し、高いスルーレートを実現することができる。しかしながら、この手法は、差動増幅回路の消費電流を増大してしまう問題がある。

消費電流の増大を抑制しながら高スルーレートを実現するための手法の一つは、反転入力信号と正転入力信号の信号レベルの大小関係が入れ替わる場合にのみ選択的に入力段の差動対に供給されるバイアス電流を増大させることである。このような構成の差動増幅回路が、特開２００１−１５６５５９号公報に開示されている。

図６は、特開２００１−１５６５５９号公報に開示されている差動増幅回路の構成を示す回路図である。図６の差動増幅回路は、ＰＭＯＳ差動入力部１と、ＮＭＯＳ差動入力部２と、カレントミラー回路３、４と、プッシュプル出力段５と、ＰＭＯＳ副電流源６と、ＮＭＯＳ副電流源７とを備えている。

ＰＭＯＳ差動入力部１は、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３を備えている。ＰＭＯＳトランジスタＭ２、Ｍ３は、ソースが共通に接続されており、差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭ２のゲートは反転入力Ｉｎ⁻に接続されており、ＰＭＯＳトランジスタＭ３のゲートは、非反転入力Ｉｎ^＋に接続されている。ＰＭＯＳトランジスタＭ１は、バイアス電圧Ｖｂ１がゲートに供給されており、バイアス電流をＰＭＯＳトランジスタＭ２、Ｍ３に供給する。ＰＭＯＳトランジスタＭ２、Ｍ３からのＰＭＯＳ差動入力部１の出力は、カレントミラー回路４に入力される。

一方、ＮＭＯＳ差動入力部２は、ＮＭＯＳトランジスタＭ４、Ｍ５、Ｍ６を備えている。ＮＭＯＳトランジスタＭ４、Ｍ５は、ソースが共通に接続されており、差動トランジスタ対を構成している。ＮＭＯＳトランジスタＭ４のゲートは反転入力Ｉｎ⁻に接続されており、ＮＭＯＳトランジスタＭ５のゲートは、非反転入力Ｉｎ^＋に接続されている。ＮＭＯＳトランジスタＭ６は、バイアス電圧Ｖｂ２がゲートに供給されており、バイアス電流をＮＭＯＳトランジスタＭ４、Ｍ５に供給する。ＮＭＯＳトランジスタＭ４、Ｍ５からのＮＭＯＳ差動入力部２の出力は、カレントミラー回路３に入力されている。

カレントミラー回路３は、ＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０を備えており、ＰＭＯＳトランジスタＭ９、Ｍ１０のゲートには、バイアス電圧Ｖｂ３が供給される。一方、カレントミラー回路４は、ＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４を備えており、ＮＭＯＳトランジスタＭ１１、Ｍ１２のゲートにはバイアス電圧Ｖｂ３が供給される。カレントミラー回路３とカレントミラー回路４とは抵抗素子Ｒ１、Ｒ２で接続されている。抵抗素子Ｒ１、Ｒ２は、ＭＯＳトランジスタなどでも構成できる。

プッシュプル出力段５は、ＰＭＯＳ出力トランジスタＭ１５とＮＭＯＳ出力トランジスタＭ１６とを備えており、出力端子Ｖｏｕｔに接続されている。ＰＭＯＳ出力トランジスタＭ１５のゲートはＰＭＯＳトランジスタＭ１０と抵抗器Ｒ２の一端との接続ノードに接続され、プッシュプル出力段５のＮＭＯＳ出力トランジスタＭ１６のゲートはＮＭＯＳトランジスタＭ１２と抵抗器Ｒ２の他端との接続点に接続されている。加えて、出力端子ＶｏｕｔとＰＭＯＳトランジスタＭ１０のソースの間に位相補償容量Ｃ１が接続され、出力端子ＶｏｕｔとＮＭＯＳトランジスタＭ１２のソースの間に位相補償容量Ｃ２が接続されている。

ＰＭＯＳ副電流源６は、ＰＭＯＳ出力トランジスタＭ１５のゲート電圧がゲートに入力されているＰＭＯＳ副電流源トランジスタＭ１８を備えている。ＰＭＯＳ副電流源６は、ＰＭＯＳ差動入力部１のＰＭＯＳトランジスタＭ１に並列に接続されている。同様に、ＮＭＯＳ副電流源７は、プッシュプル出力段５のＮＭＯＳ出力トランジスタＭ１６のゲート電圧がゲートに入力されているＮＭＯＳ副電流源トランジスタＭ１９を備えている。ＮＭＯＳ副電流源７は、ＮＭＯＳ差動入力部２のＮＭＯＳトランジスタＭ６に並列に接続されている。

図６において、符号ＣＬは、プッシュプル出力段５の出力端子Ｖｏｕｔに接続された外部負荷を表わしており、符号Ｖｄｄは正電源線、符号Ｖｓｓは負電源線を表わしている。

図６の差動増幅回路は、下記のように動作することにより、消費電流の増加を抑制しながら、高い出力スルーレートを実現している。定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い状態に変化すると、ＰＭＯＳ副電流源トランジスタＭ１８がオンしてＰＭＯＳ副電流源６が動作する。これにより、ＰＭＯＳ差動入力部１のバイアス電流が一時的に増加する。同様に、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より低い状態に変化すると、ＮＭＯＳ副電流源トランジスタＭ１９がオンしＮＭＯＳ副電流源７が動作する。これにより、ＮＭＯＳ差動入力部２のバイアス電流が一時的に増加する。いずれの場合でも、非反転入力電圧Ｖｉｎ＋及び反転入力電圧Ｖｉｎ−に変動があった場合に一時的にバイアス電流を増加させることで、高いスルーレートを実現している。その一方で、バイアス電流の増加は一時的であるため、消費電流の増加は抑制される。

特開２００１−１５６５５９号公報

しかしながら、図６の差動増幅回路の構成においても、消費電流の増大の問題は解消されない。これは、ＰＭＯＳ差動入力部１又はＮＭＯＳ差動入力部２の電流が増加したときの位相余裕を確保するためには、プッシュプル出力段５に大きな電流を流す必要があるためである。上述のように、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い電圧の状態に変化する、又は定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より低い電圧の状態に変化すると、ＰＭＯＳ副電流源６またはＮＭＯＳ副電流源７がオンしてＰＭＯＳ差動入力部１、またはＮＭＯＳ差動入力部２のバイアス電流が増加する。ＰＭＯＳ差動入力部１又はＮＭＯＳ差動入力部２のバイアス電流が増加すると、位相余裕が低下し、差動増幅回路の安定性が悪くなる。このときに差動増幅回路が安定動作から外れることを回避するためには、予めプッシュプル出力段５に流す電流を大きくしておく必要があり、低消費電流駆動が困難になる。以下では、図６の差動増幅回路の安定性と、プッシュプル出力段５に流す電流の増大の必要性について議論する。

図７は、図６の差動増幅回路の周波数特性の模式図であり、電圧利得の角周波数特性と位相遅れの角周波数特性を表している。差動増幅回路の周波数特性は、ファーストポール周波数｜ω_ｐ１｜とセカンドポール周波数｜ω_ｐ２｜とユニティーゲイン周波数ω_ｕで表すことができる。例えば、差動増幅回路の電圧利得Ａｄｃと位相遅れの関係は、ファーストポール周波数｜ω_ｐ１｜の前後で９０°の位相遅れが発生し、更にセカンドポール周波数｜ω_ｐ２｜の前後でも９０°の位相遅れが発生する。差動増幅回路は、ユニティーゲイン周波数ω_ｕの時の位相遅れが少ないほど安定するので、差動増幅回路を設計する場合は、なるべく位相遅れを少なくし、位相余裕を大きくする必要がある。ここで、位相余裕とは、１８０°から位相遅れ分を引いた値である。

セカンドポール周波数｜ω_ｐ２｜、及びユニティーゲイン周波数ω_ｕは、次式で表すことができる：
｜ω_ｐ２｜＝ｇ_ｍ６／Ｃ_２ ・・・式（１）
ω_ｕ＝ｇ_ｍ１／Ｃ_ｃ ・・・式（２）
ここでｇｍ１は、図６のＰＭＯＳトランジスタＭ２、Ｍ３又はＮＭＯＳトランジスタＭ４、Ｍ５の相互コンダクタンスｇｍであり、ｇｍ６はＰＭＯＳ出力トランジスタＭ１５又はＮＭＯＳ出力トランジスタＭ１６の相互コンダクタンスｇｍである。また、Ｃｃは、図６の位相補償容量Ｃ１、Ｃ２の容量値であり、式（２）のＣ_２は外部負荷ＣＬの容量値である。ＭＯＳトランジスタの相互コンダクタンスｇｍは、ＭＯＳトランジスタに流れる電流量の平方根に比例する。

ここで、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い状態になった場合、低い電圧の状態になった場合のいずれにおいても、ユニティーゲイン周波数ω_ｕが高くなる。詳細には、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い状態、又は低い状態に変化すると、ＰＭＯＳ差動入力部１、又はＮＭＯＳ差動入力部２のバイアス電流が大きくなる。これにより、ＰＭＯＳトランジスタＭ２、Ｍ３又はＮＭＯＳトランジスタＭ４、Ｍ５の相互コンダクタンスｇｍが増加し、言い換えれば、式（２）のｇ_ｍ１が増加する。式（２）のｇ_ｍ１が増加すると、ユニティーゲイン周波数ω_ｕが高くなる。

一方、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い電圧、または低い電圧の状態に変化すると、セカンドポール周波数｜ω_ｐ２｜は低くなる。まず、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い状態に変化すると、ＰＭＯＳトランジスタＭ２の電流が増加し、ＮＭＯＳトランジスタＭ１３のドレイン電圧が上昇し、更にＮＭＯＳトランジスタＭ１１のドレイン電圧及びＮＭＯＳトランジスタＭ１３、Ｍ１４のゲート電圧が上昇する。これにより、ＮＭＯＳ出力トランジスタＭ１６のゲート電圧が低下し、ＮＭＯＳ出力トランジスタＭ１６に流れる電流が減少する。一方、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より低い状態に変化するときは、ＮＭＯＳトランジスタＭ４の電流が増加し、ＰＭＯＳトランジスタＭ７のドレイン電圧が低下し、更にＰＭＯＳトランジスタＭ９のドレイン電圧及びＰＭＯＳトランジスタＭ７、Ｍ８のゲート電圧が低下する。これにより、ＰＭＯＳ出力トランジスタＭ１５のゲート電圧が上昇し、ＰＭＯＳ出力トランジスタＭ１５に流れる電流が減少する。このように、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い状態、または低い状態のいずれに変化しても、ＰＭＯＳ出力トランジスタＭ１５又はＮＭＯＳ出力トランジスタＭ１６に流れる電流が減少するので、ＰＭＯＳ出力トランジスタＭ１５、又はＮＭＯＳ出力トランジスタＭ１６の相互コンダクタンスｇｍが下がる。したがって、式（１）から理解されるように、セカンドポール周波数｜ω_ｐ２｜は低くなる。

このように、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い電圧、または低い電圧の状態に変化すると、ユニティーゲイン周波数ω_ｕが高くなり、セカンドポール周波数｜ω_ｐ２｜が低くなり、図７から理解されるように位相余裕が小さくなる。このような特性を有する図６の演算増幅回路では、安定性劣化を抑えるために予めセカンドポール周波数｜ω_ｐ２｜を高くする必要があり、定常状態時におけるプッシュプル出力段５の電流を小さくできない。

本発明の一の観点においては、差動増幅回路が、非反転入力及び反転入力にゲートがそれぞれに接続された一対のＰＭＯＳトランジスタを備える第１差動トランジスタ対と、第１差動トランジスタ対に第１バイアス電流を供給する第１定電流源部と、非反転入力及び反転入力にゲートがそれぞれに接続された一対のＮＭＯＳトランジスタを備える第２差動トランジスタ対と、第２差動トランジスタ対に第２バイアス電流を供給する第２定電流源部と、第１差動トランジスタ対に接続された第１カレントミラー回路と、第２差動トランジスタ対に接続された第２カレントミラー回路と、正電源線と出力端子の間に接続され、第１カレントミラー回路の出力にゲートが接続されたＰＭＯＳ出力トランジスタと、負電源線と出力端子の間に接続され、第２カレントミラー回路の出力にゲートが接続されたＮＭＯＳ出力トランジスタとを具備する。第１定電流源部は、ＰＭＯＳ出力トランジスタのゲート電位の低下に応じて第１バイアス電流を増大するように構成され、第２定電流源部は、ＮＭＯＳ出力トランジスタのゲート電位の上昇に応じて第２バイアス電流を増大するように構成される。フィードバック回路は、ＮＭＯＳ出力トランジスタのゲート電位の低下に応答して、ＮＭＯＳ出力トランジスタのゲート電位の低下を抑制するように第１カレントミラー回路にフィードバックを行い、ＰＭＯＳ出力トランジスタのゲート電位の上昇に応答して、ＰＭＯＳ出力トランジスタのゲート電位の上昇を抑制するように第２カレントミラー回路にフィードバックを行う。

本発明によれば、消費電流の増大を抑制しながら、スルーレートが高い差動増幅回路を提供できる。

本発明の第１の実施形態の差動増幅回路の構成を示す回路図である。 第１の実施形態の差動増幅回路の特性の例を示すグラフである。 本発明の第２の実施形態の差動増幅回路の構成を示す回路図である。 本発明の第３の実施形態の差動増幅回路の構成を示す回路図である。 本発明の実施形態の差動増幅回路を搭載した液晶表示装置の構成を示す図である。 従来の差動増幅回路の構成を示す回路図である。 従来の差動増幅回路の特性の例を示すグラフである。

（第１の実施形態）
図１は、本発明の第１の実施形態の差動増幅回路の構成を示す回路図である。
図１の差動増幅回路は、ＰＭＯＳ差動入力部１０１と、ＮＭＯＳ差動入力部１０２と、カレントミラー回路１０３、１０４と、抵抗器Ｒ１０１、Ｒ１０２と、プッシュプル出力段１０５と、ＰＭＯＳ副電流源１０６と、ＮＭＯＳ副電流源１０７と、フィードバック回路１０８とを備えている。

ＰＭＯＳ差動入力部１０１は、ＰＭＯＳトランジスタＭ１０１、Ｍ１０２、Ｍ１０３を備えている。ＰＭＯＳトランジスタＭ１０２、Ｍ１０３は、そのソースが共通に接続されており、ＰＭＯＳ差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭ１０２のゲートは非反転入力（＋）に、ＰＭＯＳトランジスタＭ１０３のゲートは反転入力（−）に接続されている。ＰＭＯＳトランジスタＭ１０１は、バイアス端子Ｖｂ１０１にゲートが接続されており、ＰＭＯＳトランジスタＭ１０２、Ｍ１０３の共通接続ソースにバイアス電流を供給する定電流源として動作する。

ＮＭＯＳ差動入力部１０２は、ＮＭＯＳトランジスタＭ１０４、Ｍ１０５、Ｍ１０６を備えている。ＮＭＯＳトランジスタＭ１０４、Ｍ１０５は、そのソースが共通に接続されており、ＮＭＯＳ差動トランジスタ対を構成している。ＮＭＯＳトランジスタＭ１０４のゲートは非反転入力（＋）に、ＮＭＯＳトランジスタＭ１０５のゲートは反転入力（−）に接続されている。ＮＭＯＳトランジスタＭ１０６は、バイアス端子Ｖｂ１０２にゲートが接続されており、ＮＭＯＳトランジスタＭ１０４、Ｍ１０５の共通接続ソースからバイアス電流を引き出す定電流源として動作する。

カレントミラー回路１０３は、ＰＭＯＳトランジスタＭ１０７、Ｍ１０８、Ｍ１０９、Ｍ１１０を備えている。ＰＭＯＳトランジスタＭ１０７、Ｍ１０８は、そのソースが正電源線Ｖｄｄに共通に接続され、ゲートがＰＭＯＳトランジスタＭ１０９のドレインに共通に接続されている。ＰＭＯＳトランジスタＭ１０９、Ｍ１１０は、そのソースがそれぞれＰＭＯＳトランジスタＭ１０７、Ｍ１０８のドレインに接続され、ゲートは、バイアス端子Ｖｂ１０３に共通に接続されている。

一方、カレントミラー回路１０４は、ＮＭＯＳトランジスタＭ１１１、Ｍ１１２、Ｍ１１３、Ｍ１１４を備えている。ＮＭＯＳトランジスタＭ１１３、Ｍ１１４は、そのソースが負電源線Ｖｓｓに共通に接続され、ゲートがＮＭＯＳトランジスタＭ１１１のドレインに共通に接続されている。ＮＭＯＳトランジスタＭ１１１、Ｍ１１２は、そのソースがそれぞれＮＭＯＳトランジスタＭ１１３、Ｍ１１４のドレインに接続され、ゲートは、バイアス端子Ｖｂ１０４に共通に接続されている。

抵抗器Ｒ１０１、Ｒ１０２は、カレントミラー回路１０３、１０４の間に接続されており、カレントミラー回路１０３、１０４の負荷として機能する。なお、抵抗器Ｒ１０１、Ｒ１０２の代わりに、ＭＯＳトランジスタで構成された負荷（例えば、浮遊電流源）を使用することも可能である。

プッシュプル出力段１０５は、ＰＭＯＳ出力トランジスタＭ１１５とＮＭＯＳ出力トランジスタＭ１１６とを備えている。ＰＭＯＳ出力トランジスタＭ１１５は、ソースが正電源線Ｖｄｄに接続され、ドレインが出力端子Ｖｏｕｔに接続されている。ＮＭＯＳ出力トランジスタＭ１１６は、ソースが負電源線Ｖｓｓに接続され、ドレインが出力端子Ｖｏｕｔに接続されている。ＰＭＯＳ出力トランジスタＭ１１５のゲートは、カレントミラー回路１０３のＰＭＯＳトランジスタＭ１１０のドレイン（即ち、抵抗器Ｒ１０２の一端）に接続され、ＮＭＯＳ出力トランジスタＭ１１６のゲートは、カレントミラー回路１０４のＮＭＯＳトランジスタＭ１１２のドレイン（即ち、抵抗器Ｒ１０２の他端）に接続されている。

ＰＭＯＳ副電流源１０６は、ＰＭＯＳトランジスタＭ１０１と並列に接続されたＰＭＯＳ副電流源トランジスタＭ１２０を備えている。ＰＭＯＳ副電流源トランジスタＭ１２０は、ゲートがＰＭＯＳ出力トランジスタＭ１１５のゲートと共通に接続され、ドレインがＰＭＯＳトランジスタＭ１０２、Ｍ１０３の共通接続ソースに接続されている。

ＮＭＯＳ副電流源１０７は、ＮＭＯＳトランジスタＭ１０６と並列に接続されたＮＭＯＳ副電流源トランジスタＭ１２１を備えている。ＮＭＯＳ副電流源トランジスタＭ１２１は、ゲートがＮＭＯＳ出力トランジスタＭ１１６のゲートと共通に接続され、ドレインがＮＭＯＳトランジスタＭ１０４、Ｍ１０５の共通接続ソースに接続されている。

フィードバック回路１０８は、ＰＭＯＳ出力トランジスタＭ１１５のゲート電位の上昇に応答してカレントミラー回路１０３の出力端子（ＰＭＯＳトランジスタＭ１１０のドレイン）の電位を低下させるようにカレントミラー回路１０３にフィードバックを行うように構成され、また、ＮＭＯＳ出力トランジスタＭ１１６のゲート電位が低下したときにカレントミラー回路１０４の出力端子（ＮＭＯＳトランジスタＭ１１２のドレイン）の電位を上昇させるようにカレントミラー回路１０３にフィードバックを行うように構成されている。

具体的には、本実施形態では、フィードバック回路１０８がＰＭＯＳトランジスタＭ１５０、Ｍ１６０、Ｍ１５２、ＮＭＯＳトランジスタＭ１５１、Ｍ１６１、Ｍ１６２を備えている。ＰＭＯＳトランジスタＭ１５０とＮＭＯＳトランジスタＭ１５１は、そのゲートがそれぞれＰＭＯＳ出力トランジスタＭ１１５及びＮＭＯＳ出力トランジスタＭ１１６のゲートに接続され、ドレインが共通に接続されている。ＰＭＯＳトランジスタＭ１６０とＮＭＯＳトランジスタＭ１６１は、そのゲートがそれぞれＰＭＯＳ出力トランジスタＭ１１５及びＮＭＯＳ出力トランジスタＭ１１６のゲートに接続され、ドレインが共通に接続されている。ＰＭＯＳトランジスタＭ１５２は、そのゲートがＰＭＯＳトランジスタＭ１５０及びＮＭＯＳトランジスタＭ１５１の共通接続ドレインに接続され、ドレインがカレントミラー回路１０３内のＰＭＯＳトランジスタＭ１０９のドレインに接続され、ソースがＰＭＯＳトランジスタＭ１０９のソース電極に接続されている。更に、ＮＭＯＳトランジスタＭ１６２は、そのゲートがＰＭＯＳトランジスタＭ１６０及びＮＭＯＳトランジスタＭ１６１の共通接続ドレインに接続され、ドレインがカレントミラー回路１０４内のＮＭＯＳトランジスタＭ１１１のドレインに接続され、ソースがＮＭＯＳトランジスタＭ１１１のソースに接続されている。

位相補償容量Ｃ１０１は、カレントミラー回路１０３のＰＭＯＳトランジスタＭ１１０のソースと出力端子Ｖｏｕｔの間に接続され、位相補償容量Ｃ１０２は、カレントミラー回路１０４のＮＭＯＳトランジスタＭ１１２のソースと出力端子Ｖｏｕｔの間に接続されている。外部負荷ＣＬは、プッシュプル出力段１０５の出力端子Ｖｏｕｔに接続される。

本実施形態の差動増幅回路では、定常状態（非反転入力電圧Ｖｉｎ＋と反転入力電圧Ｖｉｎ−が等しい状態）から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い状態に変化するとＰＭＯＳ副電流源トランジスタＭ１２０が動作し、ＰＭＯＳ差動入力部１０１のバイアス電流が一時的に増加する。これにより、スルーレートが有効に向上する。このとき、ＰＭＯＳトランジスタＭ１６０とＮＭＯＳトランジスタＭ１６１の共通接続ドレインの電位が上昇し、これに応答してＮＭＯＳトランジスタＭ１６２がオンする。ＮＭＯＳトランジスタＭ１６２のオンにより、ＮＭＯＳトランジスタＭ１１１のソース−ドレイン間をショートすることでＮＭＯＳトランジスタＭ１１３とＮＭＯＳトランジスタＭ１１４のゲート電位の上昇が抑えられる。これにより、ＮＭＯＳ出力トランジスタＭ１１６のゲート電位の低下を抑え、ＮＭＯＳ出力トランジスタＭ１１６の電流減少が抑えられる。

また、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より低い状態に変化するときは、ＮＭＯＳ副電流源トランジスタＭ１２１が動作し、ＮＭＯＳ差動入力部１０２のバイアス電流が一時的に増加する。これにより、スルーレートが有効に向上される。このとき、ＰＭＯＳトランジスタＭ１５０とＮＭＯＳトランジスタＭ１５１の共通接続ドレインの電位が上昇し、ＰＭＯＳトランジスタＭ１５２がオンする。ＰＭＯＳトランジスタＭ１５２がオンしてＰＭＯＳトランジスタＭ１０９をショートすることでＰＭＯＳトランジスタＭ１０７とＰＭＯＳトランジスタＭ１０８のゲート電位の低下が抑えられる。これにより、ＮＭＯＳ出力トランジスタＭ１１６のゲート電位の上昇を抑え、ＰＭＯＳ出力トランジスタＭ１１５の電流減少が抑えられる。

いずれの場合においても、図１の差動増幅回路では、ＰＭＯＳ出力トランジスタＭ１１５、ＮＭＯＳ出力トランジスタＭ１１６の電流減少が抑えられる。これは、ＰＭＯＳ出力トランジスタＭ１１５、ＮＭＯＳ出力トランジスタＭ１１６の相互コンダクタンスｇｍの減少を抑制してセカンドポール周波数｜ω_ｐ２｜の低下を抑制し、位相余裕を増大するために有効である。これは、プッシュプル出力段１０５の電流を予め大きくしておく必要性をなくし、差動増幅回路の消費電流を小さくするために有効である。以下では、ＰＭＯＳ出力トランジスタＭ１１５、ＮＭＯＳ出力トランジスタＭ１１６の電流の減少の抑制により、位相余裕を増大できることを詳細に説明する。

図２は、図１の演算増幅回路の電圧利得及び位相遅れの角周波数特性の概要を示すグラフである。前述したように、セカンドポール周波数｜ω_ｐ２｜、及びユニティーゲイン周波数ω_ｕは、式（１）と式（２）で表すことができる。ここで、ｇｍ１が図１のＰＭＯＳトランジスタＭ１０２、Ｍ１０３またはＮＭＯＳトランジスタＭ１０４、Ｍ１０５の相互コンダクタンスｇｍに相当し、ｇｍ６はＰＭＯＳ出力トランジスタＭ１１５又はＮＭＯＳ出力トランジスタＭ１１６の相互コンダクタンスｇｍに相当する。Ｃｃは、図１の位相補償容量Ｃ１０１、Ｃ１０２の容量値に相当し、式（１）のＣ_２は外部負荷ＣＬの容量値に相当する。

本実施形態では、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い電圧の状態に変化するときでも、ＮＭＯＳ出力トランジスタＭ１１６の電流減少を抑えることができ、非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より低い電圧の状態に変化するときでも、ＰＭＯＳ出力トランジスタＭ１１５の電流減少を抑えることができる。したがって、ＰＭＯＳ出力トランジスタＭ１１５、ＮＭＯＳ出力トランジスタＭ１１６の相互コンダクタンスｇｍの低下、即ち、式（１）のｇｍ６の低下を抑えることができる。従って、定常状態から非反転入力電圧Ｖｉｎ＋が反転入力電圧Ｖｉｎ−より高い電圧、または低い電圧の状態に変化するときは、セカンドポール周波数｜ω_ｐ２｜の低下を抑えることができる、図２と図６の比較から理解されるように、セカンドポール周波数｜ω_ｐ２｜の低下を抑制できれば、位相余裕の減少を抑えることができる。位相余裕の減少の抑制が、プッシュプル出力段１０５の電流を予め大きくしておく必要性をなくし、差動増幅回路の消費電流を小さくするために有効であることは上述したとおりである。

ここで、ＰＭＯＳ出力トランジスタＭ１１５、ＮＭＯＳ出力トランジスタＭ１１６、ＰＭＯＳトランジスタＭ１５０、ＮＭＯＳトランジスタＭ１５１、ＰＭＯＳトランジスタＭ１６０、ＮＭＯＳトランジスタＭ１６１のそれぞれのゲート幅−ゲート長比Ｗ／Ｌ（ゲート長に対するゲート幅の比）を、下記の式（３）、式（４）の関係を満足するように選択すると、定常状態時でのＰＭＯＳトランジスタＭ１５２とＮＭＯＳトランジスタＭ１６２に流れる電流を０にすることができる：
Ｗ／Ｌ_{（Ｍ１１５）}／Ｗ／Ｌ_{（Ｍ１１６）}＜Ｗ／Ｌ_{（Ｍ１５０）}／Ｗ／Ｌ_{（Ｍ１５１）}，・・・（３）
Ｗ／Ｌ_{（Ｍ１１５）}／Ｗ／Ｌ_{（Ｍ１１６）}＞Ｗ／Ｌ_{（Ｍ１６０）}／Ｗ／Ｌ_{（Ｍ１６１）}，・・・（４）
ここで、Ｗ／Ｌ_{（Ｍ１１５）}、Ｗ／Ｌ_{（Ｍ１１６）}、Ｗ／Ｌ_{（Ｍ１５０）}、Ｗ／Ｌ_{（Ｍ１５１）}、Ｗ／Ｌ_{（Ｍ１６０）}、Ｗ／Ｌ_{（Ｍ１６１）}は、それぞれ、ＰＭＯＳ出力トランジスタＭ１１５、ＮＭＯＳ出力トランジスタＭ１１６、ＰＭＯＳトランジスタＭ１５０、ＮＭＯＳトランジスタＭ１５１、ＰＭＯＳトランジスタＭ１６０、ＮＭＯＳトランジスタＭ１６１のゲート幅−ゲート長比である。式（３）、式（４）を満足するようなＷ／Ｌ比の選択は、定常状態での消費電流を低減するために有効である。

（第２の実施形態）
図３は、本発明の第２の実施形態の差動増幅回路の構成を示す回路図である。
第２の実施形態の差動増幅回路は、第１の実施形態の差動増幅回路（図１）のフィードバック回路１０８に、ＰＭＯＳトランジスタＭ１５３とＮＭＯＳトランジスタＭ１６３を追加した構成を有している。ＰＭＯＳトランジスタＭ１５３は、そのゲートがＰＭＯＳトランジスタＭ１５０、及びＮＭＯＳトランジスタＭ１５１の共通接続ドレインに接続され、ドレインがＰＭＯＳトランジスタＭ１１０のドレインに接続され、ソースがＰＭＯＳトランジスタＭ１１０のソースに接続されている。ＮＭＯＳトランジスタＭ１６３は、そのゲートがＰＭＯＳトランジスタＭ１６０、及びＮＭＯＳトランジスタＭ１６１の共通接続ドレインに接続され、ドレインがＮＭＯＳトランジスタＭ１１２のドレインに接続され、ソースがＮＭＯＳトランジスタＭ１１２のソースに接続されている。

第２の実施形態の差動増幅回路は、本質的には第１の実施形態と同じ動作を行い、したがって、位相余裕の低下を抑制できる利点が得られる。これが、プッシュプル出力段１０５の電流を予め大きくしておく必要性がなくし、差動増幅回路の消費電流を小さくするために有効であることは、上述されている通りである。

加えて、第２の実施形態では、カレントミラー回路１０３、１０４に対するＭＯＳトランジスタの接続が対称的になるためカレントミラー特性が向上し、差動増幅回路のオフセット電圧が小さい出力を得ることができる。

（第３の実施形態）
図４は、本発明の第３の実施形態の差動増幅回路の構成を示す回路図である。
第３の実施形態の差動増幅回路では、フィードバック回路１０８の構成が第１及び第２の実施形態の差動増幅回路から変更されている。具体的には、ＮＭＯＳトランジスタＭ１５１のゲートが、ＮＭＯＳ出力トランジスタＭ１１６のゲートの代わりにバイアス端子Ｖｂ１５１に接続されている。ＮＭＯＳトランジスタＭ１５１のゲートには、バイアス端子Ｖｂ１５１から所定のバイアス電圧が供給される。同様に、ＰＭＯＳトランジスタＭ１６０のゲートが、ＰＭＯＳ出力トランジスタＭ１１５のゲートの代わりにバイアス端子Ｖｂ１５２に接続されている。ＰＭＯＳトランジスタＭ１６０のゲートには、バイアス端子Ｖｂ１５２から所定のバイアス電圧が供給される。この場合、ＮＭＯＳトランジスタＭ１５１が、単に、ＰＭＯＳトランジスタＭ１５０と負電源線Ｖｓｓの間に接続された負荷として動作し、また、ＰＭＯＳトランジスタＭ１６０が、単に、ＮＭＯＳトランジスタＭ１６１と正電源線Ｖｄｄの間に接続された負荷として動作する。

しかしながら、第３の実施形態の差動増幅回路の動作は、第１及び第２の実施形態と本質的には同じであり、位相余裕の低下を抑制できる利点が得られる。これがプッシュプル出力段１０５の電流を予め大きくしておく必要性をなくして差動増幅回路の消費電流を小さくするために有効であることは、上述されている通りである。

加えて、第３の実施形態では、ＰＭＯＳ出力トランジスタＭ１１５とＮＭＯＳ出力トランジスタＭ１１６のゲートに接続されるＭＯＳトランジスタが減ることで当該ゲートに接続される配線の寄生容量が少なくなり、より高速な応答スピードを得られる。なお、第３の実施形態の差動増幅回路においても、第２の実施形態と同様に、フィードバック回路１０８がＰＭＯＳトランジスタＭ１５３、ＮＭＯＳトランジスタＭ１６３を追加的に備える構成を採用してもよい。

（差動増幅回路の好適な応用）
上述された差動増幅回路は、液晶表示装置においてＬＣＤ（liquid crystal display）パネルのデータ線を駆動するソースドライバの出力アンプとして適している。図５は、ソースドライバに上述の演算増幅回路が適用された液晶表示装置１１１の概略的な構成の例を示すブロック図である。液晶表示装置１１１は、ＬＣＤコントローラ１１２と、ソースドライバ１１３と、走査線ドライバ１１４と、ＬＣＤパネル１１５とを備えている。ＬＣＤコントローラ１１２は、ソースドライバ１１３に、ＬＣＤパネル１１５の各画素の階調を指定する表示データを供給する。ソースドライバ１１３は、該表示データに応答して、ＬＣＤパネル１１５のデータ線（信号線）を駆動する。走査線ドライバ１１４は、ＬＣＤパネル１１５の走査線を駆動する。ＬＣＤパネル１１５は、データ線と走査線とが交差する位置のそれぞれに画素を備えており、表示データに対応する画像を表示する。

ソースドライバ１１３は、Ｄ／Ａ変換回路１１６と出力回路１１７とを備えている。Ｄ／Ａ変換回路１１６は、表示データに対応する階調電圧を出力する。出力回路１１７は、上述の差動増幅回路１００を備えている。差動増幅回路１００は、図１、図３、図４のいずれの構成であってもよい。差動増幅回路１００のそれぞれは、その出力端子が一方の入力端子（例えば、反転入力端子Ｉｎ−）に接続されており、ボルテッジフォロアとして動作する。差動増幅回路１００は、Ｄ／Ａ変換回路１１６から受け取った階調電圧に対応する駆動電圧を対応するデータ線に出力する。これにより、ＬＣＤパネル１１５の各画素が駆動される。ここではＬＣＤパネルを駆動するソースドライバに差動増幅回路１００が適用された液晶表示装置について言及されているが、本発明が容量負荷として機能する他の表示パネルのデータ線（信号線）を駆動する表示パネルドライバに適用可能であることは、当業者には自明的であろう。

１：ＰＭＯＳ差動入力部
２：ＮＭＯＳ差動入力部
３、４：カレントミラー回路
５：プッシュプル出力段
６：ＰＭＯＳ副電流源
７：ＮＭＯＳ副電流源
Ｍ１、Ｍ２、Ｍ３、Ｍ７、Ｍ８、Ｍ９、Ｍ１０：ＰＭＯＳトランジスタ
Ｍ１５：ＰＭＯＳ出力トランジスタ
Ｍ１８：ＰＭＯＳ副電流源トランジスタ
Ｍ４、Ｍ５、Ｍ６、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４：ＮＭＯＳトランジスタ
Ｍ１６：ＮＭＯＳ出力トランジスタ
Ｍ１９：ＮＭＯＳ副電流源トランジスタ
１０１：ＰＭＯＳ差動入力部
１０２：ＮＭＯＳ差動入力部
１０３、１０４：カレントミラー回路
１０５：プッシュプル出力段
１０６：ＰＭＯＳ副電流源
１０７：ＮＭＯＳ副電流源
１０８：フィードバック回路
１００：差動増幅回路
１１１：液晶表示装置
１１２：ＬＣＤコントローラ
１１３：ソースドライバ
１１４：走査線ドライバ
１１５：ＬＣＤパネル
１１６：Ｄ／Ａ変換回路
１１７：出力回路
Ｍ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０７、Ｍ１０８、Ｍ１０９、Ｍ１１０、Ｍ１１８、Ｍ１５０、Ｍ１５２、Ｍ１５３、Ｍ１６０：ＰＭＯＳトランジスタ
Ｍ１１５：ＰＭＯＳ出力トランジスタ
Ｍ１２０：ＰＭＯＳ副電流源トランジスタ
Ｍ１０４、Ｍ１０５、Ｍ１０６、Ｍ１１１、Ｍ１１２、Ｍ１１３、Ｍ１１４、Ｍ１１９、Ｍ１５１、Ｍ１６１、Ｍ１６２、Ｍ１６３：ＮＭＯＳトランジスタ
Ｍ１１６：ＮＭＯＳ出力トランジスタ
Ｍ１２１：ＮＭＯＳ副電流源トランジスタ

Claims (10)

1. 非反転入力及び反転入力にゲートがそれぞれに接続された一対のＰＭＯＳトランジスタを備える第１差動トランジスタ対と、
   前記第１差動トランジスタ対に第１バイアス電流を供給する第１定電流源部と、
   前記非反転入力及び前記反転入力にゲートがそれぞれに接続された一対のＮＭＯＳトランジスタを備える第２差動トランジスタ対と、
   前記第２差動トランジスタ対に第２バイアス電流を供給する第２定電流源部と、
   前記第１差動トランジスタ対に接続された第１カレントミラー回路と、
   前記第２差動トランジスタ対に接続された第２カレントミラー回路と、
   正電源線と出力端子の間に接続され、前記第１カレントミラー回路の出力にゲートが接続されたＰＭＯＳ出力トランジスタと、
   負電源線と前記出力端子の間に接続され、前記第２カレントミラー回路の出力にゲートが接続されたＮＭＯＳ出力トランジスタ
   とを具備し、
   前記第１定電流源部は、前記ＰＭＯＳ出力トランジスタのゲート電位の低下に応じて前記第１バイアス電流を増大するように構成され、
   前記第２定電流源部は、前記ＮＭＯＳ出力トランジスタのゲート電位の上昇に応じて前記第２バイアス電流を増大するように構成され、
   前記フィードバック回路は、前記ＮＭＯＳ出力トランジスタのゲート電位の低下に応答して、前記ＮＭＯＳ出力トランジスタのゲート電位の低下を抑制するように前記第１カレントミラー回路にフィードバックを行い、前記ＰＭＯＳ出力トランジスタのゲート電位の上昇に応答して、前記ＰＭＯＳ出力トランジスタのゲート電位の上昇を抑制するように前記第２カレントミラー回路にフィードバックを行う
   差動増幅回路。
2. 請求項１に記載の差動増幅回路であって、
   前記第２カレントミラー回路は、
   ソースが前記正電源線に共通に接続され、ゲートが共通に接続された第１及び第２ＰＭＯＳトランジスタと、
   ソースが前記第１及び第２ＰＭＯＳトランジスタのドレインにそれぞれに接続され、ゲートが共通に接続された第３及び第４ＰＭＯＳトランジスタ
   とを備え、
   前記第１及び第２ＰＭＯＳトランジスタのゲートが前記第３ＰＭＯＳトランジスタのドレインに接続され、
   前記一対のＮＭＯＳトランジスタのソースが前記第１及び第２ＰＭＯＳトランジスタのドレインにそれぞれに接続され、
   前記第４ＰＭＯＳトランジスタのドレインが前記ＰＭＯＳ出力トランジスタのゲートに接続され、
   前記フィードバック回路は、
   ゲートが前記ＰＭＯＳ出力トランジスタのゲートに接続され、ソースが前記正電源線に接続された第５ＰＭＯＳトランジスタと、
   ゲートが前記第５ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第３ＰＭＯＳトランジスタのソースに接続され、ドレインが前記第３ＰＭＯＳトランジスタのドレインに接続された第６ＰＭＯＳトランジスタ
   とを備える
   差動増幅回路。
3. 請求項２に記載の差動増幅回路であって、
   前記フィードバック回路が、更に、ゲートが前記第１ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第４ＰＭＯＳトランジスタのソースに接続され、ドレインが前記第４ＰＭＯＳトランジスタのドレインに接続された第７ＰＭＯＳトランジスタを備える
   差動増幅回路。
4. 請求項１乃至３のいずれかに記載の差動増幅回路であって、
   前記第１カレントミラー回路は、
   ソースが前記負電源線に共通に接続され、ゲートが共通に接続された第１及び第２ＮＭＯＳトランジスタと、
   ソースが前記第１及び第２ＮＭＯＳトランジスタのドレインにそれぞれに接続され、ゲートが共通に接続された第３及び第４ＮＭＯＳトランジスタ
   とを備え、
   前記第１及び第２ＮＭＯＳトランジスタのゲートが前記第３ＮＭＯＳトランジスタのドレインに接続され、
   前記一対のＰＭＯＳトランジスタのソースが前記第１及び第２ＮＭＯＳトランジスタのドレインにそれぞれに接続され、
   前記第４ＮＭＯＳトランジスタのドレインが前記ＮＭＯＳ出力トランジスタのゲートに接続され、
   前記フィードバック回路は、
   ゲートが前記ＮＭＯＳ出力トランジスタのゲートに接続され、ソースが前記負電源線に接続された第５ＮＭＯＳトランジスタと、
   ゲートが前記第５ＮＭＯＳトランジスタのドレインに接続され、ソースが前記第３ＮＭＯＳトランジスタのソースに接続され、ドレインが前記第３ＮＭＯＳトランジスタのドレインに接続された第６ＮＭＯＳトランジスタ
   とを備える
   差動増幅回路。
5. 請求項２に記載の差動増幅回路であって、
   前記フィードバック回路が、更に、ゲートが前記第１ＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４ＮＭＯＳトランジスタのソースに接続され、ドレインが前記第４ＮＭＯＳトランジスタのドレインに接続された第７ＮＭＯＳトランジスタを備える
   差動増幅回路。
6. 請求項１乃至３のいずれかに記載の差動増幅回路であって、
   前記フィードバック回路が、更に、ゲートに所定のバイアス電圧が供給され、ドレインが前記第５ＰＭＯＳトランジスタのドレインに接続され、ソースが前記負電源線に接続された第７ＮＭＯＳトランジスタを備える
   差動増幅回路。
7. 請求項１、４又は５のいずれかに記載の差動増幅回路であって、
   前記フィードバック回路が、更に、ゲートに所定のバイアス電圧が供給され、ドレインが前記第５ＮＭＯＳトランジスタのドレインに接続され、ソースが前記正電源線に接続された第７ＰＭＯＳトランジスタを備える
   差動増幅回路。
8. 請求項１に記載の差動増幅回路であって、
   前記第１カレントミラー回路は、
   ソースが前記負電源線に共通に接続され、ゲートが共通に接続された第１及び第２ＮＭＯＳトランジスタと、
   ソースが前記第１及び第２ＮＭＯＳトランジスタのドレインにそれぞれに接続され、ゲートが共通に接続された第３及び第４ＮＭＯＳトランジスタ
   とを備え、
   前記第１及び第２ＮＭＯＳトランジスタのゲートが前記第３ＮＭＯＳトランジスタのドレインに接続され、
   前記一対のＰＭＯＳトランジスタのソースが前記第１及び第２ＮＭＯＳトランジスタのドレインにそれぞれに接続され、
   前記第４ＮＭＯＳトランジスタのドレインが前記ＮＭＯＳ出力トランジスタのゲートに接続され、
   前記第２カレントミラー回路は、
   ソースが前記正電源線に共通に接続され、ゲートが共通に接続された第１及び第２ＰＭＯＳトランジスタと、
   ソースが前記第１及び第２ＰＭＯＳトランジスタのドレインにそれぞれに接続され、ゲートが共通に接続された第３及び第４ＰＭＯＳトランジスタ
   とを備え、
   前記第１及び第２ＰＭＯＳトランジスタのゲートが前記第３ＰＭＯＳトランジスタのドレインに接続され、
   前記一対のＮＭＯＳトランジスタのソースが前記第１及び第２ＰＭＯＳトランジスタのドレインにそれぞれに接続され、
   前記第４ＰＭＯＳトランジスタのドレインが前記ＰＭＯＳ出力トランジスタのゲートに接続され、
   前記フィードバック回路は、
   ゲートが前記ＰＭＯＳ出力トランジスタのゲートに接続され、ソースが前記正電源線に接続された第５ＰＭＯＳトランジスタと、
   ゲートが前記ＰＭＯＳ出力トランジスタのゲートに接続され、ソースが前記正電源線に接続された第８ＰＭＯＳトランジスタと、
   ゲートが前記第５ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第３ＰＭＯＳトランジスタのソースに接続され、ドレインが前記第３ＰＭＯＳトランジスタのドレインに接続された第６ＰＭＯＳトランジスタと、
   ゲートが前記ＮＭＯＳ出力トランジスタのゲートに接続され、ソースが前記負電源線に接続され、ドレインが前記第８ＰＭＯＳトランジスタのドレインに接続された第５ＮＭＯＳトランジスタと、
   ゲートが前記ＮＭＯＳ出力トランジスタのゲートに接続され、ソースが前記負電源線に接続され、ドレインが前記第５ＰＭＯＳトランジスタのドレインに接続された第８ＮＭＯＳトランジスタと、
   ゲートが前記第５ＮＭＯＳトランジスタのドレインに接続され、ソースが前記第３ＮＭＯＳトランジスタのソースに接続され、ドレインが前記第３ＮＭＯＳトランジスタのドレインに接続された第６ＮＭＯＳトランジスタ
   とを備え、
   前記ＰＭＯＳ出力トランジスタのゲート幅−ゲート長比Ｗ／Ｌ_{（Ｍ１１５）}、前記ＮＭＯＳ出力トランジスタのゲート幅−ゲート長比Ｗ／Ｌ_{（Ｍ１１６）}、前記第５ＰＭＯＳトランジスタのゲート幅−ゲート長比Ｗ／Ｌ_{（Ｍ１５０）}、前記第８ＮＭＯＳトランジスタのゲート幅−ゲート長比Ｗ／Ｌ_{（Ｍ１５１）}、前記第８ＰＭＯＳトランジスタのゲート幅−ゲート長比Ｗ／Ｌ_{（Ｍ１６０）}、及び、前記第５ＮＭＯＳトランジスタのゲート幅−ゲート長比Ｗ／Ｌ_{（Ｍ１６１）}が、下記式：
   Ｗ／Ｌ_{（Ｍ１１５）}／Ｗ／Ｌ_{（Ｍ１１６）}＜Ｗ／Ｌ_{（Ｍ１５０）}／Ｗ／Ｌ_{（Ｍ１５１）}，
   Ｗ／Ｌ_{（Ｍ１１５）}／Ｗ／Ｌ_{（Ｍ１１６）}＞Ｗ／Ｌ_{（Ｍ１６０）}／Ｗ／Ｌ_{（Ｍ１６１）}，
   を満足する
   差動増幅回路。
9. 表示パネルを駆動する表示パネルドライバであって、
   前記表示パネルを駆動する出力回路が、請求項１乃至８のいずれかに記載の差動増幅回路を備えている
   表示パネルドライバ。
10. 表示パネルと、
    前記表示パネルのデータ線を駆動する出力回路を備えるドライバ
    とを具備し、
    前記出力回路が、請求項１乃至８のいずれかに記載の差動増幅回路を備えている
    表示装置。

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