KR20160017193A - 유기전계발광표시장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 유기전계발광표시장치는 표시영역 및 비표시영역을 포함하는 기판, 상기 표시영역 상에 위치하며, 제1 캐패시터 하부전극과 제1 캐패시터 상부전극 사이에 개재된 게이트 절연막을 포함하는 제1 캐패시터, 상기 제1 캐패시터 상에 위치하는 층간 절연막, 상기 층간 절연막 상에 위치하며, 상기 제1 캐패시터 하부전극과 연결된 연결패턴, 상기 연결패턴 상에 위치하는 제1 패시베이션막, 상기 제1 패시베이션막 상에 위치하며, 제2 캐패시터 하부전극과 제2 캐패시터 상부전극 사이에 개재된 제2 패시베이션막을 포함하는 제2 캐패시터, 상기 제1 패시베이션막 상에 위치하며, 상기 제2 캐패시터 하부전극 및 상기 연결패턴과 연결된 드레인 전극, 상기 드레인 전극 상에 위치하는 유기절연막, 상기 유기절연막 상에 위치하는 화소 전극, 상기 화소 전극 상에 위치하며, 적어도 발광층을 포함하는 유기막층, 및 상기 유기막층 상에 위치하는 대향 전극을 포함하며, 상기 비표시영역의 상기 층간 절연막 상에 위치하는 데이터 패드, 상기 데이터 패드 상에 위치하며 상기 데이터 패드를 노출하는 콘택홀이 형성된 상기 제1 패시베이션막 및 상기 제2 패시베이션막, 상기 제2 패시베이션막 상에 위치하며 상기 데이터 패드를 노출하는 비어홀이 형성된 유기절연막, 및 상기 유기절연막 상에 위치하며 상기 데이터 패드와 연결된 데이터 패드전극을 포함하며, 상기 데이터 패드는 최상부에 알루미늄층이 적어도 일부 노출되며, 상기 알루미늄층은 상기 데이터 패드전극과 컨택하는 것을 특징으로 한다.
Description
본 발명은 유기전계발광표시장치에 관한 것으로, 보다 자세하게는 고해상도에 대응하여 캐패시터의 용량을 유지하고 패드부의 부식을 방지할 수 있는 유기전계발광표시장치에 관한 것이다.
최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기전계발광표시장치(OLED : Organic Light Emitting Display) 등이 있다. 이 중에서 유기전계발광표시장치는(Organic Light Emitting Display)는 유기화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기전계발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함하고 있어 제1 전극으로부터 공급받는 정공과 제 2 전극으로부터 받은 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.
이러한 유기전계발광표시장치는 표시 영역의 애노드에 구동 신호를 인가하기 위해 각 픽셀마다 스위칭 박막트랜지스터와 구동 박막트랜지스터가 구비된다. 스위칭 박막트랜지스터는 게이트 라인과 데이터 라인으로부터 신호를 인가받아 화소를 구동하게 되는데, 게이트 라인과 데이터 라인은 비표시 영역의 패드부로부터 신호가 인가된다. 비표시 영역의 패드부는 각각 게이트 라인과 데이터 라인의 구조와 동일하게 이루어진다. 특히, 데이터 라인은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 적층 구조로 이루어지는데, 알루미늄의 경우 외부의 산소와 수분에 노출되면 쉽게 부식되는 문제점이 있다. 따라서, 패드부의 부식을 방지할 수 있는 방안이 요구되고 있다.
또한, 최근에 표시장치가 점점 고해상도화 되면서 더욱 작은 픽셀 사이즈가 요구되고 있다. 하나의 픽셀은 게이트 라인, 데이터 라인 및 공통전원 라인의 교차에 의해 구획되고, 이 픽셀에는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 캐패시터 및 유기발광 다이오드가 형성된다. 그러나, 픽셀 사이즈가 작아지면 박막트랜지스터들과 전술한 라인들이 집적화되어 매우 밀접하게 배치되기 때문에, 캐패시터의 면적이 줄어들어 캐패시터의 정전용량이 부족한 문제가 있다.
본 발명은 고해상도에 대응하여 캐패시터의 용량을 유지하고 패드부의 부식을 방지할 수 있는 유기전계발광표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 표시영역 및 비표시영역을 포함하는 기판, 상기 표시영역 상에 위치하며, 제1 캐패시터 하부전극과 제1 캐패시터 상부전극 사이에 개재된 게이트 절연막을 포함하는 제1 캐패시터, 상기 제1 캐패시터 상에 위치하는 층간 절연막, 상기 층간 절연막 상에 위치하며, 상기 제1 캐패시터 하부전극과 연결된 연결패턴, 상기 연결패턴 상에 위치하는 제1 패시베이션막, 상기 제1 패시베이션막 상에 위치하며, 제2 캐패시터 하부전극과 제2 캐패시터 상부전극 사이에 개재된 제2 패시베이션막을 포함하는 제2 캐패시터, 상기 제1 패시베이션막 상에 위치하며, 상기 제2 캐패시터 하부전극 및 상기 연결패턴과 연결된 드레인 전극, 상기 드레인 전극 상에 위치하는 유기절연막, 상기 유기절연막 상에 위치하는 화소 전극, 상기 화소 전극 상에 위치하며, 적어도 발광층을 포함하는 유기막층, 및 상기 유기막층 상에 위치하는 대향 전극을 포함하며, 상기 비표시영역의 상기 층간 절연막 상에 위치하는 데이터 패드, 상기 데이터 패드 상에 위치하며 상기 데이터 패드를 노출하는 콘택홀이 형성된 상기 제1 패시베이션막 및 상기 제2 패시베이션막, 상기 제2 패시베이션막 상에 위치하며 상기 데이터 패드를 노출하는 비어홀이 형성된 유기절연막, 및 상기 유기절연막 상에 위치하며 상기 데이터 패드와 연결된 데이터 패드전극을 포함하며, 상기 데이터 패드는 최상부에 알루미늄층이 적어도 일부 노출되며, 상기 알루미늄층은 상기 데이터 패드전극과 컨택하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 기판, 상기 기판 상에 서로 교차하여 표시영역과 비표시영역을 구획하며, 일 방향으로 배열된 제1 및 제2 게이트 라인, 상기 제1 및 제2 게이트 라인과 수직하는 데이터 라인 및 상기 데이터 라인과 평행한 공통전원 라인 및 기준전압 라인, 상기 제1 게이트 라인과 상기 데이터 라인의 교차 영역에 형성된 스위칭 박막트랜지스터, 상기 제2 게이트 라인과 상기 데이터 라인의 교차 영역에 형성된 구동 박막트랜지스터, 상기 스위칭 박막트랜지스터와 상기 공통전원 라인에 각각 연결되되, 게이트 절연막을 사이에 두고 제1 캐패시터 하부전극과 제1 캐패시터 상부전극이 정전용량을 형성하는 제1 캐패시터, 상기 구동 박막트랜지스터와 상기 기준전압 라인에 각각 연결되되, 제1 패시베이션막을 사이에 두고 제2 캐패시터 하부전극과 제2 캐패시터 상부전극이 정전용량을 형성하는 제2 캐패시터, 및 상기 구동 박막트랜지스터에 연결된 화소 전극과 대향 전극 사이에 개재된 유기막층을 포함하며, 상기 데이터 라인이 연장되어 상기 비표시영역에 위치하며, 최상부에 알루미늄층이 적어도 일부 노출되는 데이터 패드, 상기 데이터 패드를 노출하는 비어홀이 형성된 유기절연막, 및 상기 유기절연막 상에 위치하며 상기 데이터 패드와 연결된 데이터 패드전극을 포함하며, 상기 데이터 패드의 알루미늄층은 상기 데이터 패드전극과 컨택하는 것을 특징으로 한다.
상기 데이터 패드는 하부 티타늄층, 알루미늄층 및 상부 티타늄층으로 이루어진 것을 특징으로 한다.
상기 상부 티타늄층은 적어도 일부가 존재하며, 상기 알루미늄층은 상기 상부 티타늄층 위로 노출되는 것을 특징으로 한다.
상기 화소 전극은 하부 ITO층, 반사층 및 상부 ITO층으로 이루어지며, 상기 데이터 패드는 상기 하부 ITO층으로만 이루어진 것을 특징으로 한다.
본 발명의 일 실시예에 따른 유기전계발광표시장치는 수분과 산소에 강한 ITO로 데이터 패드전극을 형성하여, 콘택홀의 형성 시 노출된 데이터 패드의 알루미늄층이 외부로 노출되는 것을 보호함으로써, 데이터 패드의 알루미늄층이 부식되거나 산화되는 것을 방지할 수 있는 이점이 있다.
또한, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 제1 캐패시터와 함께 제2 캐패시터를 추가로 형성함으로써, 고해상화되어 서브픽셀의 사이즈가 줄어들어 제1 캐패시터의 정전용량이 줄어들어도 정전용량을 유지할 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 서브픽셀과 패드부를 나타낸 평면도.
도 2는 도 1의 I-I'에 따라 절취한 단면도.
도 3은 도 1의 패드부를 확대한 도면.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 공정별로 나타낸 도면.
도 5a는 데이터 패드전극이 존재하지 않는 데이터 패드부의 구조를 나타낸 도면.
도 5b는 본 발명의 데이터 패드전극이 존재하는 데이터 패드부의 구조를 나타낸 도면.
도 6은 본 발명의 실시예에 따라 제조된 패드부와 비교예에 따라 제조된 패드부의 부식 정도를 측정하여 정리한 표.
도 2는 도 1의 I-I'에 따라 절취한 단면도.
도 3은 도 1의 패드부를 확대한 도면.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 공정별로 나타낸 도면.
도 5a는 데이터 패드전극이 존재하지 않는 데이터 패드부의 구조를 나타낸 도면.
도 5b는 본 발명의 데이터 패드전극이 존재하는 데이터 패드부의 구조를 나타낸 도면.
도 6은 본 발명의 실시예에 따라 제조된 패드부와 비교예에 따라 제조된 패드부의 부식 정도를 측정하여 정리한 표.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지된 내용 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 유기전계발광표시장치에 대해 설명한다. 하기에서는 유기전계발광표시장치를 설명하기 위해 하나의 서브픽셀을 예로 도시하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 서브픽셀과 패드부를 나타낸 평면도이고, 도 2는 도 1의 I-I'에 따라 절취한 단면도이고, 도 3은 도 1의 패드부를 확대한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기전계발광표시장치(100)는 기판(105)에 표시영역(DP)과 비표시영역(NDP)이 구획된다. 표시영역(DP)은 복수의 서브픽셀들이 위치하여 화상이 표시되는 영역이고, 비표시영역(NDP)은 표시영역(DP) 이외의 화상이 표시되지 않는 나머지 영역이다. 표시영역(DP)에는 스위칭 박막트랜지스터(Switching TFT, S_TFT), 구동 박막트랜지스터(Driving TFT, D_TFT), 제1 캐패시터(Cst1), 제2 캐패시터(Cst2) 및 유기발광 다이오드(미도시)가 위치한다.
기판(105)의 표시영역(DP) 상에 제1 게이트 라인(120a) 및 제2 게이트 라인(120c)이 가로로 서로 평행하게 배열된다. 기준전압 라인(130c), 데이터 라인(130d) 및 공통전원 라인(130e)은 상기 제1 게이트 라인(120a) 및 제2 게이트 라인(120c)에 수직하도록 세로로 배치되며 서로 평행하게 배열된다. 이들 제1 게이트 라인(120a), 제2 게이트 라인(120c), 기준전압 라인(130c), 데이터 라인(130d) 및 공통전원 라인(130e)의 교차에 의해 서브픽셀 영역이 구획된다.
제1 게이트 라인(120a), 드레인 전극(130a), 데이터 라인(130d)에 인접하여 배치된 제1 액티브층(110a)이 스위칭 박막트랜지스터(S_TFT)를 구성하고, 제2 게이트 라인(120c)과 기준전압 라인(130c)에 인접하여 배치된 제2 액티브층(110c)이 구동 박막트랜지스터D_TFT)를 구성한다. 스위칭 박막트랜지스터와 구동 박막트랜지스터 사이에는 공통전원 라인(130e)으로부터 전압을 인가받는 제1 캐패시터 하부전극(110b)과 스위칭 박막트랜지스터로부터 전압을 인가받는 제1 캐패시터 상부전극(120b)이 제1 캐패시터(Cst1)를 구성한다. 또한, 공통전원 라인(130e)으로부터 전압을 인가받는 제2 캐패시터 하부전극(140)과 스위칭 박막트랜지스터로부터 전압을 인가받는 제2 캐패시터 상부전극(150a)이 제2 캐패시터(Cst2)를 구성한다.
제1 캐패시터 하부전극(110b)을 통해 공통전원 라인(130e)으로부터 연결된 연결패턴(130b)이 위치하고, 연결패턴(130b)은 구동 박막트랜지스터의 드레인 전극(150b)에 연결된다. 화소 전극(165)은 제1 비어홀(161)을 통해 드레인 전극(150b)에 연결된다. 화소 전극(165)은 유기막층과 대향 전극이 형성되어 유기발광 다이오드를 구성한다.
한편, 기판(105)의 비표시영엮(NDP) 상에는 제1 또는 제2 게이트 라인(120a, 120c)에 연결된 게이트 패드(120P)가 위치하고, 데이터 라인(130d)에 연결된 데이터 패드(130P)가 위치하며, 기준전압 라인(130c)에 연결된 기준전압 패드(132P)가 위치하고, 공통전원 라인(130e)에 연결된 공통전원 패드(131P)가 위치한다. 따라서, 외부의 인쇄회로기판으로부터 게이트 패드(120P)를 통해 제1 또는 제2 게이트 라인(120a, 120c)들에 게이트 신호가 인가되고, 데이터 패드(130P)를 통해 데이터 라인(130d)에 데이터 신호가 인가되며, 공통전원 패드(131P)를 통해 공통전원 라인(130e)에 공통전원이 인가되고, 기준전압 패드(132P)를 통해 기준전압 라인(130c)에 기준전압이 인가된다.
각각의 게이트 패드(120P), 데이터 패드(130P), 기준전압 패드(132P), 공통전원 패드(131P)에는 게이트 패드전극(120PE), 데이터 패드전극(166), 기준전압 패드전극(132PE) 및 공통전원 패드전극(131PE)이 위치한다. 이 중 데이터 패드(130P)는 예를 들어, 제2 비어홀(162)을 통해 데이터 패드전극(166)과 연결된다.
전술한 도 1에 도시된 유기전계발광표시장치의 서브픽셀 및 패드부의 구조를 하기 도 2를 참조하여 보다 자세히 설명하도록 한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 유기전계발광표시장치(100)는 기판(105)의 표시영역(DP) 상에 제1 액티브층(110a), 제1 캐패시터 하부전극(110b) 및 제2 액티브층(110c)이 위치한다. 제1 액티브층(110a), 제1 캐패시터 하부전극(110b) 및 제2 액티브층(미도시)은 비정질 실리콘(a-Si)에 불순물 이온이 주입되어 도전화된 것으로 이루어질 수 있다. 또한, 기판(105)과 제1 액티브층(110a), 제1 캐패시터 하부전극(110b) 및 제2 액티브층(미도시) 사이에 도시하지 않았지만 실리콘 산화물 또는 실리콘 질화물로 이루어진 버퍼층이 더 위치할 수 있다.
상기 제1 액티브층(110a), 제1 캐패시터 하부전극(110b) 및 제2 액티브층(미도시) 상에 이들을 절연시키는 게이트 절연막(115)이 위치한다. 게이트 절연막(115)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층으로 이루어질 수 있다. 게이트 절연막(115) 상에 제1 게이트 전극(120a), 제1 캐패시터 상부전극(120b) 및 제2 게이트 전극(120c)이 위치한다. 제1 게이트 전극(120a), 제1 캐패시터 상부전극(120b) 및 제2 게이트 전극(120c)은 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택되는 어느 하나로 이루어진 단일층 또는 이들의 다중층으로 이루어질 수 있다.
상기 제1 게이트 전극(120a), 제1 캐패시터 상부전극(120b) 및 제2 게이트 전극(120c) 상에 이들을 절연시키는 층간 절연막(125)이 위치한다. 층간 절연막(125)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층으로 이루어질 수 있다. 층간 절연막(125) 상에 스위칭 박막트랜지스터의 드레인 전극(130a)과 연결패턴(130b)이 위치한다. 연결패턴(130b)은 제1 캐패시터 하부전극(110b)과 구동 박막트랜지스터의 드레인 전극(150b)을 연결한다. 드레인 전극(130a)과 연결패턴(130b)은 배선 저항을 낮추기 위해 저저항 물질로 형성되어 있으며, 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어진 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 실시예에서 드레인 전극(130a)과 연결패턴(130b)은 하부 티타늄층(191)/알루미늄층(192)/상부 티타늄층(193)의 3층 구조로 이루어진다. 드레인 전극(130a)은 게이트 절연막(115)과 층간 절연막(125)에 형성된 제1 콘택홀(127a)을 통해 제1 액티브층(110a)에 연결되고, 연결패턴(130b)은 게이트 절연막(115)과 층간 절연막(125)에 형성된 제2 콘택홀(127b)을 통해 제1 캐패시터 하부전극(110b)에 연결된다. 제1 캐패시터 하부전극(110b)과 제1 캐패시터 상부전극(120b)은 게이트 절연막(115)을 사이에 두고 제1 캐패시터(Cst1)를 형성한다.
한편, 드레인 전극(130a)과 연결패턴(130b) 상에 제1 패시베이션막(135)이 위치한다. 제1 패시베이션막(135)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층으로 이루어질 수 있다. 제1 패시베이션막(135) 상에 제2 캐패시터 하부전극(140)이 위치한다. 제2 캐패시터 하부전극(140)은 전술한 제1 캐패시터(Cst1)와 대응되는 영역에 위치한다. 제2 캐패시터 하부전극(140)은 정전용량을 형성하기 위해 도전성을 가지는 물질로 형성되며, 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어진 단일층 또는 이들의 다중층으로 이루어질 수 있다.
제2 캐패시터 하부전극(140) 상에 제2 패시베이션막(145)이 위치한다. 제2 패시베이션막(145)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층으로 이루어질 수 있다. 제2 패시베이션막(145) 상에 제2 캐패시터 상부전극(150a) 및 구동 박막트랜지스터의 드레인 전극(150b)이 위치한다. 제2 캐패시터 상부전극(150a)은 전술한 제2 캐패시터 하부전극(140)과 대응되도록 위치한다. 제2 캐패시터 상부전극(150a) 및 구동 박막트랜지스터의 드레인 전극(150b)은 정전용량을 형성하기 위해 도전성을 가지는 물질로 형성되며, 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어진 단일층 또는 이들의 다중층으로 이루어질 수 있다.
상기 제2 캐패시터 상부전극(150a)은 제1 패시베이션막(135) 및 제2 패시베이션막(145)에 형성된 제4 콘택홀(137a)을 통해 스위칭 박막트랜지스터의 드레인 전극(130a)과 연결된다. 또한, 제2 캐패시터 하부전극(140)은 제1 패시베이션막(135)과 제2 패시베이션막(145)에 형성된 제5 콘택홀(137b)을 통해 연결패턴(130b)에 연결된다. 따라서, 제2 캐패시터 상부전극(150a)과 제2 캐패시터 하부전극(140)은 제2 패시베이션막(145)을 사이에 두고 제2 캐패시터(Cst2)를 형성한다.
한편, 유기전계발광표시장치는 고해상도화 되면서 서브픽셀의 사이즈가 줄어들기 때문에, 기존에 서브픽셀 내에 형성되던 캐패시터의 용량 또한 감소되었다. 따라서, 본 발명의 유기전계발광표시장치는 기존의 제1 캐패시터(Cst1)만 형성되던 것에 더하여 별도의 제2 캐패시터(Cst2)를 제1 캐패시터(Cst1) 위에 더 형성하였다. 제2 캐패시터(Cst2)는 제1 캐패시터(Cst1)의 사이즈가 줄어들어 감소된 정전용량을 보충하기 위한 역할을 한다. 따라서, 제2 캐패시터(Cst2)는 제1 캐패시터(Cst1)와 대응되는 위치에 형성되어 추가의 면적을 차지하는 것을 최소화한다.
한편, 기판(105) 상에 형성된 제1 캐패시터(Cst1) 및 제2 캐패시터(Cst2) 상에 유기절연막(160)이 위치한다. 유기절연막(160)은 하부의 단차를 평탄화하는 평탄화막으로, 벤조사이클로부텐(benzocyclobutene, BCB)계 수지, 포토아크릴(photo acryl)과 같은 아크릴레이트계 수지 또는 폴리이미(polyimide)드 수지 등의 유기물로 이루어질 수 있다. 유기절연막(160) 상에 화소 전극(165)이 위치한다. 화소 전극(165)은 투명 전극으로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 투명한 물질로 이루어질 수 있다. 본 발명의 실시예에서는 화소 전극(165)이 반사 전극으로 작용하며, 하부 ITO층(195)/반사층(196)/상부 ITO층(197)의 적층 구조로 이루어진다. 반사층(196)은 반사율이 높은 은 합금(APC), 알루미늄(Al) 등의 금속으로 이루어진다. 화소 전극(165)은 유기절연막(160) 및 제2 패시베이션막(145)에 형성된 제1 비어홀(161)을 통해 드레인 전극(150b)에 연결된다.
화소 전극(165)을 포함하는 유기절연막(160) 상에 뱅크층(170)이 위치한다. 뱅크층(170)은 화소 전극(165)의 일부를 노출시킴으로써 발광영역을 정의하는 역할을 하는 것으로, 폴리이미드(polyimide) 수지, 벤조사이클로부틴계 수지, 아크릴레이트(acrylate)계 수지 등의 유기물로 이루어질 수 있다. 뱅크층(170)은 화소 전극(165)을 노출시키는 개구부(172)가 형성된다. 뱅크층(170) 및 화소 전극(165) 상에 유기막층(175)이 위치한다. 유기막층(175)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 적어도 하나 이상을 더 포함할 수 있다. 유기막층(175)을 포함하는 기판(105) 상에 대향 전극(180)이 위치한다. 대향 전극(175)은 발광층으로부터 발광된 광을 투과하는 투과 전극이며, 일함수가 낮은마그네슘(Mg), 은(Ag), 칼슘(Ca), 알루미늄(Al) 또는 이들의 합금으로 이루어질 수 있다. 따라서, 화소 전극(165), 유기막층(175) 및 대향 전극(180)을 포함하는 유기발광 다이오드를 구성한다.
한편, 기판(105)의 비표시영역(NDP)은 게이트 절연막(115)이 층간 절연막(125)이 위치하고, 층간 절연막(125) 상에 데이터 패드(130P)가 위치한다. 데이터 패드(130P)는 표시영역(NDP)의 소스 전극 및 드레인 전극과 동일한 구조로 이루어지며, 하부 티타늄층(191)/알루미늄층(192)/상부 티타늄층(193)의 3층 구조로 이루어진다. 후술하겠지만, 데이터 패드(130P)의 하부 티타늄층(191)/알루미늄층(192)/상부 티타늄층(193)의 3층 구조에서 상부 티타늄층(193)은 적어도 일부 이상 제거되어, 하부의 알루미늄층(192)이 상부 티타늄층(193) 위로 노출된 상태일 수 있다. 이는 데이터 패드(130P)의 상부에 위치한 제1 패시베이션막(135)과 제2 패시베이션막(145)을 식각하는 과정에서 과식각되어 데이터 패드(130P)의 상부 티타늄층(193)까지 과식각되기 때문이다. 보다 자세한 내용은 후술하기로 한다.
전술한 데이터 패드(130P) 상에 제1 패시베이션막(135)과 제2 패시베이션막(145)이 순차적으로 위치하고, 제2 패시베이션막(145) 상에 유기절연막(160)이 위치한다. 유기절연막(160), 제1 패시베이션막(135) 및 제2 패시베이션막(145)에는 이들을 관통하여 데이터 패드(130P)를 노출하는 제2 비어홀(162)이 위치한다. 그리고, 유기절연막(160)과 노출된 데이터 패드(130P) 상에 데이터 패드전극(166)이 위치한다. 데이터 패드전극(166)은 화소 전극(165)의 최하부를 구성하는 하부 ITO층(195)으로 이루어진다.
보다 자세하게, 패드부를 확대한 도 3을 참조하면, 층간 절연막(125) 상에 데이터 패드(130P)가 위치한다. 데이터 패드(130P) 상에 제1 패시베이션막(135), 제2 패시베이션막(145) 및 유기절연막(160)이 위치하고, 이들을 관통하여 데이터 패드(130P)를 노출하는 제2 비어홀(162)이 위치한다. 유기절연막(160)과 제2 비어홀(162) 상에 데이터 패드전극(166)이 위치한다.
여기서, 데이터 패드(130P)는 하부 티타늄층(191)과 알루미늄층(192)으로 이루어진다. 보다 자세하게 데이터 패드(130P)는 하부 티타늄층(191), 알루미늄층(192) 및 상부 티타늄층(193)의 적층 구조로 형성되지만, 제2 비어홀(162)을 형성하는 식각 공정에서 상부 티타늄층(193)이 적어도 일부 제거된다. 따라서, 도면에서는 상부 티타늄층(193)이 일부 제거된 것으로 도시되었지만, 본 발명의 데이터 패드(130P)는 알루미늄층(192) 상에 상부 티타늄층(193)이 전부 제거될 수도 있다.
하부 티타늄층(191) 및 알루미늄층(192)으로 이루어진 데이터 패드(130P) 상에 데이터 패드전극(166)이 컨택한다. 여기서, 데이터 패드전극(166)은 화소 전극(미도시)의 하부 ITO층과 동일한 층으로 이루어진다. 데이터 패드전극(166)은 하부 ITO층, 반사층 및 상부 ITO층으로 형성되지만, 식각 공정을 통해 하부 ITO층만을 남겨두기 때문에 하부 ITO층으로만 이루어진다.
따라서, 본 발명의 데이터 패드부는 하부 티타늄층(191) 및 알루미늄층(192)으로 이루어진 데이터 패드(130P) 상에 하부 ITO층으로만 이루어진 데이터 패드전극(166)이 컨택하는 구조로 이루어진다. 본 실시예에서는 데이터 패드(130P)를 일예로 설명하지만 이에 한정되지 않으며, 기준전압 패드(132P) 및 공통전원 패드(131P)에도 동일하게 적용할 수 있다.
이하, 전술한 도 1 내지 3에 설명된 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 설명하기로 한다. 도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법을 공정별로 나타낸 도면이다.
도 4a를 참조하면, 먼저, 기판(205) 상에 비정질 실리콘(a-Si)을 증착하고 비정질 실리콘에 불순물 이온을 주입하여 도전화한다. 다음, 제1 마스크를 이용하여 비정질 실리콘을 패터닝하여 제1 액티브층(210a), 제1 캐패시터 하부전극(210b) 및 제2 액티브층(210c)을 형성한다. 여기서, 기판(205)과 제1 액티브층(210a), 제1 캐패시터 하부전극(210b) 및 제2 액티브층(210c) 사이에 실리콘 산화물 또는 실리콘 질화물로 이루어진 버퍼층이 더 형성할 수 있다.
이어, 제1 액티브층(210a), 제1 캐패시터 하부전극(210b) 및 제2 액티브층(210c) 상에 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층을 적층하여 게이트 절연막(215)을 형성한다. 다음, 게이트 절연막(215) 상에 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택되는 어느 하나로 이루어진 단일층 또는 이들의 다중층을 적층하고 제2 마스크를 이용하여 패터닝하여 제1 게이트 전극(220a), 제1 캐패시터 상부전극(220b) 및 제2 게이트 전극(220c)을 형성한다. 여기서, 제1 게이트 전극(220a)은 제1 액티브층(210a)에 대응되도록 형성하고, 제1 캐패시터 상부전극(220b)은 제1 캐패시터 하부전극(210b)에 대응되도록 형성하며, 제2 게이트 전극(220c)은 제2 액티브층(210c)에 대응되도록 형성한다.
다음, 제1 게이트 전극(220a), 제1 캐패시터 상부전극(220b) 및 제2 게이트 전극(220c) 상에 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층을 적층하여 이들을 절연시키는 층간 절연막(225)을 형성한다. 그리고, 게이트 절연막(215)과 층간 절연막(225)을 제3 마스크를 이용하여 패터닝하여 제1 액티브층(210a)을 노출하는 제1 콘택홀(227a), 제1 캐패시터 상부전극(220b)을 노출하는 제2 콘택홀(227b), 및 제1 캐패시터 하부전극(210b)을 노출하는 제3 콘택홀(227c)을 형성한다. 따라서, 제1 캐패시터 하부전극(210b)과 제1 캐패시터 상부전극(220b)으로 구성된 제1 캐패시터(Cst1)가 형성된다.
이어, 층간 절연막(225) 상에 하부 티타늄층(291), 알루미늄층(292), 상부 티타늄층(293)의 3층을 순차적으로 적층한 다음 제4 마스크를 이용하여 하부 티타늄층(291), 알루미늄층(292), 상부 티타늄층(293)을 패터닝하여, 표시영역(DP)에 스위칭 박막트랜지스터의 드레인 전극(230a)과 연결패턴(230b)을 형성하고, 비표시영역(NDP)에 데이터 패드(230P)를 형성한다. 여기서, 드레인 전극(230a)은 제1 콘택홀(227a)을 통해 제1 액티브층(210a)에 컨택하고 제2 콘택홀(227b)을 통해 제1 캐패시터 상부전극(220b)에 컨택한다. 연결패턴(230b)은 제3 콘택홀(227c)을 통해 제1 캐패시터 하부전극(210b)에 컨택한다.
다음, 드레인 전극(230a), 연결패턴(230b) 및 데이터 패드(230P)가 형성된 기판(205) 상에 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층을 적층하여 제1 패시베이션막(235)을 형성한다. 그리고, 제1 패시베이션막(235) 상에 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어진 단일층 또는 이들의 다중층을 적층하고 제5 마스크를 이용하여 패터닝하여, 제2 캐패시터 하부전극(240)을 형성한다. 제2 캐패시터 하부전극(240)은 전술한 제1 캐패시터(Cst1)와 대응되는 영역에 형성한다.
이어, 제2 캐패시터 하부전극(240) 상에 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 다중층을 적층하여 제2 패시베이션막(245)을 형성한다. 그리고, 제1 패시베이션막(235)과 제2 패시베이션막(245)을 제6 마스크를 이용하여 드라이 에칭으로 식각하여 드레인 전극(230a)을 노출하는 제4 콘택홀(237a), 연결패턴(230b)과 제2 캐패시터 하부전극(240)을 노출하는 제5 콘택홀(237b), 및 데이터 패드(230P)를 노출하는 제6 콘택홀(237c)을 형성한다. 이에 따라, 하부 티타늄층(291), 알루미늄층(292) 및 상부 티타늄층(293)으로 형성된 데이터 패드(230P)가 노출된다.
이때, 도 4b를 참조하면, 제2 패시베이션막(245)과 제1 패시베이션막(235)의 두께가 두꺼워 드라이 에칭 시간이 오래 소요된다. 이에 따라, 데이터 패드(230P)의 상부에 드라이 에칭에 의한 데미지가 증가하게 되어, 데이터 패드(230P)의 최상부에 위치한 상부 티타늄층(미도시)이 전부 식각되어 제거되게 된다. 따라서, 데이터 패드(230P)의 알루미늄층(292)이 노출되게 된다.
다음, 도 4c를 참조하면, 제2 패시베이션막(245) 상에 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나로 이루어진 단일층 또는 이들의 다중층을 적층하고 제7 마스크를 이용하여 패터닝하여, 제2 캐패시터 상부전극(250a) 및 구동 박막트랜지스터의 드레인 전극(250b)을 형성한다. 제2 캐패시터 상부전극(250a)은 전술한 제2 캐패시터 하부전극(240)과 대응되도록 형성한다. 또한, 제2 캐패시터 상부전극(250a)은 제4 콘택홀(237a)을 통해 스위칭 박막트랜지스터의 드레인 전극(230a)과 연결된다. 또한, 제2 캐패시터 하부전극(240)은 제5 콘택홀(237b)을 통해 연결패턴(230b)에 연결된다. 따라서, 제2 캐패시터 상부전극(250a)과 제2 캐패시터 하부전극(240)은 제2 패시베이션막(245)을 사이에 두고 제2 캐패시터(Cst2)를 형성한다.
다음, 기판(205) 상에 하부의 단차를 평탄화하기 위해, 벤조사이클로부텐(benzocyclobutene, BCB)계 수지, 포토아크릴(photo acryl)과 같은 아크릴레이트계 수지 또는 폴리이미(polyimide)드 수지 등의 유기물을 코팅하여 유기절연막(260)을 형성한다. 이어, 유기절연막(260)을 제8 마스크를 이용하여 패터닝하여 구동 박막트랜지스터의 드레인 전극(250b)을 노출하는 제1 비어홀(261) 및 데이터 패드(230P)를 노출하는 제2 비어홀(262)을 형성한다. 이어, 기판(205) 상에 ITO, APC 및 ITO를 순차적으로 적층하여 하부 ITO층(295), 반사층(296) 및 상부 ITO층(297)을 형성한다.
이어, 도 4d를 참조하면, 하부 ITO층(295), 반사층(296) 및 상부 ITO층(297)이 형성된 기판(205) 상에 감광막(PR)을 스핀 코팅 등의 방법으로 도포한다. 감광막(PR)은 포지티브 포토레지스트(positive photoresist)로 광이 조사되면 추후 분해되어 제거되는 물질일 수 있다. 이어, 감광막(PR)이 형성된 기판(205) 상에 투과부(P1), 반투과부(P2) 및 차단부(P3)로 이루어진 제9 마스크인 하프톤 마스크(HTMS)를 정렬시킨 후 자외선(UV)을 조사한다.
다음, 도 4e를 참조하면, 상기 하프톤 마스크(HTMS)를 통한 회절 노광 기법을 이용한 후 현상하여, 두께 차이를 갖는 제1 감광막 패턴(PR1) 및 제2 감광막 패턴(PR2)을 형성한다. 보다 자세하게는, 상기 차단부(P3)가 적용되어 차단부(P3)와 대향하는 감광막(PR)이 그대로 남아 형성된 제1 감광막 패턴(PR1)과, 상기 반투과부(P2)가 적용되어 반투과부(P2)와 대향하는 감광막(PR)이 회절되어 투과되는 광에 의해 상기 제1 감광막 패턴(PR1)의 절반 이하의 두께로 형성된 제2 감광막 패턴(PR2)을 형성한다. 그리고, 투과부(P1)와 대향하는 감광막(PR)은 현상 시 분해되어 모두 제거됨으로써, 상기 상부 ITO층(297)의 표면을 노출시킨다. 이때, 제1 감광막 패턴(PR1)은 추후 화소 전극이 형성될 영역에 형성하고, 제2 감광막 패턴(PR2)은 추후 데이터 패드전극이 형성될 영역에 형성한다.
다음, 도 4f를 참조하면, 제1 감광막 패턴(PR1) 및 제2 감광막 패턴(PR2)을 이용하여 하부 ITO층(295), 반사층(296) 및 상부 ITO층(297)을 식각하여, 화소 전극(265)과 데이터 패드전극 패턴(266P)을 형성한다. 이어, 도 4g를 참조하면, 애싱(ashing) 공정으로 제2 감광막 패턴(PR2)을 제거하고, 제2 감광막 패턴(PR2)의 두께만큼 제1 감광막 패턴(PR1)의 두께를 저감한다.
다음, 도 4h를 참조하면, 제2 감광막 패턴(PR2)이 제거된 영역의 데이터 패드전극 패턴(266P)의 반사층(296)과 상부 ITO층(297)을 식각할 수 있는 식각액을 이용하여 반사층(296)과 상부 ITO층(297)을 식각하여 데이터 패드전극(266)을 형성한다. 여기서, 데이터 패드전극(266)을 형성하기 위해 반사층(296)까지 제거하는 이유는 반사층(296)인 은 합금(APC)은 외부의 수분과 산소에 노출되면 쉽게 부식되거나 산화되기 때문이다. 따라서, 본 발명에서는 상부 ITO층(297) 뿐만 아니라 반사층(296)까지 제거한다.
다음, 도 4i를 참조하면, 기판(205) 상에 남아 있는 제1 감광막 패턴(PR1)을 스트립하여 제거한다. 따라서, 기판(205) 상에 화소 전극(265)과 데이터 패드전극(266)을 형성한다. 데이터 패드전극(266)은 유기절연막(260)에 형성된 제2 비어홀(262)과 제1 및 제2 패시베이션막(235, 245)에 형성된 제6 콘택홀(237c)을 통해 데이터 패드(230P)의 알루미늄층(292)에 컨택하게 된다. 그러므로, 수분과 산소에 강한 데이터 패드전극(266)의 ITO가 데이터 패드(230P)의 알루미늄층(292)이 외부로 노출되는 것을 보호하여, 데이터 패드(230P)의 알루미늄층(292)이 부식되거나 산화되는 것을 방지할 수 있는 이점이 있다.
그리고, 도 4j를 참조하면, 기판(205) 상에 폴리이미드(polyimide) 수지, 벤조사이클로부틴계 수지, 아크릴레이트(acrylate)계 수지 등의 유기물을 코팅하여 뱅크층(270)을 형성한다. 다음, 뱅크층(270)을 제10 마스크를 이용하여 패터닝하여 화소 전극(265)을 노출하는 개구부(272)를 형성하여 발광영역을 정의한다. 이어, 뱅크층(270) 및 노출된 화소 전극(265) 상에 유기막층(275)을 형성한다. 유기막층(275)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 적어도 하나 이상을 더 형성할 수 있다. 마지막으로, 유기막층(275)을 포함하는 기판(205) 상에 일함수가 낮은마그네슘(Mg), 은(Ag), 칼슘(Ca), 알루미늄(Al) 또는 이들의 합금을 적층하여 대향 전극(280)을 형성함으로써, 화소 전극(265), 유기막층(275) 및 대향 전극(280)을 포함하는 유기발광 다이오드를 형성한다.
도 5a는 데이터 패드전극이 존재하지 않는 데이터 패드부의 구조를 나타낸 도면이고, 도 5b는 본 발명의 데이터 패드전극이 존재하는 데이터 패드부의 구조를 나타낸 도면이다.
도 5a를 참조하면, 데이터 패드(230P)를 노출하는 제6 콘택홀(237c)의 드라이 에칭 공정에서 데이터 패드(230P)의 최상부에 위치한 상부 티타늄층(미도시)이 일부 또는 전부 제거될 수 있다. 이때, 데이터 패드(230P)의 상부 티타늄층의 하부에 위치한 알루미늄층(292)이 외부로 노출되어 산소나 수분에 의해 부식이 발생하게 된다.
도 5b를 참조하면, 본 발명에서는 알루미늄층(292)이 외부로 노출된 데이터 패드(230P) 상부에 산화나 부식에 강한 ITO로 이루어진 데이터 패드전극(266)을 형성함으로써, 데이터 패드(230P)의 알루미늄층(292)이 외부로 노출되는 것을 보호하여, 알루미늄층(292)이 부식되거나 산화되는 것을 방지할 수 있는 이점이 있다.
도 6은 본 발명의 실시예에 따라 제조된 패드부와 비교예에 따라 제조된 패드부의 부식 정도를 측정하여 정리한 표이다. 여기서, 패드부의 관찰한 결과는 현미경, SEM, 집속이온 빔(FIB) 및 원소분석(EDAX)을 통한 방법으로 나타내었다.
도 6을 참조하면, 본 발명의 실시예에 따라 데이터 패드 상에 ITO의 데이터 패드전극을 형성한 경우, 현미경과 SEM 측정에서 부식이 발견되지 않았고, 집속이온 빔과 원소분석에서도 데이터 패드의 알루미늄이 부식되지 않고 정상적으로 존재하는 것을 확인할 수 있다. 반면에, 비교예에 따라 데이터 패드 상에 ITO의 데이터 패드전극을 형성하지 않은 경우, 현미경과 SEM 측정에서 검은 색으로 나타나는 부식이 나타났으며, 집속이온 빔과 원소분석에서도 데이터 패드의 알루미늄이 부식되어 사라진 것을 확인할 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 수분과 산소에 강한 ITO로 데이터 패드전극을 형성하여, 콘택홀의 형성 시 노출된 데이터 패드의 알루미늄층이 외부로 노출되는 것을 보호함으로써, 데이터 패드의 알루미늄층이 부식되거나 산화되는 것을 방지할 수 있는 이점이 있다.
또한, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 제1 캐패시터와 함께 제2 캐패시터를 추가로 형성함으로써, 고해상화되어 서브픽셀의 사이즈가 줄어들어 제1 캐패시터의 정전용량이 줄어들어도 정전용량을 유지할 수 있는 이점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
100 : 유기전계발광표시장치
105 : 기판
110a : 제1 액티브층 110b : 제1 캐패시터 하부전극
110c : 제2 액티브층 115 : 게이트 절연막
120a : 제1 게이트 전극 120b : 제2 게이트 전극
125 : 층간 절연막 130a : 제1 캐패시터 상부전극
130c : 기준전압 라인 130d : 데이터 라인
130e : 공통전원 라인 130P : 데이터 패드
135 : 제1 패시베이션막 140 : 제2 캐패시터 하부전극
150a : 제2 캐패시터 상부전극 160 : 유기절연막
165 : 화소 전극 166 : 데이터 패드전극
170 : 뱅크층 175 : 유기막층
180 : 대향 전극
110a : 제1 액티브층 110b : 제1 캐패시터 하부전극
110c : 제2 액티브층 115 : 게이트 절연막
120a : 제1 게이트 전극 120b : 제2 게이트 전극
125 : 층간 절연막 130a : 제1 캐패시터 상부전극
130c : 기준전압 라인 130d : 데이터 라인
130e : 공통전원 라인 130P : 데이터 패드
135 : 제1 패시베이션막 140 : 제2 캐패시터 하부전극
150a : 제2 캐패시터 상부전극 160 : 유기절연막
165 : 화소 전극 166 : 데이터 패드전극
170 : 뱅크층 175 : 유기막층
180 : 대향 전극
Claims (5)
- 표시영역 및 비표시영역을 포함하는 기판;
상기 표시영역 상에 위치하며, 제1 캐패시터 하부전극과 제1 캐패시터 상부전극 사이에 개재된 게이트 절연막을 포함하는 제1 캐패시터;
상기 제1 캐패시터 상에 위치하는 층간 절연막;
상기 층간 절연막 상에 위치하며, 상기 제1 캐패시터 하부전극과 연결된 연결패턴;
상기 연결패턴 상에 위치하는 제1 패시베이션막;
상기 제1 패시베이션막 상에 위치하며, 제2 캐패시터 하부전극과 제2 캐패시터 상부전극 사이에 개재된 제2 패시베이션막을 포함하는 제2 캐패시터;
상기 제1 패시베이션막 상에 위치하며, 상기 제2 캐패시터 하부전극 및 상기 연결패턴과 연결된 드레인 전극;
상기 드레인 전극 상에 위치하는 유기절연막;
상기 유기절연막 상에 위치하는 화소 전극;
상기 화소 전극 상에 위치하며, 적어도 발광층을 포함하는 유기막층; 및
상기 유기막층 상에 위치하는 대향 전극을 포함하며,
상기 비표시영역의 상기 층간 절연막 상에 위치하는 데이터 패드;
상기 데이터 패드 상에 위치하며 상기 데이터 패드를 노출하는 콘택홀이 형성된 상기 제1 패시베이션막 및 상기 제2 패시베이션막;
상기 제2 패시베이션막 상에 위치하며 상기 데이터 패드를 노출하는 비어홀이 형성된 유기절연막; 및
상기 유기절연막 상에 위치하며 상기 데이터 패드와 연결된 데이터 패드전극을 포함하며,
상기 데이터 패드는 최상부에 알루미늄층이 적어도 일부 노출되며, 상기 알루미늄층은 상기 데이터 패드전극과 컨택하는 것을 특징으로 하는 유기전계발광표시장치.
- 기판;
상기 기판 상에 서로 교차하여 표시영역과 비표시영역을 구획하며, 일 방향으로 배열된 제1 및 제2 게이트 라인, 상기 제1 및 제2 게이트 라인과 수직하는 데이터 라인 및 상기 데이터 라인과 평행한 공통전원 라인 및 기준전압 라인;
상기 제1 게이트 라인과 상기 데이터 라인의 교차 영역에 형성된 스위칭 박막트랜지스터;
상기 제2 게이트 라인과 상기 데이터 라인의 교차 영역에 형성된 구동 박막트랜지스터;
상기 스위칭 박막트랜지스터와 상기 공통전원 라인에 각각 연결되되, 게이트 절연막을 사이에 두고 제1 캐패시터 하부전극과 제1 캐패시터 상부전극이 정전용량을 형성하는 제1 캐패시터;
상기 구동 박막트랜지스터와 상기 기준전압 라인에 각각 연결되되, 제1 패시베이션막을 사이에 두고 제2 캐패시터 하부전극과 제2 캐패시터 상부전극이 정전용량을 형성하는 제2 캐패시터; 및
상기 구동 박막트랜지스터에 연결된 화소 전극과 대향 전극 사이에 개재된 유기막층을 포함하며,
상기 데이터 라인이 연장되어 상기 비표시영역에 위치하며, 최상부에 알루미늄층이 적어도 일부 노출되는 데이터 패드; 및
상기 데이터 패드를 노출하는 비어홀이 형성된 유기절연막; 및
상기 유기절연막 상에 위치하며 상기 데이터 패드와 연결된 데이터 패드전극을 포함하며,
상기 데이터 패드의 알루미늄층은 상기 데이터 패드전극과 컨택하는 것을 특징으로 하는 유기전계발광표시장치.
- 제1 항 또는 제2 항에 있어서,
상기 데이터 패드는 하부 티타늄층, 알루미늄층 및 상부 티타늄층으로 이루어진 것을 특징으로 하는 유기전계발광표시장치.
- 제3 항에 있어서,
상기 상부 티타늄층은 적어도 일부가 존재하며, 상기 알루미늄층은 상기 상부 티타늄층 위로 노출되는 것을 특징으로 하는 유기전계발광표시장치.
- 제1 항 또는 제2 항에 있어서,
상기 화소 전극은 하부 ITO층, 반사층 및 상부 ITO층으로 이루어지며, 상기 데이터 패드는 상기 하부 ITO층으로만 이루어진 것을 특징으로 하는 유기전계발광표시장치.
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