KR101572268B1 - 유기전계발광소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 기판, 상기 기판 상에 위치하며, 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터 상에 위치하는 평탄화막, 상기 평탄화막 상에 위치하며, 상기 박막 트랜지스터와 연결되는 제 1 전극, 상기 제 1 전극 상에 위치하는 유기막층, 상기 유기막층 상에 위치하는 제 2 전극 및 상기 기판과 상기 제 1 전극 사이에 위치하며, 상기 제 2 전극과 연결된 제 1 보조전극을 포함하는 유기전계발광소자에 관한 것이다.

보조전극, 유기전계발광소자

Description

유기전계발광소자 및 그 제조방법{Organic Light Emitting Device}

본 발명은 유기전계발광소자 및 그 제조방법에 관한 것으로, 보조전극을 형성하여 제 2 전극의 저항을 낮출 수 있는 유기전계발광소자 및 그 제조방법에 관한 것이다.

최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기전계발광소자(OLED : Organic Light Emitting Device) 등이 있다.

이 중에서 유기전계발광(Organic Light Emitting Device)는 유기화합물을 전기적으로 여기시켜 발광하게 하는 자발광형 표시장치이다. 유기전계발광소자는 LCD에서 사용되는 백라이트가 필요하지 않아 경량박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속 의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.

유기전계발광소자는 애노드인 제 1 전극과 캐소드인 제 2 전극 사이에 유기물로 이루어진 발광층을 포함하고 있어 제 1 전극으로부터 공급받는 정공과 제 2 전극으로부터 받은 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.

유기전계발광소자는 빛이 출사되는 방향에 따라 배면발광형과 전면발광형으로 나눌 수 있다. 배면발광형은 기판의 하부 방향 즉, 발광층에서 제 1 전극 방향으로 빛이 출사되는 것이고, 전면발광형은 기판의 상부 방향 즉, 발광층에서 제 2 전극 방향으로 빛이 출사되는 것을 말한다.

그러나, 전면발광형 유기전계발광소자는 제 2 전극에서 빛이 투과될 수 있도록 금속으로 이루어진 제 2 전극을 매우 얇게 형성하는데 이로 인해 제 2 전극의 저항이 높은 문제점이 있다.

본 발명은 보조전극을 형성하여 제 2 전극의 저항을 낮춤으로써, 소자의 구동전압을 낮추고 대형화에 용이하게 적용할 수 있는 유기전계발광소자 및 그 제조방법을 제공한다.

본 발명의 일 실시 예에 따른 유기전계발광소자는 기판, 상기 기판 상에 위치하며, 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터 상에 위치하는 평탄화막, 상기 평탄화막 상에 위치하며, 상기 박막 트랜지스터와 연결되는 제 1 전극, 상기 제 1 전극 상에 위치하는 유기막층, 상기 유기막층 상에 위치하는 제 2 전극 및 상기 기판과 상기 제 1 전극 사이에 위치하며, 상기 제 2 전극과 연결된 제 1 보조전극을 포함할 수 있다.

상기 제 1 보조전극과 상기 제 2 전극 사이에 콘택 스페이서 및 제 2 보조전극을 더 포함할 수 있다.

상기 제 2 보조전극은 상기 제 1 전극과 동일 평면 상에 위치하며, 상기 콘택 스페이서는 상기 제 2 보조전극과 상기 제 1 보조전극 사이에 위치할 수 있다.

상기 콘택 스페이서는 유기물, 금속, 도전볼 또는 이들의 다층막으로 이루어질 수 있다.

상기 제 1 보조전극은 상기 박막 트랜지스터 상에 위치할 수 있다.

상기 제 1 보조전극은 상기 제 1 전극과 상기 박막 트랜지스터와 연결되는 비어홀을 제외한 상기 기판 전면에 위치할 수 있다.

상기 제 1 보조전극은 상기 게이트 전극과 동일한 물질로 이루어질 수 있다.

상기 제 1 보조전극은 상기 박막 트랜지스터와 상기 제 1 전극 사이에 위치할 수 있다.

상기 제 1 보조전극은 소오스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다.

상기 제 2 전극은 상기 제 1 보조전극의 일부를 노출시키는 비어홀을 통해 상기 제 1 보조전극과 연결될 수 있다.

또한, 본 발명의 일 실시 예에 따른 유기전계발광소자의 제조방법은 기판 상에 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터 상에 제 1 보조전극을 형성하는 단계, 상기 제 1 보조전극 상에 복수의 비어홀을 포함하는 평탄화막을 형성하는 단계, 상기 평탄화막 상에 상기 박막 트랜지스터와 연결되는 제 1 전극을 형성하는 단계, 상기 제 1 전극 상에 유기막층을 형성하는 단계 및 상기 유기막층 상에 상기 제 1 보조전극과 연결되는 제 2 전극을 형성하는 단계를 포함할 수 있다.

상기 비어홀에 콘택 스페이서 및 제 2 보조전극을 형성하는 단계를 더 포함할 수 있다.

본 발명의 일 실시 예에 따른 유기전계발광소자 및 그 제조방법은 제 2 전극과 연결된 보조전극을 형성하여, 제 2 전극의 저항을 낮추고 이에 따라 구동전압을 낮출 수 있는 이점이 있다.

또한, 두께가 얇은 제 2 전극의 영역별로 저항이 불균일하던 것을 보조전극을 통해 해결함으로써, 휘도 불균형 현상도 방지할 수 있는 이점이 있다.

따라서, 본 발명의 실시 예들에 따른 유기전계발광소자 및 그 제조방법은 대향화에 적용이 용이한 유기전계발광소자 및 그 제조방법을 제공할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 일 실시 예들을 상세히 설명하면 다음과 같다.

도 1은 본 발명의 제 1 실시 예에 따른 유기전계발광소자의 단면도이고, 도 2는 도 1의 평면도이다.

도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 유기전계발광소자(100)는 기판(110), 상기 기판(110) 상에 위치하며, 게이트 전극(115), 반도체층(125), 소오스 전극(130a) 및 드레인 전극(130b)을 포함하는 박막 트랜지스터(T), 상기 박막 트랜지스터(T) 상에 위치하는 평탄화막(150), 상기 평탄화막(150) 상에 위치하며, 상기 박막 트랜지스터(T)와 연결되는 제 1 전극(160), 상기 제 1 전극(160) 상에 위치하며, 적어도 발광층을 포함하는 유기막층(180), 상기 유기막층(180) 상에 위 치하는 제 2 전극(185) 및 상기 기판(110)과 상기 제 1 전극(160) 사이에 위치하며, 상기 제 2 전극(185)과 연결된 제 1 보조전극(140)을 포함할 수 있다.

기판(110) 상에 박막 트랜지스터(T)가 위치한다. 보다 자세하게는 기판(110) 상에 게이트 전극(115)이 위치하고, 게이트 전극(115) 상에 게이트 전극(115)을 절연시키는 게이트 절연막(120)이 위치한다.

게이트 절연막(120) 상에 게이트 전극(115)과 대응되는 영역에 반도체층(125)이 위치하고, 반도체층(125)과 전기적으로 연결되는 소오스 전극(130a) 및 드레인 전극(130b)이 반도체층(125)의 양측부에 위치하여 박막 트랜지스터(T)를 구성한다.

박막 트랜지스터(T) 상에는 박막 트랜지스터(T)를 보호하는 패시베이션막(135)이 위치한다. 그리고, 박막 트랜지스터(T)에 의한 단차를 평탄화시키는 패평탄화막(150)이 패시베이션막(135) 상에 위치한다.

평탄화막(150) 상에 제 1 전극(160)이 위치한다. 제 1 전극(160)은 각 화소별로 패턴된 구조로 이루어지고, 제 1 전극(160)은 패시베이션막(135) 및 평탄화막(150)에 형성된 제 1 비어홀(151)을 통해 박막 트랜지스터(T)의 소오스 전극(130a) 및 드레인 전극(130b) 중 어느 하나에 연결된다.

그리고, 제 1 전극(160)과 기판(110) 사이에 제 1 보조전극(140)이 위치한다. 제 1 보조전극(140)은 상기 제 1 비어홀(151)을 제외한 기판(110) 전면에 위치할 수 있다.

또한, 제 1 전극(160)과 동일 평면 상에는 제 1 전극(160)과 이격되게 제 2 보조전극(165)이 위치한다. 그리고, 평탄화막(150)은 제 1 보조전극(140)을 노출시키는 제 2 비어홀(152)이 위치하며, 제 2 비어홀(152)에는 콘택 스페이서(155)가 위치하여 제 1 보조전극(140)과 제 2 보조전극(165)을 연결한다.

제 1 전극(160) 상에 화소를 정의하는 뱅크층(170)이 위치한다. 뱅크층(170)에는 제 1 전극(160)의 일부 영역을 노출시키는 제 1 개구부(171) 및 제 2 보조전극(165)을 노출시키는 제 2 개구부(172)가 위치한다.

제 1 개구부(171)에 의해 노출된 제 1 전극(160) 상에 유기막층(180)이 위치하고, 유기막층(180)을 포함하는 기판(110) 전면에 제 2 전극(185)이 위치한다. 제 2 전극(185)은 제 2 개구부(172)를 통해 제 2 보조전극(165)과 연결되고, 제 2 보조전극(165)과 연결된 콘택 스페이서(155)를 통해 제 1 보조전극(140)에 연결된다.

따라서, 도 2에 도시된 바와 같이, 각 발광영역(A)을 포함하는 셀들을 포함하는 기판(110) 전면 상에 제 1 비어홀(151)을 제외하고 제 1 보조전극(140)이 위치하고, 이러한 제 1 보조전극(140)과 제 2 전극(185)이 연결되어 저항을 낮추는 역할을 하게 된다.

그러므로, 종래 저항이 높은 제 2 전극에 면적이 넓은 제 1 보조전극을 형성함으로써, 제 2 전극의 저항을 낮추고 소자의 구동전압을 낮춰 대형화에 용이한 유기전계발광소자를 제공할 수 있다.

이하, 본 발명의 제 1 실시 예에 따른 유기전계발광소자의 제조방법에 대해 설명하면 다음과 같다.

도 3a 내지 도 3b는 본 발명의 제 1 실시 예에 따른 유기전계발광소자의 제 조방법을 공정별로 나타낸 도면이다.

먼저, 도 3a를 참조하면, 유리, 플라스틱 또는 도전성 물질로 이루어진 기판(210)을 준비하고, 기판(210) 상에 제 1 도전층을 적층한다. 제 1 도전층은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi₂)로 이루어진 군에서 선택되는 하나로 형성하는 것이 바람직하다. 그런 다음, 제 1 도전층을 패터닝하여, 게이트 전극(215)을 형성한다.

이어서, 상기 기판(210) 상에 게이트 절연막(220)을 적층한다. 상기 게이트 절연막(220)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.

다음에, 상기 게이트 절연막(220) 상에 비정질 실리콘층을 적층하거나 비정질 실리콘층을 적층하고 이를 결정화한 다결정 실리콘층을 형성한다. 그런 다음 이를 패터닝하여 게이트 전극(215)과 일정 영역이 대응되도록 반도체층(225)을 형성한다. 여기서, 도시하지는 않았지만, 반도체층(225) 상에는 오믹 콘택층이 위치할 수도 있다.

이어서, 상기 반도체층(225)을 포함한 기판(210) 상에 제 2 도전층을 적층한다. 여기서, 제 2 도전층은 배선 저항을 낮추기 위해 저저항 물질로 형성되어 있으며, 몰리 텅스텐(MoW), 티타늄(Ti), 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어진 다중막으로 형성된다. 상기 다중막으로는 몰리 텅스텐/알루미늄/몰리 텅스텐(MoW/Al/MoW)의 적층구조가 사용될 수 있다. 다음, 상기 제 2 도전층을 패터닝하여 상기 반도체층(225)의 일정 영역에 소오스 전극(230a) 및 드레인 전극(230b)을 형성한다.

이어서, 상기 소오스 전극(230a) 및 드레인 전극(230b)을 포함한 기판(210) 상에 패시베이션막(235)을 적층한다. 패시베이션막(235)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.

다음, 상기 패시베이션막(235) 상에 제 3 도전층을 적층한다. 제 3 도전층은 저항을 낮추기 위해 저저항 물질로 형성할 수 있으며, 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있고, 이들의 단일층 또는 다중층으로 이루어질 수 있다.

이어, 상기 제 3 도전층을 추후 제 1 비어홀이 형성될 영역을 패터닝하여 제거하여 제 1 보조전극(240)을 형성한다. 이때, 제 1 보조전극(240)의 두께는 200Å 내지 3㎛일 수 있다.

다음, 도 3b를 참조하면, 상기 제 1 보조전극(240)을 포함하는 기판(210) 상에 평탄화막(250)을 형성한다. 평탄화막(250)은 벤조사이클로부텐(benzocyclobutene, BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물로 형성될 수 있다.

그런 다음, 패시베이션막(235) 및 평탄화막(250)을 식각하여 박막 트랜지스터(T)의 소오스 전극(230a) 또는 드레인 전극(230b) 중 어느 하나를 노출시키는 제 1 비어홀(251)을 형성하고, 이와 동시에 평탄화막(250)을 식각하여 제 1 보조전 극(240)을 노출시키는 제 2 비어홀(252)을 형성한다.

이어, 상기 제 2 비어홀(252)에 전도성 유기물, 금속 및 도전볼 중 어느 하나 이상을 형성하여 콘택 스페이서(255)를 형성한다. 콘택 스페이서(255)는 추후 제 2 보조전극과 제 1 보조전극을 연결하는 역할을 하는 것으로, 도전성이 있는 물질이라면 어느 것에도 한정되지 않는다. 따라서, 제 2 비어홀(252)에 콘택 스페이서(255)가 꽉 채워진 형상으로 형성될 수 있다.

이어서, 평탄화막(250), 제 1 비어홀(251) 및 콘택 스페이서(255) 상에 제 4 도전층을 적층한다. 제 4 도전층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 물질로 형성할 수 있다. 제 4 도전층을 패터닝하여 제 1 전극(260)을 형성하고, 이와 동시에, 콘택 스페이서(255) 상부에 제 2 보조전극(265)을 형성한다. 제 2 보조전극(265)은 추후 형성될 제 2 전극과 콘택 스페이서(255)를 연결시켜주는 역할을 한다.

이때, 제 1 전극(260)은 상기 제 1 비어홀(251)을 매우며, 소오스 전극(230a) 또는 드레인 전극(230b) 중 어느 하나와 전기적으로 연결된다.

이어서, 도 3c를 참조하면, 상기 제 1 전극(260) 상에 뱅크층(270)을 형성한다. 뱅크층(270)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물 또는 실리콘 산화물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 무기물로 형성될 수 있다.

그런 다음, 뱅크층(270)을 식각하여 제 1 전극(260)의 일부를 노출시키는 제 1 개구부(271) 및 제 2 보조전극(265)을 노출시키는 제 2 개구부(272)를 형성한다.

이어, 상기 제 1 개구부(271) 상에 파인메탈마스크(Fine Metal Mask : FMM)를 이용하여, 발광층을 포함하는 유기막층(280)을 형성한다. 이 때, 제 2 개구부(272)에는 유기막층(280)이 형성되지 않는다. 이와는 달리, 기판(210) 전면에 유기막층(280)을 증착한 후 레이저로 패터닝하여 형성할 수도 있다.

다음, 상기 유기막층(280)이 형성된 기판(210) 상에 제 5 도전층을 적층하여 제 2 전극(285)을 형성한다. 상기 제 2 전극(285)은 배선 저항 및 일함수가 낮은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수 있다. 그리고, 전면 발광을 위해, 제 2 전극(285)은 빛을 투과할 수 있을정도로 매우 얇게 형성될 수 있다.

이 때, 제 2 전극(285)은 제 2 개구부(272)에서 제 2 보조전극(265)과 연결되게 된다. 따라서, 제 2 전극(285)은 제 2 보조전극(265)과 연결된 콘택 스페이서(255)를 통해 제 1 보조전극(265)과 연결될 수 있다.

상기와 같이, 본 발명의 제 1 실시 예에 따른 유기전계발광소자를 제조할 수 있다.

본 발명의 제 1 실시 예에 따른 유기전계발광소자는 두께가 매우 얇은 제 2 전극과 제 1 보조전극을 연결하여, 제 2 전극의 저항을 낮춰 구동전압을 낮출 수 있는 이점이 있다.

따라서, 대형화에 적용이 용이한 유기전계발광소자를 제공할 수 있는 이점이 있다.

도 4는 본 발명의 제 2 실시 예에 따른 유기전계발광소자를 나타낸 단면도이고, 도 5는 도 4의 평면도이다.

도 4를 참조하면, 기판(310) 상에 박막 트랜지스터(T)가 위치한다. 보다 자세하게는 기판(310) 상에 게이트 전극(315)이 위치하고, 게이트 전극(315)과 이격된 제 1 보조전극(318)이 위치한다.

게이트 전극(315) 및 제 1 보조전극(318) 상에 게이트 전극(315) 및 제 1 보조전극(318)을 절연시키는 게이트 절연막(320)이 위치한다.

게이트 절연막(320) 상에 게이트 전극(315)과 대응되는 영역에 반도체층(325)이 위치하고, 반도체층(325)과 전기적으로 연결되는 소오스 전극(330a) 및 드레인 전극(330b)이 반도체층(325)의 양측부에 위치하여 박막 트랜지스터(T)를 구성한다.

박막 트랜지스터(T) 상에는 박막 트랜지스터(T)를 보호하는 패시베이션막(340)이 위치한다. 그리고, 박막 트랜지스터(T)에 의한 단차를 평탄화시키는 평탄화막(350)이 패시베이션막(340) 상에 위치한다.

평탄화막(350) 상에 제 1 전극(360)이 위치한다. 제 1 전극(360)은 각 화소별로 패턴된 구조로 이루어지고, 제 1 전극(360)은 패시베이션막(340) 및 평탄화막(350)에 형성된 제 1 비어홀(351)을 통해 박막 트랜지스터(T)의 소오스 전극(330a) 및 드레인 전극(330b) 중 어느 하나에 연결된다.

그리고, 게이트 절연막(320), 패시베이션막(340) 및 평탄화막(350)에는 제 1 보조전극(318)을 노출시키는 제 2 비어홀(352)이 위치한다.

제 1 전극(360) 상에 유기막층(370)이 위치하고, 유기막층(370)을 포함하는 기판(310) 전면에 제 2 전극(380)이 위치한다. 제 2 전극(380)은 제 2 비어홀(352)을 통해 제 1 보조전극(318)과 연결된다.

따라서, 도 5에 도시된 바와 같이, 각 발광영역(A)을 포함하는 셀들을 포함하는 기판(310) 전면 상에 즉, 게이트 전극(315) 및 게이트 전극(315)과 연결된 게이트 라인(316)을 제외한 영역에 제 1 보조전극(318)이 위치할 수 있다.

그러므로, 종래 저항이 높은 제 2 전극에 면적이 넓은 제 1 보조전극을 형성함으로써, 제 2 전극의 저항을 낮추고 소자의 구동전압을 낮춰 대형화에 용이한 유기전계발광소자를 제공할 수 있다.

본 발명의 제 2 실시 예에 따른 유기전계발광소자에서는 단면도의 자른 형태에 따라 뱅크층이 나타나지 않지만, 전술한 제 1 실시 예와 동일하게 뱅크층이 제 1 전극(360)의 일부를 노출하도록 형성되어 있음을 밝혀둔다.

이하, 본 발명의 제 2 실시 예에 따른 유기전계발광소자의 제조방법에 대해 설명하면 다음과 같다.

도 6a 내지 도 6b는 본 발명의 제 2 실시 예에 따른 유기전계발광소자의 제조방법을 공정별로 나타낸 도면이다.

먼저, 도 6a를 참조하면, 유리, 플라스틱 또는 도전성 물질로 이루어진 기판(410)을 준비하고, 기판(410) 상에 제 1 도전층을 적층한다. 제 1 도전층은 알루 미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi₂)로 이루어진 군에서 선택되는 하나로 형성하는 것이 바람직하다. 그런 다음, 제 1 도전층을 패터닝하여, 게이트 전극(415) 및 제 1 보조전극(418)을 형성한다. 이때, 제 1 보조전극(418)의 두께는 200Å 내지 3㎛일 수 있다.

이어서, 상기 기판(410) 상에 게이트 절연막(420)을 적층한다. 상기 게이트 절연막(420)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.

다음에, 상기 게이트 절연막(420) 상에 비정질 실리콘층을 적층하거나 비정질 실리콘층을 적층하고 이를 결정화한 다결정 실리콘층을 형성한다. 그런 다음 이를 패터닝하여 게이트 전극(415)과 일정 영역이 대응되도록 반도체층(425)을 형성한다. 여기서, 도시하지는 않았지만, 반도체층(425) 상에는 오믹 콘택층이 위치할 수도 있다.

이어서, 상기 반도체층(425)을 포함한 기판(410) 상에 제 2 도전층을 적층한다. 여기서, 제 2 도전층은 배선 저항을 낮추기 위해 저저항 물질로 형성되어 있으며, 몰리 텅스텐(MoW), 티타늄(Ti), 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어진 다중막으로 형성된다. 상기 다중막으로는 몰리 텅스텐/알루미늄/몰리 텅스텐(MoW/Al/MoW)의 적층구조가 사용될 수 있다. 다음, 상기 제 2 도전층을 패터닝하여 상기 반도체층(425)의 일정 영역에 소오스 전극(430a) 및 드레인 전 극(430b)을 형성한다.

이어서, 상기 소오스 전극(430a) 및 드레인 전극(430b)을 포함한 기판(410) 상에 패시베이션막(440)을 적층한다. 패시베이션막(440)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.

다음, 도 6b를 참조하면, 기판(410) 상에 평탄화막(450)을 형성한다. 평탄화막(450)은 벤조사이클로부텐(benzocyclobutene, BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물로 형성될 수 있다.

이어, 평탄화막(450) 상에 제 3 도전층을 적층한다. 제 3 도전층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 물질로 형성할 수 있다. 제 3 도전층을 패터닝하여 제 1 전극(460)을 형성한다.

제 1 전극(460)의 패터닝 공정과 동시에, 패시베이션막(440) 및 평탄화막(450)을 식각하여 박막 트랜지스터(T)의 소오스 전극(430a) 또는 드레인 전극(430b) 중 어느 하나를 노출시키는 제 1 비어홀(451)을 형성하고, 이와 동시에 게이트 절연막(420), 패시베이션막(440) 및 평탄화막(450)을 식각하여 제 1 보조전극(418)을 노출시키는 제 2 비어홀(452)을 형성한다.

반면, 도시되지 않은 뱅크층이 있는 영역에서는 제 1 전극(460)을 패터닝하고, 제 1 전극(460) 상에 뱅크층을 형성한 후, 제 1 전극(460)을 노출시키는 개구부 형성 공정 시, 뱅크층, 평탄화막(350) 및 패시베이션막(440)을 식각하여 제 1 보조전극(418)을 노출시키는 제 2 비어홀(452)이 형성될 수 있다.

이어서, 도 6c를 참조하면, 상기 제 1 전극(460) 상에 파인메탈마스크(FMM)를 이용하여, 발광층을 포함하는 유기막층(470)을 형성한다. 이와는 달리, 기판(410) 전면에 유기막층(470)을 형성한 후 레이저로 패터닝할 수도 있다.

다음, 상기 유기막층(470)이 형성된 기판(410) 상에 제 4 도전층을 적층하여 제 2 전극(480)을 형성한다. 상기 제 2 전극(480)은 배선 저항 및 일함수가 낮은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수 있다. 그리고, 전면 발광을 위해, 제 2 전극(480)은 빛을 투과할 수 있을 정도로 매우 얇게 형성될 수 있다.

이 때, 제 2 전극(480)은 제 2 비어홀(452)을 통해 제 1 보조전극(418)과 연결되게 된다. 상기와 같이, 본 발명의 제 2 실시 예에 따른 유기전계발광소자(400)를 제조할 수 있다.

본 발명의 제 2 실시 예에 따른 유기전계발광소자는 전술한 제 1 실시 예와는 달리, 제 2 전극을 직접 제 1 보조전극과 연결함으로써, 제 2 전극의 저항을 낮춰 구동전압을 낮출 수 있는 이점이 있다.

따라서, 대형화에 적용이 용이한 유기전계발광소자를 제공할 수 있는 이점이 있다.

도 7은 본 발명의 제 3 실시 예에 따른 유기전계발광소자를 나타낸 단면도이다.

도 7을 참조하면, 제 3 실시 예에 따른 유기전계발광소자(500)는 전술한 제 1 실시 예의 유기전계발광소자의 박막 트랜지스터(T), 패시베이션막(535) 및 제 1 보조전극(540)까지의 구조가 동일하므로 그 설명을 생략한다.

박막 트랜지스터(T)에 의한 단차를 평탄화시키는 평탄화막(550)이 패시베이션막(535) 상에 위치한다.

평탄화막(550) 상에 제 1 전극(560)이 위치한다. 제 1 전극(560)은 각 화소별로 패턴된 구조로 이루어지고, 제 1 전극(560)은 패시베이션막(535) 및 평탄화막(550)에 형성된 제 1 비어홀(551)을 통해 박막 트랜지스터(T)의 소오스 전극(530a) 및 드레인 전극(530b) 중 어느 하나에 연결된다.

그리고, 평탄화막(550)에는 제 1 보조전극(540)을 노출시키는 제 2 비어홀(552)이 위치한다.

제 1 전극(560) 상에 유기막층(570)이 위치하고, 유기막층(570)을 포함하는 기판(510) 전면에 제 2 전극(580)이 위치한다. 제 2 전극(580)은 제 2 비어홀(552)을 통해 제 1 보조전극(540)과 연결된다.

본 발명의 제 3 실시 예에 따른 유기전계발광소자는 전술한 제 2 실시 예와 마찬가지로, 제 2 전극이 제 1 보조전극과 직접 연결되는 구조일 수 있다.

도 8은 본 발명의 제 4 실시 예에 따른 유기전계발광소자를 나타낸 단면도이다.

도 8을 참조하면, 제 4 실시 예에 따른 유기전계발광소자(600)는 전술한 제 2 실시 예의 유기전계발광소자와는 달리, 소오스 전극(630a) 및 드레인 전극(630b)과 동일한 물질로 제 1 보조전극(635)을 형성하는 구조이다.

그리고, 제 1 보조전극(635)을 포함하는 기판(610) 상에 패시베이션막(640) 이 위치하고, 그 상부에 평탄화막(650)이 위치한다.

평탄화막(650) 상에 제 1 전극(660)이 위치한다. 제 1 전극(660)은 각 화소별로 패턴된 구조로 이루어지고, 제 1 전극(660)은 패시베이션막(640) 및 평탄화막(650)에 형성된 제 1 비어홀(651)을 통해 박막 트랜지스터(T)의 소오스 전극(530a) 및 드레인 전극(530b) 중 어느 하나에 연결된다. 그리고, 패시베이션막(640) 및 평탄화막(650)에는 제 1 보조전극(635)을 노출시키는 제 2 비어홀(652)이 위치한다.

제 1 전극(660) 상에 유기막층(670)이 위치하고, 유기막층(670)을 포함하는 기판(610) 전면에 제 2 전극(680)이 위치한다. 여기서, 제 2 전극(680)은 제 2 비어홀(652)을 통해 제 1 보조전극(635)과 연결된다.

본 발명의 제 4 실시 예에 따른 유기전계발광소자는 전술한 제 3 실시 예와 마찬가지로, 제 2 전극이 제 1 보조전극과 직접 연결되는 구조일 수 있다.

상기와 같이, 본 발명의 일 실시 예에 따른 유기전계발광소자 및 그 제조방법은 종래 유기전계발광소자의 제 2 전극의 저항이 높은 것을 방지하기 위해, 보조전극과 제 2 전극을 연결하여, 제 2 전극의 저항을 낮추고 이에 따라 구동전압을 낮출 수 있는 이점이 있다.

또한, 두께가 얇은 제 2 전극의 영역별로 저항이 불균일하던 것을 보조전극을 통해 해결함으로써, 휘도 불균형 현상도 방지할 수 있는 이점이 있다.

따라서, 본 발명의 실시 예들에 따른 유기전계발광소자 및 그 제조방법은 대향화에 적용이 용이한 유기전계발광소자 및 그 제조방법을 제공할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 제 1 실시 예에 따른 유기전계발광소자를 나타낸 단면도.

도 2는 도 1의 평면도.

도 3a 내지 도 3c는 본 발명의 제 1 실시 예에 따른 유기전계발광소자의 제조방법을 나타낸 공정별 단면도.

도 4는 본 발명의 제 2 실시 예에 따른 유기전계발광소자를 나타낸 단면도.

도 5는 도 4의 평면도.

도 6a 내지 도 6c는 본 발명의 제 2 실시 예에 따른 유기전계발광소자의 제조방법을 나타낸 공정별 단면도.

도 7은 본 발명의 제 3 실시 예에 따른 유기전계발광소자를 나타낸 단면도.

도 8은 본 발명의 제 4 실시 예에 따른 유기전계발광소자를 나타낸 단면도.

Claims (12)

1. 기판;

   상기 기판 상에 위치하며, 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;

   상기 박막 트랜지스터와 상기 기판 상에 위치하는 패시베이션막;

   상기 소오스 전극 또는 드레인 전극 중 어느 한 부분을 제외한 상기 패시베이션막 상에 위치하는 제 1 보조전극;

   상기 제 1 보조전극과 상기 패시베이션막 상에 위치하는 평탄화막;

   상기 평탄화막에 형성되는 제 1 비어홀을 통해 상기 박막 트랜지스터와 연결되고, 상기 평탄화막 상에 위치하는 제 1 전극;

   상기 제 1 전극 상에 위치하는 유기막층; 및

   상기 유기막층 상에 위치하고, 상기 제 1 보조전극의 일부를 노출시키는 제 2 비어홀을 통해 상기 제 1 보조전극과 연결되는 제 2 전극을 포함하는 유기전계발광소자.
2. 제 1항에 있어서,

   상기 제 1 보조전극과 상기 제 2 전극 사이에 콘택 스페이서 및 제 2 보조전극을 더 포함하는 유기전계발광소자.
3. 제 2항에 있어서,

   상기 제 2 보조전극은 상기 제 1 전극과 동일 평면 상에 위치하며, 상기 콘 택 스페이서는 상기 제 2 보조전극과 상기 제 1 보조전극 사이에 위치하는 유기전계발광소자.
4. 제 2항에 있어서,

   상기 콘택 스페이서는 유기물, 금속, 도전볼 또는 이들의 다층막으로 이루어진 유기전계발광소자.
5. 제 2항에 있어서,

   상기 제 1 보조전극은 상기 박막 트랜지스터 상에 위치하는 유기전계발광소자.
6. 제 5항에 있어서,

   상기 제 1 보조전극은 상기 제 1 전극과 상기 박막 트랜지스터와 연결되는 비어홀을 제외한 상기 기판 전면에 위치하는 유기전계발광소자.
7. 삭제
8. 제 1항에 있어서,

   상기 제 1 보조전극은 상기 박막 트랜지스터와 상기 제 1 전극 사이에 위치하는 유기전계발광소자.
9. 삭제
10. 삭제
11. 기판 상에 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계;

    상기 박막 트랜지스터 상에 제 1 보조전극을 형성하는 단계;

    상기 제 1 보조전극 상에 복수의 비어홀을 포함하는 평탄화막을 형성하는 단계;

    상기 평탄화막 상에 상기 박막 트랜지스터와 연결되는 제 1 전극을 형성하는 단계;

    상기 제 1 전극 상에 유기막층을 형성하는 단계; 및

    상기 유기막층 상에 상기 제 1 보조전극과 연결되는 제 2 전극을 형성하는 단계를 포함하는 유기전계발광소자의 제조방법.
12. 제 11항에 있어서,

    상기 비어홀에 콘택 스페이서 및 제 2 보조전극을 형성하는 단계를 더 포함하는 유기전계발광소자의 제조방법.

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