KR20060059745A - 제 2 전극 전원공급라인을 갖는 유기전계발광소자 및 그의제조 방법 - Google Patents
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Abstract
본 발명은 유기전계발광소자에서 제 2 전극 전원공급라인을 기판과 버퍼층 사이에 형성하여 데드 스페이스(Dead Space)를 줄이고, 제 2 전극 전원공급라인과 공통전원공급라인(Vdd)의 소오스/드레인 배선을 중복시켜 패널 크기를 콤팩트화하며, 화소 영역 외곽에 제 2 전극 전원공급라인을 형성함으로써 IR 드롭(IR Drop)을 방지하는 유기전계발광소자 및 그의 제조 방법에 관한 것이다.
Description
본 발명은 유기전계발광소자 및 그의 제조 방법에 관한 것으로, 보다 자세하게는 제 2 전극 전원공급라인을 기판과 버퍼층 사이에 형성하여 데드 스페이스(Dead Space)를 줄이고, 제 2 전극 전원공급라인과 공통전원공급라인(Vdd)의 소오스/드레인 배선을 중복시켜 패널 크기를 콤팩트화하며, 화소 영역 외곽에 제 2 전극 전원공급라인을 형성함으로써 IR 드롭(IR Drop)을 방지하는 유기전계발광소자 및 그의 제조 방법에 관한 것이다.
평판표시소자(Flat Panel Display Device) 중에서 유기전계발광소자(OLED;Organic Electroluminescence Display Device)는 자발광이며, 시야각이 넓고, 응답 속도가 빠르고, 얇은 두께와 낮은 제작비용 및 높은 콘트라스트(Contrast) 등의 특성을 나타냄으로써 향후 차세대 평판표시소자로 주목받고 있다. 이와 같은 유기전계발광소자는 전자와 정공이 반도체 안에서 전자-정공 쌍을 만들거나 캐리어들이 좀 더 높은 에너지 상태로 여기된 후 다시 안정화 상태인 바닥 상태로 떨어지는 과정을 통해 빛이 발생하는 현상을 이용한다.
일반적으로 유기전계발광소자는 매트릭스 형태로 배치된 N×M 개의 화소들을 구동하는 방식에 따라 수동 매트릭스(Passive matrix)방식과 능동 매트릭스 (Active matrix)방식으로 나뉘어진다. 상기 수동 매트릭스방식은 애노드 전극과 캐소드 전극을 직교하도록 형성하고 라인을 선택하여 구동하며, 반면 능동 매트릭스방식은 표시 영역이 각 화소마다 박막트랜지스터와 커패시터를 각 화소 전극에 접속하여 커패시터 용량에 의해 전압을 유지하도록 하는 구동방식이다.
상기 능동 매트릭스 유기전계발광소자는 각 단위화소가 기본적으로 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 EL소자를 구비하며, 상기 구동 트랜지스터 및 커패시터에는 전원공급라인으로부터 공통전원(Vdd)이 제공되며, 상기 전원공급라인은 구동 트랜지스터를 통해 EL소자로 흐르는 전류를 제어하는 역할을 한다. 또한, 캐소드 전원 배선 라인은 캐소드 전극에 전원을 공급하여 소오스/드레인간의 전압과 캐소드 전극에 전위차를 형성시켜 전류를 흐르게 한다.
도 1은 종래의 공통전원공급라인(Vdd) 및 제 2 전극 전원공급 라인을 갖는 유기전계발광소자의 평면도이다.
도 1을 참조하면, 유기전계발광소자(210)는 선택신호를 출력하는 스캔 드라이버(125)와, 데이타신호를 출력하는 데이터 드라이버(135)를 포함한다. 또한 다수의 화소를 구비한 화소 영역(195)과, 상기 화소 영역(195)의 상측과 좌, 우측으로 배열되어 전원전압을 인가하기 위한 공통전원공급라인(Vdd)(150)과, 상기 공통전원공급라인(150)에 배열되어 있고 각 화소에 전압을 공급하기 위한 공통전원라인(Vdata)(155)을 포함한다.
또한, 상기 화소 영역(195)의 상부에 배열되는 제 2 전극(200)과, 상기 화소 영역(195)의 일측에 상기 제 2 전극(200)과 오버랩되도록 배열되어 상기 제 2 전극(200)으로 소정의 전압을 제공하는 제 2 전극 전원공급라인(160)을 포함한다.
도 2는 종래의 유기전계발광소자에 있어서, 도 1을 Ⅰ-Ⅰ' 부분으로 절단한 단면도이다.
도 2를 참조하면, 종래의 능동형 유기전계발광소자는 패널 영역(a)과 배선 영역(b)를 구비하는 기판(100)이 있으며, 상기 기판(100) 상부의 전면에 걸쳐 버퍼층(105)이 형성되어 있다. 상기 패널 영역(a)의 버퍼층(105) 상부의 소정 영역에는 소오스/드레인 영역들(110c,110a) 및 채널 영역(110b)을 포함하는 반도체층(110)이 패터닝되어 형성되어 있다. 이어서, 상기 반도체층(110) 상부 전면에 걸쳐 게이트 절연막(120)이 형성되어 있다.
이어서, 상기 패널 영역(a)의 게이트 절연막(120) 상에 상기 반도체층(110)의 채널 영역(110b)에 대응되도록 게이트 전극(130)이 형성되어 있다. 상기 게이트 전극(130) 상부의 기판 전면에 걸쳐 층간 절연막(140)이 형성되어 있다. 이어서, 상기 패널 영역(a)의 층간 절연막(140) 내에 형성되어 있는 콘택홀(Contact Hole)(141)을 통하여 상기 반도체층(110)의 소오스/드레인 영역(110c,110a)과 소오스/드레인 전극(145)이 연결되어 있다. 이로써, 상기 반도체층(110), 게이트 전극(130) 및 소오스/드레인 전극(145)으로 이루어진 박막트랜지스터가 형성된다. 이 때, 상기 배선 영역(b)의 층간 절연막(140) 상부에도 상기 소오스/드레인 전극(145)의 동일층에 상기 소오스/드레인 전극(145) 물질과 동일한 물질로 이루어진 1.5mm 폭(d1)의 공통전원공급라인(Vdd)(150) 및 1.0mm 폭(d2)의 제 2 전극 전원공급라인(160)이 평행하게 패터닝되어 형성되어 있다.
이어서, 상기 소오스/드레인 전극(145) 및 공통전원공급라인(Vdd)(150) 상부에 패시베이션막(165) 및/또는 평탄화막(170)으로 이루어진 절연막이 형성되어 있다. 상기 패널 영역(a)의 패시베이션막(165) 상부에 상기 소오스/드레인 전극들(145) 중 어느 하나를 노출시키는 비아홀(175)이 형성되어 있으며, 상기 비아홀(175)을 통하여 상기 소오스/드레인 전극(145)과 접하고 상기 평탄화막(170) 상으로 연장된 제 1 전극(180)이 패터닝되어 형성되어 있다.
이어서, 패널 영역(a)의 제 1 전극(180) 상부에 개구부(187)를 갖는 화소정의막(185)이 더욱 형성되어 있다. 상기 개구부(187) 내에 노출된 제 1 전극(180) 상에 적어도 유기발광층을 포함하는 유기막층(190)이 패터닝되어 형성되어 있으며, 기판 전면에 걸쳐 상기 유기막층(190)을 포함하며, 상기 제 2 전극 전원공급라인(160)과 연결되는 제 2 전극(200)이 형성되어 있다.
상기 제 2 전극 전원공급라인(160)은 상기 제 2 전극(200)에 전원을 공급하기 위해 형성하는 것으로, 절연막 하부에 형성되어 있으며 다수의 콘택홀들을 통해 제 2 전극(200)과 연결된다. 상기 제 2 전극 전원공급라인(200)은 배선 저항이 작을수록 바람직하다.
종래에는 상기 제 2 전극 전원공급라인의 배선 저항을 줄이기 위하여 상기한 바와 같이, 상기 제 2 전극 전원공급라인과 상기 소오스/드레인 전극을 동일층에 형성하고 제 2 전극 전원공급라인에 콘택홀을 형성하여 제 2 전극과 접촉하였다. 이 경우, 제 2 전극 전원공급라인의 폭이 커져 제 2 전극 전원공급라인의 배선 저항이 작아지지만, 상기 제 2 전극 전원공급라인의 길이도 늘어나 그 배선 저항이 커지게 되므로 전체적인 제 2 전극 전원공급라인의 배선 저항은 줄어들지 않게 된다. 따라서, 상기 제 2 전극 전원공급라인의 배선 저항을 작게 하기 위해 그 폭을 크게 하면 결국 패널의 폭이 커지므로 패널이 콤팩트화되기 어려운 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 제 2 전극 전원공급라인을 기판 상부에 바로 형성하여 데드 스페이스(Dead Space)를 줄이고, 제 2 전극 전원공급라인과 공통전원공급라인(Vdd)의 소오스/드레인 배선을 중복시켜 패털의 크기를 컴팩트화하는 유기전계발광소자 및 그의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위해 본 발명은,
제 1 방향으로 형성되어 있는 복수개의 스캔라인;
상기 제 1 방향과 수직한 방향인 제 2 방향으로 형성되어 있는 복수개의 데이터 라인;
상기 스캔 라인 및 데이터 라인에 의하여 정의되는 화소영역; 및
상기 화소 영역의 외곽부에 배치되는 배선 영역을 구비하고 있으며,
상기 배선 라인은 상부는 공통전원공급라인의 소스/드레인 배선이고, 하부는 제 2 전극 전원공급라인인 유기전계발광소자를 제공한다.
또한 본 발명은 패널 영역과 배선 영역을 구비하는 기판, 상기 기판 상의 상기 배선 영역에 형성되어 있는 제 2 전극 전원공급라인, 상기 기판의 상기 패널 영역 상에 형성되어 있으며 반도체층, 게이트 전극 및 소오스/드레인 전극을 포함하는 박막트랜지스터 및 상기 배선 영역 상에 상기 제 2 전극 전원공급라인과 수직 방향으로 중복되도록 형성되어 있는 공통전원공급라인, 상기 소오스/드레인 전극 및 공통전원공급라인 상부에 형성되어 있으며 적어도 상기 제 2 전극 전원공급라인의 일부가 노출되도록 형성되어 있는 패시베이션막, 상기 패널 영역의 패시베이션막 내에 비아홀을 통하여 상기 소오스/드레인 전극과 접하도록 형성되어 있는 제 1 전극, 상기 노출된 제 1 전극 상부에 패터닝되어 형성되어 있으며 적어도 유기발광층을 포함하는 유기막층, 및 기판 전면에 걸쳐 상기 유기막층 상부에 형성되어 있으며, 상기 제 2 전극 공급라인과 연결되어 있는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광소자를 제공한다.
또한, 본 발명은 패널 영역과 배선 영역을 구비하는 기판을 제공하고, 상기 기판 상의 배선 영역에 제 2 전극 전원공급라인을 형성하고, 상기 기판의 상기 패널 영역상에 반도체층, 게이트 전극 및 소오스/드레인 전극을 포함하는 박막트랜지스터를 형성하고 및 상기 배선 영역상에 상기 제 2 전극 전원공급라인과 수직 방향으로 중복되어 있는 공통전원공급라인을 형성하고, 상기 소오스/드레인 전극 및 공통전원공급라인 상부에 적어도 상기 제 2 전극 전원공급라인의 일부가 노출되도록 패시베이션막을 형성하고, 상기 패널 영역의 패시베이션막 내에 비아홀을 통하여 상기 소오스/드레인 전극 과 접하도록 제 1 전극을 형성하고, 상기 노출된 제 1 전극 상부에 적어도 유기발광층을 포함하는 유기막층을 패터닝하여 형성하고, 및 기판 전면에 걸쳐 상기 유기막층 상부에 형성되어 있으며, 상기 제 2 전극 전원공급라인과 연결되어 있는 제 2 전극을 형성하는 것을 포함하는 것을 특징으로 하는 유기전계발광소자의 제조 방법에 의해서도 달성된다.
이하, 본 발명을 첨부하는 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 공통전원공급라인(Vdd) 및 제 2 전극 전원공급라인을 갖는 유기전계발광소자의 평면도이다.
도 3을 참조하면, 유기전계발광소자(810)는 제 1 방향으로 형성되어 있으며 선택신호를 출력하는 복수개의 스캔라인(미도시)과 상기 제 1 방향과는 수직한 방향인 제 2 방향으로 형성되어 있으며 데이터신호를 출력하는 복수개의 데이터 라인(미도시)을 포함한다. 상기 스캔라인 및 데이터 라인에 의하여 정의되며 다수의 화소를 구비한 화소 영역(785)과, 상기 화소 영역(785)의 상측과 좌, 우측의 외곽부에 배치되는 배선 영역을 구비하고 있다.
상기 배선 라인은 상부는 소오스/드레인 배선으로서 전원전압을 인가하기 위한 공통전원공급라인(Vdd)(750)이 위치하며, 하부는 제 2 전극 전원공급라인(703)이 위치한다. 상기 제 2 전극 전원공급라인(703)은 화소 영역(785)의 상부에 배열되는 제 2 전극(790)과 상기 화소 영역(785)의 일측에 상기 제 2 전극(790)과 오버랩되도록 배열되며 상기 공통전원공급라인(750)의 수직 방향 하부에 중복되도록 제 2 전극(790)으로 소정의 전압을 제공한다. 그 밖에 상기 공통전원공급라인(750)에 배열되어 있고 각 화소에 전압을 공급하기 위한 공통전원라인(753), 상기 복수개의 스캔라인이 연결된 스캔 드라이버(725) 및 복수개의 데이터라인이 연결된 데이터 드라이버(735)가 위치한다.
도 4는 본 발명의 유기전계발광소자에 있어서, 도 3을 Ⅱ-Ⅱ' 부분으로 절단한 단면도이다.
도 4를 참조하면, 본 발명에 따른 능동형 유기전계발광소자는 패널 영역(a)과 배선 영역(b)을 구비하고 있는 기판(700)이 구비된다. 상기 기판(700) 상의 상기 배선 영역(b)의 소정 영역에 제 2 전극 전원공급라인(703)이 패터닝되어 형성된다. 상기 제 2 전극 전원공급라인(703)은 후속 공정에서 형성되는 제 2 전극에 전원을 공급하는 역할을 한다.
상기 기판(700)과 후속 공정의 버퍼층 사이에 형성되는 제 2 전극 전원공급라인(703)은 기존에 비해 발광 영역을 제외한 전 영역에 형성할 수 있게 되어 전면 발광과 같이 제 2 전극인 캐소드 저항이 커지는 구조에서는 저항을 낮출 수 있는 이점이 있으며, 데드 스페이스(Dead Space)를 줄일 수 있다. 또한, 상기 제 2 전극 전원공급라인(703)은 화소 영역 외곽에 형성되어 IR 드롭(Drop)을 방지할 수 있다.
상기 제 2 전극 전원공급라인(703)은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중 선택되는 1종으로 형성된다.
상기 제 2 전극 전원공급라인(703)은 두께는 1000Å 이상, 폭은 1mm 이상으로 형성되며, 그 두께와 폭은 물질에 따라 달라질 수 있으므로 이에 한정하지 않는다. 그러나, 상기 제 2 전극 전원공급라인(703)의 두께가 1000Å 이하이고 폭이 1mm 이하일 경우 배선 저항값이 상승하는 문제가 발생할 수 있다.
이어서, 상기 제 2 전극 전원공급라인(703)을 포함하는 기판 전면에 걸쳐 실리콘 질화막, 실리콘 산화막 및 이들의 이중층으로 된 버퍼층(705)이 형성된다. 상기 버퍼층(705) 상의 패널 영역(a)에 다결정 실리콘 또는 비정질 실리콘으로 막을 형성한 다음 패터닝하여 소오스/드레인 영역들(710c, 710a) 및 채널 영역(710b)를 포함하는 반도체층(710)이 형성된다. 바람직하게 상기 반도체층(710)은 다결정 실리콘으로 형성된다. 상기 반도체층(710)은 상기 제 2 전극 전원공급라인(703)과 일정 간격 이격되어 형성된다.
이어서, 상기 반도체층(710)을 포함한 기판 상부 전면에 걸쳐 게이트 절연막(720)이 형성된다. 상기 게이트 절연막(720)은 실리콘 질화막, 실리콘 산화막 또는 이들의 이중층으로 형성될 수 있다.
이어서, 상기 패널 영역(a)의 게이트 절연막(720) 상에 게이트 금속 물질을 증착한 다음 패터닝하여 반도체층(710)의 소정영역에 대응되는 게이트 전극(730)이 형성된다. 상기 게이트 전극(730)은 비정질 실리콘이나 다결정 실리콘으로 형성한 폴리실리콘막으로 형성되거나, 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종으로 형성된다.
이어서, 마스크를 이용하여 n형 또는 p형 불순물 중의 하나를 반도체층(710)으로 이온 주입하여, 상기 반도체층(710)에 소오스/드레인 영역들(710c, 710a) 및 상기 소오스/드레인 영역들(710c, 710a) 사이에 개재된 채널 영역(710b)이 정의된다.
이어서, 상기 게이트 전극(730)을 포함한 기판 상부 전체에 걸쳐 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 이루어진 층간 절연막(740)이 형성되고, 상기 패널 영역(a)의 층간 절연막(740) 내에 상기 소오스/드레인 영역(710c, 710a)을 노출시키는 콘택홀(741)을 형성한다.
이어서, 상기 패널 영역(a)에는 콘택홀(741)을 포함한 층간 절연막(740) 상에 금속 물질을 증착한 다음 패터닝하여 콘택홀(741)을 통해 상기 반도체층(710)의 소오스/드레인 영역(710c, 710a)과 각각 콘택되는 소오스/드레인 전극(745)이 형성되며, 배선 영역(b)에는 상기 금속 물질을 증착 후 하부의 제 2 전극 전원공급라인(703)보다 작게 패터닝하여 공통전원공급라인(Vdd)(750)이 형성된다. 상기 공통전원공급라인(750)은 상기 소오스/드레인 전극(745) 물질과 동일한 물질로 이루어진다. 상기 소오스/드레인 전극(745)은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종으로 형성된다.
본 발명에 따른 상기 공통전원공급라인(Vdd)(750)은 두께는 1000Å 이상, 폭은 1mm 이상으로 형성되며, 그 두께와 폭은 물질에 따라 달라질 수 있으므로 이에 한정하지 않는다. 이로써, 제 2 전극의 IR 드롭(IR Drop)을 방지할 수 있다.
그러나, 상기 공통전원공급라인(750)의 두께가 1000Å 이하이고 폭이 1mm 이하일 경우 배선 저항값이 상승하는 문제가 발생할 수 있다.
상기 공통전원공급라인(Vdd)(750)은 상기 제 2 전극 전원공급라인(703)을 기판(700) 상부에 바로 형성하게 되어도 서로 다른 층에 형성하게 되어 영향을 미치지 않기 때문에 배선의 폭은 줄일 필요가 없다. 상기 공통전원공급라인이 Al 또는 Ag와 같은 저저항 물질로 형성될 경우 폭과 두께가 작아져도 IR 드롭(IR Drop)에 영향을 미치지 않게 된다. 일반적으로 상기 공통전원공급라인(750) 두께는 휘도편차가 10%이내에 들어오도록 형성하며, 이를 위해서는 Rs값이 0.36Ω/이하가 되어야 한다. 그러나, 상기 값은 발광영역에 따라 요구하는 값이 달라지므로 이에 한정하지 않는다.
상기 공통전원공급라인(Vdd)(750)은 전원전압을 인가하기 위해 형성되며, 구동 트랜지스터를 통해 EL소자로 흐르는 전류를 제어하는 역할을 한다.
이상과 같이, 상기 반도체층(710), 게이트 전극(730) 및 소오스/드레인 전극(745)은 박막트랜지스터를 형성한다.
이어서, 상기 패널 영역(a)의 상기 박막트랜지스터 상부 및 배선 영역(b)의 상기 공통전원공급라인(750) 상부에 패시베이션막(755)이 형성된다. 상기 패시베이션막(755)은 상부의 오염으로부터 상기 박막트랜지스터를 보호하기 위해 형성되며 실리콘 질화막, 실리콘 산화막 또는 이들의 이중층으로 형성된다. 이어서, 상기 패시베시션막 상부에 평탄화막(760)이 더욱 형성된다. 상기 평탄화막(760)은 아크릴 수지(Acryl Resin), 벤조사이클로부텐(Benzo Cyclo Butene;BCB), 폴리이미드(polyimide;PI), 폴리아마이드(polyamide;PA) 또는 페놀수지와 같은 유기 물질 중 선택되는 1종으로 형성된다.
상기 배선 영역(b)의 평탄화막(760)은 식각을 통해 제거되며, 상기 제 2 전극 전원공급라인(703)의 일부가 노출되도록 패시베이션막(755), 층간 절연막(740), 게이트 절연막(720), 버퍼층(705)이 식각되어 있다. 상기 제 2 전극 전원공급라인(703)의 일부를 노출시킴으로써 후속 공정에서 형성되는 제 2 전극과 상기 제 2 전극 전원공급라인이 전기적으로 연결된다.
이어서, 패널 영역(a)의 패시베이션(755) 내에 상기 소오스 전극/드레인 전극(745) 중 어느 하나를 노출시키는 비아홀(765)이 형성된다.
이어서, 상기 비아홀(765)을 통하여 상기 소오스/드레인 전극(745)과 접하도록 제 1 전극(770)이 형성된다. 상기 제 1 전극(770)은 애노드 전극일 경우에는 일함수가 높은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어진 투명 전극이거나 하부층에 알루미늄 또는 알루미늄 합금 등과 같은 고반사율의 특성을 갖는 금속으로 이루어진 반사막을 포함하는 투명전극일 수 있다. 상기 제 1 전극이 캐소드 전극인 경우에는 일함수가 낮은 도전성의 금속으로 Mg, Ca, Al, Ag 및 이들의 합금으로 이루어진 군에서 선택된 하나의 물질로서 두꺼운 두께를 갖는 반사 전극이거나, 얇은 두께를 갖는 반사전극일 수 있다.
이어서, 상기 패널 영역(a)의 제 1 전극(770) 상부에 유기물을 적층 후 식각을 통해 개구부(778)를 갖는 화소정의막(775)이 더욱 형성될 수 있다. 상기 화소정의막(775)은 유기계로서 폴리이미드(PI), 폴리아마이드(PA), 아크릴 수지, 벤조사이클로부텐(BCB) 또는 페놀수지로 이루어진 군에서 선택되는 1종으로 형성된다.
이어서, 상기 패널 영역(a)의 개구부 내에 노출된 제 1 전극(770) 상에 최
소한 유기발광층을 포함하는 유기막층(780)이 형성된다. 상기 유기막층(780)은 상
기 유기발광층 이외에도 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층
중 1 이상의 층이 더욱 포함될 수 있다.
이어서, 기판 상부의 전면에 걸쳐 상기 유기막층(780)을 포함하며 상기 제 2 전극 전원공급라인(703)과 연결되는 제 2 전극(790)이 형성된다.
상기 제 2 전극(790)은 제 1 전극(770)이 애노드인 투명 전극이거나 반사막을 포함하는 투명 전극인 경우에는 일함수가 낮은 도전성의 금속으로 Mg, Ca, Al, Ag 및 이들의 합금으로 이루어진 군에서 선택된 하나의 물질로서 반사 전극으로 형성되고, 상기 제 1 전극(770)이 캐소드 전극인 경우에는 ITO 또는 IZO와 같은 투명 전극으로 형성된다.
이하, 본 발명에 따른 상기 유기전계발광소자의 제조 방법을 설명한다.
도 4를 참조하면, 상기 제조 방법은 유리, 플라스틱 또는 석영 등과 같은
기판(700)을 제공한다. 상기 기판은 패널 영역(a)과 배선 영역(b)을 구비한다.
이어서, 상기 기판(700) 상의 상기 배선 영역(b)의 소정 영역에 제 2 전극 전원공급라인(703)을 패터닝하여 형성한다. 상기 제 2 전극 전원공급라인(703)은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종을 스퍼터링(Sputtering)법이나 진공증착법으로 증착 후 포토레지스트(PR;Photo Resist) 패턴을 마스크로 하여 패터닝하여 형성한다.
이어서, 상기 제 2 전극 전원공급라인(703)을 포함하는 기판 전면에 걸쳐 버퍼층(705)을 형성한다.
상기 버퍼층은 플라즈마화학기상증착법(PECVD;Plasma-Enhanced Chemical Vapor Deposition) 또는 저압화학기상증착법(LPCVD;Low-Pressure Chemical Vapor Deposition) 등과 같은 방식을 수행하여 형성한다.
상기 버퍼층(705) 상의 상기 패널 영역(a)에 소오스/드레인 영역들(710c, 710a) 및 채널 영역(710b)을 구비하는 반도체층(710)을 형성한다.
상기 반도체층(710)은 상기 제 2 전극 전원공급라인(703)과 일정 간격 이격되도록 형성한다.
상기 반도체층(710)은 비정질 실리콘을 화학기상증착법(CVD;Chemical Vapor Deposition) 방식을 이용하여 증착한 후 결정화법을 이용하여 폴리실리콘막으로 결정화시킨 후 패터닝하여 형성한다. 상기 CVD방식에는 PECVD, LPCVD와 같은 화학적기상증착법을 이용할 수 있다. 이 때, 상기 비정질 실리콘을 PECVD 방식으로 수행할 경우에는 실리콘막 증착 후 열처리로 탈수소처리하여 수소의 농도를 낮추는 공정을 진행한다. 또한, 상기 비정질 실리콘막의 결정화법은 RTA(Rapid Thermal Annealing) 공정, MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization), SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization) 또는 SLS법(Sequential Lateral Solidification) 중 어느 하나 이상을 이용할 수 있다.
이어서, 기판 전면에 걸쳐 상기 반도체층(710) 상부에 게이트 절연막(720)을 형성한다. 상기 게이트 절연막(720)은 PECVD 또는 LPCVD와 같은 방식을 수행하여 적층한다.
이어서, 상기 패널 영역(a)의 게이트 절연막(720) 상에 게이트 금속 물질을 증착한 다음 패터닝하여 반도체층(710)의 소정영역에 대응되는 게이트 전극(730)을 형성한다. 상기 게이트 전극(730)은 폴리실리콘막으로 형성할 경우 비정질 실리콘의 결정화법을 이용하여 상기 반도체층(710)의 형성 방법과 동일하게 형성하고, 몰리브덴(Mo), 텅스텐(W), 텅스텐 몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 중에서 선택되는 하나로 형성할 경우 LPCVD 또는 PECVD 방식에 의해 증착 후 패터닝하여 형성한다.
이어서, 마스크를 이용하여 상기 반도체층(710)에 불순물을 주입함으로써, 상기 반도체층(710)에 소오스/드레인 영역들(710c, 710a)을 형성함과 동시에 상기 소오스/드레인 영역들(710c, 710a) 사이에 개재된 채널 영역(710b)을 정의한다.
상기 불순물은 n형 또는 p형 불순물 중의 하나일 수 있으며, n형 불순물은 인(P), 비소(As), 안티몬(Sb) 등, p형 불순물은 붕소(B), 갈륨(Ga), 인듐(In) 등에서 선택되는 1종으로 형성한다.
이어서, 기판 전면에 걸쳐 상기 게이트(730) 상부에 층간 절연막(740)을 형성한다. 상기 층간 절연막(740)은 PECVD 또는 LPCVD와 같은 방식을 수행하여 적층한다.
이어서, 상기 패널 영역(a)의 층간 절연막(740) 내에 상기 반도체층(710)의 소오스/드레인 영역(710c, 710a)을 각각 노출시키는 콘택홀(741)을 형성한다.
이어서, 상기 패널 영역(a)에는 콘택홀(741)을 포함한 층간 절연막(740) 상에 금속 물질을 증착한 다음 패터닝하여 콘택홀(741)을 통해 상기 반도체층(710)의 소오스/드레인 영역(710c, 710a)과 각각 콘택되는 소오스/드레인 전극(745)을 형성하며, 배선 영역(b)에는 상기 제 2 전극 전원공급라인(703)과 수직 방향으로 중복되도록 상기 금속 물질을 패터닝하여 공통전원공급라인(Vdd)(750)을 형성한다.
이 때, 상기 공통전원공급라인(750)은 상기 소오스/드레인 전극(745) 물질과 동일한 물질로 이루어진다. 상기 소오스/드레인 전극(745)은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종으로 형성하며, 스퍼터링법이나 진공증착법을 이용하여 형성한다.
이상과 같이, 상기 반도체층(710), 게이트 전극(730) 및 소오스/드레인 전극(745)은 박막트랜지스터를 형성한다.
상기 패널 영역(a)의 상기 박막트랜지스터 상부 및 배선 영역(b)의 상기 공통전원공급라인(750) 상부 전면에 걸쳐 패시베이션막(755)을 형성한다. 상기 패시베이션막(755)은 실리콘 질화막, 실리콘 산화막 또는 이들의 이중층으로 형성한다.
이어서, 상기 패시베이션막(755) 상부에 평탄화막(760)을 더욱 형성한다. 상기 평탄화막(760)은 아크릴 수지(Acryl Resin), 벤조사이클로부텐(Benzo Cyclo Butene;BCB), 폴리이미드(polyimide;PI), 폴리아마이드(polyamide;PA) 또는 페놀수지와 같은 유기 물질 중 선택되는 1종으로 형성하며, 스핀 코팅 방식을 통해 적층한다. 상기 패시베이션막(755) 및 평탄화막(760)은 절연막이다.
상기 배선 영역(b)에 평탄화막(755)은 식각을 통해 제거하고, 상기 제 2 전극 전원공급라인(703)의 일부가 노출되도록 패시베이션막(755), 층간 절연막(740), 게이트 절연막(720), 버퍼층(705)의 일부를 식각한다. 상기 제 2 전극 전원공급라인(703)의 일부를 노출시킴으로써 후속 공정에서 형성되는 제 2 전극과 상기 제 2 전극 전원공급라인이 전기적으로 연결되도록 한다.
이어서, 패널 영역(a)의 패시베이션(755) 내에 식각을 통해 상기 소오스 전극/드레인 전극(745) 중 어느 하나를 노출시키는 비아홀(765)을 형성한다.
이어서, 상기 비아홀(765)을 통하여 상기 노출된 소오스/드레인 전극(745)
에 접하도록 제 1 전극(770)을 형성한다. 상기 제 1 전극(770)은 스퍼터링 또는 이온 플레이팅(Ion Plating)과 같은 방법으로 형성한다. 바람직하게 제 1 전극(770)은 스퍼터링의 통상적인 방법으로 형성한다. 상기 제 1 전극(770)은 증착 후 사진공정에서 형성된 포토레지스트(PR)층의 패턴을 이용한 식각 공정을 통해 패터닝한다.
이어서, 상기 패널 영역(a)의 제 1 전극(770) 상부에 유기물을 적층 후 에칭을 통해 개구부(778)를 갖는 화소정의막(775)을 더욱 형성할 수 있다. 상기 화소정의막(775)은 유기계로서 폴리이미드(PI), 폴리아마이드(PA), 아크릴 수지, 벤조사이클로부텐(BCB) 또는 페놀수지로 이루어진 군에서 선택되는 1종으로 형성되며 스핀코팅 방식으로 적층된다.
이어서, 상기 패널 영역(a)의 개구부(778) 내에 노출된 제 1 전극(770) 상에 최소한 유기발광층을 포함하는 유기막층(780)을 형성한다. 상기 유기막층(780)은 진공증착, 스핀코팅, 잉크젯 프린팅, 레이저 열전사법(LITI;Laser Induced Thermal Imaging)등의 방법으로 적층한다. 바람직하게 스핀코팅 방식을 통해 적층한다. 또한 상기 유기막층(380)을 패터닝하는 것은 레이저 열전사법, 새도우 마스크를 사용한 진공증착법 등을 사용하여 구현할 수 있다.
상기 유기발광층으로는 저분자 물질 또는 고분자 물질 모두 가능하다. 상기 저분자 물질은 알루니 키노륨 복합체(Alq3), 안트라센(Anthracene), 시클로 펜타디엔(Cyclo pentadiene), BeBq2, ZnPBO, Balq, DPVBi, BSA-2 및 2PSP로 이루어진 군에서 선택되는 1종으로 형성한다.
상기 고분자 물질은 폴리(p-페닐렌비닐렌)(PPV;poly(p-phenylenevinylene)) 및 그 유도체, 폴리티오펜(PT;polythiophene) 및 그 유도체, 및 폴리페닐렌 (PPP;polyphenylene) 및 그 유도체로 이루어진 군에서 선택되는 1종으로 형성한다.
이어서, 기판 전면에 걸쳐 상기 유기막층(780) 상부에 상기 제 2 전극 전원공급라인(703)과 연결되는 제 2 전극(790)을 형성한다. 상기 제 2 전극(390)은 진공증착법으로 형성한다.
또한, 본 발명은 CUD(Cathode Under Driver)개념을 이용하여 드라이버 하부에 형성하는 구조에도 적용이 가능하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따르면, 유기전계발광소자에서 제 2 전극 전원공급라인을 기판과 버퍼층 사이에 형성하여 데드 스페이스(Dead Space)를 줄이고, 제 2 전극 전원공급라인과 공통전원공급라인(Vdd)의 소오스/드레인 배선을 중복시켜 패널 크기를 콤팩트화시킬 수 있으며, 화소 영역 외곽에 제 2 전극 전원공급라인을 형성함으로써 IR 드롭(Drop)을 방지할 수 있다.
또한, CUD(Cathode Under Driver)개념을 이용하여 드라이버 하부에 형성하는 구조에도 적용이 가능하다.
도 1은 종래의 공통전원공급라인(Vdd) 및 제 2 전극 전원공급라인을 갖는 유기전계발광소자의 평면도이다.
도 2는 종래의 유기전계발광소자에 있어서, 도 1을 Ⅰ-Ⅰ' 부분으로 절단한 단면도이다.
도 3은 본 발명에 따른 공통전원공급라인(Vdd) 및 제 2 전극 전원공급라인을 갖는 유기전계발광소자의 평면도이다.
도 4는 본 발명의 유기전계발광소자에 있어서, 도 3을 Ⅱ-Ⅱ' 부분으로 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
160, 703 : 제 2 전극 전원공급라인 125, 725 : 스캔 드라이버
135, 735 : 데이터 드라이버 150, 750 : 공통전원공급라인(Vdd)
155, 753 : 공통전원라인 195, 785 : 화소 영역
200, 790 : 제 2 전극 210, 810 : 유기전계발광소자
100, 700 : 기판 160, 703 : 제 2 전극 전원공급라인
105, 705 : 버퍼층 110, 710 : 반도체층
120, 720 : 게이트 절연막 130, 730 : 게이트 전극
140, 740 : 층간 절연막 141, 741 : 콘택홀
145, 745 : 소오스/드레인 전극 150, 750 : 공통전원공급라인
165, 755 : 패시베이션막 170, 760 : 평탄화막
175, 765 : 비아홀 180, 770 : 제 1 전극
185, 775 : 화소정의막(PDL) 190, 780 : 유기막층
187, 778 : 개구부 200, 790 : 제 2 전극
a : 패널 영역 b : 배선 영역
Claims (18)
- 제 1 방향으로 형성되어 있는 복수개의 스캔라인;상기 제 1 방향과 다른 방향인 제 2 방향으로 형성되어 있는 복수개의 데이터 라인;상기 스캔 라인 및 데이터 라인에 의하여 정의되는 화소영역; 및상기 화소 영역의 외곽부에 배치되는 배선 영역을 구비하고 있으며,상기 배선 라인은 상부는 공통전원공급라인의 소스/드레인 배선이고, 하부는 제 2 전극 전원공급라인 유기전계발광소자.
- 제 1 항에 있어서,상기 제 2 전극 전원공급라인과 공통전원공급라인의 소스/드레인 배선은 절연막으로 절연되어 있는 유기전계발광소자.
- 패널 영역과 배선 영역을 구비하는 기판;상기 기판 상의 상기 배선 영역에 형성되어 있는 제 2 전극 전원공급라인;상기 기판의 상기 패널 영역 상에 형성되어 있으며 반도체층, 게이트 전극 및 소오스/드레인 전극을 포함하는 박막트랜지스터 및 상기 배선 영역 상에 상기 제 2 전극 전원공급라인과 수직 방향으로 중복되도록 형성되어 있는 공통전원공급라인;상기 소오스/드레인 전극 및 공통전원공급라인 상부에 형성되어 있으며 적어도 상기 제 2 전극 전원공급라인의 일부가 노출되도록 형성되어 있는 패시베이션막;상기 패널 영역의 패시베이션막 내에 비아홀을 통하여 상기 소오스/드레인 전극과 접하도록 형성되어 있는 제 1 전극;상기 노출된 제 1 전극 상부에 패터닝되어 형성되어 있으며 적어도 유기발광층을 포함하는 유기막층; 및기판 전면에 걸쳐 상기 유기막층 상부에 형성되어 있으며, 상기 제 2 전극 공급라인과 연결되어 있는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광소자.
- 제 3 항에 있어서,상기 제 2 전극 전원공급라인은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종으로 형성되는 것을 특징으로 하는 유기전계발광소자.
- 제 3 항에 있어서,상기 공통전원공급라인은 소오스/드레인 전극 물질과 동일한 물질로 이루어지는 것을 특징으로 하는 유기전계발광소자.
- 제 5 항에 있어서,상기 소오스/드레인 전극은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종으로 형성되는 것을 특징으로 하는 유기전계발광소자.
- 제 3 항에 있어서,상기 제 2 전극 전원공급라인은 반도체층과 일정 간격 이격되어 형성되어 있는 것을 특징으로 하는 유기전계발광소자.
- 제 3 항에 있어서,상기 제 2 전극 전원공급라인과 공통전원공급라인의 소스/드레인 배선은 절연막으로 절연되어 있는 유기전계발광소자.
- 제 3 항에 있어서,상기 제 1 전극이 애노드이고, 상기 제 2 전극이 캐소드인 유기전계발광소자.
- 제 3 항에 있어서,상기 제 1 전극이 캐소드이고, 상기 제 2 전극이 애노드인 유기전계발광소자.
- 패널 영역과 배선 영역을 구비하는 기판을 제공하고;상기 기판 상의 배선 영역에 제 2 전극 전원공급라인을 형성하고;상기 기판의 상기 패널 영역상에 반도체층, 게이트 전극 및 소오스/드레인 전극을 포함하는 박막트랜지스터를 형성하고 및 상기 배선 영역상에 상기 제 2 전극 전원공급라인과 수직 방향으로 중복되어 있는 공통전원공급라인을 형성하고;상기 소오스/드레인 전극 및 공통전원공급라인 상부에 적어도 상기 제 2 전극 전원공급라인의 일부가 노출되도록 패시베이션막을 형성하고;상기 패널 영역의 패시베이션막 내에 비아홀을 통하여 상기 소오스/드레인 전극 과 접하도록 제 1 전극을 형성하고;상기 노출된 제 1 전극 상부에 적어도 유기발광층을 포함하는 유기막층을 패터닝하여 형성하고; 및기판 전면에 걸쳐 상기 유기막층 상부에 형성되어 있으며, 상기 제 2 전극 전원공급라인과 연결되어 있는 제 2 전극을 형성하는 것을 포함하는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
- 제 11 항에 있어서,상기 제 2 전극 전원공급라인은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종으로 형성되는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
- 제 11 항에 있어서,상기 공통전원공급라인은 소오스/드레인 전극 물질과 동일한 물질로 이루어지는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
- 제 13 항에 있어서,상기 소오스/드레인 전극은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al) 중에서 선택되는 1종으로 형성되는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
- 제 11 항에 있어서,상기 제 2 전극 전원공급라인은 반도체층과 일정 간격 이격되어 형성되어 있는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
- 제 11 항에 있어서,상기 제 2 전극 전원공급라인과 공통전원공급라인의 소스/드레인 배선은 절연막으로 절연되어 있는 유기전계발광소자의 제조 방법.
- 제 11 항에 있어서,상기 제 1 전극이 애노드이고, 상기 제 2 전극이 캐소드인 유기전계발광소자의 제조 방법.
- 제 11 항에 있어서,상기 제 1 전극이 캐소드이고, 상기 제 2 전극이 애노드인 유기전계발광소자
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