KR20060106209A - 발광표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 발광소자의 화소전극과 동일한 물질로 형성된 전극을 포함하는 캐패시터를 포함함으로써, 개구율을 증대시킬 수 있는 발광표시장치 및 그 제조방법에 관한 것이다. 본 발광표시장치는 기판상에 형성된 반도체층; 상기 반도체층 상에 절연되도록 형성된 게이트 전극과, 상기 반도체층에 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 소스 및 드레인 전극 상에 형성되는 평탄화막상에, 상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극과, 상기 화소 전극상에 형성된 발광층을 포함하는 발광소자; 상호 전기적으로 절연되는 복수의 전극을 구비하되, 상기 전극들 중 상기 화소전극과 동일층 상에 상기 화소전극과 동일한 물질로 구비된 제1 전극을 갖는 캐패시터를 포함하며, 상기 평탄화막은 상기 제1 전극 하부에서 상대적으로 얇게 형성되는 다단구조이다. 이에 따라, 원하는 캐패시터의 용량을 얻을 수 있는 한도 내에서 캐패시터의 크기를 줄일 수 있게 되어, 화소영역을 상대적으로 증대시킬 수 있을 뿐만 아니라 개구율을 향상시킬 수 있다.
Description
도 1은 발광표시장치의 한 화소를 구현하는 회로도이다.
도 2는 종래의 발광 표시장치의 한 화소를 도시한 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ를 따라 취하여 도시한 단면도이다.
도 4는 본 발명의 발광 표시장치의 한 화소를 도시한 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선을 따른 화소의 제1 실시예 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 캐패시터를 제조하는 공정을 나타낸 블럭도이다.
도 7은 본 발명의 제2 실시예에 따른 화소의 측단면도이다.
도 8은 본 발명의 제2 실시예에 따른 캐패시터를 제조하는 공정을 나타낸 블럭도이다.
도 9는 도 4의 캐패시터 부분을 간략화한 단면도이다.
** 도면의 주요부분에 대한 부호의 설명 **
T1, T2 : 트랜지스터 Cst(Cst1, Cst2) : 캐패시터
OLED : 유기발광소자 441 : 제3 전극
443 : 제2 전극 445 : 제1 전극
447 : 제4 전극
본 발명은 발광표시장치 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 적어도 하나의 전극을 화소전극과 동일한 물질로 형성하여 캐패시터의 크기를 줄이는 발광표시장치 및 그 제조방법에 관한 것이다.
일반적으로, 발광표시장치는 능동 매트릭스(active matrix)형 구동방식과 수동 매트릭스(passive matrix)형 구동방식으로 나뉜다. 특히, 능동 매트리스형 발광표시장치는 각 화소당 적어도 2개의 박막 트랜지스터(thin film transistor :TFT)와, 발광소자, 및 캐패시터 등을 포함한다.
여기서, 캐패시터는 발광표시장치의 집적도가 높아지고, 고속화되면서 고용량에 대한 요구가 점차 높아지고 있다. 특히, 발광표시장치에서는 각 화소마다 표시화면의 품위를 높이기 위해, 데이터 라인을 통하여 인가된 신호를 다음 프레임까지 일정기간 저장시켜 두는 스토리지형 캐패시터가 적어도 하나 이상 설치되고 있다. 또한, 각 화소에 설치되는 박막 트랜지스터의 개수가 많아지면서 캐패시터의 고용량화에 대한 요구가 높아지고 있다.
도 1은 종래의 발광 표시장치의 한 화소를 구현하는 화소회로도이고, 도 2는 종래의 발광 표시장치의 한 화소를 도시한 레이아웃도이다.
도 1 및 도 2를 참조하면, 화소회로(100)는 발광소자(OLED)와, 발광소자(OLED)로 전류를 전달하는 구동회로(100a)를 포함한다. 구동회로(100a)는 제1 트랜지스터(T11), 캐패시터(Cs) 및 제2 트랜지스터(T21)를 포함한다. 또한, 화소회로(100)에는 제1 트랜지스터(T11), 캐패시터(Cs) 및 제2 트랜지스터(T21) 중 적어도 하나에 연결되는 주사선(Sn), 데이터선(Dm) 및 전원선(EL Vdd)이 마련되어 있다. 여기서, 주사선(Sn)은 행방향으로 형성되고, 데이터선(Dm) 및 전원선(EL Vdd)은 열방향으로 형성된다.
주사선(Sn)은 제1 트랜지스터(T11)의 게이트 전극(101)과 연결되고, 데이터선(Dm)은 제1 트랜지스터(T11)의 소스 전극(103)과 연결된다. 제1 트랜지스터(T11)의 소스 전극(103)은 제1 콘택홀(102)을 통해 제1 트랜지스터(T11)의 활성층의 소스영역(미도시)과 연결되며, 드레인 전극(105)은 제2 콘택홀(104)을 통해 제1 트랜지스터(T11)의 활성층의 드레인영역(미도시)과 연결된다. 또한, 제1 트랜지스터(T11)의 드레인 전극(105)은 제3 콘택홀(106)을 통해 캐패시터(Cs)의 제1 전극(141)과 연결된다.
전원선(EL Vdd)은 제2 트랜지스터(T21)의 소스 전극(123) 및 캐패시터(Cs)의 제2 전극(143)과 연결된다. 캐패시터(Cs)의 제2 전극(143)은 제1 전극(141)의 상부에 중첩하여 위치하며, 양 전극(141,143) 사이에는 양 전극이 절연되도록 절연막(미도시)이 개재된다. 제2 트랜지스터(T21)의 소스 전극(123)은 제4 콘택홀(122) 을 통해 제2 트랜지스터(T21)의 활성층의 소스영역(미도시)과 연결된다. 제2 트랜지스터(T21)의 드레인 전극(125)은 제5 콘택홀(124)을 통해 제2 트랜지스터(T21)의 활성층의 드레인영역(미도시)과 연결된다. 또한, 드레인 전극(125)은 제6 콘택홀(126)을 통해 화소전극(151)과 연결된다.
도 3은 도 2의 Ⅲ-Ⅲ선을 따라 취하여 도시한 단면도이다. 도 3을 참조하면, 기판(201)상에 버퍼층(203)이 형성되고, 버퍼층(201)위에 제1 트랜지스터(T11)와 제2 트랜지스터(T21) 및 캐패시터(Cs)가 형성된다.
먼저, 제1 및 제2 트랜지스터(T11,T21)에 대해 설명하면, 버퍼층(203) 위에 활성층(220,230)이 형성되고, 활성층(220,230) 상부에 게이트 절연막(205)이 형성된다. 다음에 게이트 절연막(205) 상부에 게이트 전극(101,121)이 형성되고, 게이트 전극(101,121) 상부에 층간 절연막(207)이 형성된다. 다음에 층간 절연막(207) 상부에 소스 전극(103,123) 및 드레인 전극(105,125)이 형성된다. 한편, 캐패시터(Cst)는 제1 및 제2 트랜지스터(T11,T21)들 사이에 형성된다. 도 3에 도시된 바와 같이, 게이트 절연막(205)상부에 제1 전극(141)이 형성되고, 제 1전극(141) 상부에 층간 절연막(207)이 형성되며, 층간 절연막(207) 상부에 제2전극(143)이 형성된다. 여기서, 층간 절연막(207)은 유전체로 기능을 한다.
보다 구체적으로, 캐패시터(Cs)는 제1 전극(141)과 제 2전극(143) 및 그 사이에 개재된 층간 절연막(207)에 의해 형성된다. 제1 전극(141)은 상술한 트랜지스터(T11, T21)들의 게이트 전극과 동일한 물질로 형성되며, 제2 전극(143)은 소스 및 드레인 전극과 동일한 물질로 구성될 수 있다.
전술한 구조의 캐패시터(Cs)의 용량을 증대시키기 위해서는 전극들의 면적을 넓혀야 하지만, 캐패시터를 이루는 전극들의 면적을 넓히는 경우 발광표시장치의 화소영역의 면적이 상대적으로 줄어들어 개구율이 낮아진다는 단점이 있다.
이러한 단점을 개선하기 위해 고안된 발명으로, 한국공개번호 2000-0034034호에 기재된 표시장치는 화소전극과 게이트전극만으로 형성된 캐패시터가 마련되어 있다.
그러나, 상술한 표시장치는 화소전극과 동일한 물질을 이용하여 캐패시터의 전극을 구성하고 있기 때문에, 캐패시터를 이루는 전극을 별도로 형성하지 않아도 된다는 장점을 갖고 있지만, 화소전극과 게이트 전극만을 이용하여 캐패시터를 형성한다는 점에서는 캐패시터의 용량을 증대시키는 것이 용이하지 않을 뿐만 아니라 캐패시터의 고용량화에 따른 개구율 향상 역시 용이하지 않다는 단점이 있다.
따라서, 본 발명은 전술한 문제점들을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 화소 전극을 사용하여 개패시터의 용량을 증대시킬 수 있을 뿐 아니라, 캐패시터 사이즈를 줄여 개구율을 증대시킬 수 있는 캐패시터를 포함하는 발광표시장치 및 그 제조방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한, 본 발광표시장치는 기판상에 형성된 반 도체층; 상기 반도체층 상에 절연되도록 형성된 게이트 전극과, 상기 반도체층에 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 소스 및 드레인 전극 상에 형성되는 평탄화막상에, 상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극과, 상기 화소 전극상에 형성된 발광층을 포함하는 발광소자; 상호 전기적으로 절연되는 복수의 전극을 구비하되, 상기 전극들 중 상기 화소전극과 동일층 상에 상기 화소전극과 동일한 물질로 구비된 제1 전극을 갖는 캐패시터를 포함하며, 상기 평탄화막은 상기 제1 전극 하부에서 상대적으로 얇게 형성되는 다단구조이다.
기판상에 형성된 반도체층; 상기 반도체층 상에 절연되도록 형성된 게이트 전극과, 상기 반도체층에 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극과, 상기 화소 전극상에 형성된 발광층을 포함하는 발광소자; 상호 전기적으로 절연되는 복수의 전극을 구비하되, 상기 전극들 중 상기 화소전극과 동일층 상에 상기 화소전극과 동일한 물질로 구비된 제1 전극을 갖는 캐패시터를 포함하며, 상기 소스 및 드레인 전극 상부에는 상기 제1 전극 하부에서 상대적으로 얇게 형성되는 다단구조의 평탄화막이 적층된다.
본 발명의 다른 측면에 따르면, 본 발명은 기판상에 형성된 반도체층; 상기 반도체층 상에 절연되도록 형성된 게이트 전극과, 상기 반도체층에 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극과, 상기 화소 전극상에 형성된 발광층을 포함하는 발광소 자; 상호 전기적으로 절연되는 복수의 전극을 구비하되, 상기 전극들 중 상기 화소전극과 동일층 상에 상기 화소전극과 동일한 물질로 구비된 제1 전극을 갖는 캐패시터를 포함하며, 상기 소스 및 드레인 전극 상부에는 무기절연막과 평탄화막이 형성되며, 상기 제1 전극 하부에는 무기절연막이 형성되는 발광표시장치를 제공한다.
바람직하게, 상기 평탄화막은 유기평탄화막이다.
또한, 본 발명의 특징에 따르면, 상기 캐패시터는 상기 게이트전극과 동일한 물질로 형성된 제2 전극을 포함하며, 상기 캐패시터는 상기 박막 트랜지스터의 소스 및 드레인 전극과 동일한 물질로 형성되는 제3 전극을 더 포함하고, 상기 캐패시터는 상기 반도체층과 동일한 물질로 구비된 제4 전극을 더 포함한다. 이때, 상기 반도체층은 폴리 실리콘으로 구비된다.
본 발명의 또 다른 측면에 따르면, 본 발명은 반도체층을 형성하는 단계와, 상기 반도체층 상에 상기 반도체층에 전기적으로 접속되며, 게이트, 소스 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계와, 상기 평탄화막상에 상기 박막트랜지스터와 전기적으로 접속되며, 화소전극 및 발광층을 포함하는 발광소자를 형성하는 단계와, 상기 소스 및 드레인 전극상에 평탄화막을 형성하는 단계와, 상기 소스 및 드레인전극과 상기 화소전극 사이의 상기 평탄화막 두께가 상대적으로 얇게 되도록 노광하는 단계와, 상기 화소전극과 동일한 층에 상기 화소전극과 동일한 물질로 형성된 제1 전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 발광표시장치의 제조방법을 제공한다.
또한, 본 발명의 다른 측면에 따르면, 본 발명은 반도체층을 형성하는 단계 와, 상기 반도체층 상에 상기 반도체층에 전기적으로 접속되며, 게이트, 소스 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계와, 상기 평탄화막상에 상기 박막트랜지스터와 전기적으로 접속되며, 화소전극 및 발광층을 포함하는 발광소자를 형성하는 단계와, 상기 기판상에 무기절연막을 형성하는 단계와, 상기 무기절연막 상에 평탄화막을 형성하는 단계와, 상기 무기절연막 상에 형성된 평탄화막 중 상기 소스 및 드레인전극과 상기 화소전극 사이의 평탄화막을 제거하는 단계와, 상기 화소전극과 동일한 층에 상기 화소전극과 동일한 물질로 형성된 제1 전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 발광표시장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 1은 발광표시장치의 한 화소를 구현하는 회로도이고, 도 4는 본 발명의 발광표시장치의 한 화소를 도시한 평면도이다. 도 1 및 도 4를 참조하면, 화소회로(100)는 발광소자(OLED)와, 발광소자(OLED)로 전류를 전달하는 구동회로를 포함한다. 도 4에 따르면 구동회로(100a)는 제1 트랜지스터(T1), 캐패시터(Cst) 및 제2 트랜지스터(T2)를 포함한다. 또한, 화소회로(100)에는 제1 트랜지스터(T1), 캐패시터(Cst) 및 제2 트랜지스터(T2) 중 적어도 하나에 연결되는 주사선(Sn), 데이터선(Dm) 및 전원선(EL Vdd)이 마련되어 있다. 여기서, 주사선(Sn)은 행방향으로 형성되고, 데이터선(Dm) 및 전원선(EL Vdd)은 열방향으로 형성된다.
주사선(Sn)은 제1 트랜지스터(T1)의 게이트 전극(401)과 연결되고, 데이터선 (Dm)은 제1 트랜지스터(T1)의 소스 전극(403)과 연결되며, 소스 전극(403)은 제 1콘택홀(402)을 통해 제1 트랜지스터(T1)의 활성층의 소스영역(미도시)과 연결되며 드레인 전극(405)은 제2 콘택홀(404)을 통해 제1 트랜지스터(T1)의 활성층의 드레인영역(미도시)과 연결된다. 또한, 제1 트랜지스터(T1)의 드레인 전극(405)은 제 3콘택홀(406)을 통해 캐패시터(Cst)의 제3 전극(441)과 연결된다.
전원선(EL Vdd)은 제1 트랜지스터(T1)의 소스 전극(403) 및 캐패시터(Cst)의 제2 전극(443)과 연결된다. 한편 제3 전극(441)은 제7 콘택홀(428)을 통해 제3 전극(445)과 연결된다. 제3 전극(441) 내지 제1 전극(445)의 관계를 보면, 제3 전극(441) 상부에 제2 전극(443)이 중첩하여 위치하며, 제2 전극(443) 상부에 제1 전극(445)이 중첩하여 위치한다. 또한, 제2 전극(443)과 콘택홀(미도시)로 연결되고, 제3 전극 하부에 중첩하여 위치하는 제4 전극(도 5 참조)이 있을 수 있다. 제3 전극(441)과 제1 전극(445)이 연결되어, 하나의 캐패시터(Cst1)가 되며, 제2 전극과 제4 전극이 연결되어 또 다른 캐패시터(Cst2)로 이용될 수 있다. 상기 전극들 사이에는 절연막(미도시)이 개재되며, 이 절연막이 유전체 역할을 하여 캐패시터(Cst)를 형성한다.
제3 전극(441)은 제1 및 제2 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수 있으며, 제2 전극(443)은 제1 및 제2 트랜지스터의 소스 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 또한, 제1 전극(445)은 화소전극과 동일한 층에 화소전극과 동일한 물질로 이루어 질 수 있으며, 제4 전극(447)은 제1 및 제2 트랜지스터의 반도체층과 동일한 물질로 이루어 질 수 있다. 반도체층은 폴리 실 리콘으로 구비될 수 있다.
제2 트랜지스터(T2)의 소스 전극(423)은 제4 콘택홀(422)을 통해 제2 트랜지스터(T2)의 활성층의 소스영역(미도시)과 연결되며, 제2 트랜지스터(T2)의 드레인 전극(425)은 제5 콘택홀(424)을 통해 제2 트랜지스터(T2)의 활성층의 드레인영역(미도시)과 연결된다. 또한 드레인 전극(425)은 제6 콘택홀(426)을 통해 화소전극(451)과 연결된다.
동작원리는 주사선(Sn)을 통해 제1 트랜지스터(T1)의 게이트 전극(421)에 전압이 인가되면 제1 트랜지스터(T1)가 온(ON)된다. 데이터선(Dm)을 통해 데이터 신호가 제1 트랜지스터(T1)에 입력되면 제1 트랜지스터(T1)의 드레인 전극(425)을 거쳐 캐패시터(Cst1, Cst2)에 데이터 신호가 저장된다. 이 데이터 신호는 제2 트랜지스터(T2)의 게이트 전극(421)에 전달되며, 제2 트랜지스터(T2)를 동작시킨다. 따라서, 제2 트랜지스터(T2)의 드레인 전극(423)을 거쳐 화소전극(451)에 신호가 인가되며, 이에 의해, 유기 발광층(미도시)에서 빛을 발광하게 된다.
도 5는 도 4의 Ⅴ-Ⅴ를 따라 도시한 화소의 일실시예 단면도이다. 도 5를 참조하면, 글래스(glass)재의 절연기판(501)상에 버퍼층(503)이 형성되어 있고, 이 버퍼층(503) 상부에 트랜지스터와 캐패시터(Cst)가 형성된다. 트랜지스터는, 도 4에 도시한 바와 같이, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 형성된다. 먼저, 버퍼층(503)은 SiO2로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 대략 3000Å정도로 증착 가능하다. 기판(501)은 플라스틱재로 형성될 수도 있는데, 이 경우에는 버퍼층이 생략 가능하다.
제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 버퍼층 상에 형성된 활성층(420,430)과, 이 활성층(420,430)의 상부에 형성된 게이트 절연막(405)과 게이트 절연막(405) 상부에 게이트 전극(401, 421)과 활성층에 접속된 소스 전극(403, 423) 및 드레인 전극(405,425)을 갖는다. 활성층(410,430)은 무기반도체 또는 유기반도체로 형성될 수 있는데, 대략 100Å 정도로 형성된다. 활성층(410,430)을 무기반도체 중 폴리 실리콘으로 형성할 경우에는 비정질 실리콘을 형성한 후 각종 결정화방법에 의해 다결정화할 수 있다. 이 활성층(410,430)은 N형 또는 P형 불순물이 고농도로 도핑된 소스 및 드레인 영역을 가지면 그 사이로 채널 영역을 갖는다.
활성층(410,430)의 상부에는 실리콘 옥사이드(SiO2) 등에 의해 게이트 절연막(505)이 구비되고, 게이트 절연막(505) 상부의 소정 영역에는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 게이트 전극(401, 421)이 형성된다. 게이트 전극(401,421)을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(401,421)으로 사용될 수 있다. 게이트 전극(401,421)이 형성되는 영역은 활성층(410,430)의 채널 영역에 대응된다.
게이트 전극(401,421)의 상부로는 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx) 등으로 층간 절연막(507)이 형성된다. 이 층간 절연막(507)과 게 이트 절연막(505)에 콘택홀이 천공되어진 상태에서 소스 전극(403,423) 및 드레인 전극(405,425)이 상기 층간 절연막(507)의 상부에 형성된다. 소스 전극(403,423) 및 드레인 전극(405,425)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막이나 도전성 폴리머 등이 사용될 수 있다.
소스 전극(403,423) 및 드레인 전극(405,425) 상부에는 실리콘 나이트라이드(SiNx) 등으로 이루어진 평탄화막(509)이 형성된다. 평탄화막(509)은 후술할 캐패시터의 제1 전극(445) 하부에서 상대적으로 얇게 형성되는 다단구조이다. 평탄화막(509) 상부에는 아크릴, 폴리 이미드 등에 의한 화소 정의막(511)이 형성될 수 있다.
이상 설명한 바와 같은 트랜지터의 구조는 반드시 이에 한정되는 것은 아니고, 종래의 일반적인 박막 트랜지스터의 구조가 모두 그대로 채용될 수 있음은 물론이다.
캐패시터(Cst1, Cst2)에 대해 설명하면, 캐패시터(Cst1, Cst2)는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 사이에 형성된다. 기판 상부(501)위에 버퍼층(503)이 형성되며, 버퍼층(503) 상부에 트랜지스터(T1,T2)의 폴리실리콘(420,430)과 동일한 물질로 제4 전극(447)이 형성된다. 다음에 트랜지스터의 게이트 전극(401,421)의 절연을 위해 게이트 절연막(505)이 형성되고, 게이트 절연막(505) 상부에 트랜지스터(T1,T2)의 게이트 전극(401,421)과 동일한 물질로 제3전극(441)이 형성된다. 다음에 게이트 전극(401, 421) 상부에 층간 절연막(507)이 형성된다. 다음에 상기 제4 전극(447)과 연결을 위해 제8 콘택홀(430)이 형성된다. 제8 콘택홀(430)이 형성된 부위에 트랜지스터(T1,T2)의 소스 전극(403, 423) 및 드레인 전극(405,425)과 동일한 물질로 제2 전극(443)이 형성된다. 다음에 상기 제 2전극(443) 상부에 평탄화막(509)이 형성된다. 제2 전극(443)과의 연결을 위해 평탄화막(509)을 관통하는 제7 콘택홀(428)이 형성되며, 그 상부에 화소전극(451)과 동일한 물질로 제3 전극(445)이 형성된다. 즉 제4 전극(447) 상부에 제3 전극(441)이 중첩하여 위치하며, 제3전극(441) 상부에 제2 전극(443)이 중첩하여 위치하며, 제 2 전극(443) 상부에 제1 전극(445)이 중첩하여 위치한다. 또한 제 4전극(447)과 제2 전극(443)은 제8 콘택홀(430)을 통해 연결되어 캐패시터(Cst2)를 구성하는 하나의 전극이 되며, 제3 전극(441)과 제1 전극(445)은 제7 콘택홀(428)을 통해 연결되어 캐패시터(Cst1)를 구성하는 다른 하나의 전극이 된다. 각 전극 사이에 위치하는 게이트 절연막(505), 층간 절연막(507), 평탄화막(509)은 캐패시터(Cst1, Cst2)를 구성하는 유전체로서의 기능을 하게 된다.
발광 표시 장치에 있어서, 제1 트랜지스터(T1)의 드레인 전극(405)에는 발광 소자(OLED)가 연결되는데, 발광소자(OLED)의 화소 전극(451)에 연결될 수 있다. 화소 전극(451)은 평탄화막(509)의 상부에 형성될 수 있고, 그 상부로는 화소 정의막(511)이 형성될 수 있으며, 화소정의막(511)에 소정의 개구부를 형성한 후, 발광 소자(OLED)를 형성할 수 있다.
발광 소자(OLED)는 전류의 흐름에 따라 적색, 녹색, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 제1 트랜지스터(T2)의 드레인 전극(425)에 연결되어 이로부터 플러스 전원을 공급받는 화소 전극(451)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 대향 전극(453), 및 이들 화소 전극(451)과 대향 전극(455)의 사이에 배치되어 발광하는 유기 발광막(453)으로 구성될 수 있다.
화소전극(451)은 ITO등의 투명 전극이나, Al/ITO의 반사형 전극으로 형성될 수 있고, 대향 전극(453)은 기판쪽으로 화상을 구현하는 배면발광형인 경우 Al/Ca등으로 전면 증착하여 형성하고, 대향 전극(453)쪽으로 화상을 구현하는 전면발광형인 경우에는 Mg-Ag/ITO로 투명 전극을 형성할 수 있다. 대향 전극(453)은 반드시 전면 증착될 필요는 없으며, 다양한 패턴으로 형성될 수 있음은 물론이다. 상기 화소 전극(451)과 대향 전극(455)은 서로 위치가 반대로 적층될 수도 있음은 물론이다.
유기막은 저분자 또는 고분자 유기막이 사용될 수 있는데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer)등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기재료도 구리프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine:NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성될 수 있다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이때 상기 홀 수송층(HTL)으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenyleneylene)계 및 폴리플루오렌(PolyFluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
도 6은 본 발명의 일실시예에 따른 캐패시터를 제조하는 공정을 나타낸 블럭도이다. 도 6을 참조하면, 본 발명에 따른 캐패시터(Cst)는 복수의 전극들, 보다 구체적으로, 게이트전극과 동일한 물질로 동일한 층상에 제3 전극(441)을 형성하는 공정, 소스 및 드레인 전극과 동일한 물질로 동일한 층상에 제2 전극(443)을 형성하는 공정, 화소전극(451)과 동일한 물질로 동일한 층상에 제1 전극(445)을 형성하는 공정, 및 활성층(420.430)과 동일한 물질로 제4 전극(447)을 형성하는 공정을 포함한다.
전술한 캐패시터(Cst)를 제조하기 위해, 우선, 기판(501)상에 활성층을 형성한다(S1). 이때, 활성층(420,430)과 동일한 물질로 형성되는 캐패시터(Cst)의 제4 전극(447)을 형성한다(S2). 활성층(420,430)과 제4 전극(447)이 형성된 다음, 활성층(420,430)과 제4 전극(447)상에 게이트절연막(505)을 형성하고(S3), 게이트절연막(505) 상에 게이트 전극(401,421) 및 게이트전극과 동일한 물질로 형성되는 제3 전극(441)을 형성한다(S4). 게이트 전극(401,421) 및 제3 전극(441) 상에는 층간 절연막(407)이 형성되며(S5), 층간 절연막(407) 상에는 활성층(420,430)과 전기적으로 접속되는 소스 및 드레인 전극(403,423;405,425)이 형성된다(S6). 이때, 층간 절연막(407) 상에는 소스 및 드레인 전극(403,423;405,425)과 동일한 물질로 형 성되는 캐패시터(Cst)의 제2 전극(443)이 형성된다(S7).
캐패시터(Cst)의 제2 전극(443)이 형성된 다음, 기판(501)상, 특히, 소스 및 드레인 전극(403,423;405,425)과 제2 전극(442) 상에는 평탄화막(509)이 형성된다(S8). 평탄화막(509)이 형성된 다음, 평탄화막(509)상에는 발광소자(OLED)의 화소전극(451)이 형성된다(S9). 이때, 평탄화막(509) 상에는 화소전극(451)과 동일한 물질로 형성된 제1 전극(445)이 형성된다(S10). 그 다음, 제1 전극 내지 제4 전극(445,443,441,447)이 형성된 다음, 제2 전극(443)과 제1 전극(445)에 형성된 평탄화막(509)의 두께를 줄여 캐패시터(Cst)의 사이즈를 줄이기 위해, 노광공정을 수행한다(S11). 노광단계에서는 제4 전극(445)을 마스크로 이용하여, 적층된 평탄화막(509)을 절반으로 줄이는 하프노광한다.
전술한 제조공정을 통해, 캐패시터(Cst)를 제조하는 경우, 캐패시터(Cst)의 용량은 비유전율과 캐패시터(Cst)를 이루는 전극의 면적에 비례하며, 캐패시터(Cst) 전극 사이의 거리에 반비례 하므로, 제2 전극과 제1 전극 사이에서 유전층역할을 수행하는 평탄화막의 두께가 줄여지면 캐패시터의 용량이 증대화된다.
도 7은 도 4의 Ⅴ-Ⅴ선에 따른 화소의 제2 실시예 단면도이고, 도 8은 본 발명의 다른 실시예에 따른 캐패시터를 제조하는 공정을 나타낸 블럭도이다.
도 7을 참조하면, 글래스(glass)재의 절연기판(501)상에 버퍼층(503)이 형성되어 있고, 이 버퍼층(503) 상부에 트랜지스터와 캐패시터(Cst)가 형성된다. 도 8을 참조하면, 본 발명에 따른 캐패시터(Cst)는 복수의 전극들, 보다 구체적으로, 게이트전극과 동일한 물질로 동일한 층상에 제3 전극(441)을 형성하는 공정, 소스 및 드레인 전극과 동일한 물질로 동일한 층상에 제2 전극(443)을 형성하는 공정, 화소전극(451)과 동일한 물질로 동일한 층상에 제1 전극(445)을 형성하는 공정, 및 활성층(420.430)과 동일한 물질로 제4 전극(447)을 형성하는 공정을 포함한다.
설명의 편의상, 도 5에 도시된 제1 실시예 화소의 구조와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하며, 제1 실시예에 따른 화소의 구성요소와 동일한 구성요소에 대한 구체적인 설명은 생략한다. 또한, 제조공정에 대한 설명에서도 도 6의 S1 내지 S7과 동일한 공정인 S21 내지 S27에 대한 상세한 설명은 생략한다.
S27단계, 즉, 캐패시터(Cst)의 제2 전극(443)이 형성된 다음, 소스 및 드레인 전극(403,423;405,425)과 제2 전극(443) 상에는 무기절연막(508)이 형성된다(S28). 무기절연막(508)이 형성된 다음, 무기절연막(508) 상에는 평탄화막(509)이 형성된다(S29). 이때, 평탄화막(509)은 유기평탄화막을 이용한다. 평탄화막(509)이 형성된 다음, 평탄화막(509)상에는 발광소자(OLED)의 화소전극(451)이 형성된다(S30). 이때, 평탄화막(509) 상에는 화소전극(451)과 동일한 물질로 형성된 제3 전극(445)이 형성된다(S31).
평탄화막(509) 하부에 무기절연막(508)이 형성되는 경우, 무기절연막(508)만으로 각 전극 사이의 절연을 충분히 달성할 수 있으므로, 무기절연막(508) 하부, 즉, 제2 전극(443)과 제1 전극(445) 사이의 평탄화막(509)을 제거하는 공정을 수행 한다(S32). S32단계에서, 평탄화막(509)을 노광공정을 이용하여 제거되며, 평탄화막(509)이 제거됨으로써, 캐패시터(Cst) 전체 사이즈를 줄일 수 있으므로, 캐패시터의 용량이 증대된다.
도 6 및 도 8에 후속되는 공정으로, 발광소자의 발광층을 적층하는 공정과, 발광층 상에 대향전극을 형성하는 공정을 더 포함한다.
이러한 유기 전계 발광 소자(OLED)의 구조는 반드시 이에 한정되는 것은 아니고, 다양하게 변형 적용 가능함은 물론이다.
도 9 및 도 10은 도 4의 캐패시터 부분을 간략화한 제1 및 제2 실시예 단면도이다.
도 9 및 도 10을 참조하면, 제4 전극(447) 상부에 제3 전극(441), 제2 전극(443), 제1 전극(445)이 차례대로 형성되어 있으며, 제4 전극(447)과 제2 전극(443)이 연결되고, 제3 전극(441)과 제1 전극(445)이 연결된다. 제4 전극(447)과 제2 전극(443)의 연결 구조는 ㄷ자 형태이며, 캐패시터(Cst1)를 구성하는 하나의 전극이 된다. 또한 제3 전극(441)과 제1 전극(445)의 연결 구조도 ㄷ자 형태이며, 캐패시터(Cst2)를 구성하는 다른 하나의 전극이 된다. 이들 전극 들 사이에는 전극들 사이에 유전체가 형성되어 있다. 캐패시터(Cst1, Cst2)는 ㄷ자 형태의 전극들이 엇갈려 결합한 형태로 형성된다.
본 발명에서는 캐패시터(Cst) 전극의 면적을 증대시켜 캐패시터(Cst)의 용량을 높이는 방안으로 캐패시터(Cst)는 4층의 전극 구조를 갖으며. 각 전극이 엇갈려 결합하는 형태를 갖는다. 이상, 제4 전극(447)과 제3 전극(441) 사이의 제1 공통면적(505), 제3 전극(441)과 제2 전극(443)의 제2 공통면적(507) 및 제2 전극(443)과 제1 전극(445)의 제3 공통면적(509)의 합만큼 캐패시터(Cst) 전극의 면적이 증대된다.
또한, 본 발명에서는 캐패시터의 용량을 높이면서 캐패시터의 사이즈를 줄이는 방안으로, 전극들 사이에서 유전체 역할을 수행하는 평탄화막 두께를 줄이거나, 제거하는 형태를 갖는다. 이에 따라, 캐패시터(Cst)의 사이즈는 줄이면서 캐패시터의 용량은 크게 증가하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 화소 전극을 이용하여 캐패시터는 4층 구조로 형성되고, ㄷ자 형태로 연결된 제3 전극과 제2 전극을 엇갈리게 결합하여 캐패시터 전극의 면적을 증대시켜 결국 캐패시터의 용량을 증대시킬 수 있다.
둘째, 증대된 캐패시터 용량으로 인하여 소스 전극 및 드레인 전극의 면적을 줄여 특히 배면 발광형 유기 발광 표시장치에서 화소영역의 면적을 상대적으로 크게 할 수 있으므로, 개구율을 향상 시킬 수 있다.
세째, 캐패시터를 구성하는 전극 들 사이에서 유전체 역할을 수행하는 평탄화막의 두께를 줄여, 캐패시터의 사이즈를 줄일 수 있다.
Claims (9)
- 기판상에 형성된 반도체층;상기 반도체층 상에 절연되도록 형성된 게이트 전극과, 상기 반도체층에 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;상기 소스 및 드레인 전극 상에 형성되는 평탄화막상에, 상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극과, 상기 화소 전극상에 형성된 발광층을 포함하는 발광소자;상호 전기적으로 절연되는 복수의 전극을 구비하되, 상기 전극들 중 상기 화소전극과 동일층 상에 상기 화소전극과 동일한 물질로 구비된 제1 전극을 갖는 캐패시터를 포함하며, 상기 평탄화막은 상기 제1 전극 하부에서 상대적으로 얇게 형성되는 다단구조인 발광표시장치.
- 기판상에 형성된 반도체층;상기 반도체층 상에 절연되도록 형성된 게이트 전극과, 상기 반도체층에 접속된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극과, 상기 화소 전극상에 형성된 발광층을 포함하는 발광소자;상호 전기적으로 절연되는 복수의 전극을 구비하되, 상기 전극들 중 상기 화 소전극과 동일층 상에 상기 화소전극과 동일한 물질로 구비된 제1 전극을 갖는 캐패시터를 포함하며, 상기 소스 및 드레인 전극 상부에는 무기절연막과 평탄화막이 형성되며, 상기 제1 전극 하부에는 무기절연막이 형성되는 발광표시장치.
- 제2항에 있어서,상기 평탄화막은 유기평탄화막인 발광표시장치.
- 제1항 또는 제2항에 있어서,상기 캐패시터는 상기 게이트전극과 동일한 물질로 형성된 제2 전극을 포함하는 발광표시장치.
- 제1항 또는 제2항에 있어서,상기 캐패시터는 상기 박막 트랜지스터의 소스 및 드레인 전극과 동일한 물질로 형성되는 제3 전극을 더 포함하는 발광 표시장치.
- 제1항 또는 제2항에 있어서,상기 캐패시터는 상기 반도체층과 동일한 물질로 구비된 제4 전극을 더 포함하는 발광표시장치.
- 제6항에 있어서,상기 반도체층은 폴리 실리콘으로 구비된 것을 특징으로 하는 발광표시장치.
- 반도체층을 형성하는 단계와,상기 반도체층 상에 상기 반도체층에 전기적으로 접속되며, 게이트, 소스 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계와,상기 평탄화막상에 상기 박막트랜지스터와 전기적으로 접속되며, 화소전극 및 발광층을 포함하는 발광소자를 형성하는 단계와,상기 소스 및 드레인 전극상에 평탄화막을 형성하는 단계와,상기 화소전극 하부의 상기 평탄화막 두께가 상대적으로 얇게 되도록 노광하는 단계와,상기 화소전극과 동일한 층에 상기 화소전극과 동일한 물질로 형성된 제1 전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 발광표시장치의 제조방법.
- 반도체층을 형성하는 단계와,상기 반도체층 상에 상기 반도체층에 전기적으로 접속되며, 게이트, 소스 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계와,상기 평탄화막상에 상기 박막트랜지스터와 전기적으로 접속되며, 화소전극 및 발광층을 포함하는 발광소자를 형성하는 단계와,상기 기판상에 무기절연막을 형성하는 단계와,상기 무기절연막 상에 평탄화막을 형성하는 단계와,상기 화소전극과 동일한 층에 상기 화소전극과 동일한 물질로 형성된 제1 전극을 포함하는 캐패시터를 형성하는 단계와,상기 무기절연막 상에 형성된 상기 평탄화막 중 상기 화소전극 하부의 평탄화막을 제거하는 단계를 포함하는 발광표시장치의 제조방법.
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908236B1 (ko) * | 2008-04-24 | 2009-07-20 | 삼성모바일디스플레이주식회사 | 유기 발광 디스플레이 장치 및 그 제조방법 |
| KR20140032267A (ko) * | 2012-09-06 | 2014-03-14 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법 |
| KR20150030063A (ko) * | 2013-09-11 | 2015-03-19 | 엘지디스플레이 주식회사 | 초고해상도 유기발광 다이오드 표시장치 및 그 제조 방법 |
| KR20150034462A (ko) * | 2013-09-26 | 2015-04-03 | 엘지디스플레이 주식회사 | 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법 |
| KR20150057016A (ko) * | 2013-11-18 | 2015-05-28 | 엘지디스플레이 주식회사 | 유기전계 발광소자 및 이의 제조 방법 |
| KR20150060454A (ko) * | 2013-11-26 | 2015-06-03 | 엘지디스플레이 주식회사 | 유기 발광 다이오드 디스플레이 장치 및 이의 제조 방법 |
| KR20150060296A (ko) * | 2013-11-26 | 2015-06-03 | 엘지디스플레이 주식회사 | 유기발광표시패널 및 이를 이용한 유기발광표시장치 |
| KR20150060195A (ko) * | 2013-11-26 | 2015-06-03 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 및 이의 제조방법 |
| KR20150066428A (ko) * | 2013-12-05 | 2015-06-16 | 엘지디스플레이 주식회사 | 유기전계 발광소자 |
| CN104795428A (zh) * | 2015-04-10 | 2015-07-22 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法以及显示装置 |
| KR20160017193A (ko) * | 2014-07-31 | 2016-02-16 | 엘지디스플레이 주식회사 | 유기전계발광표시장치 |
| KR20160057587A (ko) * | 2014-11-13 | 2016-05-24 | 엘지디스플레이 주식회사 | 고 개구율 유기발광 다이오드 표시장치 및 그 제조방법 |
| KR20160065300A (ko) * | 2014-11-28 | 2016-06-09 | 엘지디스플레이 주식회사 | 유기 발광 표시장치 |
| KR20160068635A (ko) * | 2014-12-06 | 2016-06-15 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303134B1 (ko) | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
-
2005
- 2005-04-06 KR KR1020050028704A patent/KR101162772B1/ko active IP Right Grant
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908236B1 (ko) * | 2008-04-24 | 2009-07-20 | 삼성모바일디스플레이주식회사 | 유기 발광 디스플레이 장치 및 그 제조방법 |
| US9171892B2 (en) | 2008-04-24 | 2015-10-27 | Samsung Display Co., Ltd. | Method of manufacturing an organic light emitting display device by patterning and formation of pixel and gate electrodes |
| KR20140032267A (ko) * | 2012-09-06 | 2014-03-14 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법 |
| KR20150030063A (ko) * | 2013-09-11 | 2015-03-19 | 엘지디스플레이 주식회사 | 초고해상도 유기발광 다이오드 표시장치 및 그 제조 방법 |
| KR20150034462A (ko) * | 2013-09-26 | 2015-04-03 | 엘지디스플레이 주식회사 | 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법 |
| KR20150057016A (ko) * | 2013-11-18 | 2015-05-28 | 엘지디스플레이 주식회사 | 유기전계 발광소자 및 이의 제조 방법 |
| KR20150060296A (ko) * | 2013-11-26 | 2015-06-03 | 엘지디스플레이 주식회사 | 유기발광표시패널 및 이를 이용한 유기발광표시장치 |
| KR20150060195A (ko) * | 2013-11-26 | 2015-06-03 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 및 이의 제조방법 |
| KR20150060454A (ko) * | 2013-11-26 | 2015-06-03 | 엘지디스플레이 주식회사 | 유기 발광 다이오드 디스플레이 장치 및 이의 제조 방법 |
| KR20150066428A (ko) * | 2013-12-05 | 2015-06-16 | 엘지디스플레이 주식회사 | 유기전계 발광소자 |
| KR20160017193A (ko) * | 2014-07-31 | 2016-02-16 | 엘지디스플레이 주식회사 | 유기전계발광표시장치 |
| KR20160057587A (ko) * | 2014-11-13 | 2016-05-24 | 엘지디스플레이 주식회사 | 고 개구율 유기발광 다이오드 표시장치 및 그 제조방법 |
| KR20160065300A (ko) * | 2014-11-28 | 2016-06-09 | 엘지디스플레이 주식회사 | 유기 발광 표시장치 |
| KR20160068635A (ko) * | 2014-12-06 | 2016-06-15 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN104795428A (zh) * | 2015-04-10 | 2015-07-22 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法以及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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