KR20160012873A - 듀얼 포트 스태틱 랜덤 액세스 메모리 셀 - Google Patents
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Abstract
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 포함하고, SRAM 셀은 제 1 풀업(PU) 디바이스, 제 1 풀다운(PD) 디바이스, 및 제 2 PD 디바이스를 포함하는 제 1 인버터; 제 1 인버터에 교차 결합된 제 2 인버터로서, 제 2 인버터는 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스를 포함하는 것인, 제 2 인버터; 제 1 포트를 형성하기 위해 제 1 인버터에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 제 2 포트를 형성하기 위해 제 2 인버터에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스를 포함한다. 제 1 PG 디바이스 및 제 2 PG 디바이스, 제 1 인버터의 제 1 PD 디바이스, 및 제 2 인버터의 제 3 PD 디바이스는 제 1 활성 영역 상에 구성된다. 제 3 PG 디바이스 및 제 4 PG 디바이스, 제 1 인버터의 제 2 PD 디바이스, 및 제 2 인버터의 제 4 PD 디바이스는 제 2 활성 영역 상에 구성된다.
Description
본 발명은 반도체 디바이스에 관한 것이다.
딥 서브 마이크론 집적 회로 기술에서, 내장된 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스는 고속 통신, 이미치 처리, 및 시스템 온 칩(system-on-chip; SOC) 제품의 인기있는 저장 유닛이 되었다. 예를 들어, 듀얼 포트(dual port; DP) SRAM 디바이스는 1 사이클에 1R (읽기) 1W (쓰기), 또는 2R (읽기)과 같은 병렬 동작을 허용하므로, 단일 포트 SRAM 보다 높은 대역폭을 갖는다. 감소된 피처 크기(feature size) 및 증가된 패킹 밀도를 갖는 진보된 기술에서, 셀 구조물의 낮은 부하 4및 높은 속도는 내장된 메모리 및 SOC 제품의 중요한 요소이다. 짧은 비트 라인(bit line; BL)을 갖는 박막형 SRAM 셀 구조물은 BL RC 지연에 더욱 양호한 성능을 제공한다. 그러나, 이러한 박막형 셀 구조물은 데이터 노드 누설, 풀다운(pull-down; PD) 디바이스/패스 게이트(pass gate; PG) 디바이스의 디바이스 매칭 및 전류 과밀 등을 포함하는 일부 문제를 겪는다. DP SRAM의 특정한 동작 모드(병렬 동작)는 ON 동작 모드의 2-포트를 커버하기 위해 더욱 많은 풀다운 구동 능력을 요청한다. 이것은 스태틱 노이즈 마진(static noise margin; SNM)을 위해 이중의 베타 비율 설정을 더욱 요구한다. 따라서, PD 디바이스 폭은 단일 포트 셀의 대략 2X가 될 것이다. 이것은 PD 디바이스의 드레인 노드의 L자형 또는 T자형 레이아웃을 야기하므로, 상기 문제들을 겪을 수 있다. 게다가, SRAM 셀은 리소그래피 공정 동안에 많은 어려움을 접할 수 있다. 그러므로, 상기 문제들을 다루기 위한 새로운 구조물을 갖는 것이 바람직하다.
본 발명의 목적은 듀얼 포트 스태틱 랜덤 액세스 메모리 셀을 제공하는 것이다.
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 제공한다. SRAM 셀은 제 1 풀업(PU) 디바이스, 제 1 풀다운(PD) 디바이스, 및 제 2 PD 디바이스를 포함하는 제 1 인버터; 제 1 인버터에 교차 결합된 제 2 인버터로서, 제 2 인버터는 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스를 포함하는 것인, 제 2 인버터; 제 1 포트를 형성하기 위해 제 1 인버터에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 제 2 포트를 형성하기 위해 제 2 인버터에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스를 포함한다. 제 1 PG 디바이스 및 제 2 PG 디바이스, 제 1 인버터의 제 1 PD 디바이스, 및 제 2 인버터의 제 3 PD 디바이스는 제 1 활성 영역 상에 구성된다. 제 3 PG 디바이스 및 제 4 PG 디바이스, 제 1 인버터의 제 2 PD 디바이스, 및 제 2 인버터의 제 4 PD 디바이스는 제 2 활성 영역 상에 구성된다. 제 1 PU 디바이스 및 제 2 PU 디바이스는 제 3 활성 영역 상에 구성된다.
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 제공한다. SRAM 셀은 제 2 인버터에 교차 결합된 제 1 인버터; 제 1 포트를 형성하기 위해 제 1 인버터에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 제 2 포트를 형성하기 위해 제 2 인버터에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스; 및 제 1 금속층에 형성되고 제 1 인버터, 제 2 인버터, 제 1 PG 디바이스, 제 2 PG 디바이스, 제 3 PG 디바이스 및 제 4 PG 디바이스에 결합되는 제 1 그룹의 금속 라인들을 포함한다. 제 1 그룹의 금속 라인들은 서로 평행하게 형성되고, 제 1 워드 라인(WL) 랜딩 라인, 제 1 로컬 상호 접속(LI) 라인, 제 1 비트 라인(BL), 제 1 Vss 라인, 제 1 비트 라인(BL) 바, 제 1 Vdd 라인, 제 2 BL, 제 2 Vss 라인, 제 2 BL 바, 제 2 LI 라인, 및 제 2 워드 라인(WL) 랜딩 라인의 순서로 제 1 방향을 따라 배열된다.
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 제공한다. SRAM 셀은 제 1 차원을 따라 연장된 제 1 연속 피처에 형성된 제 1 풀업(PU) 디바이스, 제 1 풀다운(PD) 디바이스, 및 제 2 PU 디바이스, 제 1 차원을 따라 연장된 제 2 연속 피처에 형성된 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스; 제 1 포트를 형성하기 위해 제 1 PU 디바이스, 제 1 PD 디바이스 및 제 2 PD 디바이스에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 및 제 2 포트를 형성하기 위해 제 2 PU 디바이스, 제 3 PD 디바이스 및 제 4 PD 디바이스에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스를 포함한다. 제 2 방향을 따른 SRAM 셀의 치수는 실질적으로 4개의 게이트 피치와 동일하고, 제 2 방향은 실질적으로 제 1 방향에 직교한다.
본 발명에 따르면, 듀얼 포트 스태틱 랜덤 액세스 메모리 셀을 제공하는 것이 가능하다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 및 도 2는 본 발명개시의 일부 실시예들에 따라 구성된 듀얼 포트 스태틱 랜덤 액세스 메모리(DP SRAM) 디바이스의 개략도이다.
도 3a는 본 발명개시의 일부 실시예들에 따라, DP SRAM 셀에 형성된 금속 라우팅 구조물의 평면도이다.
도 3b 및 도 3c는 본 발명개시의 일부 실시예들에 따라 DP SRAM 셀에 금속 라우팅 구조물을 포함하는 하나 이상의 금속층들의 평면도이다.
도 4a 내지 도 4c는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 5a 내지 도 5c는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 6a 및 도 6b는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀의 일부분의 평면도이다.
도 7a 및 도 7b는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 디바이스의 일부분의 평면도이다.
도 8은 본 발명개시의 일부 실시예들에 따라 구성된 다수의 금속층들을 포함하는 DP SRAM 디바이스의 일부분의 횡단면도이다.
도 1 및 도 2는 본 발명개시의 일부 실시예들에 따라 구성된 듀얼 포트 스태틱 랜덤 액세스 메모리(DP SRAM) 디바이스의 개략도이다.
도 3a는 본 발명개시의 일부 실시예들에 따라, DP SRAM 셀에 형성된 금속 라우팅 구조물의 평면도이다.
도 3b 및 도 3c는 본 발명개시의 일부 실시예들에 따라 DP SRAM 셀에 금속 라우팅 구조물을 포함하는 하나 이상의 금속층들의 평면도이다.
도 4a 내지 도 4c는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 5a 내지 도 5c는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀의 평면도이다.
도 6a 및 도 6b는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀의 일부분의 평면도이다.
도 7a 및 도 7b는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 디바이스의 일부분의 평면도이다.
도 8은 본 발명개시의 일부 실시예들에 따라 구성된 다수의 금속층들을 포함하는 DP SRAM 디바이스의 일부분의 횡단면도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
도 1 및 도 2는 본 발명개시의 일부 실시예들에 따라 구성된 듀얼 포트(DP) 스태틱 랜덤 액세스 메모리(SRAM) 셀(100)의 개략도이다. DP SRAM 셀(100)은 교차 결합된 제 1 인터터(110) 및 제 2 인버터(120)를 포함한다. 제 1 인버터(110)는 p형 금속 산화막 반도체 전계 효과 트랜지스터(p-type metal-oxide-semiconductor field-effect transistor; PMOSFET)로 형성된 제 1 풀업(pull-up; PU) 디바이스를 포함하고, 이는 PU-1로 언급된다. 제 1 인버터(110)는 병렬 모드로 구성되고 n형 MOSFET(NMOSFET)로 형성된 복수의 제 1 풀다운(PD) 디바이스들을 또한 포함하고, 이들은 PD1-1 및 PD1-2로 언급된다. 제 2 인버터(120)는 PMOSFET로 형성된 제 2 PU 디바이스를 포함하고, 이는 PU-2로 언급된다. 제 2 인버터(120)는 병렬 모드로 구성되고 NMOSFET로 형성된 복수의 제 2 PD 디바이스들을 또한 포함하고, 이들은 PD2-1 및 PD2-2로 언급된다.
도 1 및 도 2를 계속 참조하면, PU-1, PD1-1, 및 PD1-2의 드레인들은 전기적으로 서로 접속되어, 제 1 드레인 노드(또는 제 1 노드, 1st 노드로 나타남)를 정의한다. PU-2, PD2-1 및 PD2-2의 드레인들은 전기적으로 서로 접속되어, 제 2 드레인 노드(또는 제 2 노드, 2nd 노드로 나타남)를 정의한다. PU-1, PD1-1 및 PD1-2의 게이트들은 전기적으로 접속되어 제 2 노드(2nd 노드)에 결합된다. PU-2, PD2-1 및 PD2-2의 게이트들은 전기적으로 접속되어 제 1 노드(1st 노드)에 결합된다. PU-1 및 PU-2의 소스들은 전력 라인(Vcc 라인)에 전기적으로 접속된다. PD1-1, PD1-2, PD2-1, 및 PD2-2의 소스들은 상보성 전력 라인(Vss 라인)에 전기적으로 접속된다. 도 2에 도시된 바와 같이 일부 실시예들에서, PD1-1 및 PD1-2의 소스들은 제 1 Vss 라인에 전기적으로 접속되고, PD2-1 및 PD2-2의 소스들은 제 2 Vss 라인에 전기적으로 접속된다.
도 2에 도시된 바와 같이, DP SRAM 셀(100)은 제 1 포트(포트-A) 및 제 2 포트(포트-B)를 더 포함한다. 일부 실시예들에서, 포트-A는 적어도 2개의 패스 게이트(PG) 디바이스들을 포함하고, 이들은 PG-1 및 PG-2로 언급되고, 포트-B는 적어도 2개의 PG 디바이스들을 포함하고, 이들은 PG-3 및 PG-4로 언급된다. PG 디바이스들 각각은 NMOSFET를 포함할 수 있다. 일부 실시예들에서, PG-1의 드레인은 제 1 비트 라인(BL-A로서 언급됨)에 전기적으로 접속되고, PG-1의 소스는 제 1 노드(1st 노드)에 전기적으로 접속되며, PG-1의 게이트는 제 1 워드 라인(포트-A WL으로 언급됨)에 전기적으로 접속된다. PG-2의 드레인은 제 1 비트 라인 바(BL-A 바)에 전기적으로 접속되고, PG-2의 소스는 제 2 노드(2nd 노드)에 전기적으로 접속되며, PG-2의 게이트는 제 1 워드 라인(포트-A WL)에 전기적으로 접속된다. PG-3의 드레인은 제 2 비트 라인(BL-B)에 전기적으로 접속되고, PG-3의 소스는 제 1 노드(1st 노드)에 전기적으로 접속되며, PG-3의 게이트는 제 2 워드 라인(포트-B WL)에 전기적으로 접속된다. PG-4의 드레인은 제 2 비트 라인 바(BL-B 바)에 전기적으로 접속되고, PG-4의 소스는 제 2 노드(2nd 노드)에 전기적으로 접속되며, PG-4의 게이트는 제 2 워드 라인(포트-B WL)에 전기적으로 접속된다. 워드 라인 및 비트 라인은 읽기 기능 및/또는 쓰기 기능을 제공할 수 있다.
다양한 NMOSFET 및 PMOSFET가 임의의 적절한 기술로 형성될 수 있다. 일부 실시예에서, NMOSFET 및 PMOSFET는 종래의 MOSFET일 수 있다. 다양한 NMOSFET 및 PMOSFET는 하이-k/금속 게이트 기술을 이용하여 형성될 수 있다. 일부 대안적인 실시예들에서, 다양한 NMOSFET 및 PMOSFET는 핀 전계 효과 트랜지스터(Fin-like field effect transistor; FinFET)를 포함할 수 있다. FinFET는 반도체 기판 상에 유전체 물질층을 퇴적하는 단계, 유전체 물질층의 개구부를 형성하기 위해 유전체 물질층을 에칭하는 단계, 및 핀 활성 영역 및 STI 피처를 형성하기 위해 개구부 내의 반도체 기판 상에 반도체 물질(예컨대, 실리콘)을 선택적으로 에피택시 성장시키는 단계를 포함하는 공정에 의해 형성될 수 있다. 다양한 FinFET는 또한 향상된 이동성 및 디바이스 성능을 위해 변형된 피처를 포함할 수 있다. 예를 들어, pFinFET는 실리콘 기판 상에 에피택시 성장된 실리콘 게르마늄을 포함할 수 있다. 일부 실시예들에서, DP SRAM 셀(100)은 추가적인 PD 디바이스 및 PG 디바이스와 같은 추가적인 디바이스들을 포함할 수 있다.
도 3a는 본 발명개시의 일부 예시적인 실시예들에 따라, DP SRAM 셀(100)의 금속층(예컨대, M1)에 형성된 금속 라우팅 구조물(200)의 평면도이다. 도 3a를 참조하면, 복수의 금속 라인들(202-222)이 제 1 금속층(M1)에 형성되고, 실질적으로 제 1 차원(294)으로 정렬된다.
도 3a를 계속 참조하면, 일부 실시예들에서, DP SRAM 셀(100)의 제 1 금속층(M1)은 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202), 제 1 로컬 상호 접속(LI)(204), 제 1 비트 라인(BL-A)(206), 제 1 Vss 라인(208), 제 1 비트 라인 바(BL-A 바)(210), 제 1 Vdd 라인(212), 제 1 비트 라인(BL-B)(214), 제 2 Vss 라인(216), 제 2 비트 라인 바(BL-B 바)(218), 제 2 로컬 상호 접속(LI)(220), 및 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)을 포함한다. 일부 실시예들에서, 금속 라인들(202-222)은 도 3a에 관해서 논의된 바와 같은 순서로 제 1 금속층(M1)에 배열된다. 도 3a의 금속 라인 라우팅 구조물(200)은 상이한 활성 영역들에 각기 분포된 동일한 인버터의 다수의 PD 디바이스들을 갖는 DP SRAM 셀에 적용 가능하다. 예를 들어, 본 발명개시에서 나중에 논의되는 같이, 제 1 인버터(인버터-1)의 제 1 PD 디바이스(PD1-1)는 제 1 활성 영역 상에 형성될 수 있고, 제 1 인버터(인버터-1)의 제 2 PD 디바이스(PD1-2)는 제 2 활성 영역 상에 형성될 수 있다. 제 1 금속층(M1)에서 금속 라인 라우팅 구조물(200)의 금속 라인들은 직선이므로, 패턴에 균일한 밀도 및 1차원의 라우팅을 제공하기 위해 리소그래피 패턴화에 유리할 수 있다.
일부 실시예들에서, 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202) 및 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)은 제 1 금속층(M1) 아래에 형성된 게이트 구조물들을 제 2 금속층(M2)에 그리고 제 1 금속층(M1) 위에 형성된 하나 이상의 워드 라인들에 전기적으로 접속하기 위해 이용될 수 있다. 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202) 및 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)은 도 3a에 도시된 바와 같이 셀의 경계(201) 상에 형성될 수 있다. 제 1 Vdd 라인(212)은 실질적으로 제 1 금속층(M1)에서 DP SRAM 셀(100)의 중앙 부분에 배치될 수 있다. 일부 실시예들에서, 제 1 금속층(M1)의 금속 라인들(202-222)은 실질적으로 제 1 차원(294)을 따라 정렬된다. 본 실시예에서, Vdd 라인 및 Vss 라인 중 적어도 하나가 잡음 차폐를 위해 제 1 금속층(M1)의 2개의 인접한 비트 라인들 사이에 구성된다. 예를 들어, 제 1 Vss 라인(208)은 제 1 비트 라인(BL-A)(206)과 제 1 비트 라인 바(BL-A 바)(210) 사이에 형성되고, 제 1 Vdd 라인(212)은 제 1 비트 라인 바(BL-A 바)(210)와 제 2 비트 라인(BL-B)(214) 사이에 형성되며, 제 2 Vss 라인(216)은 제 2 비트 라인(BL-B)(214)과 제 2 비트 라인 바(BL-B 바)(218) 사이에 형성된다.
도 3b 및 도 3c는 본 발명개시의 일부 실시예들에 따라 DP SRAM 셀의 제 1 금속층(M1) 위에 형성된 금속 라우팅 구조물을 포함하는 하나 이상의 금속층들의 평면도이다. 도 3b에 도시된 바와 같이 일부 실시예들에서, DP SRAM 셀(100)은 적어도 2개의 상호 접속층들, 즉, 제 1 금속층(M1) 및 제 1 금속층(M1) 위에 형성된 제 2 금속층(M2)을 포함한다. 금속 라우팅 구조물(270)은 제 1 금속층(M1) 위의 제 2 금속층(M2)에 형성된 복수의 금속 라인들(205-258)을 포함할 수 있다. 금속 라인들(250-258)은 실질적으로 제 2 차원(292)으로 정렬될 수 있다. 도 3b 및 도 3c에 도시된 바와 같이, 제 2 차원(292)은 실질적으로 제 1 차원(294)에 직교할 수 있다.
도 3b에 도시된 바와 같이 일부 실시예들에서, DP SRAM 셀(100)의 제 2 금속층(M2)은 제 3 Vss 라인(250), 제 2 워드 라인(WL-A)(252), 제 2 Vdd 라인(254), 제 2 워드 라인(WL-B)(256), 및 제 4 Vss 라인(258)을 포함한다. 제 3 Vss 라인(250) 및 제 4 Vss 라인(258)은 비트 셀의 경계(201) 상에 형성될 수 있다. 제 2 Vdd 라인(254)은 실질적으로 제 2 금속층(M2)에서 DP SRAM 셀(100)의 중앙 부분에 배치될 수 있다. 일부 실시예들에서, 제 2 금속층(M2)의 금속 라인들(250-258)은 실질적으로 제 2 차원(292)을 따라 모두 정렬되고, 제 2 차원(292)은 실질적으로 제 1 차원(294)에 직교한다. 일부 실시예들에서, 금속 라인들(250-258)은 도 3b에 도시된 바와 같은 순서로 제 2 금속층(M2)에 배열된다. 본 실시예에서, Vdd 라인 및 Vss 라인 중 적어도 하나가 제 2 금속층(M2)의 2개의 인접한 워드 라인들 사이에 구성된다. 예를 들어, 제 2 Vdd 라인(254)은 제 1 워드 라인(WL-A)(252)와 제 2 워드 라인(WL-B)(256) 사이에 형성될 수 있다. Vss 라인 및 Vdd 라인은 DP SRAM 셀의 전력을 라우팅하고 제공하기 위해 전력 라인의 역할을 할 수 있다. 다양한 실시예들에서, 제 1 금속층(M1)의 금속 라인 및/또는 제 2 금속층(M2)의 금속 라인은 상이한 구성을 가질 수 있다.
도 3b를 계속 참조하면, 제 1 금속층(M1)을 제 2 금속층(M2)에 결합시키기 위한 다양한 비아들이 제 1 금속층(M1) 상에 적절히 구성되고 형성된다. 일부 실시예들에서, 제 1 금속층(M1) 상의 비아들은 제 3 Vss 라인(250)을 제 1 Vss 라인(208) 및 제 2 Vss 라인(216)에 각각 결합시키기 위해 제 1 Vss 라인(208) 및 제 2 Vss 라인(216)에 각각 장착된 제 1 비아(230) 및 제 2 비아(232)를 포함한다. 제 3 비아(234)는 제 1 워드 라인(WL-A)(252)을 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202)에 결합시키기 위해 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202) 상에 장착될 수 있다. 제 4 비아(236)는 제 1 Vdd 라인(212)을 제 2 Vdd 라인(254)에 결합시키기 위해 제 1 Vdd 라인(212) 상에 장착될 수 있다. 제 5 비아(238)는 제 2 워드 라인(WL-B)(256)을 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)에 결합시키기 위해 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222) 상에 장착될 수 있다. 제 6 비아(240) 및 제 7 비아(242)는 제 4 Vss 라인(258)을 제 1 Vss 라인(208) 및 제 2 Vss 라인(216)에 각각 결합시키기 위해 제 1 Vss 라인(208) 및 제 2 Vss 라인(216) 상에 장착될 수 있다. 다양한 금속 라인들이 다양한 PU 디바이스, PD 디바이스, 및 PG 디바이스들의 구성에 따라 상이하게 구성 및/또는 배열될 수 있다. 비아들(230-242)은 접속 경로의 역할을 하기 위해서 금속층들(M1 및 M2) 사이에 위치한다는 것을 유념한다. 따라서, 이러한 비아들은 M1 상에 그리고 M2 아래에 장착된다.
도 3c는 본 발명개시의 일부 예시적인 실시예들에 따라, DP SRAM 셀(100)의 하나 이상의 금속층들(예컨대, 금속층 M1) 상에 형성된 금속 라우팅 구조물(300)의 평면도이다. 도 3c에 도시된 바와 같이 일부 실시예들에서, DP SRAM 셀(100)은 적어도 2개의 상호 접속층들, 즉, 제 1 금속층(M1) 및 제 1 금속층(M1) 위에 형성된 제 2 금속층(M2)을 포함한다. 금속 라우팅 구조물(300)은 제 1 금속층(M1) 위의 제 2 금속층(M2)에 형성된 복수의 금속 라인들(310-318)을 포함할 수 있다. 금속 라인들(310-318)은 실질적으로 제 2 차원(292)으로 정렬될 수 있다. 도 3b 및 도 3c에 도시된 바와 같이, 제 2 차원(292)은 실질적으로 제 1 차원(294)에 직교할 수 있다.
도 3c에 도시된 바와 같이 일부 실시예들에서, DP SRAM 셀(100)의 제 2 금속층(M2)은 제 2 Vdd 라인(310), 제 1 워드 라인(WL-A)(312), 제 3 Vss 라인(314), 제 2 워드 라인(WL-B)(316), 및 제 3 Vss 라인(318)을 포함한다. 제 2 Vdd 라인(310) 및 제 3 Vdd 라인(318)은 도 3c에 도시된 바와 같이 비트 셀의 경계(301) 상에 있을 수 있다. 제 3 Vss 라인(314)은 실질적으로 셀의 제 2 금속층(M2) 상의 DP SRAM 셀(100)의 중앙 부분에 배치될 수 있다. 일부 실시예들에서, 제 2 금속층(M2)의 금속 라인들(310-318)은 실질적으로 제 2 차원(292)을 따라 모두 정렬되고, 제 2 차원(292)은 실질적으로 제 1 차원(294)에 직교한다. 일부 실시예들에서, 금속 라인들(310-318)은 도 3c에 관해서 논의된 바와 같은 순서로 제 2 금속층(M2)에 배열된다. 다양한 실시예들에서, 제 1 금속층(M1)의 금속 라인 및/또는 제 2 금속층(M2)의 금속 라인은 상이한 구성을 가질 수 있다. 본 실시예에서, Vdd 라인 및 Vss 라인 중 적어도 하나가 제 2 금속층(M2)의 2개의 인접한 워드 라인들 사이에 구성된다. 예를 들어, 제 3 Vss 라인(314)은 제 1 워드 라인(WL-A)(312)과 제 2 워드 라인(WL-B)(316) 사이에 구성될 수 있다.
도 3c를 계속 참조하면, 제 1 금속층(M1)을 제 2 금속층(M2)에 결합시키기 위한 다양한 비아들이 제 1 금속층(M1) 상에 적절히 구성되고 형성된다. 일부 실시예들에서, 제 1 금속층(M1) 상의 비아들은 제 2 금속층(M2)의 제 2 Vdd 라인(310)을 제 1 금속층(M1)의 제 1 Vdd 라인(212)에 결합시키기 위해 제 1 Vdd 라인(212) 상에 장착된 제 1 비아(330)를 포함한다. 제 2 비아(332)는 제 2 금속층(M2)의 제 1 워드 라인(WL-A)(312)을 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202)에 결합시키기 위해 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202) 상에 장착될 수 있다. 제 3 비아(334) 및 제 4 비아(336)는 제 2 금속층(M2)의 제 3 Vss 라인(314)을 제 1 Vss 라인(208) 및 제 2 Vss 라인(216)에 각각 결합시키기 위해 제 1 Vss 라인(208) 및 제 2 Vss 라인(216) 상에 장착될 수 있다. 제 5 비아(338)는 제 2 워드 라인(WL-B)(316)을 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)에 결합시키기 위해 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222) 상에 장착될 수 있다. 제 6 비아(340)는 제 3 Vdd 라인(320)을 제 1 Vdd 라인(212)에 결합시키기 위해 제 1 Vdd 라인(212) 상에 장착될 수 있다. 비아들(330-340)은 접속 경로의 역할을 하기 위해서 금속층들(M1 및 M2) 사이에 위치한다는 것을 유념한다. 따라서, 이러한 비아들은 금속층(M1) 상에 그리고 금속층(M2) 아래에 장착된다.
도 4a는 본 발명개시의 다양한 실시예들에 따라 설계된 다양한 디바이스들을 포함하는 DP SRAM 셀(400)의 평면도이다. 일 실시예에서, DP SRAM 셀(400)은 도 2의 DP SRAM 셀(100)의 일부분일 수 있다. DP SRAM 셀(400)은 DP SRAM의 하나의 셀을 포함하고, 반도체 기판 상에 형성된다. 반도체 기판은 실리콘을 포함할 수 있다. 대안적으로, 기판은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 물질을 포함할 수 있다. 반도체 기판은 다른 적절한 피처들 및 구조물들을 포함할 수 있다. 일 실시예에서, 반도체 기판은 분리를 위해 지지용 벌크 웨이퍼 상의 절연층 위에 형성된 반도체 물칠의 층을 이용한다. 기술 및 구조물은 SOI(semiconductor on isolation)로 언급된다. SOI 구조물은 SIMOX(separation by implanted oxygen), BESOI(bonding and etching back), 및 ZMR(zone melting and recrystallization)을 포함하는 상이한 기술들에 의해 형성될 수 있다.
도 4a를 참조하면, DP SRAM 셀(400)은 단위 셀 경계(401)에 의해 정의된, 단위 셀 영역에 형성된다. 일 실시예에서, 단위 셀 영역은 제 1 방향을 따른 제 1 차원(492) 및 제 1 방향에 실질적으로 직교하는 제 2 방향을 따른 제 2 차원(424)을 갖는 직사각형 모양으로 정의된다. 일부 실시예들에서, 제 1 차원(492)은 제 2 차원(494)보다 길 수 있다. 제 1 차원(492) 및 제 2 차원(494)은 각각 롱 피치 및 쇼트 피치로 언급될 수 있다. SRAM 셀(400)은 셀의 중앙 부분에 배치된 N웰 영역(402)을 포함한다. SRAM 셀(400)은 N웰 영역(402)의 2개의 측면들 상에 배치된 P웰 영역들(404 및 406)을 더 포함한다. 일부 실시예들에서, N웰 영역(402) 및 P웰 영역들(404 및 406)은 또한 단위 셀 경계(401)를 너머 다수의 셀들로 연장될 수 있다. 예를 들어, N웰 영역(402) 및 P웰 영역들(404 및 406)은 제 2 방향에서 1개 이상의 셀들로 연장될 수 있다.
다양한 활성 영역들이 분리 피처에 의해 기판에 정의되고, 분리 피처에 의해 서로 분리된다. 분리 피처는 적절한 기술을 이용하여 반도체 기판에 형성된다. 일 실시예에서, 분리 피처는 쉘로우 트렌치 분리(shallow trench isolation; STI) 기술에 의해 형성된다. 다른 실시예에서, 분리 피처는 대안적으로 LOCOS(local oxidation of silicon) 기술에 의해 형성된다. 또 다른 실시예에서, STI 피처의 형성은 기판에 트렌치를 에칭하고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 하나 이상의 절연 물질에 의해 트렌치를 충전(fill)하는 것을 포함한다. 충전된 트렌치는 다층 구조물(예를 들어, 트렌치를 충전하는 실리콘 질화물을 갖는 열 산화 라이너 층)을 가질 수 있다. 활성 영역은 분리 피처의 형성 시에 반도체 기판에 정의된다.
일부 실시예들에서, DP SRAM 셀(400)은 FinFET와 같은 핀 트랜지스터들을 형성하기 위해 핀 활성 영역(핀 활성 피처)을 포함한다. 핀 활성 영역은 반도체 기판 상에 형성되고, SRAM 셀(400) 내에 정의된다. 핀 활성 영역은 적합한 기술에 의해 형성되고, 핀 활성 영역 STI 피처 양자 모두를 형성하기 위한 공정으로 형성될 수 있다. 일 실시예에서, 핀 활성 영역은 트렌치를 형성하기 위해 반도체를 에칭하는 단계, 쉘로우 트렌치 분리(STI) 피처를 형성하기 위해 트렌치를 부분적으로 충전하는 단계를 포함하는 공정에 의해 형성된다. 본 실시예를 증진하기 위해서, 에피택시 반도체층이 핀 활성 영역 상에 선택적으로 형성된다. 다른 실시예에서, 핀 활성 영역은 반도체 기판 상에 유전체 물질층을 퇴적하는 단계, 유전체 물질층의 개구부를 형성하기 위해 유전체 물질층을 에칭하는 단계, 핀 활성 영역 및 분리 피처를 형성하기 위해 개구부 내의 반도체 기판 상에 반도체 물질(예컨대, 실리콘)을 선택적으로 에피택시 성장시키는 단계를 포함하는 공정에 의해 형성된다. 또 다른 실시예에서, 다양한 FinFET들은 향상된 이동성 및 디바이스 성능을 위해 변형된 피처를 포함할 수 있다. 예를 들어, pFinFET는 실리콘 기판 상에 에피택시 성장된 실리콘 게르마늄을 포함한다. pFinFET는 실리콘 기판 상에 에피택시 성장된 실리콘 카바이드를 포함한다.
도 4a를 계속 참조하면, DP SRAM 셀(400)은 P웰 영역(406)에 형성된 제 1 활성 영역(412), 및 P웰 영역(406)에 형성된 제 2 활성 영역(414)을 포함한다. 제 3 활성 영역(416)이 N웰 영역(402)에 형성되고, 제 1 활성 영역(412)과 제 2 활성 영역(414) 사이에 배치된다. 일부 실시예들에서, 제 1 활성 영역(412), 제 2 활성 영역(414) 및 제 3 활성 영역(416) 각각은 제 2 차원(494)을 따라 연장된다. 일부 실시예들에서, 제 1 활성 영역(412), 제 2 활성 영역(414) 및 제 3 활성 영역(416) 또는 이들의 서브세트는 제 2 차원(494)에서 4개 이상의 셀들과 같은 다수의 셀들로 연장될 수 있다.
도 4a에 도시된 바와 같은 일부 실시예들에서, 제 1 활성 영역(412) 및 제 2 활성 영역(414) 각각은 다양한 FinFET들을 형성하기 위해 구성된 하나 이상의 핀 활성 피처들을 포함한다. 제 1 활성 영역(412)의 하나 이상의 핀 활성 피처들, 제 2 활성 영역(414)의 하나 이상의 핀 활성 피처들, 및 제 3 활성 영역(416)의 핀 활성 피처는 DP SRAM 셀(400)의 제 2 차원(494)를 따라 연장될 수 있다.
도 4a를 계속 참조하면, 일부 실시예들에서, 다양한 게이트 피처들이 다양한 nFinFET들 및 pFinFET들을 형성하기 위해 DP SRAM 셀(400)의 활성 영역들 상에 형성된다. 게이트 피처는 게이트 유전체층(예컨대, 실리콘 산화물) 및 게이트 유전체층 상에 배치된 게이트 전극(예컨대, 도핑된 폴리실리콘)을 포함할 수 있다. 다른 실시예에서, 게이트 피처는 대안적으로 또는 부가적으로 회로 성능 및 제조 통합을 위해 다른 적합한 물질들을 포함한다. 예를 들어, 게이트 유전체층은 하이-k(high-k) 유전체 물질층를 포함할 수 있다. 게이트 전극은, 알루미늄, 구리, 텅스텐 또는 다른 적절한 전도성 물질과 같은 금속을 포함할 수 있다.
도 4a에 도시된 바와 같이, 다양한 게이트들이 제 1 차원(492)을 따라 연장되도록 형성되고, PU 디바이스, PD 디바이스 및 PG 디바이스를 형성하기 위해 활성 영역을 이용하여 구성된다. 본 실시예에서, 게이트(420)가 PG-1을 형성하기 위해 제 1 활성 영역(412)의 하나 이상의 핀 활성 피처들 위에 배치된다. 게이트(424)가 PG-3을 형성하기 위해 제 2 활성 영역(414)의 하나 이상의 핀 활성 피처들 위에 배치된다. 게이트(430)가 PG-2을 형성하기 위해 제 1 활성 영역(412)의 하나 이상의 핀 활성 피처들 위에 배치된다. 유사하게, 게이트(434)가 PG-4을 형성하기 위해 제 2 활성 영역(414)의 하나 이상의 핀 활성 피처들 위에 배치된다. PD1-1, PU-1, 및 PD1-2를 각각 형성하기 위해 롱 게이트(426)가 제 1 활성 영역(412), 제 3 활성 영역(416) 및 제 2 활성 영역(414) 위에 연장되도록 형성된다. 유사하게, PD2-1, PU-2, 및 PD2-2를 각각 형성하기 위해 롱 게이트(428)가 제 1 활성 영역(412), 제 3 활성 영역(416) 및 제 2 활성 영역(414) 위에 연장되도록 형성된다. 도 4a에 도시된 바와 같은 일부 실시예들에서, 게이트들(420, 464, 430, 및 434) 각각의 길이는 실질적으로 게이트들(426 및 428) 각각의 길이보다 짧다. 도 4a에 도시된 바와 같이, PG-1, PD1-1, PD2-1 및 PG-2는 제 1 활성 영역(412)에 형성되고, PG-3, PD1-2, PD2-2, 및 PG-4는 제 2 활성 영역(414)에 형성되며, PU-1 및 PU-2는 제 1 활성 영역(412)과 제 2 활성 영역(414) 사이에 배치된 제 3 활성 영역(416)에 형성된다. 일부 실시예들에서, 하나 이상의 PU 디바이스들은 더미 게이트(예컨대, 드레인측 디바이스 422 및 432)를 갖고, 이는 안정성을 개선시킬 수 있다.
도 4a를 계속 참조하면, 다양한 상호 접속 구조물들이 이용되어 nFinFET 및 pFinFET를 결합하여 기능적 DP SRAM 셀을 형성할 수 있다. 일부 실시예들에서, PG-1의 드레인은, PG-1과 PD1-1 사이에 배치되고 활성 영역(412)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD1-1의 드레인에 전기적 및 물리적으로 접속될 수 있다. PG-2의 드레인은, PG-2과 PD2-1 사이에 배치되고 활성 영역(412)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD2-1의 드레인에 전기적 및 물리적으로 접속될 수 있다. PD1-1 및 PD2-1의 소스는 PD1-1과 PD2-1 사이에 배치되고 활성 영역(412)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 소스 영역으로서 형성될 수 있다.
유사하게, 도 4a에 도시된 바와 같은 일부 실시예들에서, PG-3의 드레인은, PG-3과 PD1-2 사이에 배치되고 활성 영역(414)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD1-2의 드레인에 전기적 및 물리적으로 접속될 수 있다. PG-4의 드레인은, PG-4과 PD2-2 사이에 배치되고 활성 영역(414)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD2-2의 드레인에 전기적 및 물리적으로 접속될 수 있다. PD1-2 및 PD2-2의 소스는 PD1-2과 PD2-2 사이에 배치되고 활성 영역(414)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 소스 영역으로서 형성될 수 있다.
도 4b는 본 발명개시의 다양한 실시예들에 따라 설계된 다양한 디바이스들 및 콘택 피처들을 포함하는 DP SRAM 셀(400)의 평면도이다. 도 4b를 참조하면, DP SRAM 셀(400)은 게이트, 소스 영역 및/또는 드레인 영역 상의 다양한 콘택들을 더 포함한다. 콘택 피처들은 도핑 영역 또는 게이트를 금속층에 전기적으로 접속하는 것을 포함하는 라우팅을 위해 배치 및 구성된다. 부가적으로 또는 대안적으로, 콘택 피처들은 로컬 상호 접속으로서 기능하기 위해 다양한 기하학적 구조를 갖도록 설계된다. 일부 실시예들에서, 실리사이드 피처(도시되지 않음)가 게이트, 소스 영역 및/또는 드레인 영역에 대한 콘택을 형성하는데 이용될 수 있다. 실리사이드 피처는 자기 정렬된 실리사이드(살리시드)와 같은 당해 기술 분야에 공지된 공정에 의해 형성될 수 있고, 동일 처리 절차로 다른 콘택 실리사이드와 함께 형성될 수 있다.
일부 실시예들에서, 하나 이상의 콘택 피처들은 PG 디바이스, PD 디바이스, 및/또는 PU 디바이스의 도핑 영역을 전기적으로 접속하기 위해 도핑 영역 및 대응하는 활성 영역 위에 형성된다. 예를 들어, 콘택(440)은 도 4b에서 나중에 논의되는 바와 같이, 제 1 금속층(M1)의 비트 라인(BL-A)(206)에 PG-1의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(442)은 제 1 금속층(M1)의 비트 라인 바(BL-A 바)(210)에 PG-2의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(444)은 제 1 금속층(M1)의 비트 라인(BL-B)(214)에 PG-3의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(446)은 제 1 금속층(M1)의 비트 라인 바(BL-B 바)(218)에 PG-4의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(448)은 PD1-1 및 PD2-1을 전기적으로 접속하기 위해 소스 콘택의 기능을 할 수 있고, 콘택(448)은 제 1 금속층(M1)의 제 1 Vss 라인(208)에 도핑 소스 영역을 라우팅하기 위해 이용될 수 있다. 콘택(450)은 PU-1 및 PU-2을 전기적으로 접속하기 위해 소스 콘택의 기능을 할 수 있고, 콘택(450)은 제 1 금속층(M1)의 제 1 Vdd 라인(212)에 도핑 소스 영역을 라우팅하기 위해 이용될 수 있다. 콘택(452)은 PD1-2 및 PD2-2을 전기적으로 접속하기 위해 소스 콘택의 기능을 할 수 있고, 콘택(452)은 제 1 금속층(M1)의 제 2 Vss 라인(216)에 도핑 소스 영역을 라우팅하기 위해 이용될 수 있다.
일부 실시예들에서, 하나 이상의 콘택 피처들이 또한 긴 직사각형 모양의 롱 콘택으로 설계될 수 있고, 긴 직사각형 모양에서 제 1 방향을 따른 제 1 차원(492)은 실질적으로 제 2 방향을 따른 제 2 차원(494)보다 길다. 롱 콘택은 동일 인버터의 PD 디바이스의 드레인을 PU 디바이스의 대응하는 드레인에 전기적으로 접속하기 위해 드레인 콘택의 기능을 할 수 있다. 롱 콘택은 제 1 활성 영역(412), 제 3 활성 영역(416) 및 제 2 활성 영역(414) 위로 연장될 수 있다. 예를 들어, 롱 콘택(454)은 PD1-1, PU-1 및 PD1-2의 드레인들을 전기적으로 접속하기 위해 롱 드레인 콘택(454)의 기능을 할 수 있다. 롱 콘택(454)은 제 1 데이터 노드(노드-1 또는 데이터 노드)를 정의할 수 있다. 롱 콘택(456)은 PD2-1, PU-2 및 PD2-2의 드레인들을 전기적으로 접속하기 위해 롱 드레인 콘택(456)의 기능을 할 수 있다. 롱 콘택(456)은 제 2 데이터 노드(노드-2 또는 데이터 노드 바)를 정의할 수 있다. 일부 실시예들에서, 롱 콘택[예컨대, 콘택(454) 및/또는 콘택(456)]의 제 1 방향(492)을 따른 제 1 치수는 실질적으로 다른 콘택[예컨대, 콘택들(440, 442, 444, 446, 448, 450, 및/또는 452)]의 제 1 방향(492)을 따른 제 1 치수보다 길다.
도 4b를 계속 참조하면, 일부 실시예들에서, 게이트 콘택 피처들(462, 464, 466, 468, 470, 및 472)과 같은 SRAM 셀(400)의 하나 이상의 콘택 피처들은 일반 콘택 기능을 위해 정사각형 모양으로 설계된다. 일부 실시예들에서, 게이트 콘택 피처들(462, 464, 466, 468, 470, 및 472)은 제 1 금속층(M1) 또는 제 2 금속층(M2)의 대응하는 금속 라인들에 게이트 피처들을 라우팅한다. 예를 들어, 게이트 콘택 피처들(462 및 466)은 제 1 금속층(M1)의 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202)에 게이트 피처들(420 및 430)을 각각 라우팅한다. 게이트 콘택 피처들(468 및 472)은 제 1 금속층(M1)의 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)에 게이트 피처들(424 및 434)을 각각 라우팅한다. 게이트 콘택 피처(464)는 제 1 로컬 상호 접속(1st LI)(204)에 게이트 피처(426)를 라우팅하고, 게이트 콘택 피처(470)는 제 2 로컬 상호 접속(2nd LI)(220)에 게이트 피처(428)를 라우팅한다.
도 4c는 본 발명개시의 다양한 실시예들에 따라 다양한 디바이스들, 콘택 피처들 및 금속 라우팅 구조물을 포함하는 DP SRAM 셀(400)의 평면도이다. 일 실시예에서, DP SRAM 셀(400)은 도 3a 및 도 3b에 논의된 바와 같이 금속 라우팅 구조물을 포함하는 금속층(M1)을 포함한다. 일부 실시예들에서, 하나 이상의 비아들(비아-1)(470-484)이 제 1 금속층(M1)을 제 2 금속층(M2)에 전기적으로 접속하기 위해 제 1 금속층(M1) 위에 형성될 수 있다.
일부 실시예들에서, 롱 콘택/데이터 노드(456)는 제 1 로컬 상호 접속(1st LI)(204)에 의해 게이트(426)에 접속될 수 있다. 예를 들어, 게이트 콘택(464)은 제 1 금속층(M1)의 제 1 로컬 상호 접속(1st LI)(204)에 게이트(426)를 라우팅하는데 이용될 수 있고, 제 1 로컬 상호 접속(1st LI)(204)은 롱 콘택(456)에 전기적으로 접속될 수 있다. 유사하게, 롱 콘택/데이터 노드(454)는 제 2 로컬 상호 접속(2nd LI)(220)에 의해 게이트(428)에 접속될 수 있다. 예를 들어, 게이트 콘택(470)은 제 1 금속층(M1)의 제 2 로컬 상호 접속(2nd LI)(220)에 게이트(428)를 라우팅하는데 이용될 수 있고, 제 2 로컬 상호 접속(2nd LI)(220)은 롱 콘택(454)에 전기적으로 접속될 수 있다. 제 1 금속층(M1)에 형성된 제 1 로컬 상호 접속(1st LI)(204) 및 제 2 로컬 상호 접속(2nd LI)(220)은 리소그래피 공정을 이용하여 균일한 밀도 및 1차원 라우팅 패턴을 형성하는데 유리할 수 있다.
도 4c에 도시된 바와 같이, 하나 이상의 게이트 피처들 및 하나 이상의 콘택 피처들이 제 1 방향(492)을 따라 연장되도록 형성된다. 금속층의 하나 이상의 금속 라인들 및 하나 이상의 핀 활성 라인들은 제 1 방향(492)에 실질적으로 직교하는 제 2 방향(494)을 따라 연장되도록 형성된다.
도 5a 내지 도 5c는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀(500)의 평면도이다. DP SRAM 셀(500)은 DP SRAM 셀(400)과 실질적으로 유사한 반도체 피처 및 디바이스를 포함할 수 있다. 도 4a 내지 도 4c에 논의된 DP SRAM 셀(400)과 상이한 것은, DP SRAM 셀(500)은 셀의 한 측면 상에 배치된 N웰 영역(502), 및 셀의 N웰 영역(502)에 인접하게 배치된 P웰 영역(504)을 포함한다. N웰 영역(502) 및 P웰 영역(504)은 단위 셀 경계를 너머 다수의 셀들로 연장될 수 있다. 예를 들어, N웰 영역(502) 및 P웰 영역(504)은 방향(594)을 따라 하나 이상의 셀들로 연장될 수 있다.
도 5a를 계속 참조하면, DP SRAM 셀(500)은 P웰 영역(504)에 형성된 제 1 활성 영역(512) 및 제 2 활성 영역(514), 및 N웰 영역(502)에 형성되고 셀의 한 측면 상에 배치된 제 3 활성 영역(516)을 포함한다. 제 1 활성 영역(512) 및 제 2 활성 영역(514) 각각은 다양한 FinFET들을 형성하기 위해 구성된 하나 이상의 핀 활성 피처들을 포함할 수 있다. 제 1 활성 영역의 하나 이상의 핀 활성 피처들, 제 2 활성 영역의 하나 이상의 핀 활성 피처들, 및 제 3 활성 영역의 핀 활성 피처는 DP SRAM 셀(500)의 제 2 방향(594)를 따라 연장될 수 있다.
또한, 도 5a에 도시된 바와 같이, 다양한 게이트들이 제 1 방향(592)으로 배향되도록 형성되고, PU 디바이스, PD 디바이스 및 PG 디바이스를 형성하기 위해 활성 영역을 이용하여 구성된다. 본 실시예에서, 게이트(520)는 PG-1를 형성하기 위해 제 1 활성 영역(512)의 하나 이상의 핀 활성 피처들 위에 배치되고, 게이트(524)는 PG-3를 형성하기 위해 제 2 활성 영역(514)의 하나 이상의 핀 활성 피처들 위에 배치되고, 게이트(530)는 PG-2를 형성하기 위해 제 1 활성 영역(512)의 하나 이상의 핀 활성 피처들 위에 배치되며, 게이트(534)는 PG-4를 형성하기 위해 제 2 활성 영역(514)의 하나 이상의 핀 활성 피처들 위에 배치된다. 제 1 인버터의 PU-1, PD1-1, 및 PD1-2를 각각 형성하기 위해 롱 게이트(526)가 제 3 활성 영역(516), 제 1 활성 영역(512) 및 제 2 활성 영역(514) 위로 연장되도록 형성된다. 유사하게, 제 2 인버터의 PU-2, PD2-1, 및 PD2-2를 각각 형성하기 위해 롱 게이트(528)가 제 3 활성 영역(516), 제 1 활성 영역(512) 및 제 2 활성 영역(514) 위로 연장되도록 형성된다. 도 5a에 도시된 바와 같은 일부 실시예들에서, 게이트들(520, 524, 530, 및 534) 각각의 길이는 실질적으로 게이트들(526 및 528) 각각의 길이보다 짧다. 도 5a 내지 도 5c에 도시된 바와 같이, PU-1 및 PU-2는 제 3 활성 영역(516)에 형성되고, PG-1, PD1-1, PD2-1 및 PG-2는 제 1 활성 영역(512)에 형성되며, PG-3, PD1-2, PD2-2, 및 PG-4는 제 2 활성 영역(514)에 형성된다.
도 5a를 계속 참조하면, 다양한 상호 접속 구조물들이 이용되어 nFinFET 및 pFinFET를 결합하여 기능적 DP SRAM 셀을 형성할 수 있다. 일부 실시예들에서, PG-1의 드레인은, PG-1과 PD1-1 사이에 배치되고 제 1 활성 영역(512)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD1-1의 드레인에 전기적으로 접속될 수 있다. PG-2의 드레인은, PG-2과 PD2-1 사이에 배치되고 제 1 활성 영역(512)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD2-1의 드레인에 전기적으로 접속될 수 있다. PD1-1 및 PD2-1의 소스는 PD1-1과 PD2-1 사이에 배치되고 제 1 활성 영역(512)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 소스 영역으로서 형성될 수 있다.
유사하게, 일부 실시예들에서, PG-3의 드레인은, PG-3과 PD1-2 사이에 배치되고 제 2 활성 영역(514)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD1-2의 드레인에 전기적으로 접속될 수 있다. PG-4의 드레인은, PG-4과 PD2-2 사이에 배치되고 제 2 활성 영역(514)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 영역을 공유함으로써 PD2-2의 드레인에 전기적으로 접속될 수 있다. PD1-2 및 PD2-2의 소스는 PD1-2과 PD2-2 사이에 배치되고 제 2 활성 영역(514)의 하나 이상의 핀 활성 피처들에 정의된 공통 도핑 소스 영역으로서 형성될 수 있다.
도 5b를 참조하면, DP SRAM 셀(500)은 게이트, 소스 영역 및/또는 드레인 영역 상의 다양한 콘택들을 더 포함한다. 일부 실시예들에서, 하나 이상의 콘택 피처들은 도핑 영역을 하나 이상의 금속 라인들에 전기적으로 접속하기 위해 소스 콘택의 기능을 하도록 제 1 방향(592)으로 배향된 직사각형 모양으로 설계된다. 예를 들어, 콘택(540)은 제 1 금속층(M1)의 제 1 비트 라인(BL-A)에 PG-1의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(542)은 제 1 금속층(M1)의 제 1 비트 라인 바(BL-A 바)에 PG-2의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(544)은 제 1 금속층(M1)의 제 2 비트 라인(BL-B)에 PG-3의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(546)은 제 1 금속층(M1)의 제 2 비트 라인 바(BL-B 바)에 PG-4의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 콘택(548)은 제 1 Vdd 라인에 PU-1 및 PU-2의 도핑 소스 영역을 라우팅하기 위해 소스 콘택의 기능을 할 수 있다. 소스 콘택(550)은 PD1-1, PD2-1, PD1-2, 및 PD2-1 도핑 소스 영역을 전기적으로 접속하고, 제 1 금속층(M1)의 제 1 Vss 라인 및 제 2 Vss 라인에 도핑 소스 영역을 라우팅하기 위해 형성될 수 있다. 소스 콘택(550)은 제 1 활성 영역(512) 및 제 2 활성 영역(514) 위로 연장될 수 있다. 소스 콘택(550)은 콘택들(540-546) 중 임의의 콘택보다 길 수 있다.
일부 실시예들에서, 하나 이상의 롱 콘택들은 제 3 활성 영역(516), 제 1 활성 영역(512) 및 제 2 활성 영역(514) 위로 제 1 방향(592)을 따라 연장되도록 설계될 수 있다. 롱 콘택들은 동일 인버터의 PD 디바이스 및/또는 PU 디바이스의 드레인들을 전기적으로 접속하기 위해 드레인 콘택의 기능을 할 수 있다. 예를 들어, 롱 콘택(554)은 PD1-1, PU-1 및 PD1-2의 드레인들을 전기적으로 접속할 수 있고, 제 1 데이터 노드(노드-1 또는 데이터 노드)를 정의할 수 있다. 롱 콘택(556)은 PD2-1, PU-2 및 PD2-2의 드레인들을 전기적으로 접속할 수 있고, 제 2 데이터 노드(노드-2 또는 데이터 노드)를 정의할 수 있다.
일부 실시예들에서, 하나 이상의 정사각형 모양의 게이트 콘택들이 또한 제 1 금속층(M1) 또는 제 2 금속층(M2)의 대응하는 금속 라인들에 게이트 피처들을 라우팅하기 위해 형성될 수 있다. 예를 들어, 게이트 콘택(562) 및 게이트 콘택(566)은 제 1 워드 라인(WL-A)에 게이트(520) 및 게이트(530)를 각각 라우팅할 수 있다. 게이트 콘택(568) 및 게이트 콘택(572)은 제 2 워드 라인(WL-B)에 게이트(524) 및 게이트(534)를 각각 라우팅할 수 있다. 게이트 콘택(564)은 제 1 로컬 상호 접속에 롱 게이트(526)를 라우팅할 수 있고, 게이트 콘택(570)은 제 2 로컬 상호 접속에 롱 게이트(528)를 라우팅할 수 있다.
도 5c는 도 5a 및 도 5b에 논의된 바와 같은 디바이스 레이아웃, 및 이에 따라 구성된 금속 라우팅 구조물을 포함하는 금속층을 포함하는 DP SRAM 셀(500)의 평면도이다. 일부 실시예들에서, 하나 이상의 비아들(비아-1)이 제 1 금속층(M1) 및 제 2 금속층(M2)에 전기적으로 접속하기 위해 제 1 금속층(M1) 위에 형성될 수 있다.
도 5c에 도시된 바와 같이 일부 실시예들에서, N웰 및 P웰의 레이아웃이 도 4c와 상이하기 때문에, DP SRAM 셀(500)의 제 1 금속층(M1)에 형성된 금속 라인은 도 4c의 것과 상이한 레이아웃 시퀀스를 가질 수 있다. 일부 실시예들에서, 제 1 금속층(M1)의 금속 라인 라우팅은 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202), 제 1 로컬 상호 접속(LI)(204), 제 1 Vdd 라인(212), 제 1 비트 라인(BL-A)(206), 제 1 비트 라인 바(BL-A 바)(208), 제 1 Vss 라인(208), 제 2 비트 라인(BL-B)(214), 제 2 비트 라인 바(BL-B 바)(218), 제 2 로컬 상호 접속(LI)(220), 및 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)을 포함할 수 있다. 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(202) 및 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(222)은 도 5c에 도시된 바와 같이 비트 셀(500)의 경계(501) 상에 있을 수 있다. 제 1 Vdd 라인(212)은 DP SRAM 셀(500)의 N웰(502)에 배치될 수 있다. 일부 실시예들에서, 제 1 Vss 라인(208)은 2개의 포트들 간의 크로스토크를 피하기 위해 제 1 포트(포트-A)와 제 2 포트(포트-B) 사이에 배치될 수 있다. 일부 실시예들에서, 금속 라인들은 도 5c에 관해서 논의된 바와 같은 순서로 제 1 금속층(M1)에 배열된다.
도 4a 내지 도 4c 및 도 5a 내지 도 5c에 도시된 바와 같은 일부 실시예들에서, 각각의 단위 셀에, 제 1 방향(492 또는 592)(X 피치)을 따른 핀 활성 영역들의 3개의 그룹들, 및 제 2 방향(494 또는 594)(Y 피치)을 따른 게이트들의 4개의 행들이 실질적으로 존재한다. 그러므로, 제 2 방향(494 또는 594)(Y 피치)을 따른 셀 높이는 실질적으로 4개의 게이트 피치와 동일할 수 있다.
도 5c에 도시된 바와 같이, 하나 이상의 게이트 피처들 및 하나 이상의 콘택 피처들이 제 1 방향(592)을 따라 연장되도록 형성된다. 금속층의 하나 이상의 금속 라인들 및 하나 이상의 핀 활성 라인들은 제 1 방향(592)에 실질적으로 직교하는 제 2 방향(594)을 따라 연장되도록 형성된다.
도 6a 및 도 6b는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 셀의 일부분의 평면도이다. 도 6a를 참조하면, DP SRAM 셀의 금속 라우팅 구조물(600)은 하나보다 많은 금속층들, 예컨대, 제 1 금속층(M1) 및 제 2 금속층(M2)을 포함하고, 각각은 워드 라인 라우팅을 위한 금속 라인을 갖는다. 도 6a에 도시된 바와 같이, 제 1 금속층(M1)의 금속 라인들은 실질적으로 제 1 방향(692)을 따라 정렬된다. 제 1 금속층(M1)의 금속 라인들은 실질적으로 서로 평행할 수 있다. 제 1 금속층(M1)의 금속 라인들은 제 1 워드 라인(WL-A)(602) 및 제 2 워드 라인(WL-B)(604)을 포함할 수 있다. 하나 이상의 쇼트 금속 라인들(612-634)이 또한 제 1 금속층(M1)에 형성될 수 있다. 하나 이상의 쇼트 금속 라인들(612-634), 제 1 워드 라인(602) 및 제 2 워드 라인(604)은 제 1 금속층(M1) 위에 형성된 하나 이상의 제 1 비아들(비아-1)(660-670)을 이용하여 제 2 금속층(M2)에 전기적으로 접속될 수 있다.
도 6a에 도시된 일부 실시예들에서, 제 2 금속층(M2)은 제 1 금속층(M1) 위에 형성될 수 있다. 제 2 금속층(M2)의 금속 라인들은 실질적으로 제 2 방향(694)을 따라 정렬되고, 제 2 방향(694)은 실질적으로 제 1 방향(692)에 직교한다. 제 2 금속층(M2)의 금속 라인들은 서로 평행할 수 있다. 일부 실시예들에서, 제 2 금속층(M2)의 금속 라인들의 레이아웃은, 제 1 로컬 상호 접속(1st LI)(642), 제 1 비트 라인(BL-A)(644), 제 1 Vss 라인(646), 제 1 비트 라인 바(BL-A 바)(648), 제 1 Vdd 라인(650), 제 2 비트 라인(BL-B)(652), 제 2 Vss 라인(654), 제 2 비트 라인 바(BL-B 바)(656), 및 제 2 로컬 상호 접속(2nd LI)(658)의 순서로 있을 수 있다. 하나 이상의 제 2 비아들(비아-2)(680-690)이 제 2 금속층(M2)을 그 위에 형성된 금속층들에 전기적으로 접속하기 위해 제 2 금속층(M2) 위에 형성될 수 있다.
도 6b를 참조하면, DP SRAM 셀(700)은 제 1 금속층(M1)의 금속 라인들과 같은 방향을 따라 형성된 하나 이상의 게이트 피처들을 포함한다. 일부 실시예들에서, PG 디바이스, PU 디바이스, PD 디바이스 및 하나 이상의 콘택들의 형성은, 실질적으로 도 4a 및 도 4b에 논의된 바와 같은 대응하는 디바이스들 및/또는 콘택들과 유사하다.
도 6b에 도시된 바와 같이, 제 1 금속층(M1)의 금속 라인들, 하나 이상의 게이트 피처들 및 하나 이상의 콘택 피처들은 제 1 방향(792)을 따라 연장되도록 형성된다. 제 2 금속층(M2)의 하나 이상의 금속 라인들 및 하나 이상의 핀 활성 라인들은 제 1 방향(792)에 실질적으로 직교하는 제 2 방향(794)을 따라 연장되도록 형성된다.
도 7a 및 도 7b는 본 발명개시의 일부 실시예들에 따라 구성된 DP SRAM 디바이스의 일부분의 평면도이다. 도 7a를 참조하면, DP SRAM 셀의 금속 라우팅 구조물(800)은 하나보다 많은 금속층들을 포함하고, 각각은 워드 라인 라우팅을 위한 금속 라인을 포함한다. 도 7a에 도시된 바와 같이, 제 1 금속층(M1)의 금속 라인들은 실질적으로 제 1 방향(892)을 따라 정렬된다. 제 1 금속층(M1)의 금속 라인들은 실질적으로 서로 평행할 수 있다. 제 1 금속층(M1)의 금속 라인들은 제 1 금속층(M1) 위에 형성된 하나 이상의 제 1 비아들(바아-1)을 이용하여 제 2 금속층(M2)에 전기적으로 접속되는 하나 이상의 쇼트 금속 라인들을 포함할 수 있다. 제 1 금속층(M1)의 하나 이상의 쇼트 금속 라인들 및 하나 이상의 제 1 비아들(비아-1)(661-669)은 실질적으로 도 6a에 논의된 바와 같은 쇼트 금속 라인들 및 제 1 비아들과 유사하다.
도 7a에 도시된 일부 실시예들에서, 제 2 금속층(M2)은 제 1 금속층(M1) 위에 형성될 수 있다. 제 2 금속층(M2)의 금속 라인들은 실질적으로 제 2 방향(894)을 따라 정렬되고, 제 2 방향(894)은 실질적으로 제 1 방향(892)에 직교한다. 제 2 금속층(M1)의 금속 라인들은 실질적으로 서로 평행할 수 있다. 일부 실시예들에서, 제 2 금속층(M2)의 금속 라인들의 레이아웃은, 제 1 워드 라인 랜딩 라인(WL-A 랜딩 라인)(641), 제 1 로컬 상호 접속(1st LI)(642), 제 1 비트 라인(BL-A)(644), 제 1 Vss 라인(646), 제 1 비트 라인 바(BL-A 바)(648), 제 1 Vdd 라인(650), 제 2 비트 라인(BL-B)(652), 제 2 Vss 라인(654), 제 2 비트 라인 바(BL-B 바)(656), 제 2 로컬 상호 접속(2nd LI)(658), 및 제 2 워드 라인 랜딩 라인(WL-B 랜딩 라인)(659)의 순서로 있을 수 있다. 하나 이상의 제 2 비아들(비아-2)(810-825)이 제 2 금속층(M2)을 그 위에 형성된 금속층들에 전기적으로 접속하기 위해 제 2 금속층(M2) 위에 형성될 수 있다. 제 2 금속층(M2) 및 제 2 금속층(M2)에 형성된 금속 라인들은 실질적으로 도 6a의 것들과 유사할 수 있다.
도 7a를 계속 참조하면, 제 3 금속층(M3)이 제 2 금속층(M2) 위에 형성될 수 있다. 일부 실시예들에서, 제 3 금속층(M3)은 포트 A의 제 1 워드 라인(WL-A)(802) 및 포트 B의 제 2 워드 라인(WL-B)(804)을 포함할 수 있다. 제 1 워드 라인(802) 및 제 2 워드 라인(804)은 제 1 방향(892)을 따라 형성될 수 있고, 실질적으로 제 1 금속층(M1)의 금속 라인들에 평행하고, 실질적으로 제 2 금속층(M2)의 금속 라인들에 직교한다. 하나 이상의 제 3 비아들(비아-3)(830 및 832)이 제 3 금속층(M3) 위에 형성될 수 있다.
도 7b를 참조하면, DP SRAM 셀(900)은 제 1 금속층(M1)의 금속 라인과 같은 방향(892)을 따라 형성된 하나 이상의 게이트 피처들, 및 제 3 금속층(M3)의 제 1 워드 라인(802) 및 제 2 워드 라인(804)을 포함한다. 일부 실시예들에서, PG 디바이스, PU 디바이스, PD 디바이스 및 하나 이상의 콘택들의 형성은, 실질적으로 도 4a 및 도 4b에 논의된 바와 같은 대응하는 디바이스들과 유사하다.
도 7b에 도시된 바와 같이, 제 3 금속층(M3)의 제 1 워드 라인 및 제 2 워드 라인, 제 1 금속층(M1)의 금속 라인들, 및 하나 이상의 콘택 피처들은 제 1 방향(892)을 따라 연장되도록 형성된다. 제 2 금속층(M2)의 하나 이상의 금속 라인들 및 하나 이상의 핀 활성 라인들은 제 1 방향(892)에 실질적으로 직교하는 제 2 방향(894)을 따라 연장되도록 형성된다.
도 8은 다수의 금속층들, 예컨대, 제 1 금속층(M1), 제 2 금속층(M2), 및 제 3 금속층(M3)을 포함하는 DP SRAM 셀의 일부분의 개략적인 횡단면도이다. 하나 이상의 비아들 및 콘택들이 또한 도 8의 횡단면도에 나타날 수 있다.
본 발명개시는 DP SRAM 셀 구조물 및 레이아웃의 다양한 실시예들을 제공한다. 하나 이상의 장점들이 본 발명개시의 다양한 실시예들에 존재할 수 있다. 일부 예들에서, 모든 핀 활성 영역들, 게이트 전극들, 롱 콘택, 및 금속층들 각각의 금속 라우팅 라인들은 제 1 방향 또는 제 1 방향에 직교하는 제 2 방향을 따라 직선 모양으로 있다. 이것은 리소그래피에 친화적이고 스페이서 리소그래피 공정을 지지한다. 어떠한 와이드 아일랜드 또는 구부러진 금속 라인도 금속 라우팅 레이아웃에 필요하지 않다. 일부 예들에서, DP SRAM 셀은 셀 안정성 개선을 제공하기 위해 완전 균형적인 디바이스 레이아웃을 포함한다. 일부 예들에서, 동일한 금속 라우팅 방식이 로직 회로 및 듀얼 포트 셀 모두에 이용될 수 있다. 본 발명개시의 다양한 실시예들은 미래의 단방향 금속 라우팅 요구 사항을 지원할 수 있다. 본 발명개시에 논의된 금속 라우팅 구조물은 패턴에 균일한 밀도 및 1차원 라우팅을 제공하기 위해 리소그래피 패턴화에 유리할 수 있다.
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 제공한다. SRAM 셀은 제 1 풀업(PU) 디바이스, 제 1 풀다운(PD) 디바이스, 및 제 2 PD 디바이스를 포함하는 제 1 인버터; 제 1 인버터에 교차 결합된 제 2 인버터로서, 제 2 인버터는 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스를 포함하는 것인, 제 2 인버터; 제 1 포트를 형성하기 위해 제 1 인버터에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 제 2 포트를 형성하기 위해 제 2 인버터에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스를 포함한다. 제 1 PG 디바이스 및 제 2 PG 디바이스, 제 1 인버터의 제 1 PD 디바이스, 및 제 2 인버터의 제 3 PD 디바이스는 제 1 활성 영역 상에 구성된다. 제 3 PG 디바이스 및 제 4 PG 디바이스, 제 1 인버터의 제 2 PD 디바이스, 및 제 2 인버터의 제 4 PD 디바이스는 제 2 활성 영역 상에 구성된다. 제 1 PU 디바이스 및 제 2 PU 디바이스는 제 3 활성 영역 상에 구성된다.
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 제공한다. SRAM 셀은 제 2 인버터에 교차 결합된 제 1 인버터; 제 1 포트를 형성하기 위해 제 1 인버터에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 제 2 포트를 형성하기 위해 제 2 인버터에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스; 및 제 1 금속층에 형성되고 제 1 인버터, 제 2 인버터, 제 1 PG 디바이스, 제 2 PG 디바이스, 제 3 PG 디바이스 및 제 4 PG 디바이스에 결합되는 제 1 그룹의 금속 라인들을 포함한다. 제 1 그룹의 금속 라인들은 서로 평행하게 형성되고, 제 1 워드 라인(WL) 랜딩 라인, 제 1 로컬 상호 접속(LI) 라인, 제 1 비트 라인(BL), 제 1 Vss 라인, 제 1 비트 라인(BL) 바, 제 1 Vdd 라인, 제 2 BL, 제 2 Vss 라인, 제 2 BL 바, 제 2 LI 라인, 및 제 2 워드 라인(WL) 랜딩 라인의 순서로 제 1 방향을 따라 배열된다.
본 발명개시는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 제공한다. SRAM 셀은 제 1 차원을 따라 연장된 제 1 연속 피처에 형성된 제 1 풀업(PU) 디바이스, 제 1 풀다운(PD) 디바이스, 및 제 2 PU 디바이스, 제 1 차원을 따라 연장된 제 2 연속 피처에 형성된 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스; 제 1 포트를 형성하기 위해 제 1 PU 디바이스, 제 1 PD 디바이스 및 제 2 PD 디바이스에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 및 제 2 포트를 형성하기 위해 제 2 PU 디바이스, 제 3 PD 디바이스 및 제 4 PD 디바이스에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스를 포함한다. 제 2 방향을 따른 SRAM 셀의 치수는 실질적으로 4개의 게이트 피치와 동일하고, 제 2 방향은 실질적으로 제 1 방향에 직교한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
Claims (10)
- 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 셀에 있어서,
제 1 풀업(pull-up; PU) 디바이스, 제 1 풀다운(pull-down; PD) 디바이스, 및 제 2 PD 디바이스를 포함하는 제 1 인버터;
상기 제 1 인버터에 교차 결합된 제 2 인버터로서, 상기 제 2 인버터는 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스를 포함하는 것인, 상기 제 2 인버터;
제 1 포트를 형성하기 위해 상기 제 1 인버터에 결합된 제 1 패스 게이트(pass gate; PG) 디바이스 및 제 2 PG 디바이스; 및
제 2 포트를 형성하기 위해 상기 제 2 인버터에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스
를 포함하고, 상기 제 1 PG 디바이스 및 상기 제 2 PG 디바이스, 상기 제 1 인버터의 상기 제 1 PD 디바이스, 및 상기 제 2 인버터의 상기 제 3 PD 디바이스는 제 1 활성 영역 상에 구성되고,
상기 제 3 PG 디바이스 및 상기 제 4 PG 디바이스, 상기 제 1 인버터의 상기 제 2 PD 디바이스, 및 상기 제 2 인버터의 상기 제 4 PD 디바이스는 제 2 활성 영역 상에 구성되며,
상기 제 1 PU 디바이스 및 상기 제 2 PU 디바이스는 제 3 활성 영역 상에 구성되는 것인, SRAM 셀. - 제 1 항에 있어서, 상기 제 1 활성 영역, 상기 제 2 활성 영역, 및 상기 제 3 활성 영역은 제 1 방향을 따라 서로 평행하게 배열되고,
제 1 p웰이 상기 제 1 활성 영역에 구성되고, 제 2 p웰이 상기 제 2 활성 영역에 구성되고, n웰이 상기 제 3 활성 영역에 구성되며,
상기 제 3 활성 영역은 상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 배치되는 것인, SRAM 셀. - 제 1 항에 있어서, 상기 제 1 PU 디바이스, 상기 제 2 PU 디바이스, 상기 제 1 PD 디바이스, 상기 제 2 PD 디바이스, 상기 제 3 PD 디바이스, 상기 제 4 PD 디바이스, 상기 제 1 PG 디바이스, 상기 제 2 PG 디바이스, 상기 제 3 PG 디바이스, 및 상기 제 4 PG 디바이스 각각은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 포함하는 것인, SRAM 셀.
- 제 1 항에 있어서, n웰이 상기 제 3 활성 영역에 구성되고, p웰이 상기 제 1 활성 영역 및 상기 제 2 활성 영역에 구성되고, 상기 p웰은 상기 n웰에 인접하게 배치되며,
상기 SRAM 셀은,
제 1 워드 라인(word line; WL) 랜딩 라인,
제 1 로컬 상호 접속(local interconnect; LI) 라인,
제 1 Vdd 라인,
제 1 비트 라인(bit line; BL),
제 1 비트 라인(BL) 바,
제 1 Vss 라인,
제 2 BL,
제 2 BL 바,
제 2 LI 라인, 및
제 2 워드 라인(WL) 랜딩 라인
의 순서로 서로 평행하게 배열된 복수의 금속 라인들을 포함하는 제 1 금속층을 더 포함하는 것인, SRAM 셀. - 스태틱 랜덤 액세스 메모리(SRAM) 셀에 있어서,
제 2 인버터에 교차 결합된 제 1 인버터;
제 1 포트를 형성하기 위해 상기 제 1 인버터에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스;
제 2 포트를 형성하기 위해 상기 제 2 인버터에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스; 및
제 1 금속층에 형성되고, 상기 제 1 인버터, 상기 제 2 인버터, 상기 제 1 PG 디바이스, 상기 제 2 PG 디바이스, 상기 제 3 PG 디바이스 및 상기 제 4 PG 디바이스에 결합된 제 1 그룹의 금속 라인들
을 포함하고, 상기 제 1 그룹의 금속 라인들은 서로 평행하게 형성되고,
제 1 워드 라인(WL) 랜딩 라인,
제 1 로컬 상호 접속(LI) 라인,
제 1 비트 라인(BL),
제 1 Vss 라인,
제 1 비트 라인(BL) 바,
제 1 Vdd 라인,
제 2 BL,
제 2 Vss 라인,
제 2 BL 바,
제 2 LI 라인, 및
제 2 워드 라인(WL) 랜딩 라인의 순서로 제 1 방향을 따라 배열되는 것인, SRAM 셀. - 제 5 항에 있어서,
상기 제 1 인버터는 제 1 풀업(PU) 디바이스, 및 제 1 풀다운(PD) 디바이스 및 제 2 PD 디바이스를 포함하고,
상기 제 2 인버터는 상기 제 1 인버터에 교차 결합되고, 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스를 포함하며,
상기 제 1 PG 디바이스 및 상기 제 2 PG 디바이스, 상기 제 1 인버터의 상기 제 1 PD 디바이스, 및 상기 제 2 인버터의 상기 제 3 PD 디바이스는 제 1 활성 영역 상에 구성되고,
상기 제 3 PG 디바이스 및 상기 제 4 PG 디바이스, 상기 제 1 인버터의 상기 제 2 PD 디바이스, 및 상기 제 2 인버터의 상기 제 4 PD 디바이스는 제 2 활성 영역 상에 구성되며,
상기 제 1 PU 디바이스 및 상기 제 2 PU 디바이스는 제 3 활성 영역 상에 구성되는 것인, SRAM 셀. - 제 5 항에 있어서,
상기 제 1 금속층 위의 제 2 금속층에 형성된 제 2 그룹의 금속 라인들을 더 포함하고, 상기 제 2 그룹의 금속 라인들은 서로 평행하고, 상기 제 1 방향에 직교하는 제 2 방향을 따라 배열되고,
상기 제 2 그룹의 금속 라인들은,
제 3 Vss 라인,
제 1 WL,
제 2 Vdd 라인,
제 2 WL, 및
제 4 Vss 라인을 포함하고,
상기 제 3 Vss 라인 및 상기 제 4 Vss 라인은 상기 SRAM 셀의 경계 라인에 위치하고, 인접한 SRAM 셀에 의해 공유되는 것인, SRAM 셀. - 제 5 항에 있어서, 상기 제 1 금속층 위의 제 2 금속층에 형성된 제 2 그룹의 금속 라인들을 더 포함하고, 상기 제 2 그룹의 금속 라인들은 서로 평행하고, 상기 제 1 방향에 직교하는 제 2 방향을 따라 배열되고,
상기 제 2 그룹의 금속 라인들은,
제 2 Vdd 라인,
제 1 WL,
제 3 Vss 라인,
제 2 WL, 및
제 3 Vdd 라인을 포함하고,
상기 제 2 Vdd 라인 및 상기 제 3 Vdd 라인은 상기 SRAM 셀의 경계 라인에 위치하고, 인접한 SRAM 셀에 의해 공유되는 것인, SRAM 셀. - 제 5 항에 있어서,
상기 제 1 금속층 아래에 형성된 제 2 금속층; 및
상기 제 1 금속층 위에 형성된 제 3 금속층을 더 포함하고,
상기 제 1 금속층은 상기 제 1 방향에 직교하는 제 2 방향을 따라 배열된 복수의 쇼트 금속 라인들을 포함하고, 상기 쇼트 금속 라인들은 상기 제 1 방향을 따라 연장되고, 적어도 하나의 Vss 라인 및 적어도 하나의 Vdd 라인을 포함하며,
상기 제 3 금속층은 상기 제 2 방향을 따라 배열되고 상기 제 1 방향을 따라 연장된 제 1 WL 및 제 2 WL을 포함하는 것인, SRAM 셀. - 스태틱 랜덤 액세스 메모리(SRAM) 셀에 있어서,
제 1 차원을 따라 연장된 제 1 연속 피처에 형성된 제 1 풀업(PU) 디바이스, 제 1 풀다운(PD) 디바이스, 및 제 2 PU 디바이스;
상기 제 1 차원을 따라 연장된 제 2 연속 피처에 형성된 제 2 PU 디바이스, 제 3 PD 디바이스, 및 제 4 PD 디바이스;
제 1 포트를 형성하기 위해 상기 제 1 PU 디바이스, 상기 제 1 PD 디바이스 및 상기 제 2 PD 디바이스에 결합된 제 1 패스 게이트(PG) 디바이스 및 제 2 PG 디바이스; 및
제 2 포트를 형성하기 위해 상기 제 2 PU 디바이스, 상기 제 3 PD 디바이스 및 상기 제 4 PD 디바이스에 결합된 제 3 PG 디바이스 및 제 4 PG 디바이스
를 포함하고, 제 2 방향을 따른 SRAM 셀의 치수는 4 게이트 피치와 동일하고, 상기 제 2 방향은 상기 제 1 방향에 직교하며,
상기 제 1 PU 디바이스 또는 상기 제 2 PU 디바이스 중 적어도 하나는 더미 게이트를 갖는 것인, SRAM 셀.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180069672A (ko) * | 2016-12-15 | 2018-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 로직 셀 구조물 및 방법 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10177133B2 (en) | 2014-05-16 | 2019-01-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including source/drain contact having height below gate stack |
| US10242148B2 (en) * | 2014-08-25 | 2019-03-26 | Mediatek Inc. | Integrated circuit and routing design of the same |
| US10354952B2 (en) | 2014-10-30 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell having multi-level word line |
| US9859286B2 (en) * | 2014-12-23 | 2018-01-02 | International Business Machines Corporation | Low-drive current FinFET structure for improving circuit density of ratioed logic in SRAM devices |
| JP6396834B2 (ja) * | 2015-03-23 | 2018-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20160136715A (ko) * | 2015-05-20 | 2016-11-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9786685B2 (en) | 2015-08-26 | 2017-10-10 | Samsung Electronics Co., Ltd. | Power gate switching system |
| KR20170026077A (ko) * | 2015-08-26 | 2017-03-08 | 삼성전자주식회사 | 파워 게이트 스위칭 시스템 |
| US9484349B1 (en) * | 2015-10-28 | 2016-11-01 | Powerchip Technology Corporation | Static random access memory |
| US9620509B1 (en) * | 2015-10-30 | 2017-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Static random access memory device with vertical FET devices |
| US9721948B1 (en) * | 2016-02-02 | 2017-08-01 | Globalfoundries Inc. | Switch improvement using layout optimization |
| US9748226B1 (en) * | 2016-02-27 | 2017-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Decoupling capacitor |
| US10276579B2 (en) * | 2016-03-17 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company Limited | Layout design for manufacturing a memory cell |
| US9646974B1 (en) * | 2016-03-25 | 2017-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-port static random access memory |
| TWI681542B (zh) * | 2016-05-04 | 2020-01-01 | 聯華電子股份有限公司 | 靜態隨機存取記憶體的佈局圖案 |
| DE102016114779A1 (de) * | 2016-05-19 | 2017-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Struktur und Verfahren für ein Halbleiter-Bauelement |
| US10312192B2 (en) | 2016-06-02 | 2019-06-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit having staggered conductive features |
| US10515969B2 (en) * | 2016-11-17 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN108122976B (zh) * | 2016-11-29 | 2020-11-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、以及sram |
| US9812324B1 (en) * | 2017-01-13 | 2017-11-07 | Globalfoundries Inc. | Methods to control fin tip placement |
| TWI698873B (zh) * | 2017-03-28 | 2020-07-11 | 聯華電子股份有限公司 | 半導體記憶元件 |
| US9935112B1 (en) * | 2017-05-19 | 2018-04-03 | Globalfoundries Inc. | SRAM cell having dual pass gate transistors and method of making the same |
| US11545495B2 (en) | 2017-06-29 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM |
| US10692808B2 (en) * | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
| US10727343B2 (en) * | 2017-09-28 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having fin structures |
| US11018157B2 (en) * | 2017-09-28 | 2021-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Local interconnect structure |
| DE102018117704B4 (de) | 2017-09-28 | 2023-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lokale Verbindungsstruktur |
| US10410934B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure |
| US11152376B2 (en) * | 2017-12-26 | 2021-10-19 | Stmicroelectronics International N.V. | Dual port memory cell with improved access resistance |
| US10515954B2 (en) | 2018-03-18 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having fin structures of varying dimensions |
| US11302787B2 (en) * | 2018-10-31 | 2022-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layouts with source and drain contacts of different widths |
| DE102019121626A1 (de) * | 2019-01-31 | 2020-08-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Finnen-basierte bandzellenstruktur zur verbesserung der speicherleistung |
| US11916055B2 (en) * | 2019-02-22 | 2024-02-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure having logic cells with multiple cell heights |
| US11094695B2 (en) * | 2019-05-17 | 2021-08-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit device and method of forming the same |
| US11145660B2 (en) * | 2019-07-31 | 2021-10-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-port SRAM cell structure |
| US11087831B2 (en) | 2019-08-22 | 2021-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-all-around memory devices |
| KR20210077189A (ko) | 2019-12-17 | 2021-06-25 | 삼성전자주식회사 | 반도체 집적 회로 |
| US11444072B2 (en) * | 2020-02-25 | 2022-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-port SRAM structure |
| TW202141703A (zh) | 2020-02-25 | 2021-11-01 | 台灣積體電路製造股份有限公司 | 靜態隨機存取記憶體單元 |
| US20230165160A1 (en) * | 2021-11-24 | 2023-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of forming the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134839A (ja) * | 2009-12-24 | 2011-07-07 | Renesas Electronics Corp | 半導体装置 |
| US20110317477A1 (en) * | 2010-06-25 | 2011-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell structure for dual-port sram |
| KR20140070324A (ko) * | 2012-11-30 | 2014-06-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ를 포함하는 ＳＲＡＭ 셀 |
| KR20140088488A (ko) * | 2013-01-02 | 2014-07-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 듀얼 포트 sram 연결 구조물 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4357101B2 (ja) * | 2000-08-23 | 2009-11-04 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7738282B2 (en) | 2007-02-15 | 2010-06-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell structure of dual port SRAM |
| US8189368B2 (en) * | 2009-07-31 | 2012-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell structure for dual port SRAM |
| US8009463B2 (en) | 2009-07-31 | 2011-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell structure for dual port SRAM |
| US8315084B2 (en) * | 2010-03-10 | 2012-11-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fully balanced dual-port memory cell |
| US8183639B2 (en) * | 2010-10-07 | 2012-05-22 | Freescale Semiconductor, Inc. | Dual port static random access memory cell layout |
| JP5705053B2 (ja) * | 2011-07-26 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9041115B2 (en) * | 2012-05-03 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for FinFETs |
| US9236300B2 (en) * | 2012-11-30 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plugs in SRAM cells and the method of forming the same |
| US9076552B2 (en) * | 2013-07-08 | 2015-07-07 | Globalfoundries Inc. | Device including a dual port static random access memory cell and method for the formation thereof |
| US9257439B2 (en) * | 2014-02-27 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for FinFET SRAM |
| US9412742B2 (en) * | 2014-06-10 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout design for manufacturing a memory cell |
-
2014
- 2014-07-24 US US14/339,883 patent/US9418728B2/en active Active
- 2014-08-01 DE DE102014110957.0A patent/DE102014110957B4/de active Active
- 2014-12-09 KR KR1020140175660A patent/KR101643473B1/ko active IP Right Grant
- 2014-12-15 CN CN201410768911.9A patent/CN105321556B/zh active Active
-
2015
- 2015-07-24 TW TW104124012A patent/TWI576963B/zh active
-
2016
- 2016-08-12 US US15/236,044 patent/US9824747B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134839A (ja) * | 2009-12-24 | 2011-07-07 | Renesas Electronics Corp | 半導体装置 |
| US20110317477A1 (en) * | 2010-06-25 | 2011-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell structure for dual-port sram |
| KR20140070324A (ko) * | 2012-11-30 | 2014-06-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ를 포함하는 ＳＲＡＭ 셀 |
| KR20140088488A (ko) * | 2013-01-02 | 2014-07-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 듀얼 포트 sram 연결 구조물 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180069672A (ko) * | 2016-12-15 | 2018-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 로직 셀 구조물 및 방법 |
| US10483204B2 (en) | 2016-12-15 | 2019-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Logic cell structure with interconnection design and configuration |
| US11257761B2 (en) | 2016-12-15 | 2022-02-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Logic cell structure and method |
Also Published As
| Publication number | Publication date |
|---|---|
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