KR20150138912A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들에 따른 신축성 반도체 소자의 제조 방법은 소자 영역 및 배선 영역을 포함하는 희생 기판 상에 차례로 희생층 및 버퍼층을 형성하는 것, 소자 영역의 버퍼층 상에 박막 트랜지스터를 형성하는 것, 소자 영역 내에서 박막 트랜지스터를 감싸는 소자 보호부를 형성하는 것, 소자 보호부가 형성된 버퍼층 상에 신축성 기판을 형성하고 상기 희생층을 제거하여 상기 희생 기판을 분리시키는 것을 포함할 수 있다. 기존의 반도체 공정 기술을 그대로 적용하기 때문에 공정호환성을 높일 수 있고, 고해상도 및 고성능을 갖는 신축성 반도체 소자의 제조가 가능하고, 박막 트랜지스터를 소자 보호부로 감싸 보호하기 때문에 신축성 환경에서 반도체 소자의 변형을 막아 신뢰도를 높일 수 있다.

Description

반도체 소자 및 그 제조 방법 {A semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 신축성 반도체 소자 및 그 제조 방법에 관한 것이다.
외력에 의해 기판이 접히거나 늘어나더라도 기능 및 신뢰성을 유지할 수 있는 신축성 전자회로는 로봇용 센서 피부, 웨어러블(wearable) 통신 소자, 인체 내장형 바이오 소자 또는 차세대 디스플레이 등 다양한 분야에 응용될 수 있다. 이에 따라 신축성 전자회로를 구현하기 위한 다양한 연구가 진행되고 있다.
신축성 기판을 이용한 반도체 소자의 제조 방법은 크게 두 가지로 분류할 수 있다. 첫 번째 방법은 고온 공정이 가능한 실리콘 기판 또는 유리 기판에서 반도체 소자를 제조한 후, 이를 신축성 기판으로 전사하는 것이다. 두 번째 방법은 신축성 기판에 직접 반도체 소자를 제조하는 것이다.
본 발명의 기술적 과제는 고성능, 고해상도 및 고신뢰도를 갖는 신축성 반도체 소자 및 그 제조 방법을 제공하는 것이다.
반도체 소자의 제조 방법 및 그에 따라 제조된 반도체 소자가 제공된다. 반도체 소자의 제조 방법은 소자 영역 및 배선 영역을 포함하는 희생 기판을 제공하는 것; 상기 희생 기판 상에 차례로 희생층 및 버퍼층을 형성하는 것; 상기 소자 영역의 상기 버퍼층 상에 박막 트랜지스터를 형성하는 것; 상기 소자 영역 내에서 상기 박막 트랜지스터를 감싸는 소자 보호부를 형성하는 것; 상기 소자 보호부가 형성된 상기 버퍼층 상에 신축성 기판을 형성하는 것; 및 상기 희생층을 제거하여 상기 희생 기판을 분리시킴으로써 상기 버퍼층의 표면을 노출시키는 것을 포함한다.
반도체 소자는 소자 영역 및 배선 영역을 포함하는 신축성 기판; 상기 소자 영역의 상기 신축성 기판 내에 함몰된 박막 트랜지스터; 상기 소자 영역에서 상기 박막 트랜지스터를 감싸며 상기 박막 트랜지스터와 상기 신축성 기판 사이에 형성된 소자 보호부; 및 상기 박막 트랜지스터 및 상기 소자 보호부가 형성된 상기 신축성 기판을 덮는 버퍼층을 포함한다.
본 발명의 실시예에 따르면, 기존의 반도체 공정 기술을 그대로 적용할 수 있기 때문에 공정호환성을 높일 수 있고, 고해상도 및 고성능을 갖는 신축성 반도체 소자의 제조가 가능하다.
본 발명의 실시예에 따르면, 박막 트랜지스터를 소자 보호부로 감싸 보호하기 때문에 신축성 환경에서 반도체 소자의 변형을 막아 신뢰도를 높일 수 있다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면들을 참조하여 본 발명의 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태들로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면들에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소들의 비율은 과장되거나 축소될 수 있다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 배선 영역(100a) 및 소자 영역(100b)을 포함하는 희생 기판(100)을 제공하는 것; 희생 기판(100) 상에 차례로 희생층(200) 및 버퍼층(300)을 형성하는 것; 소자 영역(100b)의 버퍼층(300) 상에 박막 트랜지스터(400)를 형성하는 것; 소자 영역(100b) 내에서 박막 트랜지스터(400)를 감싸는 소자 보호부(500)를 형성하는 것; 소자 보호부(500)가 형성된 버퍼층(300) 상에 신축성 기판(600)을 형성하는 것; 및 희생층(200)을 제거하여 희생 기판(100)을 분리시킴으로써 버퍼층(300)의 표면을 노출시키는 것을 포함할 수 있다.
도 1을 참조하면, 희생 기판(100)은 배선 영역(100a) 및 소자 영역(100b)을 포함할 수 있다. 희생 기판(100)은 실리콘 기판 또는 유리 기판일 수 있다. 희생 기판(100)은 소자 영역(100b)에서 편평한 표면을 가지고, 배선 영역(100a)에서 굴곡진 표면을 가질 수 있다. 일 예로, 희생 기판(100)의 배선 영역(100a)에 굴곡진 표면을 형성하는 것은, 희생 기판(100)의 전면에 포토레지스트(photo resist)층을 도포하는 것, 포토레지스트층에 리소그래피(lithography) 공정을 수행하여 배선 영역(100a)에서 희생 기판(100)의 일부분들을 노출시키는 포토레지스트 패턴을 형성하는 것, 포토레지스트 패턴을 식각 마스크로 이용하여 희생 기판(100)을 식각하여 배선 영역(100a)의 희생 기판(100)에 홈들을 형성하는 것, 및 홈들의 모서리들을 라운딩시키는 것을 포함할 수 있다. 일 예로, 홈들은 일 방향으로 파동이 진행하는 물결 형태를 가질 수 있다. 다른 예로, 홈들은 일 방향 및 상기 일 방향에 직교하는 타 방향으로 파동이 진행하는 물결 형태를 가질 수 있다. 홈들의 깊이는 5μm 내지 10μm이고, 홈들의 너비는 5μm 내지 10μm일 수 있다.
도 2를 참조하면, 희생 기판(100) 상에 차례로 희생층(200)과 버퍼층(300)이 형성될 수 있다. 희생층(200)을 이루는 물질은 후속 공정에서 희생층(200)을 제거하는 방법에 따라 결정될 수 있다. 일 예로, 희생층(200)은 비정질 실리콘(amorphous silicon, a-Si), 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 일 예로, 버퍼층(300)은 이산화규소(SiO2)로 이루어질 수 있다. 희생층(200) 및 버퍼층(300)은 화학기상증착법(chemical vapor deposition, CVD), 플라즈마 강화 화학기상증착법(plasma enhanced chemical vapor deposition, PECVD) 또는 저압 화학기상증착법(low pressure chemical vapor deposition, LPCVD)을 통해 형성될 수 있다.
나아가, 일 실시예에 따르면, 버퍼층(300)은 박막 트랜지스터(도 3의 400 참조)와 전기적으로 연결되는 도전 라인들을 포함할 수 있다. 도전 라인들은 게이트 라인, 소스 라인, 및 드레인 라인을 포함할 수 있으며, 도전 라인들은 배선 영역(100a)의 버퍼층(300) 상에 형성될 수 있다. 도전 라인들은 굴곡진 표면을 갖는 버퍼층(300)상에 형성되므로, 신축성 환경에서 도전 라인들의 신축성을 향상시킬 수 있다.
도 3 및 도 4를 참조하면, 소자 영역(100a)의 버퍼층(300) 상에 박막 트랜지스터(400)가 형성될 수 있다. 박막 트랜지스터(400)는 게이트 전극(410), 게이트 절연막(420), 활성층(430) 및 소스/드레인 전극(440)을 포함할 수 있다. 일 예로, 게이트 전극(410) 및 소스/드레인 전극(440)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 금(Au), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴-알루미늄 합금(Mo/Al/Mo) 또는 탄소나노튜브(Carbon Nano Tube, CNT) 중 어느 하나를 포함할 수 있다. 일 예로, 게이트 절연막(420)은 산화 알루미늄(Al2O3), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 또는 이들의 복합층을 포함하거나, 유기막/무기막의 복합층을 포함할 수 있다. 일 예로, 활성층(430)은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide) 또는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있다.
도 3을 참조하면, 박막 트랜지스터(400)는 바텀 게이트(bottom gate) 구조 박막 트랜지스터일 수 있다. 게이트 전극(410)은 소자 영역(100b)의 버퍼층(300) 상에 형성될 수 있다. 게이트 절연막(420)은 게이트 전극(410)을 덮으며 형성될 수 있다. 활성층(430)은 게이트 절연막(420) 상에 형성될 수 있다. 소스/드레인 전극(440)은 활성층(430) 상에 서로 이격되어 형성될 수 있다.
도 4를 참조하면, 박막 트랜지스터(400)는 탑 게이트(top gate) 구조 박막 트랜지스터일 수 있다. 활성층(430)은 소자 영역(100b)의 버퍼층(300) 상에 형성될 수 있다. 게이트 절연막(420)은 활성층(430) 상에 형성될 수 있다. 게이트 전극(410)은 게이트 절연막(420) 상에 형성될 수 있다. 소스/드레인 전극(440)은 게이트 전극(410) 양측에서 서로 이격되고 활성층(430)과 접촉하며 형성될 수 있다.
도 3 및 도 4에 도시된 박막 트랜지스터 구조는 예시적인 것일 뿐, 본 발명이 이에 한정되는 것은 아니다. 다만 이하에서, 특별한 언급이 없는 한 설명의 간소함을 위하여 도 3에 도시된 박막 트랜지스터 구조를 기준으로 본 발명을 설명한다.
도 5를 참조하면, 소자 영역(100b) 내에서 박막 트랜지스터(400)를 감싸는 소자 보호부(500; device protection element)가 형성될 수 있다. 소자 보호부(500)는 박막 트랜지스터(400)가 형성된 버퍼층(300) 상에 국소적(locally)으로 형성될 수 있다. 소자 보호부(500)는 소자 영역(100b)의 버퍼층(300) 상에서 박막 트랜지스터(400)를 감사며, 배선 영역(100a)의 버퍼층을 노출시킬 수 있다. 예를 들어, 소자 보호부(500)는 섬(island) 형태로 형성될 수 있다.
일 예로, 소자 보호부(500)는 잉크젯 프린팅 공정을 통하여 형성될 수 있다. 이러한 경우, 소자 보호부(500)는 도면에 도시된 바와 같이, 라운드진 표면(rounded surface)을 가질 수 있다. 다른 예로, 소자 보호부(500)는 박막 트랜지스터(400)을 덮도록 버퍼층(300) 상에 유기막 또는 무기막을 형성한 후, 포토리소그래피(photolithography) 공정으로 소자 보호부(500)를 패터닝(patterning)하는 방법으로 형성될 수 있다. 소자 보호부(500)는 신축성 기판(도 7의 600 참조)을 이루는 물질보다 큰 영률(Young's modulus)을 갖는 물질로 이루어질 수 있다. 즉, 소자 보호부(500)는 신축성 기판보다 변형률이 작은 물질로 이루어질 수 있다. 이에 따라, 소자 보호부(500)는 신축성 환경에서 박막 트랜지스터가 변형되는 것을 줄일 수 있다. 일 예로, 소자 보호부(500)는 폴리이미드(polyimide), 아크릴 수지(acrylic resin), 하드 폴리다이메틸실록세인(hard polydimethylsiloxane, h-PDMS)과 같은 유기물 또는 산화 알루미늄(Al2O3), 이산화규소(SiO2), 실리콘질화물(SiNx)과 같은 무기물로 이루어질 수 있다. 박막 트랜지스터(400)의 하부는 편평한 구조로, 신축 환경에서 변형이 발생하지 않으므로 무기물도 소자 보호부(500)를 이루는 물질에 포함될 수 있다.
도 6을 참조하면, 소자 보호부(500)은 유기층과 무기층이 복수 개 존재하는 복합 구조를 가질 수 있다. 소자 보호부(500)는 유/무기 복합 구조를 가짐으로써, 박막 트랜지스터(500)의 패시베이션(passivation) 역할도 수행할 수 있다. 복합 구조는 잉크젯 프린팅 공정 또는 포토리소그래피 공정으로 하나의 층을 형성하는 과정을 반복함으로써 형성될 수 있다.
도 7을 참조하면, 소자 보호부(500)가 형성된 버퍼층(300) 상에 신축성 기판(600)이 형성될 수 있다. 신축성 기판(600)은 버퍼층(300) 상에 신축성 물질을 소자 보호부(500)을 덮도록 주조(casting)함으로써 형성될 수 있다. 일 예로, 신축성 기판(600)은 폴리다이메틸실록세인(polydimethylsiloxane, PDMS)으로 이루어질 수 있다.
도 8을 참조하면, 희생층(200)을 제거하여 희생 기판(100)을 분리시킬 수 있다. 희생층(200)은 레이저 리프트 오프(laser lift off) 공정 또는 습식 에칭 리프트 오프(wet etching lift off) 공정을 통해 제거할 수 있다. 일 예로, 희생 기판(100)이 유리 기판일 수 있고, 희생층(200)이 비정질 실리콘(amorphous silicon, a-Si)으로 이루어진 경우, 레이저 리프트 오프 공정을 이용하여 희생층(200)이 제거될 수 있다. 레이저 리프트 오프 공정을 이용하면, 희생 기판(100)의 방향에서 희생층(200)으로 레이저를 조사하여 희생층(200)을 선택적으로 가열해 희생층(200)이 분해되도록 함으로써 희생 기판(100)을 분리할 수 있다. 다른 예로, 희생층(200)이 실리콘 산화물로 이루어진 경우, 습식 에칭 리프트 오프(wet etching lift off) 공정을 이용하여 희생층(200)이 제거될 수 있다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자를 도시한 것이다. 이하, 본 발명의 실시예들에 따른 반도체 소자의 구조를 설명한다. 구성 요소들의 형성 방법과 구성 물질에 대해 앞선 설명과 중복되는 내용은 생략하기로 한다.
도 9 및 도 10을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 신축성 기판(600), 소자 보호부(500), 박막 트랜지스터(400) 및 버퍼층(300)을 포함할 수 있다. 박막 트랜지스터(400)는 게이트 전극(410), 게이트 절연막(420), 활성층(430) 및 소스/드레인 전극(440)을 포함할 수 있다.
신축성 기판(600)은 배선 영역(600a) 및 소자 영역(600b)을 포함할 수 있다. 신축성 기판(600)은 배선 영역(600a)에서 굴곡진 표면을 가지고, 소자 영역(600b)에서 편평한 표면을 가질 수 있다. 박막 트랜지스터(400)는 소자 영역(600b)의 신축성 기판(600) 내에 함몰되어 배치될 수 있다. 소자 보호부(500)는 소자 영역(600b)에서 박막 트랜지스터(400)를 감싸며 박막 트랜지스터(400)와 신축성 기판(600) 사이에 배치될 수 있다. 버퍼층(300)은 소자 보호부(500)와 신축성 기판(600)을 덮으면서 배치될 수 있다.
박막 트랜지스터(400)는 게이트 전극(410), 게이트 절연막(420), 활성층(430) 및 소스/드레인 전극(440)을 포함할 수 있다. 도 9를 참조하면, 일 예로, 게이트 전극(410)은 소자영역(600b)의 버퍼층(300) 아랫면에 붙어서 배치될 수 있다. 활성층(430)은 게이트 전극(410) 아래에 배치될 수 있다. 게이트 절연막(420)은 게이트 전극(410)과 활성층(430) 사이에 배치될 수 있다. 소스/드레인 전극(410)은 활성층(430) 하에 서로 이격하고, 활성층(430)과 접촉하며 배치될 수 있다. 도 10을 참조하면, 다른 예로, 활성층(430)은 소자영역(600b)의 버퍼층(300) 아랫면에 붙어서 배치될 수 있다. 게이트 전극(410)은 활성층(430) 아래에 배치될 수 있다. 게이트 절연막(420)은 활성층(430)과 게이트 전극(410) 사이에 배치될 수 있다. 소스/드레인 전극(440)은 게이트 전극(410) 양측에 서로 이격하고, 활성층(430)과 접촉하며 배치될 수 있다.
일 실시예에서, 소자 보호부(500)는 박막 트랜지스터(400)가 형성된 버퍼층(300) 상에 국소적으로(locally) 형성될 수 있다. 예를 들어, 소자 보호부(500)는 섬(island) 형태로 형성될 수 있다. 나아가, 소자 보호부(500)는 도면에 도시된 바와 같이 라운드진 표면(rounded surface)을 가질 수 있다. 소자 보호부(500)는 신축성 기판(600)을 이루는 물질보다 큰 영률(Young's modulus)을 갖는 물질로 이루어질 수 있다. 즉, 소자 보호부(500)는 신축성 기판보다 변형률이 작은 물질로 이루어질 수 있다. 이에 따라, 소자 보호부(500)는 신축성 환경에서 박막 트랜지스터가 변형되는 것을 줄일 수 있다.
나아가, 일 실시예에 따르면, 버퍼층(300)은 박막 트랜지스터(도 3의 400 참조)와 전기적으로 연결되는 도전 라인들을 포함할 수 있다. 도전 라인들은 게이트 라인, 소스 라인, 및 드레인 라인을 포함할 수 있으며, 도전 라인들은 배선 영역(100a)의 버퍼층(300) 상에 형성될 수 있다. 도전 라인들은 굴곡진 표면을 갖는 버퍼층(300)상에 형성되므로, 신축성 환경에서 도전 라인들의 신축성을 향상시킬 수 있다.
도 11을 참조하면, 소자 보호부(500)는 유기층과 무기층이 복수 개 존재하는 복합 구조를 가질 수 있다. 소자 보호부(500)는 유/무기 복합 구조를 가짐으로써, 박막 트랜지스터(500)의 패시베이션(passivation) 역할도 수행할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 희생 기판
100a, 600a : 배선 영역
100b, 600b : 소자 영역
200 : 희생층
300 : 버퍼층
400 : 박막 트랜지스터
410 : 게이트 전극
420 : 게이트 절연막
430 : 활성층
440 : 소스/드레인 전극
500 : 소자 보호부
600 : 신축성 기판

Claims (14)

  1. 소자 영역 및 배선 영역을 포함하는 희생 기판을 제공하는 것;
    상기 희생 기판 상에 차례로 희생층 및 버퍼층을 형성하는 것;
    상기 소자 영역의 상기 버퍼층 상에 박막 트랜지스터를 형성하는 것;
    상기 소자 영역 내에서 상기 박막 트랜지스터를 감싸는 소자 보호부를 형성하는 것;
    상기 소자 보호부가 형성된 상기 버퍼층 상에 신축성 기판을 형성하는 것; 및
    상기 희생층을 제거하여 상기 희생 기판을 분리시킴으로써 상기 버퍼층의 표면을 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 희생 기판은 상기 소자 영역에서보다 상기 배선 영역에서 더 굴곡진 표면을 갖는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 희생층을 제거하는 것은 레이저 리프트 오프 방식을 이용하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 소자 보호부를 형성하는 것은 잉크젯 프린팅 공정을 이용하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 소자 보호부를 형성하는 것은 포토리소그래피 공정을 이용하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 소자 보호부를 이루는 물질의 영률(Young's modulus)이 상기 신축성 기판을 이루는 물질의 영률보다 큰 반도체 소자의 제조 방법.
  7. 소자 영역 및 배선 영역을 포함하는 신축성 기판;
    상기 소자 영역의 상기 신축성 기판 내에 함몰된 박막 트랜지스터;
    상기 소자 영역에서 상기 박막 트랜지스터를 감싸며 상기 박막 트랜지스터와 상기 신축성 기판 사이에 형성된 소자 보호부; 및
    상기 박막 트랜지스터 및 상기 소자 보호부가 형성된 상기 신축성 기판을 덮는 버퍼층을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 박막 트랜지스터는:
    게이트 전극;
    상기 게이트 전극 아래에 형성된 활성층;
    상기 게이트 전극과 상기 활성층 사이의 게이트 절연막; 및
    상기 활성층 하에 서로 이격하고, 상기 활성층과 접촉하는 소스 전극 및 드레인 전극을 포함하는 반도체 소자.
  9. 제7항에 있어서,
    상기 박막 트랜지스터는:
    활성층;
    상기 활성층 아래에 형성된 게이트 전극;
    상기 활성층과 상기 게이트 전극 사이에 형성된 게이트 절연막; 및
    상기 게이트 전극 양측에 서로 이격하고, 상기 활성층과 접촉하는 소스 전극 및 드레인 전극을 포함하는 반도체 소자.
  10. 제7항에 있어서,
    상기 신축성 기판은 상기 소자 영역에서보다 상기 배선 영역에서 더 굴곡진 표면을 갖는 반도체 소자.
  11. 제7항에 있어서,
    상기 소자 보호부를 이루는 물질의 영률(Young's modulus)이 상기 신축성 기판을 이루는 물질의 영률보다 큰 반도체 소자.
  12. 제7항에 있어서,
    상기 소자 보호부는 폴리이미드(polyimide), 아크릴 수지(acrylic resin) 또는 하드 폴리다이메틸실록세인(hard polydimethylsiloxane, h-PDMS) 중에서 선택된 어느 하나 이상으로 이루어진 반도체 소자.
  13. 제7항에 있어서,
    상기 소자 보호부는 산화 알루미늄(Al2O3), 이산화규소(SiO2) 또는 실리콘질화물(SiNx) 중에서 선택된 어느 하나 이상으로 이루어진 반도체 소자.
  14. 제7항에 있어서,
    상기 소자 보호부는 복수 개의 층들로 이루어진 반도체 소자.
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