KR20150133266A - 태양전지 및 이러한 태양전지의 제조방법 - Google Patents

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KR20150133266A
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파울라 카타리나 페트로넬라 브론스벨드
람버트 조한 길리그스
마셰 스토돌니
유 우
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쉬티흐틴크 에네르지온데르조크 센트룸 네델란드
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Abstract

태양전지는 상기 기판의 제1영역부 내에서 제1접합 구조체 및 상기 기판의 제2영역부 내에서 제2접합 구조체를 구비한 후측 표면 및 방사선을 수용하는 전측 표면을 갖는 반도체 기판을 제공한다. 상기 제2영역부는 상기 제1영역부 상에서 경계를 이룬다. 제1접합 구조체는 상기 제1영역부를 덮는 제1전도성 타입 반도체층을 포함한다. 제2접합 구조체는 상기 제2영역부를 덮는 제2전도성 타입 반도체층을 포함한다. 상기 제2접합 구조체의 제2전도성 타입 반도체층은 상기 제1접합 구조체의 상기 제1전도성 타입 반도체층과 부분적으로 겹치고, 상기 제2전도성 타입 반도체층의 중첩부는 제1유전체층에 의해 분리되고, 상기 제1전도성 타입 반도체층의 일부 상에 있다. 상기 제2전도성 타입 반도체층의 중첩부 하에서 상기 제1전도성 타입 반도체층의 일부는 상기 기판의 반도체 표면과 적접 접촉한다.

Description

태양전지 및 이러한 태양전지의 제조방법{SOLAR CELL AND METHOD FOR MANUFACTURING SUCH A SOLAR CELL}
본 발명의 태양전지에 관한 것이다. 또한, 본 발명은 이러한 태양전지의 제조방법에 관한 것이다.
후측 접촉을 갖는 태양전지는 종래에 공지되어 있다. 이러한 태양전지에서, 접촉층은 태양전지 기판의 후측 상에 실질적으로 완전히 배열되어 있다. 이와 같이 해서, 방사에너지를 수집할 수 있는 태양전지의 전측의 영역이 최대화될 수 있다.
후측 상에는, 접촉 구조체를 사용해서 태양전지의 후면으로부터 광발생 전하 캐리어를 전체 수집한다.
이러한 접촉 구조체는 상호 조합되는 p형 및 n형 이종구조체 접합(이종접합)을 포함할 수 있다.
이러한 타입의 태양전지는, 예를 들면 미국특허 제2008/0061293호에 기재되어 있고, 여기에서는, 핑거간 구조체(inter-finger structure) 및 이종접합을 갖는 반도체 장치를 개시한다. 이러한 반도체 장치는, 결정질 반도체 기판의 적어도 한면 상에, 제1 전도성 타입으로 도프된 적어도 하나의 제1비정질 반도체 영역을 포함한다. 반도체 기판은, 동일한 적어도 한면 상에서, 제1 전도성 타입과 반대로, 제2 전도성 타입으로 도프된 적어도 하나의 제2 비정질 반도체 영역을 포함한다. 제1비정질 반도체 영역은, 반도체 기판과 접촉하는 적어도 하나의 유전체 영역에 의해서 제2비정질 반도체 영역과 격리되고, 제2비정질 반도체 영역은 상호 조합된 구조체를 형성한다.
이러한 반도체 기판의 단점은, 유전체 영역에서 광발생 캐리어를 수집하지 못하는 것이다. 또한, 유전체 영역의 표면은 우수하게 부동태화할 필요가 있다. 더욱이, 이러한 패터닝된 유전체 영역의 제작에는 태양전지의 비용을 증가시키는 추가의 공정 단계를 필요로 한다.
또한, 반도체 층은 비정질 실리콘을 포함하는 경우, 일반적으로 부동태화 유전체층의 증착은, 반도체층의 증착 전에 배치되어야 하는 것으로 제한되는데, 이는 대부분의 부동태화 유전체의 증착이 비정질 실리콘층에 의해 형성된 부동태화를 열화시키는 비교적 높은 기판 온도에서 수행되기 때문이다. 이러한 증착 순서는, 반도체층이 증착되는 표면부 상에서 유전체가 제거되어야 하기 때문에, 표면 손상 또는 오염시킬 위험이 늘어나고 태양전지 품질을 떨어뜨리는 것을 의미한다.
국제 공개공보 제2012/014960 A1호는 후측 접촉 태양전지를 제조하기 위한 방법이 개시되어 있고, 여기서 제2반도체층은 제1주요면을 덮도록 형성된다. 절연층 상에 위치하는 제2반도체층의 일부는 제1에첸트를 사용해서 에칭함으로써 부분적으로 제거하고, 제2반도체층의 에칭속도는 절연층의 것보다 높다. 절연층의 일부는 제2에첸트를 사용해서 제2반도체층 상에서 에칭함으로써 제거되고, 절연층의 에칭속도는 제2반도체층의 것보다 높기 때문에, 제1반도체 영역을 노출한다. 또한, 국제공개공보 제2012/014960호에는 "절연층 하에 위치하는 반도체층이 n형 비정질 반도체층으로서 사용된다. p측 전극이 실질적으로 p형 비정질 반도체층 상 전체에 형성된다. 이러한 이유로 소수 캐리어인 홀은 p 측 전극에 용이하게 수집될 수 있는 것이다"고것이 개시되어 있다.
본 발명의 목적은 종래 기술의 단점을 해결하는 이러한 태양전지를 제조하는 방법 및 태양전지를 제공하는 것이다.
본 발명의 목적은 반도체 기판을 포함하는 태양전지에 의해 달성되는 것으로서,
상기 기판의 제1영역부 내에서 제1접합 구조체 및 상기 기판의 제2영역부 내에서 제2접합 구조체를 구비한 후측 표면 및 방사선을 수용하는 전측 표면을 갖는 반도체 기판;
상기 제1영역부 상에서 경계를 이루는 제2영역부;
상기 제1영역부를 덮는 제1전도성 타입 반도체층을 포함하는 제1접합 구조체;
상기 제2영역부를 덮는 제2전도성 타입 반도체층을 포함하는 제2접합 구조체;
상기 제1접합 구조체의 상기 제1전도성 타입 반도체층과 부분적으로 겹치는 상기 제2접합 구조체의 제2전도성 타입 반도체층;
제1유전체층에 의해 분리되고, 상기 제1전도성 타입 반도체층의 일부 상에 있는 상기 제2전도성 타입 반도체층의 중첩부; 를 포함하고
상기 제2전도성 타입 반도체층의 중첩부 하에서 상기 제1전도성 타입 반도체층의 일부는 상기 기판의 반도체 표면과 적접 접촉하고,
상기 제2영역부 내에 상기 제2전도성 타입 반도체층은 상기 제1 및 제2전도성 타입 반도체층의 중첩부와 인접하는 상기 제1영역부 내의 제1전도성 타입 반도체층 상에서 경계를 이룬다.
이 문맥에서의 직접적인 접촉은, 제1전도성 타입 반도체층의 일부의 표면이 반도체의 기판 표면 상에 있고, 그 사이에 절연층은 존재하지 않는 것을 의미한다.
경계 또는 주변 경계는, 문맥에서 제2영역부가 제1영역부에 인접하거나, 가장 가깝게 접근하거나 접촉하고, 2개의 영역부 사이에 중간의 유전체 물질은 존재하지 않는 것을 의미한다.
바람직하게, 본 발명은, 주변 경계로 인해, 광발생 전하 캐리어에 대한 수집 영역이 제1 및 제2 접합 구조체 사이에서 갭 없이 최대화된다. 또한, 기판의 반도체 상의 제1 및 제2 전도성 타입 반도체층만을 배치하고, 제1 및 제2접합 영역 사이에 기판 상의 제1유전체층을 배제함으로써, 우수한 부동태가 달성될 수 있고, 재조합 효과가 감소하고 태양전지 효율을 개선할 수 있다. 또한, 반도체 장치는 비정질 실리콘을 포함하는 경우, 부동태화 유전체층의 증착이 반도체층의 증착 전에 배치되도록 제한되는 데, 이는 대부분의 부동태화 유전체의 증착이 비정질 실리콘층에 의해 부동태를 열화시키는 비교적 높은 기판 온도에서 수행되기 때문이다. 이러한 증착 순서는, 유전체가 반도체층이 증착된 표면 부분 상에서 제거되어야 하기 때문에, 표면 손상 또는 오염의 위험성을 늘리고 태양전지 품질을 떨어뜨리는 것을 의미한다. 본 발명은 표면-부동태 유전체를 사용하지 않기 때문에, 유전체층의 증착 온도 및 물질 선택에서 큰 융통성이 있다.
본 발명은 제1 및 제2영역부의 정의에서 매우 유용한 제조 공차(tolerance)가 가능하다. 태양전지는 임의의 실행 가능한 높은 패턴 정의 정확성을 사용해서 본 발명에 따라 제조될 수 있지만, 본 발명은 예를 들면 10 마이크론 미만의 패턴 정의 정확성(pattern definition accuracy) 또는 심지어 더 낮은 정확성을 갖는 태양전지를 제조할 수 있다. 비교하면, 종래기술에서는 이러한 낮은 정확도로 제조하는 태양전지는, 쉽게 션트를 일으키거나 심각한 저항을 증가시키거나 부동태화되지 않는 서브스트레이트 영역을 남길 수 있다.
본 발명은 표면을 반도체층으로 실질적으로 충분히 덮는 것 외에, 유전체층을, 에칭 중 마스킹층 또는 정지층으로서 패턴 정의 및 분리를 위해 사용될 수 있다. 이러한 이중 기능은 비용을 줄이고 가공 단계를 줄인다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 제1접합 구조체는 제1전도성 타입 반도체층과 기판 사이에 배열되는 제1터널 배리어층을 포함하고, 및/또는 제2전도성 타입 반도체층과 기판 사이에 배열된 제2접합 구조체는 제2터널 배리어층을 포함하는, 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 바와 같은 태양전지에 있어서, 제1접합 구조체 및 제2 접합 구조체 중 적어도 하나는 에피택셜 Si층을 포함하고, 제1전도성 타입 반도체층은 에피택셜 Si층이고/이거나 제2전도성 타입 반도체층은 에피택셜 Si층인 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 기판 표면과 상기 제1전도성 타입 반도체층의 중첩부의 계면에는 유전체층이 없는 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 제1전도성 타입은 p 타입이고, 제1전도성 타입 반도체층은 p형 도프된 비정질 수소화 실리콘, p+ a-Si:H을 포함하고, 상기 제1유전체층은 수소화 실리콘 질화물 SiNx:H을 포함하는 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 제1접합 구조체는 제1전도성 타입 반도체층 상의 추가의 제1전도층 또는 층 스택을 포함한 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 추가의 제1전도층은 금속성층이고, 또는 상기 층 스택은 전도성 산화물층 및 비정질 반도체층을 포함하고, 상기 비정질 반도체층은 상기 전도성 산화물층 및 상기 제1전도성 타입 반도체층의 스택 상에 배열되는 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 제2접합 구조체는 상기 제2전도성 타입 반도체층 상에 추가의 제2전도층 또는 층 스택을 포함하는 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 추가의 제2전도층은 금속성층이고, 또는 상기 층 스택은 전도성 산화물층 및 비정질 반도체층을 포함하고, 상기 비정질 반도체층은 상기 전도성 산화물층 및 상기 제2전도성 타입 반도체층의 스택 상에 배열되는 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 제1전도성 타입 반도체층 물질은 본래의 비정질 실리콘층 또는 터널 배리어층및 도프된 층을 포함하고; 상기 도프된 층은 제1형 도프된 비정질 실리콘, 제1형 도프된 실리콘 탄소 혼합물, 제1형 도프된 실리콘 게르마늄 합금, 제1형 도프된 에피택셜 성장한 결정질 실리콘, 제1형 도프된 다결정 실리콘(polysilicon)을 포함하는 군으로부터 선택된 것인 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 제2전도성 타입 반도체층 물질은 제2형 도프된 비정질 실리콘, 제2형 도프된 실리콘 탄소 혼합물, 제2형 도프된 실리콘-게르마늄 합금, 제2형 도프된 에피택셜 성장한 결정질 실리콘, 제2형 도프된 다결정 실리콘 및 또 다른 반도체를 포함하는 군으로부터 선택된 것인 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 제1유전체층 물질은 실리콘 질화물, 실리콘 이산화물, 실리콘 옥시질화물, 유전체 유기 화합물, 유전체 금속 산화물 또는 유전체 금속 질화물을 포함하는 군으로부터 선택되는 것인 태양전지에 관한 것이다.
하나의 형태에서, 본 발명은 상기 기재된 태양전지에 있어서, 상기 제1접합 구조체는 제1터널 배리어층을 포함하고, 상기 제1터널 배리어층은 상기 제1전도성 타입 반도체층과 상기 기판 사이에 배열되고, 및/또는 상기 제2접합 구조체는 제2터널 배리어층을 포함하고, 상기 제2터널 배리어층은 상기 제2전도성 타입 반도체층과 상기 기판 사이에 배열되는 태양전지에 관한 것이다.
또한, 본 발명은 반도체 기판으로부터 태양전지를 제조하는 방법으로서,
상기 반도체 기판은 상기 기판의 제1영역부 내에 제1접합 구조체 및 상기 기판의 제2영역부 내에 제2접합 구조체를 구비하는 후측 표면 및 방사선을 수용하는 전측 표면을 갖고, 상기 제2영역부는 상기 제1영역부 상에서 경계를 이루고,
상기 방법은,
적어도 상기 제1영역부 상의 상기 기판의 후측 표면 상에 제1전도성 타입 반도체층을 증착하는 단계; 선택적으로 전도층을 증착하는 단계; 적어도 상기 제1전도성 타입 반도체층 상에 제1유전체층을 증착하는 단계; 상기 제1영역부 내에서 상기 제1전도성 타입 반도체층을 커버함으로써 상기 제1영역부를 정의하고 제2영역부를 노출하기 위해 상기 제1유전체층을 패터닝하는 단계; 상기 제1영역부 내의 상기 제1접합 구조체를 형성하고 상기 제2영역부 내에서 상기 실리콘 기판의 표면을 노출하기 위해서, 상기 패터닝된 제1유전체층을 마스크로서 사용해서 상기 제1전도성 타입 반도체층을 패터닝하는 단계; 후측 표면상에서, 상기 제2영역부 및 상기 노출된 제2영역부와 경계를 이루는 상기 제1유전체층의 적어도 일부 상의 제2전도성 타입 반도체층을 증착하는 단계로서, 상기 제2접합 구조체의 상기 제2전도성 타입 반도체층이 상기 제1접합 구조체의 상기 제1전도성 타입 반도체층과 부분적으로 겹치도록 하고, 상기 제2전도성 타입 반도체층의 중첩부는 그 사이를 제1유전체층으로 분리하면서 상기 제1전도성 타입 반도체층의 일부 상에 있고, 상기 제2전도성 타입 반도체층의 중첩부 하의 상기 제1전도성 타입 반도체층의 일부는 상기 기판의 반도체 표면과 직접 접촉하는 것을 포함하는, 태양전지의 제조방법에 관한 것이다..
선택적으로 증착된 전도층은 전도성 산화물인 경우, 다음에 유전체층이 본래의 비정질 실리콘 층으로 교체될 수 있다.
제1전도성 타입은 반도체 기판의 전도성 타입과 동일하거나 반대일 수 있다.
본 발명에 따른 방법은 제1유전체층의 에지와 제1전도성 타입층의 에지를 자가 배열 형성하고, 2개의 반도체층 사이의 분리를 개선하면서 활성(제1 또는 제2전도성 타입 반도체층)으로 덮인 제1기판 영역을 최대화시킨다.
또한, 상기 방법은 바람직하게 제1 및 제2 전도성 타입 반도체층을 분리하고, 또한 제2전도성 타입 반도체층의 증착 중에 제1전도성 타입 반도체층을 덮는 기능을 할 수 있다. 커버 단계는 제2전도성 타입 반도체층의 증착 중에 제1전도성 타입 반도체층에 의한 부동태가 열에 의해 열화되는 것을 보호할 수 있다. 이러한 열화는 n형 도프된 a-Si:H층의 증착 중에서 p형 도프된 a-Si:H층에서 발생하는 것으로 알려져 있다.
일 형태에 따르면, 상기 방법은 적어도 상기 제2영역부 및 상기 제1영역부의 (경계)일부를 덮는 상기 제2전도성 타입 반도체층 상에 마스킹층을 증착하는 단계, 그 다음에 상기 마스킹층을 패터닝하는 단계; 상기 제2전도성 타입 반도체층을 국부적으로 제거하기 위해 패터닝된 마스크층을 사용하는 단계를 제공한다.
또한, 제2전도성 타입 반도체층은 직접적 방법, 예를 들면 필요한 패턴 내에 에칭 페이스트를 인쇄함으로써 에칭될 수 있다.
선택적으로, 제1유전체는 마스크로서 제2전도성 타입 반도체층을 사용해서 제거될 수 있다. 이는 이러한 층의 자가 배열을 제공한다. 바람직하게, 이와 같이 방법은 제1유전체층의 에지와, 제1 및 제2 전도성 타입층의 에지의 자가 배열을 형성하고, 사이에 분리를 보장하면서 금속화층을 적용하기 위해 노출된 제1 및 제2 전도성 타입 반도체층의 영역을 최대화한다.
일 형태에서, 상기 기재된 방법은,
적어도 상기 제2영역부 및 상기 제1영역의 일부를 덮는 상기 제2전도성 타입 반도체층 상에 마스킹을 증착하는 단계; 상기 마스킹층을 패터닝하는 단계; 상기 제1전도성 타입 반도체층 상에 경계를 이루고 부분적으로 겹치도록 상기 제2전도성 타입 반도체층을 제공하는 패턴을 갖고 제2영역부 내에 제2접합 구조체를 형성하기 위해 상기 패터닝된 마스킹층을 마스크로서 사용하여 상기 제2전도성 타입 반도체층을 패터닝하는 단계로서, 상기 제2전도성 타입 반도체층의 중첩부는 상기 제1유전체층에 의해 분리된, 상기 제1전도성 타입 반도체층 상에 있는 단계를 더 포함한다.
일 형태에 따르면, 상기 기재된 방법은
제1접합 구조체는 제1터널 배리어층을 구비하고, 상기 제1터널 배리어층은 상기 제1전도성 타입 반도체층과 상기 기판 사이에 배열되고, 및/또는
상기 제2접합 구조체는 제2터널 배리어층을 구비하고, 상기 제2터널 배리어층은 상기 제2전도성 타입 반도체층과 상기 기판 사이에 배열되는 것을 제공한다.
일 형태에서 상기 기재된 방법은 적어도 하나의 상기 제1접합 구조체 및 상기 제2접합 구조체는 에피택셜 Si 층을 포함하고, 상기 제1전도성 타입 반도체층은 에피택셜 Si 층 및 상기 기판이고, 및/또는 상기 제2전도성 타입 반도체층은 상기 에피택셜 Si층인 것을 제공한다.
일 형태에서, 상기 기재된 방법은 상기 제1전도성 타입이 p 타입이고, 상기 제1전도성 타입 반도체층이 p 타입 도프된 비정질 수소화 실리콘, p+ a-Si을 포함하고, 상기 제1유전체층은 수소화 실리콘 질화물, SiNx:H을 포함하고, 상기 p+ a-Si:H 층은 상기 SiNx:H 층에 의해 덮는 것을 제공한다.
유리한 실시형태는 종속항에 의해 더 정의된다.
본 발명은 예시 실시행태가 도시된 수개의 도면에 대해 하기 상세하게 설명된다. 이들은 예시의 목적에 대해 배타적으로 의도되고 본 발명의 개념을 제한하지 않고 이는 청구항에 의해서 정의된다.
도면에서
도 1a 내지 1c는 제1제조 단계 후 태양전지의 단면을 도시하고;
도 2는 다음 제조 단계 후 태양전지의 단면을 도시하고;
도 3은 초기 패터닝 단계 후 태양전지 반도체 기판의 단면을 도시하고;
도 4는 제1반도체층의 패터닝 단계 후 태양전지 반도체 기판의 단면을 도시하고;
도 5a 및 5b는 다음의 제조 단계 후 태양전지의 단면을 도시하고;
도 6은 마스킹의 증착 후 태양전지의 단면을 도시하고;
도 7은 다음의 패터닝 단계 후 태양전지의 단면을 도시하고;
도 8은 에칭 단계 후 태양전지의 단면을 도시하고;
도 9a-9c는 다음의 제조단계 후 태양전지의 단면을 도시하고;
도 10a-10e는 금속화 단계 후 태양전지의 단면을 도시하고;
도 11a-11c는 또 다른 실시형태에 따른 태양전지의 단면을 도시하고;
도 12는 다음의 제조단계 후 또 다른 실시형태에 따른 태양전지의 단면을 도시하고;
도 13은 제2마스킹층의 제거 후 태양전지의 단면을 도시하고;
도 14는 다음의 제조단계 후 태양전지의 단면을 도시한다.
다음 도면에서, 동일한 참조부호는 각 도면에서 유사하거나 동일한 성분을 의미한다.
태양전지는 반도체 기판, 일반적으로 실리콘 웨이퍼를 포함한다. 이러한 웨이퍼는 단결정질 또는 다결정질일 수 있다.
웨이퍼는 적어도 전면(front) 상에서 텍스처링될 수 있고, 예를 들면 전면 확산층 및 전면 부동태화 코팅에 의한 전측 부동태화가 제공될 수 있다. 전면에 반사방지 코팅을 제공할 수도 있다. 전측 텍스처 및 코팅은 상기 공정 중에 나중에 제공될 수도 있다. 전측에는 하기 기재된 공정 중 일부 공정에서 보호하는 희생층을 제공한다.
도 1a는 제조 순서에서 제1가공 단계 후 반도체 기판(5)의 단면을 도시한다. 이 단계에서, 제1전도성 타입 반도체층(10)은 적어도 기판(5)의 표면의 제1부분에 증착된다. 제1전도성 타입 반도체층은 반도체 기판 표면과의 제1접합을 형성한다.
제1전도성 타입 반도체층 물질은 제1타입 도프된 비정질 수소 풍부 실리콘 (a-Si:H), 제1타입 도프된 미세결정질 실리콘, 제1타입 도프된 비정질 실리콘-탄소 혼합물, 제1타입 도프된 실리콘-게르마늄 합금, 제1타입 도프된 에피택셜 성장한 결정질 실리콘, 제1타입 도프된 다결정 실리콘, 또는 다른 반도체를 포함하는 군으로부터 선택될 수 있다. 또한, 제1전도성 타입 반도체층은 본래의 반도체층 및 제1타입 도프된 반도체층과, 종래기술에 공지된 본래의 박막층(HIT 구조)과 이종접합과 같은 상기 기재된 바와 같이 선택된 물질의 스택을 포함할 수 있다.
제1전도성 타입층은 기판에 확산하거나 기판에 도핑 주입에 의해서 형성된, 기판의 표면층을 포함할 수 있고, 이는 국소적으로 위치하거나 그 다음에 제1영역부 A 외측을 에칭한다.
덮인 제1영역부는 적어도 제1접합이 형성되는 영역과 동일하다.
선택적으로 일 실시형태에서, 제1 및/또는 제2접합은 금속 절연 반도체(MIS) 접합을 포함할 수 있다.
도 1b는 전류 추출 및/또는 전류 유동을 개선하기 위해서 전도층 및/또는 수집층으로서 기능하는 전도층(15)으로 제1전도성 타입 반도체층을 덮는 경우 제1제조단계 후 반도체 기판의 단면을 도시한다. 전도층은 예를 들면 금속층 또는 (투명한)전도성 산화물층 또는 이들의 조합일 수 있다.
본 발명은 전도층없이 제1전도성 타입 반도체층의 실시형태에 대해서 다음에 기재된다. 또 다른 실시형태에서 제1전도성 타입 반도체층 대신에, 제1전도성 타입 반도체층(10)과 전도층(15)의 스택이 사용되는 것을 알 수 있다.
도 1c에서 도시된 바와 같이, 일 실시형태에서, 반도체 기판(5)의 표면과 제1전도성 타입 반도체층(10) 사이에, 박막 터널 배리어층(10a)이 배치될 수 있고, 여기서 층(10a)은 반도체 기판(5)과 제1전도성 타입 반도체층(10) 사이에서 전하 캐리어에 대해 터널링 접촉을 제공하는 것을 주목한다.
도 2는 다음의 제조단계 후 태양전지(1)의 단면을 도시한다. 다음의 단계에서, 제1전도성 타입 반도체층 상에, 제1유전체층(20)이 증착되고, 층은, 적어도 제1영역부 A에서 제1전도성 타입 반도체층을 덮는다.
선택적으로 증착되는 전도성층은 전도성 산화물인 경우, 제1유전체층 대신에, 본래의 비정질 실리콘층이 증착될 수 있는 것을 주목한다.
제1유전체층 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 옥시 질화물, 유전체 유기 화합물(예를 들면 “레지스트” 또는 수지), 유전체 금속 산화물 또는 유전체 금속 질화물, 및 그 외의 적합한 유전체를 포함하는 군으로부터 선택된 물질을 포함할 수 있다.
도 1a, 1b, 또는 1c에서 스택이 상부층으로서 전도성 산화물을 이용하는 경우, 본래의 비정질 실리콘층에 의해 유전체층을 교체하기 위해 이용가능한 에첸트를 선택하는 데에 유리할 수 있다.
도 3은 제1유전체층의 패터닝 단계 후 반도체 기판의 단면을 도시한다. 이러한 패터닝은 제2접합이 형성된 반도체 기판의 제2영역 B로부터 제1유전체층을 제거한다. 제1접합이 형성된 제1영역부A에서, 패터닝된 제1유전체층(21)이 유지된다. 본 발명의 형태에 따르면, 제1영역부 A 는 반도체 기판의 제2영역부 B 상에 인접하고 경계를 이룬다.
패터닝 단계에 의해 상호 통합된 구조체는, 제1타입 접합이 제2타입 접합과 상호 통합된 것으로 정의될 수 있다.
패터닝 단계는 에칭 단계를 포함하고, 이는 선택적 에칭 단계로, 제1유전체층을 제거하고, 제1유전체층이 제거된 영역에서 제1전도성 타입 반도체층을 노출한다.
패터닝된 제1유전체층(21)은 패터닝된 제1전도성 타입 반도체층(11)을 형성하기 위한 마스크로서 기능한다. 노출된 제1전도성 타입 반도체층은 선택적 에칭 단계일 수 있는 에칭 단계를 사용해서 반도체 기판의 제2영역부 B로부터 제거된다.
제1전도성 타입 반도체층의 패터닝은 도 4에 개략적으로 도시된다. 제1유전체층의 패턴이 제1전도성 타입층의 패턴으로 전달되기 때문에, 2층의 패턴 에지는 실질적으로 자가 배열된다. 이러한 자가 배열은 공정 단계의 수를 감소시키고 필요한 배열 공차를 줄이고, 비용을 줄이는 이점이 있다.
도 5a는 다음의 단계 후 태양전지의 단면을 도시한다. 패터닝된 표면 상에 제2전도성 타입 반도체층(25)은 반도체기판의 적어도 제2영역부 B 상에 및 패터닝된 제1유전체층(21) 및 패터닝된 제1전도성 타입 반도체층(11)으로 제2영역부B에 인접한 층의 스택의 적어도 경계부 상에 증착된다.
이러한 구조체에서, 패터닝된 제1유전체층(21)은, 패터닝된 제1전도성 타입 반도체층(11)과, 이러한 반도체층(11)과 중첩되는 제2전도성 타입 반도체층(25) 사이의 절연을 제공한다.
제1 및 제2 전도성 타입 반도체층의 중첩부는 경사가 있는 것으로 도시된다. 실제 경사각은 실제 가공 단계 및 조건에 따라 다를 수 있는 것을 주목한다. 또한, 경사는 실질적으로 기판의 표면에 수직이거나, 계단 형상으로 되어 있을 수 있다.
또한, 제2전도성 타입 반도체층(25)은 패터닝된 제1전도성 타입 반도체층(11) 상에서 경계를 이룬다.
패터닝된 제1전도성 타입 반도체 층(11)의 에칭 중에 일부 언더컷(undercut)(층(21)하에서 층(11)의 에칭)이 발생하기 때문에, "경계(border on)"는 2개의 패터닝된 반도체층(11,25) 사이의 측면 거리가 패터닝된 제1전도성 타입 반도체층(11)의 두께의 수 배 이하인 것을 정의하는 것으로 의도된다.
예를 들면, 패터닝된 제1전도성 타입 반도체층(11)은 두께가 20 nm이면, 층의 경계는 층들이 서로 약 100 nm 이하 내에 있는 것을 의미한다.
패터닝된 제1전도성 타입 반도체층(11)과 같이, 층(25)은 선택적인 전도층, 예를 들면 투명한 전도성 산화물(TCO) 및/또는 금속으로 덮을 수 있다.
제2전도성 타입 반도체층 물질은 제2타입 도프된 비정질 실리콘, 제2타입 도프된 실리콘-탄소 혼합물, 제2타입 도프된 실리콘-게르마늄 합금, 제2타입 도프된 에피택셜 성장한 결정질 실리콘, 제2타입 도프된 다결정 실리콘 또는 그 외의 반도체를 포함하는 군으로부터 선택될 수 있다. 또한, 제1전도성 타입 반도체층과 마찬가지로, 제2전도성 타입 반도체층은 본래의 반도체층 및 제2타입 도프된 반도체층과 상기 기재된 선택된 물질의 스택을 포함할 수 있다. 또한, 제1전도성 타입 반도체층과 마찬가지로, 반도체 기판(5)의 표면과 제2전도성 타입 반도체층 사이에, 얇은 터널 배리어층(미도시)가 배열될 수 있다.
또한, 제2전도성 타입층은 MIS 접합을 형성하는 층 스택으로 이루어질 수 있다.
제2전도성 타입은 제1전도성 타입과 반대이다. 제1전도성 타입 반도체층은 이미터 및 제2전도성 타입층 BSF를 구성할 수 있고, 또는 제1전도성 타입층은 BSF 및 제2전도성 타입층 이미터를 구성할 수 있다.
일 실시형태에서, 제1전도성 타입은 p타입이고 제1전도성 타입 반도체층은 p+ a-Si:H이고, 제1유전체층은 SiNx:H이다. 바람직하게, 본 발명은, 이 구성에서 p 타입 a-Si:H 층이 제1유전체에 의해 덮이는 것을 제공한다. 노출되는 경우 노출된 p 타입 a-Si:H 층은 기본적으로 열 노출에 의해 다음의 a-Si 층의 증착중에 열화된다. SiNx:H으로 덮으면, 이러한 열화에 대해 p형 층을 보호하고, 따라서 본 발명은 제1전도성 타입 반도체층으로서 p형 이미터를 허용한다. p형 층이 일반적으로 후면상의 가장 큰 면적을 차자하는 이미터이기 때문에 전지 효율을 위해 p형 층으로 시작하는 것이 바람직할 수 있다.
또한, 제1전도성 타입 층을 개구하는 공정은 개방된 영역 상에 증착되는 층의 부동태 특성을 줄이는 표면 결함을 일으킬 수 있기 때문에 바람직할 수 있다.
도 5b는 도 5a에서 상기 기재된 다음 단계 후 태양전지의 단면도를 도시하고, 터널 배리어(10a, 10b)가, 반도체 기판(5)의 표면과 패터닝된 제1전도성 타입 반도체층(11) 사이, 또는 반도체 기판(5)의 표면과 패터닝된 제2전도성 타입 반도체층(25) 사이 또는 반도체 기판(5)의 표면과 제1 및 제2전도성 타입 반도체층(11,25) 사이에 존재하는 실시형태에 대한 것이다.
제1전도성 타입 반도체층 및 제2전도성 타입 반도체층 아래에 터널 배리어(10a, 10b) 각각은 개별적으로 별도 공정에서 형성될 수 있다. 터널 배리어층(10a, 10b)는 표면 반응에 의해서 성장하거나 물리적 또는 화학적 증착 공정에 의해서 증착될 수 있다.
도 6은 마스킹층(30)을 제1영역부 A 및 제2영역부 B의 적어도 일부 상에 증착하는 추가의 단계 후의 본 발명의 실시형태에 따른 태양전지의 단면도를 도시한다.
마스킹층은 실리콘 질화물(SiNx), 실리콘 이산화물 (SiO2), 실리콘 옥시 질화물 (SiOxNy), 유전체 유기 화합물("레지스트" 또는 수지), 유전체 금속 산화물 또는 유전체 금속 질화물 및 그 외의 적합한 유전체를 포함하는 군으로부터 선택된 물질을 포함할 수 있다. 마스킹층은 금속(예를 들면, 접촉)층일 수 있다.
또한, 마스킹층은 선행하는 공정 단계에서 증착되는 상부층의 에칭 특성에 따라 본래의 비정질 실리콘층일 수 있다.
다음, 패터닝 단계는 도 7에 도시된 바와 같이 수행된다. 패터닝 단계에서, 마스킹층(30)은 패터닝된 제1유전체층(21) 및 패터닝된 제1전도성 타입 반도체층(11)의 스택의 제3영역부 C로부터 마스킹층을 제거함으로써 패터닝된 마스크(31)로 패터닝된다.
또한, 마스킹층(30)은 예를 들면 근방 마스크를 통해 증착, 인쇄법에 의한 증착, 등에 의해 적합한 패턴(층(31)의 패턴)으로 증착될 수 있다.
형성된 제3영역부 C는 제1영역부 A 보다 작고, 패터닝된 제1유전체층(21)과 패터닝된 제1전도성 타입 반도체층(11)의 스택 위에 제2전도성 타입 반도체층의 일부를 노출한다. 동시에, 유전체층(31)은 패터닝된 제1유전체층(21) 및 제1전도성 타입 반도체층(11)의 스택과 중첩되는 제2전도성 타입 반도체층(25)의 일부를 덮는다.
도 8은 다음의 에칭 단계 후의 태양전지의 단면도로, 제3영역부 C 상의 노출된 제2전도성 타입 반도체층(25)은 패터닝된 마스크(31)을 사용해서 제거하고, 패터닝된 제2전도성 타입 반도체층(26)이 형성되는 것을 도시한다. 제거 중에, 제1전도성 타입층(11)은 제1유전체층(21)에 의해 보호되고, 제2제거를 위한 에칭 정지(etch stop)로서 작용한다.
층(30 및 31)의 증착 및 패터닝 및 층(25)의 에칭 외에, 제2전도성 타입 반도체층(25)이, 직접적인 에칭 공정, 예를 들면, 에첸트를 인쇄 또는 (잉크)젯하거나 인접 마스크를 통해 플라즈마 에칭에 의해 제3영역부 C 상에서 제거될 수 있다.
태양전지 구조체는, 제1접합이 패터닝된 제1전도성 타입 반도체층(11)과 기판(5) 사이에 배열되는 제1영역부 A 및 제2접합이 패터닝된 제2전도성 타입 반도체층(26)과 기판(5) 사이에 배열되는 제2영역부 B를 포함한다. 반도체 기판의 표면 상에 제1 및 제2영역부 A, B는 서로 인접하기 때문에, 제1 및 제2 접합도 인접한다. 이와 같이 제1 및 제2 접합은 가장 가깝게 접근해서 배열될 수 있다. 이러한 접합의 경계 배열은 전하 캐리어를 수집하기 위해 활발하게 사용되는 기판 영역의 실질적으로 완전한 커버리지를 제공한다.
도 9a-9c는 다음 단계 후 각각의 실시형태에 따른 태양전지의 단면을 도시한다.
이러한 단계에서, 패터닝된 마스크(31) 또는 패터닝된 제2전도성 타입 반도체층(26)은 제3영역부 C에서 패터닝된 제1유전체층(21)을 에칭하고 제거하기 위해서 사용되는 마스크로서 기능한다. 마스크(31)는 예를 들면 층(25)이 (상기 기재된 바와 같이)직접 에칭 공정에 의해 국부적으로 제거하는 경우에는 존재하지 않을 수 있다.
층(21)은 직접 패터닝 단계에서 예를 들면 에칭 페이스트를 인쇄함으로써 (제3영역부 C 또는 그 더 작은 영역부)국부적으로 제거될 수 있다(도 9b).
층(21 및 31)은 예를 들면 유전체 에칭 마스크, 예를 들면 증착된 레지스트 패턴(27)에 의해서 영역 A 및 B상에서 일부 인접한 영역 및 영역 D를 보호하면서 습윤 화학 에칭 단계에 의해서 국부적으로 제거될 수 있다. 얻어진 구조체는 층(21)의 일부 길이를 영역 A로 확장하고, 층(31)은 영역 D에 존재하고 일부 길이를 영역 B로 확장함으로써 도 9a와 상이하다(도 9c).
후자의 배열은 장기간 안정성을 개선하고 최종 태양전지에서 전기적 분리를 개선하기 위해서 유용할 수 있다(도 10e가 얻어짐).
패터닝된 마스크(31)가 존재하는 경우, 층(21)을 제거하는 동일한 에칭 단계(제1 및 제2 유전체층의 동일한 에칭 감도 및 두께가 존재하는 경우), 또는 추가의 선택적 에칭 단계에서 제거될 수 있다.
패터닝된 마스크(31)의 에칭 단계 및 제거 단계 후, 태양전지 구조체는, 제1접합이 패터닝된 제1전도성 타입 반도체층(11)과 기판(5) 사이에 배열되는 제1영역부 A 및 제2접합이 패터닝된 제2전도성 타입 반도체층(26)과 기판(5) 사이에 배열되는 제2영역부 B를 포함한다. 태양전지 구조체는, 패터닝된 제1전도성 타입 반도체층과 중첩되는 패터닝된 제2전도성 타입 반도체층(26)의 중첩부를 포함한다. 중첩 영역 D에서, 제2전도성 타입 반도체층(26)은 패터닝된 제1유전체층(21)에 의해 분리되고 격리된다. 일 예에서, 도 9a, 9b, 9c 에서 도시된 바와 같은 영역 D의 폭은 약 1 내지 약 100 마이크론이다. 또 다른 예에서, 영역 D의 폭은 약 10 내지 약 500 마이크론이다. 또 다른 예에서 영역 D의 폭은 약 50 내지 약 250 마이크론이다.
제1영역부 A에서 패터닝된 제1전도성 타입 반도체층(11) 및 제2영역부 B에서 패터닝된 제2전도성 타입 반도체층(26)은 각각의 전체 영역부 상에서 기판의 표면과 직접적으로 접촉하여(또는 터널 배리어층이 기판의 표면 상에 존재하는 경우 기판의 표면을 덮는 터널 배리어층과 접촉하여)제1 및 제2 접합을 형성한다.
제1전도성 타입 반도체층(11)은 실질적으로 기판과 충분히 접촉한다.
도 10 내지 14는 금속화를 위해 일부 가능한 공정을 도시한다. 금속화는 이전에 도입된 전도층 및/또는 다음에 (추가로)적용될 수 있는 추가의 전도층으로 구성될 수 있다.
도 10 내지 14에서 선행하는 도면에서 도시된 동일한 참조부호를 갖는 독립체는 상응하는 독립체를 의미한다.
도 10a 내지 10e는 금속화 단계 후 태양전지(1)의 단면을 도시한다. 도10a에 도시된 바와 같이, 패터닝된 제1전도성 타입 반도체층(11) 및 패터닝된 제2전도성 타입 반도체층(26) 상에 금속화층(금속 전도층)(34,35)이 증착된다. 도 10b-10e는 제1단계의 선택적 금속화를 도시한다.
금속화층(34,35)는 제2접합 구조체(5,26) 상에 금속화층의 제2부분(35) 및 제1접합 구조체(5,11) 상의 금속화층의 제1부분(34) 사이에 전기적 분리를 형성하기 위해 금속화층에서 적어도 갭(36)에 의해 패터닝된다. 갭(36)이 제2전도성 타입 반도체층(26)의 중첩부 상에 위치하여, 층(11 및 26) 상의 최대 커버리지가 달성되고, 최소 저항 손실이 얻어지지만, 영역부 A 또는 B 또는 둘 다 상에서 확장될 수 있다.
갭(36)을 중첩부로부터 제1 영역부 A 또는 제2영역부 B 또는 둘 다 영역 A, B 상으로 확장하면, 예를 들면, 유전체(21)가 완전히 핀홀을 가지 않는 경우 견트 가능성을 줄일 수 있다.
도 10e는 패터닝된 제1 및 제 2 전도성 타입 반도체층(11 및 26)의 영역이 대기 조건에 직접 노출되지 않는 실시형태를 도시한다. 유전체층(37)은, 도 9c에 도시된 유전체층(27)과 동일할 수 있는 것으로서, 제1 및 제2 반도체층(11,26)의 중첩 영역에 인접한 층(26)의 영역을 덮는다. 이러한 배열은 태양전지의 성능의 내구성을 향상시킬 수 있다. 금속화층(34,35)는 블랭킷으로서 증착되고 에칭에 의해 패터닝되거나, 패턴 내에 바로 증착될 수 있다.
금속화층은, 제1 블랭킷 증착 단계(예를 들면, 전도성 산화물 및/또는 씨드 금속층), 제2금속화층의 패터닝된 증착 단계(예를 들면, (스크린) 인쇄 또는 잉크젯 실버 패턴 또는 레지스트 패턴 후 전기도금), 이어서 제2금속화 패턴을 마스크로서 사용해서 제1블랭킷의 에칭 단계로 구성될 수 있다.
일 실시형태에서, 제1블랭킷 증착된 층은, 제1블랭킷층을 실리콘 산화물과 같은 유전체층으로 코팅함으로써 금속 패턴을 구비하고, 그 다음에 유전체층을 패터닝하고, 전도성 산화물을 유전체 없이 전기 도금한다.
도 11a-11c는 각각의 또 다른 실시형태에 따른 태양전지(2)의 단면을 도시한다. 단일 제1전도성 타입 반도체층은 기판 상에서 제1접합 구조체를 형성하는 제1스택층으로 대체하고, 그 위에 제1전도성 타입 반도체층(11) 및 전도층(15)를 포함한다. 스택 배열은 도 1b에 도시된 것과 유사하다.
패터닝된 제2전도성 타입 반도체층(26)은 제2전도층(40)으로 덮고 제2스택층을 형성한다. 바람직하게, 제2전도층은, 예를 들면, 도8에 대해 기재된 공정에 의해서 제2전도성 타입 반도체층(26)과 일치하도록 패터닝된다. 도 11a에 도시된 실시형태에서, 중첩부 상의 갭(36)은 생략될 수 있다.
제1스택층은 제2스택층과 경계를 이룬다. 제2스택층은 중첩 영역 D에서 제1스택층과 중첩된다. 중첩 영역 D에서, 제1스택층은, 도 5 내지 8에서 도시된 바와 같이 절연 유전체층(21)에 의해서 중첩된 제2스택층과 분리된다.
제1 접합 구조체에서 전도층(15)이 전도성 산화물인 경우, 유전체층(21)은 본래의 비정질 반도체층으로 대체될 수 있다.
도 11b 및 11c는, 제2전도층(40)에서 갭(36)이 중첩부 D 또는 제2영역부 B의 일부 상에 확장하는 실시형태를 도시한다.
제2전도층(40)에서 갭(36)은, 필요에 따라, 제1접합 구조체에서 전도층(15)으로부터 분리를 개선하기 위해 제2전도성 타입 반도체층(26)의 중첩부 주위에 형성될 수 있다.
상기 기재된 바와 같이 중첩부 D의 다양한 경사진 형태는, 도 11a 및 도 11b 및 11c에서 제1 및 제2전도성 타입 반도체층의 중첩부의 경사의 차에 의해 나타낸 바와 같이 해서, 얻어질 수 있는 것을 알 수 있다
도 12는 제조 단계 후 또 다른 실시형태에 따르면 태양전지의 단면을 도시한다.
이 실시형태에서, 제1영역부 A에서 제1접합 구조체는 제1전도성 타입 반도체층(11) 및 그 위의 전도층(15)의 스택을 포함한다. 제1전도성 타입 반도체층(11)과 전도층(15)의 스택은 패터닝된 유전체층(22)에 의해 패터닝되고 덮인다.
제1전도성 타입 반도체층(11), 전도층(15) 및 유전체층(22)의 패터닝된 스택을 덮는 것은, 제2전도성 타입 반도체층(25)이다. 제2영역부 B에서의 제2접합 구조체에서 패터닝된 제2전도성층(45) 및 제2마스킹층(50)의 스택이 배열되고, 제2마스킹층은 제2전도층(45)의 상부에 있다.
도 12에 도시된 구조체를 얻기 위해서, 제2전도층(45) 및 제2마스킹층(50)은 적어도 제2영역부 B 위에 증착된다. 다음에, 제2마스킹층(50)이 패터닝된다. 패터닝된 제2마스킹층(50)이 제2영역부 B에서 패터닝된 제2전도층(45)의 위치를 정의하기 위해서 사용된다. 패터닝된 제2전도층(45)의 말단 E와, 제1영역부 A 및 제2영역부 B의 경계F 사이의 선택적 간격 S는 분리를 개선하기 위해서 형성된다.
도 13은 제2 마스킹층(50)이 선택적으로 제거되는 실시형태에 따른 다음 단계 후 도 12의 태양전지의 단면을 도시한다. 제2마스킹층(50)의 제거는 선택적일 수 있는데, 이는 제2전도층(45)와의 접촉이, 예를 들면 기계적 힘에 의해 제2마스킹층(50)을 통해서 달성될 수 있기 때문인 것을 알 수 있다.
도 14는 다음의 제조 단계 후 도 13의 태양전지(3)의 단면을 도시한다. 다음의 단계에서, 유전체, 예를 들면, 레지스트층은 도 13에 도시된 바와 같이 구조체 상에 증착된다. 다음에, 유전체층이 패턴으로 증착되지 않는 경우, 유전체층은 보호 유전체, 예를 들면 레지스트, 제1 및 제2 영역부 A, B 사이에 경계 영역 E-F 및 제2전도성 타입 반도체층의 중첩부를 덮는 바디(55)를 형성하기 위해서 패터닝된다.
패터닝된 보호 유전체 바디는 전도층(15) 및 제2전도층(45)를 에칭 정지층으로서 사용해서 제2전도성 타입 반도체층(25)의 일부 및 유전체층(22)의 일부를 에칭/제거하기 위한 마스크로서 사용되는데, 제2전도성 타입 반도체층의 중첩부가 패터닝된 전도층(15) 및 패터닝된 제1전도성 타입 반도체층(11)의 스택과 중첩된다. 제1유전체층(21)은 분리층으로서 작용한다.
보호 유전체 바디(55)는 제2영역부 B 상의 금속 접촉으로부터 제1영역부 A와 금속 접촉을 분리하기 위해 다음의 도금 단계(예를 들면, 전기도금 단계)에서 사용될 수 있다. 보호 유전체 바디(55)는 매우 얇고 태양 모듈을 통과하는 대기 조건에서 민감할 수 있는 층(26)을 보호함으로써 태양전지 성능의 내구성을 제공할 수 있다
당업자는 보호 유전체 바디가 예를 들면 도 10e에 도시된 실시형태와 같은 그 외의 실시형태에서 적용될 수 있는 것을 알 수 있다.
당업자는 본 발명의 다른 실시형태가 본 발명의 사상으로부터 벗어나지 않고 수행되는 것으로 인지될 수 있고, 본 발명의 범위는 수반된 청구범위에 의해서만 제한되는 것을 알 수 있다. 상기 기재된 실시형태가 본 발명의 제한하지 않고 예시하는 것으로 의도된다.

Claims (18)

  1. 반도체 기판을 포함하는 태양전지로서,
    상기 기판의 제1영역부 내에서 제1접합 구조체 및 상기 기판의 제2영역부 내에서 제2접합 구조체를 구비한 후측 표면 및 방사선을 수용하는 전측 표면을 갖는 반도체 기판;
    상기 제1영역부 상에서 경계를 이루는 상기 제2영역부;
    상기 제1영역부를 덮는 제1전도성 타입 반도체층을 포함하는 제1접합 구조체;
    상기 제2영역부를 덮는 제2전도성 타입 반도체층을 포함하는 제2접합 구조체;
    상기 제1접합 구조체의 상기 제1전도성 타입 반도체층과 부분적으로 겹치는 상기 제2접합 구조체의 제2전도성 타입 반도체층;
    제1유전체층에 의해 분리되고, 상기 제1전도성 타입 반도체층의 일부 상에 있는 상기 제2전도성 타입 반도체층의 중첩부; 를 포함하고
    상기 제2전도성 타입 반도체층의 중첩부 하에서 상기 제1전도성 타입 반도체층의 일부는 상기 기판의 반도체 표면과 적접 접촉하고,
    상기 제2영역부 내에 상기 제2전도성 타입 반도체층은 상기 제1 및 제2전도성 타입 반도체층의 중첩부와 인접하는 상기 제1영역부 내의 제1전도성 타입 반도체층 상에서 경계를 이루는, 태양전지.
  2. 제1항에 있어서,
    상기 제1접합 구조체는 상기 제1전도성 타입 반도체층과 상기 기판 사이에 배열되는 제1터널 배리어층을 포함하고, 및/또는
    상기 제2접합 구조체는 상기 제2전도성 타입 반도체층과 상기 기판 사이에 배열되는 제2터널 배리어층을 포함하는, 태양전지.
  3. 제1항에 있어서,
    상기 제1접합 구조체 및 제2접합 구조체 중 적어도 하나는 에피택셜 Si층을 포함하고, 상기 제1전도성 타입 반도체층은 상기 에피택셜 Si 층이고/이거나 상기 제2전도성 타입 반도체층은 상기 에피택셜 Si층인, 태양전지.
  4. 제1항에 있어서,
    상기 제1전도성 타입 반도체층과 상기 기판 표면의 중첩된 부분의 계면은 유전체층이 없는, 태양전지.
  5. 상기 어느 한 항에 있어서,
    상기 제1전도성 타입은 p 타입이고, 제1전도성 타입 반도체층은 p형 도프된 비정질 수소화 실리콘, p+ a-Si:H을 포함하고, 상기 제1유전체층은 수소화 실리콘 질화물 SiNx:H을 포함하는, 태양전지.
  6. 상기 어느 한 항에 있어서,
    상기 제1접합 구조체는 상기 제1전도성 타입 반도체층 상의 추가의 제1전도층 또는 층 스택을 포함하는, 태양전지.
  7. 제6항에 있어서,
    상기 추가의 제1전도층은 금속성층이고, 또는 상기 층 스택은 전도성 산화물층 및 비정질 반도체층을 포함하고, 상기 비정질 반도체층은 상기 전도성 산화물층 및 상기 제1전도성 타입 반도체층의 상에 배열되는, 태양전지.
  8. 상기 어느 한 항에 있어서,
    상기 제2접합 구조체는 상기 제2전도성 타입 반도체층 상에 추가의 제2전도층 또는 층 스택을 포함하는, 태양전지.
  9. 제8항에 있어서,
    상기 추가의 제2전도층은 금속성층이고, 또는 상기 층 스택은 전도성 산화물층 및 비정질 반도체층을 포함하고, 상기 비정질 반도체층은 상기 전도성 산화물층 및 상기 제2전도성 타입 반도체층의 상에 배열되는, 태양전지.
  10. 상기 어느 한 항에 있어서,
    상기 제1전도성 타입 반도체층 물질은 본래의 비정질 실리콘층 또는 터널 배리어층 및 도프된 층을 포함하고; 상기 도프된 층은 제1형 도프된 비정질 실리콘, 제1형 도프된 실리콘 탄소 혼합물, 제1형 도프된 실리콘 게르마늄 합금, 제1형 도프된 에피택셜 성장한 결정질 실리콘, 제1형 도프된 다결정 실리콘을 포함하는 군으로부터 선택된 것인, 태양전지.
  11. 상기 어느 한 항에 있어서,
    상기 제2전도성 타입 반도체층 물질은 제2형 도프된 비정질 실리콘, 제2형 도프된 실리콘 탄소 혼합물, 제2형 도프된 실리콘-게르마늄 합금, 제2형 도프된 에피택셜 성장한 결정질 실리콘, 제2형 도프된 다결정 실리콘 및 또 다른 반도체를 포함하는 군으로부터 선택된 것인, 태양전지.
  12. 상기 어느 한 항에 있어서,
    상기 제1유전체층 물질은 실리콘 질화물, 실리콘 이산화물, 실리콘 옥시질화물, 유전체 유기 화합물, 유전체 금속 산화물 또는 유전체 금속 질화물을 포함하는 군으로부터 선택되는 것인, 태양전지.
  13. 상기 어느 한 항에 있어서,
    상기 제1접합 구조체는 상기 제1전도성 타입 반도체층과 상기 기판 사이에 배열되는 제1터널 배리어층을 포함하고, 및/또는
    상기 제2접합 구조체는 상기 제2전도성 타입 반도체층과 상기 기판 사이에 배열되는 제2터널 배리어층을 포함하는, 태양전지.
  14. 반도체 기판으로부터 태양전지를 제조하는 방법으로서,
    상기 반도체 기판은 상기 기판의 제1영역부 내에 제1접합 구조체 및 상기 기판의 제2영역부 내에 제2접합 구조체를 구비하는 후측 표면 및 방사선을 수용하는 전측 표면을 갖고, 상기 제2영역부는 상기 제1영역부 상에서 경계를 이루고,
    상기 방법은,
    적어도 상기 제1영역부 상의 상기 기판의 후측 표면 상에 제1전도성 타입 반도체층을 증착하는 단계;
    선택적으로 전도층을 증착하는 단계;
    적어도 상기 제1전도성 타입 반도체층 상에 제1유전체층을 증착하는 단계;
    상기 제1영역부 내에서 상기 제1전도성 타입 반도체층을 커버함으로써 상기 제1영역부를 정의하고 제2영역부를 노출하기 위해 상기 제1유전체층을 패터닝하는 단계;
    상기 제1영역부 내의 상기 제1접합 구조체를 형성하고 상기 제2영역부 내에서 상기 실리콘 기판의 표면을 노출하기 위해서, 상기 패터닝된 제1유전체층을 마스크로서 사용해서 상기 제1전도성 타입 반도체층을 패터닝하는 단계;
    후측 표면상에서, 상기 제2영역부 및 상기 노출된 제2영역부와 경계를 이루는 상기 제1유전체층의 적어도 일부 상의 제2전도성 타입 반도체층을 증착하는 단계로서,
    상기 제2접합 구조체의 상기 제2전도성 타입 반도체층이 상기 제1접합 구조체의 상기 제1전도성 타입 반도체층과 겹치도록 하고,
    상기 제2전도성 타입 반도체층의 중첩부는 그 사이를 제1유전체층으로 분리하면서 상기 제1전도성 타입 반도체층의 일부 상에 있고,
    상기 제2전도성 타입 반도체층의 중첩부 하의 상기 제1전도성 타입 반도체층의 일부는 상기 기판의 반도체 표면과 직접 접촉하는 것을 포함하는, 태양전지의 제조방법.
  15. 제14항에 있어서,
    적어도 상기 제2영역부 및 상기 제1영역의 일부를 덮는 상기 제2전도성 타입 반도체층 상에 마스킹층을 증착하는 단계;
    상기 마스킹층을 패터닝하는 단계;
    상기 제1전도성 타입 반도체층과 경계를 이루고 부분적으로 중첩되도록 상기 제2전도성 타입 반도체층을 제공하는 패턴을 갖고 제2영역부 내에 제2접합 구조체를 형성하기 위해 상기 패터닝된 마스킹층을 마스크로서 사용하여 상기 제2전도성 타입 반도체층을 패터닝하는 단계로서,
    상기 제2전도성 타입 반도체층의 중첩부는 상기 제1유전체층에 의해 분리된, 상기 제1전도성 타입 반도체층 상에 있는 단계를 더 포함하는, 방법.
  16. 제14항에 있어서,
    상기 제1접합 구조체는 제1터널 배리어층을 구비하고, 상기 제1터널 배리어층은 상기 제1전도성 타입 반도체층과 상기 기판 사이에 배열되고, 및/또는
    상기 제2접합 구조체는 제2터널 배리어층을 구비하고, 상기 제2터널 배리어층은 상기 제2전도성 타입 반도체층과 상기 기판 사이에 배열되는, 방법.
  17. 제14항에 있어서,
    적어도 하나의 상기 제1접합 구조체 및 상기 제2접합 구조체는 에피택셜 Si 층을 포함하고, 상기 제1전도성 타입 반도체층은 에피택셜 Si 층 및 상기 기판이고/이거나 상기 제2전도성 타입 반도체층은 상기 에피택셜 Si층인, 방법.
  18. 제14항에 있어서,
    상기 제1전도성 타입은 p 타입이고, 상기 제1전도성 타입 반도체층은 p 타입 도프된 비정질 수소화 실리콘, p+ a-Si을 포함하고, 상기 제1유전체층은 수소화 실리콘 질화물, SiNx:H을 포함하고, 상기 p+ a-Si:H 층은 상기 SiNx:H 층에 의해 덮이는, 방법.
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