KR20150132768A - 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템 - Google Patents

재귀형 최소 자승법을 이용한 위상 동기 루프 시스템 Download PDF

Info

Publication number
KR20150132768A
KR20150132768A KR1020140059130A KR20140059130A KR20150132768A KR 20150132768 A KR20150132768 A KR 20150132768A KR 1020140059130 A KR1020140059130 A KR 1020140059130A KR 20140059130 A KR20140059130 A KR 20140059130A KR 20150132768 A KR20150132768 A KR 20150132768A
Authority
KR
South Korea
Prior art keywords
signal
phase
error
power source
power
Prior art date
Application number
KR1020140059130A
Other languages
English (en)
Inventor
김지원
문석환
박병건
이기창
Original Assignee
한국전기연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전기연구원 filed Critical 한국전기연구원
Priority to KR1020140059130A priority Critical patent/KR20150132768A/ko
Publication of KR20150132768A publication Critical patent/KR20150132768A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Inverter Devices (AREA)

Abstract

본 발명은 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템으로서, 3상 교류 전력신호를 사인(sin) 파형 신호와 코사인(cos) 파형 신호의 제1 전력신호로 변환하는 제1 전력신호 변환부; 상기 제1 전력신호 변환부의 제1 전력신호가 이상적인 사인 파형과 코사인 파형의 신호를 추종하도록 재귀형 최소 자승법을 적용하여 상기 제1 전력 신호에 대한 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 기초로 상기 제1 전력 신호를 보상하여 보상된 제1 전력 신호를 생성하는 RLSM부; 상기 RLSM부의 보상된 제1 전력 신호를 동기 좌표계에 따른 전압과 위상각의 제2 전력신호로 변환하는 제2 전력신호 변환부; 및 상기 동기 좌표계의 제2 전력신호에 대한 제어 위상각을 조정하여 실제 위상각과 제어 위상각을 일치시켜 동기화하는 SRF-PLL부를 포함하는 것을 특징으로 하는 위상 동기 루프 시스템이며, 이와 같은 본 발명에 의하면 비이상적인 전력 신호에 대하여 재귀형 최소 자승법을 적용하여 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 통해 전력 신호를 보정하여 보정된 전력 신호를 SRF(Synchronous Reference Frame)-PLL(Phase Locked Loop)에 인가함으로써 보다 정확한 위상각의 동기가 가능해진다.

Description

재귀형 최소 자승법을 이용한 위상 동기 루프 시스템 {Phase Locked Loop(PLL) System Using Recursive Least Square Method(RLSM)}
본 발명은 위상 동기 루프 시스템에 대한 것으로서, 보다 상세하게는 비이상적인 전력 신호에 대하여 재귀형 최소 자승법을 적용하여 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 기초로 상기 전력 신호를 보상하여 보상된 전력 신호를 SRF(Synchronous Reference Frame)-PLL(Phase Locked Loop)에 인가하여 위상각을 동기시키는 방안을 개시한다.
풍력, 태양광, 연료전지 등 신재생에너지뿐만 아니라 모든 분산전원시스템의 계통연계 운전을 위해서는 계통의 전압 위상 정보를 정확히 파악하여 전원 위상각 동기가 맞는 전력의 공급이 중요한 사항이다. 동기화 알고리즘은 계통전압의 크기와 위상을 검출하는데, 특히 정확하고 빠른 계통의 위상각 추정은 전체시스템 제어에서 반드시 필요하며, 이 정보는 유효전력과 무효전력의 제어와 역률 제어 등에서 전류나 전압의 지령치 계산에 사용될 수 있다.
종래에는 3상 전원 전압 조건에서 전원 전압의 위상각을 추정하는 방법으로서 V.Kaura가 제안한 동기 좌표계를 이용하는 위상 고정 루프(Phase Locked Loop;PLL)을 이용하여 위상각을 추정하는 방법(Synchronous Reference Frame Phase Locked Loop;SRF PLL)이 가장 널리 사용되고 있다.
도 1은 이러한 종래기술에 따른 위상 동기 루프 시스템의 구성도를 도시하는데, 입력 전압(Va, Vb, Vc)을 입력 받아 고정 좌표계 상의 Vds와 Vqs로 변환한다. 그리고 이를 다시 θe로 회전하는 회전 좌표계 상의 전압 Vde와 Vqe로 변환한다.
이때 θe의 값은 비례적분 제어기(PI controller)의 출력에 피드 포워드(Feed Forward) 성분인 주파수 ωr를 더하여 얻은 주파수값 ω를 적분하여 얻을 수 있다.
비례적분 제어기에 의해 피드백 전압 Vde를 0이 되게 제어하여 θe가 입력 전압의 위상각과 같은 값을 갖도록 제어한다. 그래서 위상 고정 루프의 출력 위상각을 입력 전압의 전압의 위상각에 고정시켜서 입력 전압의 위상각을 검출하는 원리이다.
이러한 종래의 방식으로서 비이상적 전원하에서도 전원의 위상각을 안정되게 검출하여 유효전력, 무효전력 및 역률제어를 원활하게 할 수 있는 SRF-PLL가 널리 사용되고 있으나, SRF-PLL에 입력되는 전원 자체가 불평형을 많이 포함하고 있는 관계로 전원 자체의 리플 등에 의해 검출한 위상각에 오차가 생길 수 밖에 없는 문제점이 있다.
특히 전력전자 기술에 근거한 비선형 부하의 증가와 더불어 비이상적인 전원 전압 조건은 더욱 심해지고 있으며, 계통 사고시에는 전원각, 주파수가 급격히 변동하게 되므로, 이러한 비이상적인 전원 전압 조건 하에서 적절하지 않은 위상각 검출은 전력 변환기기의 전압, 전류의 지령치에 고조파 성분을 초래할 수 있고 결과적으로 불안정한 전력 및 역률 제어를 초래하는 요인이 될 수 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하고자 하는 것으로서, 전력전자 기술에 근거한 비선형 부하의 증가와 더불어 비이상적인 전원 전압 조건이 더욱 심해짐에 따라, 계통 사고시 등에 전원각, 주파수가 급격히 변동하게 되어 비이상적인 전원 전압 조건 하에서 적절하지 않은 위상각 검출로 인해 불안정한 전력 및 역률 제어를 초래하는 문제점을 해결하고자 한다.
특히, SRF-PLL에 입력되는 전원 자체가 불평형을 많이 포함하고 있는 관계로 전원 자체의 리플 등에 의해 검출한 위상각에 오차가 생길 수 밖에 없는 문제점을 해결하고자 한다.
상기 기술적 과제를 달성하고자 본 발명에 따른 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템은, 3상 교류 전원신호를 정지 좌표계에 따른 사인(sin) 파형 신호와 코사인(cos) 파형 신호의 제1 전원신호로 변환하는 제1 전원신호 변환부; 상기 제1 전원신호 변환부의 제1 전원신호가 이상적인 사인 파형과 코사인 파형의 신호를 추종하도록 재귀형 최소 자승법을 적용하여 상기 제1 전원 신호에 대한 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 기초로 상기 제1 전원 신호를 보상하여 보상된 제1 전원 신호를 생성하는 RLSM부; 상기 RLSM부의 보상된 제1 전원 신호를 동기 좌표계에 따른 전압과 위상각의 제2 전원신호로 변환하는 제2 전원신호 변환부; 및 상기 제2 전원신호에 대한 제어 위상각을 조정하여 실제 위상각과 제어 위상각을 일치시켜 동기화하는 SRF-PLL부를 포함할 수 있다.
바람직하게는 상기 제1 전원신호 변환부는, 3상 교류 전원신호를 정지 좌표계에 따른 사인(sin) 파형 신호와 코사인(cos) 파형 신호의 하기 [식 1]로 변환하고,
[식 1]
Figure pat00001
Figure pat00002
여기서, [식 1]은 이상적인 3상 교류전원인 경우를 나타내며
Figure pat00003
는 실제 위치를 나타내고, Aα는 sin 신호의 크기를 나타내고, Aβ는 cos 신호의 크기를 나타내며 이상적인 신호의 경우 Aα와Aβ는 같은 값을 갖게 되며, 상기 [식 1]에 기초하여 상기 제1 전원신호 변환부에 입력되는 비이상적인 3상 교류 전원 신호를 헤이더만(Heydermann) 방식에 따라 전원 신호의 위상 오차, 크기 오차 및 오프셋 오차를 모두 고려하여 하기 [식 2]에 따른 제1 전원신호로 변환하며,
[식 2]
Figure pat00004
Figure pat00005
여기서, fα와 fβ는 각각 두가지 전원 출력 신호의 오프셋을 나타내고, α는 두 신호간의 위상 오차를 나타내며, G는 Aα/Aβ를 나타내며, Aα와 Aβ는 각각 실제 전원 출력인 Vpα와 Vpβ의 크기를 나타낼 수 있다.
그리고 상기 RLSM부는, 상기 제1 전원신호를 이상적인 사인(sin)과 코사인(cos)의 신호로 가정하고, 재귀형 최소 자승법을 적용하여 위상, 크기 및 오프셋의 산출을 위한 각각의 인자가 이상적인 사인(sin)과 코사인(cos)의 신호를 추종하도록 상기 각각의 인자를 추정하는 전원 신호 추종부; 상기 전원 신호 추종부에서 추정한 위상, 크기 및 오프셋의 각각의 인자를 적용하여 위상, 크기 및 오프셋을 산출하는 오차 추정부; 및 상기 오차 추정부에서 산출한 위상, 크기 및 오프셋을 적용하여 상기 제1 전원신호를 보상하는 전원신호 보상부를 포함할 수 있다.
바람직하게는 상기 전원 신호 추종부는, 상기 Vpα와 Vpβ를 위상 오차, 크기 오차 및 오프셋 오차가 보상된 이상적인 사인과 코사인 파형으로서 하기 [식 3]에 따른 Vcα와 Vcβ로 가정하고,
[식 3]
Figure pat00006
Figure pat00007
이상적인 사인과 코사인 파형의 가정에 따라 상기 Vcα와 Vcβ의 크기가 1을 추종하도록 하기 [식 5]의 각각의 인자 k1부터 k5의 값에 재귀형 최소 자승법을 적용하여 하기 [식 5]를 만족시키는 k1부터 k5의 값을 추정할 수 있다.
[식 5]
Figure pat00008
나아가서 상기 오차 추정부는, 상기 전원 신호 추종부에서 추정한 k1부터 k5의 값으로 하기 [식 8]에 따라 위상, 크기 및 오프셋을 산출할 수 있다.
[식 8]
Figure pat00009
Figure pat00010
Figure pat00011
Figure pat00012
Figure pat00013
그리고 상기 전원 신호 보상부는, 상기 오차 추정부에서 추정한 α, G, fα, fβ 및 Aα을 상기 [식 3]에 적용하여 보상된 상기 Vcα와 Vcβ를 산출할 수 있다.
바람직하게는 상기 전원 신호 추종부는, 상기 [식 5]를 하기 [식 6]의 벡터 방정식 형태로 정의하고,
[식 6]
Figure pat00014
여기서, k(n)은 [k1 k2 k3 k4 k5]이고, x(n)은 [Vpα 2 Vpβ 2 Vpα Vpβ Vpα Vpβ]T를 나타내고, 하기 [식 7]에 따른 재귀형 최소 자승법을 이용하여 상기 k1부터 k5의 값을 추정하며,
[식 7]
Figure pat00015
Figure pat00016
Figure pat00017
Figure pat00018
여기서, λ는 망각 인자(forgetting factor)를 나타내고
Figure pat00019
는 k(n) 벡터의 추정 값을 나타내며, y(n+1)의 값은 1을 유지한다.
이와 같은 본 발명에 의하면, 비이상적인 전력 신호에 대하여 재귀형 최소 자승법을 적용하여 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 통해 전력 신호를 보정하여 보정된 전력 신호를 SRF-PLL에 인가함으로써 보다 정확한 위상각의 동기가 가능해진다.
도 1은 종래기술에 따른 위상 동기 루프 시스템의 구성도를 도시하며,
도 2는 본 발명에 따른 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템의 일실시예에 대한 개략적인 구성도를 도시하며,
도 3은 본 발명에 따른 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템에서 RLSM부의 실시예에 대한 구성도를 도시하며,
도 4는 본 발명에 따른 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템에서 SRF-PLL부의 실시예에 대한 구성도를 도시하며,
도 5는 본 발명에 따른 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템에서의 동기 좌표계 d축 전력 신호를 도시하며,
도 6은 전압 크기, 오프셋 및 위상차가 불평형한 3상 교류전원(Va, Vb, Vc)파형을 도시한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 설명하기 위하여 이하에서는 본 발명의 바람직한 실시예를 예시하고 이를 참조하여 살펴본다.
먼저, 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니며, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 또한 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명은 비이상적인 전력 신호에 대하여 재귀형 최소 자승법을 적용하여 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 통해 전력 신호를 보정하여 보정된 전력 신호를 SRF(Synchronous Reference Frame)-PLL(Phase Locked Loop)에 인가하여 보다 정확한 위상각의 동기가 가능한 위상 동기 루프 시스템을 개시한다.
도 2는 본 발명에 따른 위상 동기 루프 시스템의 일실시예에 대한 개략적인 구성도를 도시한다.
본 발명에 따른 위상 동기 루프 시스템의 일실시예는 제1 전원신호 변환부(100), RLSM부(200), 제2 전원신호 변환부(300) 및 SRF-PLL부(400)를 포함하여 구성될 수 있다.
제1 전원신호 변환부(100)부는 3상 교류 전원신호를 정지 좌표계에 따른 사인(sin) 파형 신호와 코사인(cos) 파형 신호의 제1 전원신호로 변환하며, RLSM부(200)는 제1 전원신호 변환부(100)의 제1 전원신호가 이상적인 사인 파형과 코사인 파형의 신호를 추종하도록 재귀형 최소 자승법을 적용하여 상기 제1 전원 신호에 대한 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 기초로 상기 제1 전원 신호를 보상하여 보상된 제1 전원 신호를 생성한다.
본 발명에 따른 제1 전원신호 변환부(100)와 RLSM부(200)의 동작을 도 2에 도시된 본 발명에 따른 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템의 일실시예에 대한 개략적인 구성도를 참조하여 살펴보기로 한다.
제1 전원신호 변환부(100)는 3상 교류 전원신호를 정지 좌표계에 따른 사인(sin) 파형 신호와 코사인(cos) 파형 신호의 제1 전원신호로 변환하는데, 이상적인 전원 출력은 사인(sin) 파형과 코사인(cos) 파형의 결합으로 생각할 수 있다. 따라서 하기 [식 1]에 따라 이상적인 전원 출력신호를 Vα와 Vβ로 나타낼 수 있다.
[식 1]
Figure pat00020
Figure pat00021
여기서, 상기
Figure pat00022
는 실제 위치를 나타내고, 상기 Aα는 sin 신호의 크기를 나타내고, 상기 Aβ는 cos 신호의 크기를 나타내며, 이상적인 전원 신호의 경우에는 Aα와 Aβ의 크기가 동일하다.
나아가서 헤이더만(Heydermann)이 제안한 방법에 따르면 비이상적인 실제 전원 출력을 위상 오차, 크기 오차 및 오프셋 오차를 모두 고려하여 하기 [식 2]와 같이 나타낼 수 있다.
[식 2]
Figure pat00023
Figure pat00024
여기서, 상기 fα와 fβ는 각각 두가지 전원 출력 신호의 오프셋을 나타내고, 상기 α는 두 신호간의 위상 오차를 나타내며, 상기 G는 Aα/Aβ를 나타내며, 상기 Aα와 Aβ는 각각 실제 전원 출력인 Vpα와 Vpβ의 크기를 나타낸다.
이와 같은 과정으로 제1 전원신호 변환부(100)는 3상 교류 전원신호을 제1 전원신호인 상기 Vpα와 Vpβ로 변환한다.
그리고 전원신호 추종부(210)는 상기 제1 전원신호가 이상적인 전원신호를 추종하도록 하는데, 상기 [식 2]에 따른 제1 전원신호에 대한 위상 오차, 크기 오차 및 오프셋 오차를 보상하여 크기가 1인 이상적인 사인과 코사인 파형을 만들면 보상된 전원 출력 신호 Vcα와 Vcβ를 하기 [식 3]과 같이 나타낼 수 있다.
[식 3]
Figure pat00025
Figure pat00026
여기서 상기 [식 3]의 Vcα와 Vcβ는 크기 1인 이상적인 사인과 코사인 파형이기 때문에 하기 [식 4]와 같은 관계가 성립한다.
[식 4]
Figure pat00027
상기 [식 4]를 정리하여 다항식의 형태로 나타내면, 하기 [식 5]와 같이 표현할 수 있다.
[식 5]
Figure pat00028
여기서 k1부터 k5의 값은 재귀형 최소 자승법에 의해 추정이 가능한데, 재귀형 최소 자승법을 적용하기 위해서 상기 [식 5]를 하기 [식 6]과 같은 벡터 방정식 형태로 정의한다.
[식 6]
Figure pat00029
여기서, 상기 k(n)은 [k1 k2 k3 k4 k5]이고, 상기 x(n)은 [Vpα 2 Vpβ 2 Vpα Vpβ Vpα Vpβ]T로 나타낼 수 있으며, 상기 n은 샘플링 타임을 나타낸다.
상기 [식 6]에 나타낸 k(n) 벡터는
망각 인자를 가진 RLS(Recursive Least Square) 알고리즘을 통해 하기 [식 7]로 나타내는 일반적인 재귀형 최소 자승법을 이용하여 추정할 수 있다.
[식 7]
Figure pat00030
Figure pat00031
Figure pat00032
Figure pat00033
여기서, λ는 망각 인자(forgetting factor)를 나타내며, 망각인자 λ 는 과거의 데이터에 대해서
Figure pat00034
를 추정하는데 사용되며 매개 변수의 추정은 오직 입력과 출력의 측정벡터에 의존한다. 이에 따라 λ는 (0,1)사이의 양의 실수 값을 가지며, 이 값을 적절하게 조정함으로써 재귀형 최소 자승법을 적용하는데 있어서 과거의 데이터가 현재 출력에 지배적인 역할을 하지 않게 하여 빠른 추종 성능을 기대할 수 있게 된다.
상기 [식 7]에서 본 발명의 경우 y(n+1)의 값은 항상 1을 유지하게 되며,
Figure pat00035
(n)은 k(n) 벡터의 추정 값을 나타낸다.
이와 같이 전원신호 추종부(210)는 상기 제1 전원신호가 이상적인 사인 파형과 코사인 파형을 추종하도록 재귀형 최소 자승법을 적용하여 상기 제1 전원신호를 보상하기 위한 인자인 k1부터 k5를 구한다.
그리고 오차 추정부(230)는 전원신호 추종부(210)에서 구한 각각의 인자 k1부터 k5를 적용하여 상기 제1 전원신호에 대한 위상 오차, 크기 오차 및 오프셋 오차를 구하는데, 상기 [식 3]과 상기 [식 5]에 대하여 k1부터 k5의 값과 α, G, fα, fβ 및 Aα와의 관계식은 하기 [식 8]와 같이 나타낼 수 있다.
[식 8]
Figure pat00036
Figure pat00037
Figure pat00038
Figure pat00039
Figure pat00040
상기 [식 8]을 통해 상기 제1 전원신호에 대한 위상 오차, 크기 오차 및 오프셋 오차가 구해지면, 전원신호 보상부(250)는 상기 [식 8]에 따라 산출된 값은 상기 [식 3]에 대입하여 보상된 제1 전원신호를 생성한다.
따라서 본 발명에서는 k(n) 벡터의 추정 값에 따른 k1부터 k5의 값을 재귀형 최소 자승법을 적용하여 구하여 이를 기초로 상기 [식 8]의
Figure pat00041
, G, fα, fβ 및 Aα 값을 산출할 수 있고, 이로부터 상기 [식 3]에 따라 보상된 전원 출력 신호 Vcα와 Vcβ를 산출할 수 있다.
이와 같은 과정을 통해 본 발명에서는 3상 교류전원을 먼저 보상하여 전원신호에 포함된 각종 불평형을 제거한다.
다시 상기 도 2로 회귀하여, 보상된 제1 전원신호를 위상 동기 루프(PLL)에 인가하여 위상각을 동기시키는데, 제2 전원신호 변환부(300)는 RLSM부(200)의 보상된 제1 전원 신호를 동기 좌표계에 따른 제2 전원신호로 변환하고, SRF-PLL부(400)에서 제2 전원신호를 기초로 위상각을 동기시킨다.
도 4는 본 발명에 따른 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템에서 SRF-PLL부의 실시예에 대한 구성도를 나타내며, 이를 참조하여 살펴보기로 한다.
보정된 제1 전원신호 Vcα와 Vcβ를 동기좌표계의 d-q 축에 따라 변환하면 하기 [식 9]의 제2 전원신호로 표현될 수 있다.
[식 9]
Figure pat00042
Figure pat00043
만약, 전원의 위상각을 제대로 알고 있다면 동기 좌표계의 d축 전압인
Figure pat00044
는 0이고, q축 전압인
Figure pat00045
는 A이며, A는 보정된 전원 출력 신호 Vcα와 Vcβ에 대한 상전압 최대치로서 이 경우 1이 된다.
그리고 비례적분 제어기(PI)(430)에서 순시적인 제어 위상각은 하기 [식 10]으로 얻을 수 있다.
[식 10]
Figure pat00046
전원 전압이 비이상적일 경우, 특히 전원전압에서의 크기 및 오프셋 변동이나 상간의 위상 오차가 큰 경우에 상기 [식 10]에 의해 검출된 위상각이 급변하여 전체적인 시스템이 불안정할 우려가 있다.
비례적분 제어기(430)에서 계산된 동기 좌표계 d축 전원 전압과 위상각과의 관계를 도 5를 참조하여 살펴보면, 제어 위상각
Figure pat00047
이 실제 위상각
Figure pat00048
과 일치할 경우에 0이 되고, 제어 위상각
Figure pat00049
이 실제 위상각
Figure pat00050
보다 앞설 경우에는 양의 값을 가지며, 제어 위상각
Figure pat00051
이 실제 위상각
Figure pat00052
보다 뒤질 경우에는 음의 값을 가진다. 동기 좌표의 d축 출력 전원은 하기 [식 11]로 나타낼 수 있으며, 제어 위상각
Figure pat00053
이 실제 위상각
Figure pat00054
의 각 오차가 작은 경우에는 하기 [식 12]로 나타낼 수 있다.
[식 11]
Figure pat00055
[식 12]
Figure pat00056
비례적분 제어기(430)을 통해 동기좌표계 d축 전원 전압이 0이 되도록 제어 위상각을 조정하여 실제 위상각
Figure pat00057
와 제어 위상각
Figure pat00058
을 일치시켜 동기가 되도록 한다.
도 6은 전압 크기, 오프셋 및 위상차가 불평형한 3상 교류전원(Va, Vb, Vc)을 나타내는데, 비이상적인 3상 교류 전원은 상기 도 6의 (a)와 같이 전압 크기가 상이하거나, 상기 도 6의 (b)와 같이 오프셋이 상이하거나 또는 상기 도 6의 (c)와 같이 위상차가 상이하게 나타난다. 이와 같은 불평형은 불안정한 전력 및 역률 제어를 초래하므로, 본 발명에서는 먼저 비이상적인 전력 신호에 대하여 재귀형 최소 자승법을 적용하여 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 통해 전력 신호를 보정하여 보정된 전력 신호를 SRF-PLL에 인가함으로써 보다 정확한 위상각의 동기가 가능해진다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명에 기재된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상이 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의해서 해석되어야하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 제1 전원신호 변환부,
200 : RLSM부, 210 : 전원신호 추종부,
230 : 오차 추정부, 250 : 전원신호 보상부,
300 : 제2 전원신호 변환부,
400 : SRF-PLL부.

Claims (7)

  1. 3상 교류 전원신호를 정지 좌표계에 따른 사인(sin) 파형 신호와 코사인(cos) 파형 신호의 제1 전원신호로 변환하는 제1 전원신호 변환부;
    상기 제1 전원신호 변환부의 제1 전원신호가 이상적인 사인 파형과 코사인 파형의 신호를 추종하도록 재귀형 최소 자승법을 적용하여 상기 제1 전원 신호에 대한 위상 오차, 크기 오차 및 오프셋 오차를 추정하고 이를 기초로 상기 제1 전원 신호를 보상하여 보상된 제1 전원 신호를 생성하는 RLSM부;
    상기 RLSM부의 보상된 제1 전원 신호를 동기 좌표계에 따른 전압과 위상각의 제2 전원신호로 변환하는 제2 전원신호 변환부; 및
    상기 제2 전원신호에 대한 제어 위상각을 조정하여 실제 위상각과 제어 위상각을 일치시켜 동기화하는 SRF-PLL부를 포함하는 것을 특징으로 하는 위상 동기 루프 시스템.
  2. 제 1 항에 있어서,
    상기 제1 전원신호 변환부는,
    이상적인 3상 교류 전원신호는 정지 좌표계에 따른 사인(sin) 파형 신호와 코사인(cos) 파형 신호의 하기 [식 1]로 변환되며,
    [식 1]
    Figure pat00059

    Figure pat00060

    여기서,
    Figure pat00061
    는 실제 위치를 나타내고, Aα는 sin 신호의 크기를 나타내고, Aβ는 cos 신호의 크기를 나타내며,
    상기 [식 1]에 기초하여 상기 제1 전원신호 변환부에 입력되는 비이상적인 3상 교류 전원 신호를 헤이더만(Heydermann) 방식에 따라 전원 신호의 위상 오차, 크기 오차 및 오프셋 오차를 모두 고려하여 하기 [식 2]에 따른 제1 전원신호로 변환하며,
    [식 2]
    Figure pat00062

    Figure pat00063

    여기서, fα와 fβ는 각각 두가지 전원 출력 신호의 오프셋을 나타내고, α는 두 신호간의 위상 오차를 나타내며, G는 Aα/Aβ를 나타내며, Aα와 Aβ는 각각 실제 전원 출력인 Vpα와 Vpβ의 크기를 나타내는 것을 특징으로 하는 위상 동기 루프 시스템.
  3. 제 2 항에 있어서,
    상기 RLSM부는,
    상기 제1 전원신호를 이상적인 사인(sin)과 코사인(cos)의 신호로 가정하고, 재귀형 최소 자승법을 적용하여 위상, 크기 및 오프셋의 산출을 위한 각각의 인자가 이상적인 사인(sin)과 코사인(cos)의 신호를 추종하도록 상기 각각의 인자를 추정하는 전원 신호 추종부;
    상기 전원 신호 추종부에서 추정한 위상, 크기 및 오프셋의 각각의 인자를 적용하여 위상, 크기 및 오프셋을 산출하는 오차 추정부; 및
    상기 오차 추정부에서 산출한 위상, 크기 및 오프셋을 적용하여 상기 제1 전원신호를 보상하는 전원신호 보상부를 포함하는 것을 특징으로 하는 위상 동기 루프 시스템.
  4. 제 3 항에 있어서,
    상기 전원 신호 추종부는,
    상기 Vpα와 Vpβ를 위상 오차, 크기 오차 및 오프셋 오차가 보상된 이상적인 사인과 코사인 파형으로서 하기 [식 3]에 따른 Vcα와 Vcβ로 가정하고,
    [식 3]
    Figure pat00064

    Figure pat00065

    이상적인 사인과 코사인 파형의 가정에 따라 상기 Vcα와 Vcβ의 크기가 1을 추종하도록 하기 [식 5]의 각각의 인자 k1부터 k5의 값에 재귀형 최소 자승법을 적용하여 하기 [식 5]를 만족시키는 k1부터 k5의 값을 추정하는 것을 특징으로 하는 위상 동기 루프 시스템.
    [식 5]
    Figure pat00066
  5. 제 4 항에 있어서,
    상기 오차 추정부는,
    상기 전원 신호 추종부에서 추정한 k1부터 k5의 값으로 하기 [식 8]에 따라 위상, 크기 및 오프셋을 산출하는 것을 특징으로 하는 위상 동기 루프 시스템.
    [식 8]
    Figure pat00067

    Figure pat00068

    Figure pat00069

    Figure pat00070

    Figure pat00071
  6. 제 5 항에 있어서,
    상기 전원 신호 보상부는,
    상기 오차 추정부에서 추정한 α, G, fα, fβ 및 Aα을 상기 [식 3]에 적용하여 보상된 상기 Vcα와 Vcβ를 산출하는 것을 특징으로 하는 위상 동기 루프 시스템.
  7. 제 4 항에 있어서,
    상기 전원 신호 추종부는,
    상기 [식 5]를 하기 [식 6]의 벡터 방정식 형태로 정의하고,
    [식 6]
    Figure pat00072

    여기서, k(n)은 [k1k2k3k4k5]이고, x(n)은 [Vpα 2 Vpβ 2 Vpα Vpβ Vpα Vpβ]T를 나타내고,
    하기 [식 7]에 따른 재귀형 최소 자승법을 이용하여 상기 k1부터 k5의 값을 추정하며,
    [식 7]
    Figure pat00073

    Figure pat00074

    Figure pat00075

    Figure pat00076

    여기서, λ는 망각 인자(forgetting factor)를 나타내고
    Figure pat00077
    는 k(n) 벡터의 추정 값을 나타내며, y(n+1)의 값은 1을 유지하는 것을 특징으로 하는 위상 동기 루프 시스템.
KR1020140059130A 2014-05-16 2014-05-16 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템 KR20150132768A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140059130A KR20150132768A (ko) 2014-05-16 2014-05-16 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140059130A KR20150132768A (ko) 2014-05-16 2014-05-16 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템

Publications (1)

Publication Number Publication Date
KR20150132768A true KR20150132768A (ko) 2015-11-26

Family

ID=54847348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140059130A KR20150132768A (ko) 2014-05-16 2014-05-16 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템

Country Status (1)

Country Link
KR (1) KR20150132768A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200070264A (ko) * 2017-10-13 2020-06-17 유니베르시떼 파리-싸끌레 압전 변환기에 의해 자동 전력 공급기를 구동하기 위한 방법, 공급 회로 및 이로써 전력이 공급되는 장치
CN116191563A (zh) * 2023-01-12 2023-05-30 新风光电子科技股份有限公司 一种并网型变流器高低穿控制方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200070264A (ko) * 2017-10-13 2020-06-17 유니베르시떼 파리-싸끌레 압전 변환기에 의해 자동 전력 공급기를 구동하기 위한 방법, 공급 회로 및 이로써 전력이 공급되는 장치
CN116191563A (zh) * 2023-01-12 2023-05-30 新风光电子科技股份有限公司 一种并网型变流器高低穿控制方法

Similar Documents

Publication Publication Date Title
Hwang et al. DC offset error compensation for synchronous reference frame PLL in single-phase grid-connected converters
JP6636608B2 (ja) 供給ネットワークにおける電圧を検出する方法および装置
WO2021029313A1 (ja) 系統連系電力変換装置
JP2007124779A (ja) 分散型電源システム及び系統安定化方法
CN110350551B (zh) 一种电压源型并网变换装置电流直接幅频控制方法及系统
Bongiorno et al. Effect of sampling frequency and harmonics on delay-based phase-sequence estimation method
US10331094B2 (en) Periodic external disturbance suppression control device
WO2010104059A1 (ja) ３相モータ制御装置、３相モータシステム、３相モータ制御方法及びプログラム
KR101789403B1 (ko) 단상 계통연계형 인버터의 전원주파수 변동에 따른 위상오차 보상 방법
JP6431585B2 (ja) グリッド接続システムに用いる位相同期回路の位相同期方法
KR102160883B1 (ko) 계통 연계 인버터의 고조파 보상을 위한 전류 제어 장치
KR101704377B1 (ko) 3상 공간벡터 펄스 폭 변조 인버터 각상 출력전압 제어기
Meersman et al. Overview of PLL methods for distributed generation units
KR102142288B1 (ko) 분산전원 계통연계 장치의 제어 시스템
KR101486940B1 (ko) 병렬 분산 전원용 단독 운전 검출 장치
KR101848265B1 (ko) 외란 관측기를 이용한 계통 연계형 인버터의 제어 시스템 및 방법
Pan et al. An enhanced phase-locked loop for non-ideal grids combining linear active disturbance controller with moving average filter
KR20150132768A (ko) 재귀형 최소 자승법을 이용한 위상 동기 루프 시스템
KR20140041100A (ko) Ｈｖｄｃ 시스템의 관측기 ｐｌｌ을 이용한 비특성 고조파 억제 방법
JP4935166B2 (ja) 電力変換装置の位相同期制御装置
KR101768800B1 (ko) 3상 계통연계형 인버터의 전원 위상각 검출에 따른 옵셋 및 스케일 오차영향 저감 방법
US10063242B2 (en) Phase-locked loop method for use in utility electricity parallel-connection system
Young et al. SRF-PLL with dynamic center frequency for improved phase detection
KR20130032429A (ko) 위상 동기 루프 회로
Jain et al. Comparative Analysis of DSOGI-PLL& Adaptive Frequency Loop-PLL for Voltage and Frequency Control of PMSG-BESS based Hybrid Standalone WECS

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20140516

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20151014

Patent event code: PE09021S01D

PG1501 Laying open of application
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20160322

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20151014

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I