KR20150131641A - 발광 소자 및 이를 포함하는 발광 소자 패키지 - Google Patents

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Abstract

실시 예의 발광 소자는 기판과, 기판 위에 배치되는 복수의 발광 셀과, 복수의 발광 셀을 서로 연결하는 연결 전극 및 연결 전극에 의해 연결된 이웃하는 발광 셀과 연결 전극 사이에 배치된 제1 절연층을 포함하고, 복수의 발광 셀 각각은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및 제2 도전형 반도체층 위에 배치된 반사층을 포함하고, 연결 전극은 이웃하는 발광 셀 중 어느 하나의 제1 도전형 반도체층과 다른 하나의 반사층을 연결하고, 제2 도전형 반도체층의 제1 방향으로의 제1 폭은 반사층의 제1 방향으로의 제2 폭 이상이고, 제1 방향은 발광 구조물의 두께 방향과 다른 방향이다.

Description

발광 소자 및 이를 포함하는 발광 소자 패키지{Light emitting device and light emitting device package including the device}
실시 예는 발광 소자 및 이를 포함하는 발광 소자 패키지에 관한 것이다.
질화갈륨(GaN)의 금속 유기화학기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 LED(Light Emitting Diode)가 개발되었다.
이러한 LED는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율ㆍ고출력칩 및 패키징 기술에 의한 고휘도의 구현이다.
고휘도를 구현하기 위해서 광추출 효율을 높이는게 중요하다. 광 추출 효율을 높이기 위하여 플립칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(PSS:Patterned Sapphire Substrate), 광결정 (photonic crystal) 기술, 및 반사 방지막(anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.
일반적으로 발광 소자는 기판 위에 위치하는 제1 도전형 반도체층, 활성층,및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제1 도전형 반도체층에 제1 전원을 공급하는 제1 전극과, 제2 도전형 반도체층에 제2 전원을 공급하는 제2 전극을 포함할 수 있다.
전술한 발광 소자 및 이를 포함하는 발광 소자 패키지의 전기적 및 광학적 특성을 개선시키기 위한 많은 연구가 진행되고 있다.
실시 예는 개선된 광학적 및 전기적 특성을 갖는 발광 소자 및 이를 포함하는 발광 소자 패키지를 제공한다.
실시 예의 발광 소자는, 기판; 상기 기판 위에 배치되는 복수의 발광 셀; 상기 복수의 발광 셀을 서로 연결하는 연결 전극; 및 상기 연결 전극에 의해 연결된 이웃하는 발광 셀과 상기 연결 전극 사이에 배치된 제1 절연층을 포함하고, 상기 복수의 발광 셀 각각은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및 상기 제2 도전형 반도체층 위에 배치된 반사층을 포함하고, 상기 연결 전극은 상기 이웃하는 발광 셀 중 어느 하나의 상기 제1 도전형 반도체층과 다른 하나의 상기 반사층을 연결하고,상기 제2 도전형 반도체층의 제1 방향으로의 제1 폭은 상기 반사층의 제1 방향으로의 제2 폭 이상이고, 상기 제1 방향은 상기 발광 구조물의 두께 방향과 다른 방향일 수 있다.
상기 복수의 발광 셀 각각은 상기 반사층과 상기 제2 도전형 반도체층 사이에 배치되며, 투광성을 갖는 전도층을 더 포함할 수 있다.
상기 제1 폭, 상기 제2 폭, 및 상기 전도층의 상기 제1 방향으로의 제3 폭은 서로 동일할 수 있다.
상기 제1 폭, 상기 제2 폭, 또는 상기 전도층의 상기 제1 방향으로의 제3 폭 중 적어도 하나는 서로 다른 방향일 수 있다.
상기 제3 폭은 상기 제2 폭 이상일 수 있다.
상기 제1 폭은 상기 제3 폭과 동일할 수 있다.
상기 제1 폭은 상기 제3 폭보다 클 수 있다.
상기 반사층은 상기 제2 도전형 반도체층과 오믹 접촉할 수 있다.
상기 반사층은 다층 구조를 가질 수 있다. 상기 반사층의 반사도는 70% 이상일 수 있다. 상기 반사층은 Ni, Pd, Ru, Mg, Zn, Hf, Ag, Al, Au, Pt, Cu 또는 Rh 중 적어도 하나를 포함할 수 있다.
상기 반사층은 0.5 ㎚ 내지 4 ㎛의 두께를 가질 수 있고, 상기 전도층의 두께는 0.5 ㎚ 내지 4 ㎛일 수 있다.
상기 발광 소자는 상기 복수의 발광 셀 중 어느 하나의 상기 제1 도전형 반도체층과 연결된 제1 전극부; 및 상기 복수의 발광 셀 중 다른 하나의 상기 반사층과 연결된 제2 전극부를 더 포함할 수 있다.
상기 발광 소자는 상기 연결 전극 위와 상기 제1 절연층 위에 배치된 제2 절연층을 더 포함하고, 상기 제1 및 제2 전극부는 상기 제1 및 제2 절연층을 관통하여 상기 제1 도전형 반도체층 및 상기 반사층에 각각 연결될 수 있다.
상기 제2 절연층은 1 ㎚ 내지 80 ㎚의 최소 두께를 가질 수 있다.
상기 제1 또는 제2 절연층 중 적어도 하나는 분산 브래그 반사층을 포함할 수 있다.
상기 연결 전극은 반사성 물질을 포함할 수 있다.
이웃하는 연결 전극 사이의 가장 가까운 상기 제1 방향으로의 수평 이격 거리는 5 ㎛ 이상일 수 있다.
다른 실시 예에 의한 발광 소자 패키지는, 서브 마운트; 상기 서브 마운트 상에 서로 이격되어 배치된 제1 및 제2 금속층; 상기 제1 항 내지 제19 항 중 어느 한 항에 기재된 발광 소자; 및 상기 발광 소자와 상기 제1 및 제2 금속층 각각을 전기적으로 연결한 제1 및 제2 범프부를 포함할 수 있다.
실시 예에 따른 발광 소자 및 이를 포함하는 발광 소자 패키지는 전도층의 아래에 반사층을 배치함으로써 전도층의 두께를 얇게 형성할 수 있고 반사도가 향상되어 광학적 특성을 개선시킬 수 있고, 플립 칩 형태로 패키지로 구현됨으로써 광 추출 효율은 전도층의 두께에 영향을 받지 않고, 전도층의 광 흡수 특성이나 저항 특성 등에 의해 영향을 받지 않을 수 있으며, 제1 및 제2 전극부 및 메사 영역의 설계 시에 전도층의 특성에 따른 제약을 받지 않을 수 있다.
도 1은 일 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 A-A'선을 따라 절개한 발광 소자의 단면도를 나타낸다.
도 3a는 도 1에 도시된 제2 발광 셀의 평면도를 나타낸다.
도 3b는 도 3a에 도시된 제2 발광 셀을 B-B'선을 따라 절개한 단면도를 나타낸다.
도 4a 내지 도 4h는 다른 실시 예에 의한 제2 발광 셀의 평면도를 나타낸다.
도 5는 또 다른 실시 예에 의한 제2 발광 셀의 평면도를 나타낸다.
도 6은 또 다른 실시 예에 의한 제2 발광 셀의 평면도를 나타낸다.
도 7은 도 1 및 도 2에 도시된 발광 소자의 회로도를 나타낸다.
도 8a 내지 도 8c는 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 9는 비교 예에 의한 발광 소자의 국부적인 단면도를 각각 나타낸다.
도 10a 내지 도 10g는 도 1 및 도 2에 예시된 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 11은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프를 나타낸다.
도 13은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 장치를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 일 실시 예에 의한 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 A-A'선을 따라 절개한 발광 소자(100)의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 기판(110), N(여기서, N은 2 이상의 양의 정수)개의 발광 셀(또는, 발광 영역)(P1 내지 PN), M(여기서, 1 ≤ M ≤ N-1)개의 연결 전극(150-1 내지 150-M), 제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2), 제1 전극부(172), 제2 전극부(174), 금속 전극(180) 및 제2 절연층(190)을 포함한다.
이하, 실시 예의 이해를 돕기 위해, 도 1 및 도 2에 예시된 바와 같이 N=3인 것으로 가정하여 설명한다.
복수의 발광 셀(P1, P2, P3)은 기판(110) 위에 배치된다.
기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(110)의 상면에는 요철 패턴(112)이 형성될 수 있다. 즉, 기판(110)은 요철 패턴을 갖는 PSS(Patterned Sapphire Substrate)일 수 있다. 이와 같이 기판(110)의 상면이 요철 패턴(112)을 가질 경우 광 추출 효율이 개선될 수 있다.
비록 도 2에 도시되지는 않았지만, 버퍼층이 기판(110)과 발광 구조물(120) 사이에 배치되며, 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있다. 버퍼층은 기판(110)과 발광 구조물(120) 사이의 격자 상수의 차이를 줄여주는 역할을 한다.
복수의 발광 셀(P1, P2, P3)은 도 1 및 도 2에 예시된 바와 같이 직렬 형태로 전기적으로 연결될 수 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 복수의 발광 셀(P1, P2, P3)은 병렬 형태로 전기적으로 연결될 수도 있다. 이하, 전기적으로 서로 연결되는 복수의 발광 셀(P1, P2, P3)을 순서대로 각각 제1, 제2 및 제3 발광 셀이라 칭한다.
도 1 및 도 2를 참조하면, 제1 내지 제3 발광 셀(P1, P2, P3)은 경계 영역(S)에 의해 서로 구분될 수 있다. 따라서, 경계 영역(S)은 제1 내지 제3 발광 셀(P1, P2, P3) 사이 및 제1 내지 제3 발광 셀(P1, P2, P3) 둘레에 위치하는 영역일 수 있다. 경계 영역(S)은 발광 구조물(120)을 메사 식각(mesa etching)하여 기판(110)의 일부가 노출되는 영역을 포함할 수 있다.
제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각의 면적은 동일할 수 있으나, 실시 예는 이에 한정되지 않는다.
제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각은 발광 구조물(120), 반사층(132, 134) 및 전도층(142, 144)을 포함할 수 있다.
먼저, 발광 구조물(120)은 빛을 발생하는 반도체층일 수 있으며, 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함한다. 기판(110) 상에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)이 순차적으로 적층될 수 있다.
제1 도전형 반도체층(122)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예컨대, 제1 도전형 반도체층(122)은 InxAlyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ x+y ≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 도전형 반도체층(122)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다.
만일, 도 11에 예시된 바와 같이 도 1 및 도 2에 예시된 발광 소자(100)가 플립 칩 본딩 구조를 갖는 발광 소자 패키지(200)에 적용될 경우, 기판(110) 및 제1 도전형 반도체층(122)은 투광성을 갖는 물질을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122) 및 제2 도전형 반도체층(126)으로부터 각각 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(124)은 반도체 화합물, 예컨대, 3족-5족 또는 2족-6족의 화합물 반도체일 수 있으며, 이중 접합 구조, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(124)이 양자우물구조인 경우 예컨데, InxAlyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ x+y ≤ 1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0 ≤ a ≤ 1, 0 ≤ b ≤ 1, 0 ≤ a+b ≤ 1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질일 수 있다.
제2 도전형 반도체층(126)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ x+y ≤ 1)의 조성식을 갖는 반도체일 수 있다. 예를 들어 제2 도전형 반도체층(126)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나를 포함할 수 있으며, p형 도펀트(예컨대, Mg, Zn, Ca, Sr, Ba)가 도핑될 수 있다.
활성층(124)과 제1 도전형 반도체층(122) 사이, 또는 활성층(124)과 제2 도전형 반도체층(126) 사이에는 도전형 클래드층(clad layer)(미도시)이 배치될 수도 있으며, 도전형 클래드층은 질화물 반도체(예컨대, AlGaN)로 형성될 수 있다.
실시 예에 의하면, 제1 도전형 반도체층(122)은 n형 반도체층이고, 제2 도전형 반도체층은 p형 반도체층일 수 있다. 이에 따라 발광 구조물(120)은 n-p 접합, p-n 접합, n-p-n 접합, 및 p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다.
한편, 반사층(132, 134)은 발광 구조물(120)의 제2 도전형 반도체층(126) 위에 배치되며, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 반사층(132, 134)은 제1 층/제2 층/제3 층의 3중 다층 구조를 가질 수 있다. 반사층(132, 134)에서 제1 층은 광 반사의 역할을 수행하고, 제1 층 위에 배치된 제2 층은 장벽층의 역할을 수행하고, 제2 층 위에 배치된 제3 층은 패시베이션 접착 강화층의 역할을 수행할 수 있다.
또한, 반사층(132, 134)은 높은 반사도를 가질수록 바람직하며 예를 들어, 70% 이상의 반사도를 가질 수 있다. 즉, 반사층(132, 134)은 70% 이상의 반사도를 갖는 물질을 포함할 수 있다.
또한, 반사층(132, 134)은 전도층(142, 144)과 접착력(adhesion)이 우수한 물질을 포함할 수 있다.
만일, 전도층(142, 144)이 생략될 경우, 반사층(132, 134)은 제2 도전형 반도체층(126)과 직접 접촉할 수 있다. 이 경우, 반사층(132, 134)은 제2 도전형 반도체층(126)과 오믹 접촉 가능한 물질을 포함할 수 있으며, 제2 도전형 반도체층(126)과 접착력이 우수한 물질을 포함할 수 있다.
예를 들어, 반사층(132, 134)은 높은 전기 전도도를 갖는 반사 금속 또는 이들의 합금 예를 들어, Ni, Pd, Ru, Mg, Zn, Hf, Ag, Al, Au, Pt, Cu 또는 Rh 중 적어도 하나를 포함할 수 있다.
또한, 반사층(132, 134)의 제2 두께(t2)가 두꺼울수록 고 전류 동작에 유리할 수 있다. 또한, 반사층(132, 134)의 제2 두께(t2)가 0.5 ㎚보다 작으면, 반사층(132, 134)의 반사도가 저하될 수 있다. 예를 들어, 반사층(132, 134)은 0.5 ㎚ 내지 4 ㎛, 예를 들어, 50 ㎚ 이상의 제2 두께(t2)를 가질 수 있다.
한편, 전도층(142, 144)은 반사층(132, 134)과 제2 도전형 반도체층(126) 사이에 배치되며, 투광성을 가질 수 있다. 전도층(142, 144)은 전반사를 감소시킬 뿐만 아니라, 투광성이 좋다.
전도층(142, 144)은 발광 파장에 대해 투과율이 높은 투명한 산화물계 물질, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminium Zinc Oxide), ATO(Aluminium Tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
실시 예에 의하면, 전도층(142, 144) 위에 반사층(132, 134)이 배치되므로, 전도층(142, 144)의 제1 두께(t1)를 얇게 형성할 수 있다. 즉, 반사층(132, 134)의 제2 두께(t2)가 두꺼울수록 전도층(142, 144)의 제1 두께(t1)를 얇게 형성할 수 있다. 전도층(142, 144)의 제1 두께(t1)가 두꺼울수록 전도층(142, 144)에서의 광 흡수가 증가하고, 얇을수록 전도층(142, 144)에서의 광 흡수가 감소한다. 따라서, 실시 예에 의하면, 전도층(142, 144) 위에 반사층(132, 134)이 배치됨으로 인해, 전도층(142, 144)의 제1 두께(t1)를 얇게 형성할 수 있어, 발광 소자(100)의 광학적 특성이 개선될 수 있다.
또는, 전도층(142, 144)의 제1 두께(t1)는 반사층(132, 134)의 제2 두께(t2)와 상관성이 없을 수도 있다.
전도층(142, 144)의 제1 두께(t1)가 1 ㎚보다 클 경우 전도층(142, 144)에서 광의 흡수가 증가될 수 있다. 제1 두께(t1)는 0.5 ㎚ 내지 4 ㎛, 바람직하게는 0.5 ㎚ 내지 80 ㎚ 예를 들어, 1 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 반사층(132, 134)이 제2 도전형 반도체층(126)과 오믹 접촉 가능한 물질을 포함할 경우, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각에서 전도층(142, 144)은 생략될 수 있다. 그러나, 반사층(132, 134)이 제2 도전형 반도체층(126)과 오믹 접촉할 수 있는 물질을 포함한다고 하더라도, 발광 소자(100)가 전도층(142, 144)을 포함할 경우, 발광 소자(100)의 신뢰성이 향상될 수 있다. 왜냐하면, 반사층(132, 134)으로부터 제2 도전형 반도체층(126)으로 향하는 캐리어의 침투를 전도층(142, 144)이 막아, 전도층(142, 144)이 일종의 캐리어 장벽층의 역할을 수행할 수 있기 때문이다.
또한, 경우에 따라, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각에서 반사층(132, 134) 및 전도층(142, 144)이 모두 생략될 수도 있다.
또한, 반사층(132, 134)이 배치된 제2 도전형 반도체층(126) 상부면(126A)의 제1 방향(X)으로의 제1 폭(W1), 전도층(142, 144)의 제1 방향(X)으로의 제2 폭(W2), 및 반사층(132, 134)의 제1 방향(X)으로의 제3 폭(W3)은 다음 수학식 1과 같이 서로 동일할 수 있다.
Figure pat00001
여기서, 도 1을 참조하면, 제1 방향(X)은 제2 방향(Y)과 다르며, 제1 및 제2 방향(X, Y)은 서로 수직일 수 있다. 또한, 도 2를 참조하면, 제1 방향(X)은 발광 구조물(120)의 두께 방향인 제3 방향(Z)과 다르며, 제1 및 제3 방향(X, Z)은 서로 수직일 수 있다. 제1 및 제2 방향(X, Y)은 제3 방향(Z)과 다르며, 제3 방향(Z)에 대해 수직인 방향일 수 있다. 즉, 데카르트 좌표계를 기준으로, 제1, 제2 및 제3 방향은 각각은 X축, Y축, 및 Z축 방향에 각각 해당할 수 있다.
또는, 제1, 제2 폭, 또는 제3 폭(W1, W2, W3) 중 적어도 하나는 서로 다를 수도 있다.
만일, 발광 소자(100)가 전도층(142, 144)을 포함하지 않을 경우, 다음 수학식 2와 같이 제1 폭(W1)은 제3 폭(W3) 이상일 수 있다.
Figure pat00002
또는, 발광 소자(100)가 전도층(142, 144)을 포함할 경우, 다음 수학식 3과 같이 제2 폭(W2)은 제3 폭(W3) 이상일 수 있다.
Figure pat00003
또한, 다음 수학식 4와 같이 제1 폭(W1)은 제2 폭(W2) 이상이고, 제2 폭(W2)은 제3 폭(W3) 이상일 수 있다.
Figure pat00004
또는, 다음 수학식 5와 같이 제1 폭(W)은 제2 폭(W2)보다 크고, 제2 폭(W2)은 제3 폭(W3) 이상일 수 있다.
Figure pat00005
제1 내지 제3 폭(W1, W2, W3)이 수학식 1과 같은 관계를 가질 때 보다, 전술한 수학식 5와 같은 관계를 가질 때, 발광 소자(100)를 제조하는 공정 마진 및 신뢰성 측면에서 유리할 수 있다.
공정 설비에 따라 W1으로부터 W2를 차감한 제1 차값 또는 W2로부터 W3을 차감한 제2 차값은 달라질 수 있다. 제1 및 제2 차값 각각은 0보다 크고 40 ㎛ 이하 바람직하게는 10 ㎛ 내지 30 ㎛ 예를 들어, 1 ㎛ 내지 2 ㎛일 수 있다.
또한, 제1 내지 제3 폭(W1 내지 W3)은 전술한 반사층(132, 134)의 제2 두께(t2)와 상관성이 없을 수도 있다.
한편, M개의 연결 전극(150-1 내지 150-M)은 복수의 발광 셀(P1 내지 PN)을 전기적으로 연결하는 역할을 한다. 연결 전극(150-1 내지 150-M) 각각(150-m)(여기서 1 ≤ m ≤ M)은 제m 발광 셀(Pm)의 반사층(134)과 제m+1 발광 셀(Pm+1)의 제1 도전형 반도체층(122)을 전기적으로 연결한다.
전술한 바와 같이 N=3인 것으로 가정하여 설명하였으므로, 이하 M=2인 것으로 가정하여 설명하며, 2개의 연결 전극(150-1, 150-2)이 제1, 제2, 및 제3 발광 셀(P1, P2, P3)을 연결하는 순서대로 각각 제1 및 제2 연결 전극이라 칭한다.
구체적으로, 제1 연결 전극(150-1)은 이웃하는 제1 및 제2 발광 셀(P1, P2) 중 어느 하나인 제1 발광 셀(P1)의 반사층(134)과 이웃하는 제1 및 제2 발광 셀(P1, P2) 중 다른 하나인 제2 발광 셀(P2)의 제1 도전형 반도체층(122)을 전기적으로 연결한다.
제2 연결 전극(150-2)은 이웃하는 제2 및 제3 발광 셀(P2, P3) 중 어느 하나인 제2 발광 셀(P2)의 반사층(134)과 이웃하는 제2 및 제3 발광 셀(P2, P3) 중 다른 하나인 제3 발광 셀(P3)의 제1 도전형 반도체층(122)을 전기적으로 연결한다.
제1 및 제2 연결 전극(150-1, 150-2) 각각은 반사층(134)과 전도층(144)을 경유하여 제2 도전형 반도체층(126)에 연결된다. 결국, 제1 및 제2 연결 전극(150-1, 150-2) 각각은 이웃하는 발광 셀 중 하나의 제1 도전형 반도체층(122)과 다른 하나의 제2 도전형 반도체층(126)을 전기적으로 연결하는 역할을 한다.
만일, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각에서 반사층(132, 134)과 전도층(142, 144)이 생략된다면, 제1 및 제2 연결 전극(150-1, 150-2) 각각은 이웃하는 발광 셀 중 어느 하나의 제1 도전형 반도체층(122)과 다른 하나의 제2 도전형 반도체층(126)을 전기적으로 직접 연결할 수 있다.
도 1 및 도 2에 예시된 실시 예의 경우, 제1 및 제2 연결 전극(150-1, 150-2)은 제1 전극부(172)가 위치하는 제1 발광 셀(P1)을 시점으로 하고, 제2 전극부(174)가 위치하는 제3 발광 셀(P3)을 종점으로 하여 제1, 제2, 및 제3 발광 셀(P1, P2, P3)을 전기적으로 서로 직렬 연결한다.
또한, 제1 및 제2 연결 전극(150-1, 150-2)은 제1 도전형 반도체층(122)과 오믹 접촉할 수 있는 물질을 포함할 수 있다. 예를 들어, 오믹 접촉할 수 있는 물질로서 AuBe 또는 AuZn 중 적어도 하나를 포함할 수 있지만, 실시 예는 제1 및 제2 연결 전극(150-1, 150-2)에 포함된 물질의 종류에 국한되지 않는다.
만일, 제1 및 제2 연결 전극(150-1, 150-2)이 제1 도전형 반도체층(122)과 오믹 접촉하는 물질을 포함하지 않을 경우, 제1 및 제2 연결 전극(150-1, 150-2) 각각과 제1 도전형 반도체층(122) 사이에 별도의 오믹층(미도시)이 배치될 수도 있다.
또한, 제1 및 제2 연결 전극(150-1, 150-2)은 반사성 물질을 포함할 수 있다. 특히, 후술되는 제1 절연층(즉, 제1 절연 세그먼트)(162-1, 162-2)이 낮은 반사성을 갖는 물질을 포함할 경우, 제1 절연층(162-1, 162-2)의 반사성보다 높은 반사성을 갖는 물질로 제1 및 제2 연결 전극(150-1, 150-2)을 형성함으로써, 발광 소자(100)가 도 11에 예시된 발광 소자 패키지(200)에 적용될 때, 보다 많은 광을 기판(110)을 향한 음(-)의 제3 방향(Z)으로 반사시킬 수 있다.
또한, 이웃하는 제1 및 제2 연결 전극(150-1, 150-2) 사이의 가장 가까운 제1 수평 이격 거리(sd1)는 5 ㎛ 이상일 수 있다. 여기서, 제1 수평 이격 거리(sd1)란, 이웃하는 제1 및 제2 연결 전극(150-1, 150-2)이 제1 방향(X)으로 이격된 최단 거리를 의미한다.
한편, 실시 예에 의하면, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각의 제1 방향(X)의 폭의 중앙에 제1 도전형 반도체층(122)의 일부를 노출시키는 적어도 하나의 전극 홀(또는, 접촉 홀)이 배치될 수 있다. 이하, 제1, 제2, 및 제3 발광 셀(P1, P2, P3)에 배치되는 전극 홀을 각각 제1, 제2, 및 제3 전극 홀(H1, H2, H3)이라 칭한다. 즉, 도 2를 참조하면, 제1 발광 셀(P1)에 제1 전극 홀(H1)이 배치되고, 제2 발광 셀(P2)에 제2 전극 홀(H2)이 배치되고, 제3 발광 셀(P3)에 제3 전극 홀(H3)이 배치될 수 있다. 도 1에서 'H'는 제1, 제2, 및 제3 전극 홀(H1, H2, H3) 각각을 의미한다.
제1, 제2, 및 제3 전극 홀(H1, H2, H3)은 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각에서 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각하여 제1 도전형 반도체층(122)의 일부를 노출시킴으로써 형성될 수 있다.
또한, 제1, 제2, 및 제3 전극 홀(H1, H2, H3) 각각은 제3 방향(Z)으로 블라인드 홀(blind hole) 형태로 형성될 수 있다.
이하, 도 2에 예시된 제1, 제2, 및 제3 전극 홀(H1, H2, H3)에 대해 보다 구체적으로 첨부된 도면을 참조하여 다음과 같이 살펴본다. 이때, 제1, 제2 및 제3 발광 셀(P1, P2, P3) 중 제2 발광 셀(P2)에 포함된 제2 전극 홀(H2)에 대해서만 도 3a 내지 도 6을 참조하여 설명하지만, 제1 및 제3 발광 셀(P1, P3) 각각에 포함된 제1 및 제3 전극 홀(H1, H3)에 대해서도 아래의 설명은 동일하게 적용될 수 있다.
도 3a는 도 1에 도시된 제2 발광 셀(P2)의 평면도를 나타내고, 도 3b는 도 3a에 도시된 제2 발광 셀(P2)을 B-B'선을 따라 절개한 단면도를 나타낸다.
제2 발광 셀(P2)의 평면 형상에서 제2 전극 홀(H2)의 배치 및 크기를 중점적으로 살펴보기 위해, 설명의 편의상 도 1에 도시된 반사층(134)의 도시는 도 3a에서 생략되고, 도 3b에 도시된 제1 절연층(162-1), 제2 절연층(190), 및 제1 연결 전극(150-1)의 도시는 도 3a에서 생략되었다.
또한, 도 3b에서 참조부호 '136'은 도 2에 도시된 반사층(132, 134)에 해당하고, 참조부호 '146'은 도 2에 도시된 전도층(142, 144)에 해당한다. 도 1 및 도 3a에 표기된 참조부호 '130'의 내부는 반사층(132, 134) 사이의 이격 공간에 해당하여 후술되는 제7 폭(W7)을 갖는다.
실시 예에 의하면, 제2 발광 셀(P2)에서, 제2 전극 홀(H2)의 개수와 크기, 제2 전극 홀(H2)이 복수 개일 때 복수 개의 제2 전극 홀(H2) 간의 간격, 또는 복수의 제2 전극 홀(H2)이 배열되는 방향 중 적어도 하나는 제2 발광 셀(P2)의 평면 형상, 평면 크기, 또는 원하는 전류 밀도 중 적어도 하나에 따라 결정될 수 있다. 이에 대해 상세히 살펴보면 다음과 같다.
제2 발광 셀(P2)에 포함된 전극 홀의 개수는 단수 개일 수도 있고, 복수 개일 수도 있다. 예를 들어, 도 1, 도 2, 도 3a 및 도 3b에 예시된 바와 같이 제2 발광 셀(P2)은 복수 개(예를 들어, 2개)의 제2-1 및 제2-2 전극 홀(H21, H22)을 포함할 수 있다.
만일, 제2 발광 셀(P2)의 제1 방향(X)으로의 폭을 '가로 폭'이라 칭하고 'WX'로 표기하며, 제2 방향(Y)으로의 폭을 '세로 폭'이라 칭하고 'WY'로 표기한다. 제2 발광 셀(P2)에 포함된 제2-1 및 제2-2 전극 홀(H21, H22) 각각은 제2 발광 셀(P2)의 가로 폭(WX)의 중앙에 배치되어 있음을 알 수 있다. 그러나, 다른 실시 예에 의하면, 복수의 제2-1 및 제2-2 전극 홀(H21, H22) 각각은 제2 발광 셀(P2)의 세로 폭(WY)의 중앙에 배치될 수도 있다.
도 3a 및 도 3b를 참조하면, 제2 발광 셀(P2)의 가로 폭(WX) 및 세로 폭(WY)은 다음 수학식 6 및 7과 같이 각각 표현될 수 있다.
Figure pat00006
Figure pat00007
도 3a를 참조하면, 제2 발광 셀(P2)에서 가로 폭(WX)의 중앙에 배치된 제2-1 및 제2-2 전극 홀(H21, H22)은 제2 방향(Y)으로 서로 이격되어 등간격으로 배열될 수 있으나 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 제2-1 및 제2-2 전극 홀(H21, H22)은 제1 또는 제2 방향(X, Y) 중 적어도 하나의 방향으로 서로 이격되어 등간격으로 배치될 수도 있다.
도 3a에 예시된 바와 같이 가로 축(WX) 중앙에 제2-1 및 제2-2 전극 홀(H21, H22)이 배치될 경우, 제2 발광 셀(P2)의 평면은 제2-1 및 제2-2 전극 홀(H21, H22)을 중심으로 제1 방향(X)에서 제1 및 제2 영역(A1, A2)으로 나뉘어 질 수 있다. 또한, 도 3b에 예시된 바와 같이 제2-1 및 제2-2 전극 홀(H21, H22)이 제2 방향(Y)으로 서로 이격되어 배치될 경우, 발광 셀(P2)의 단면은 제2-1 및 제2-2 전극 홀(H21, H22)을 중심으로 제2 방향(Y)에서 제3, 제4 및 제5 영역(A3, A4, A5)으로 나뉘어질 수 있다.
제2 발광 셀(P2)에서 제2-1 및 제2-2 전극 홀(H21, H22)이 가로 폭(WX)의 중앙에 배치되므로, 제2-1 및 제2-2 전극 홀(H21, H22)의 좌측에 위치한 제1 영역(A1)의 제1 방향(X)으로의 제4 폭(W4)과 제2-1 및 제2-2 전극 홀(H21, H22)의 우측에 위치한 제2 영역(A2)의 제1 방향(X)으로의 제5 폭(W5)은 서로 동일할 수 있다.
전술한 바와 같이, 제2-1 및 제2-2 전극 홀(H21, H22)을 제2 발광 셀(P2)의 가로 폭(WX)의 중앙에 배열시키는 이유는, 도 2를 참조하면 제2 전극 홀(H2)을 통해 제1 연결 전극(150-1)에 의해 제1 도전형 반도체층(122)으로 공급된 캐리어(예를 들어, 전자)가 제1 영역(A1)의 발광 구조물(120)과 제2 영역(A2)의 발광 구조물(120)로 균일하게 스프레딩되도록 하기 위함이다. 비록 도시되지는 않았지만 다른 실시 예에 의하면, 동일한 이유로, 제2-1 및 제2-2 전극 홀(H21, H22)을 제2 발광 셀(P2)의 세로 폭(WY)의 중앙에 배열시킬 수도 있다.
이하, 제2 발광 셀(P2)에서 서로 가장 가깝게 이웃하는 제2 전극 홀 간의 최단 이격 거리를 '제1 거리'라 칭한다. 예를 들어, 제2 발광 셀(P2)에서 서로 가장 가깝게 이웃하는 제2-1 및 제2-2 전극 홀(H21, H22) 간의 최단 이격 거리(d11)가 제1 거리에 해당할 수 있다. 도 3a의 경우, 제1 거리(d11)는 이웃하는 제2-1 전극 홀(H21)의 경계와 제2-2 전극 홀(H22)의 경계 사이의 최단 이격 거리인 것으로 도시되어 있다. 그러나, 도 3a에 도시된 바와 달리, 제1 거리(d11)는 제2-1 전극 홀(H21)의 중심과 제2-2 전극 홀(H22)의 중심 사이의 이격 거리에 해당할 수도 있다.
또한, 제2 발광 셀(P2)의 가장 자리(ET, ES)와 제2-1 및 제2-2 전극 홀(H21, H22) 중 어느 전극 홀 간의 최단 거리를 '제2 거리'라 정의한다.
도 3a 및 도 3b에 예시된 바와 같이, 사각형 평면 형상을 갖는 제2 발광 셀(P2)은 제1 방향(X)으로 서로 대향하는 2개의 가장 자리(ES)와 제2 방향(Y)으로 서로 대향하는 2개의 가장 자리(ET)를 갖는다.
예를 들어, 제2 발광 셀(P2)의 가장 자리(ES, ET)와 제2-1 및 제2-2 전극 홀(H21, H22) 간의 최단 거리(d12, d13)가 제2 거리에 해당할 수 있다. 도 3a 및 도 3b의 경우, 제2 거리(d12)는 가장 자리(ET)와 제2-1 전극 홀(H21)의 경계 사이의 최단 거리인 것으로 도시되어 있다. 그러나, 도 3a 및 도 3b에 도시된 바와 달리, 제2 거리(d12)는 가장 자리(ET)와 제2-1 전극 홀(H21)의 중심 사이의 최단 거리에 해당할 수도 있다. 마찬가지로, 제2 거리(d13)는 가장 자리(ET)와 제2-2 전극 홀(H22)의 경계 사이의 최단 거리인 것으로 도시되어 있지만, 가장 자리(ET)와 제2-2 전극 홀(H22)의 중심 사이의 최단 거리에 해당할 수도 있다.
또한, 제2 발광 셀(P2)의 크기와 형상 등의 경우에 따라, 가장 자리(ES)와 제2-1 또는 제2-2 전극 홀(H21, H22) 사이의 제1 방향(X)으로의 최단 이격 거리인 제4 폭(W4) 또는 제5 폭(W5)이 제2 거리가 될 수도 있다.
제4 폭(W4)이나 제5 폭(W5)은 제2 거리(d12, d13)와 다를 수 있다.
또한, 제2 거리인 d12와 d13는 서로 동일할 수도 있고 서로 다를 수도 있다.
또한, 제2 거리(d12, d13) 각각은 제1 거리(d11)의 절반보다 클 수도 있고, 제1 거리(d11)의 절반은 제2 거리(d12, d13) 각각에 해당할 수도 있다.
만일, 제1 거리(d11)의 절반이 제2 거리(d12, d13) 각각에 해당할 경우, 제3 영역(A3), 제4 영역(A4), 제5 영역(A5)으로 캐리어(예를 들어, 전자)가 균일하게 스프레딩될 수 있다. 즉, 도 3b를 참조하면, 제2-2 전극 홀(H22)을 통해 제1 도전형 반도체층(122)에 연결된 제1 연결 전극(150-1)으로부터 제3 영역(A3)으로 캐리어가 공급되는 량만큼 제4 영역(A4)의 좌측으로도 캐리어가 동일한 량으로 공급된다. 또한, 제2-1 전극 홀(H21)을 통해 제1 도전형 반도체층(122)에 연결된 제1 연결 전극(150-1)으로부터 제5 영역(A5)으로 캐리어가 공급되는 량만큼 제4 영역(A4)의 우측으로도 캐리어가 동일한 량으로 공급된다. 따라서, 제1 거리(d11)의 절반이 제2 거리(d12, d13)에 해당할 경우, 캐리어의 스프레딩이 균일해질 수 있다.
결국, 가로 축(WX)의 중앙에서 제2 방향(Y)으로 전술한 바와 같이 제2-1 및 제2-2 전극 홀(H21, H22)이 배치될 경우, 도 3a에 도시된 바와 같이, 제2-1 및 제2-2 전극 홀(H21, H22)을 중심으로 하는 전류 확산 범위(HS1, HS2)는 균일해질 수 있다.
또한, 제2 발광 셀(P2)의 평면 형상, 평면 크기 또는 원하는 전류 밀도에 따라, 제2 전극 홀(H2)은 2개보다 더 많거나 더 적을 수 있으며 다양한 형태로 배치될 수 있다. 이에 대해 살펴보면 다음과 같다.
도 4a 내지 도 4h는 다른 실시 예에 의한 제2 발광 셀(P2)의 평면도를 나타낸다. 각 도면에서, 설명의 편의상, 제2 전극 홀만을 실선으로 표시하여 나타내고, 반사층(132, 134) 사이의 제7 폭(W7)을 갖는 이격 공간(130) 및 제8 폭(W8)을 갖는 연결 전극의 도시는 생략되었다. 또한, 도 4a 내지 도 4h 각각에서 점선으로 표시된 부분은 전류 확산 범위를 나타낸다.
제2 발광 셀(P2)의 동일한 평면적에서 제2 전극 홀의 개수가 증가할수록 제2 전극 홀의 평면 크기는 작아질 수 있다. 도 4a를 참조하면, 제2 발광 셀(P2)은 3개의 제2-1, 제2-2, 및 제2-3 전극 홀(H21, H22, H23)을 포함할 수 있다. 만일, 도 3a에 도시된 제2 발광 셀(P2)과 도 4a에 도시된 제2 발광 셀(P2)의 평면 크기(가로 폭 x 세로 폭)가 서로 동일하다면, 도 4a에 도시된 제2 전극 홀(H21, H22, H23)의 크기는 도 3a에 도시된 제2 전극 홀(H21, H22)의 크기보다 작을 수 있다.
또한, 도 3a에 도시된 제2 발광 셀(P2)과 마찬가지로, 도 4a에 예시된 제2 발광 셀(P2)에서 제2-1, 제2-2, 및 제2-3 전극 홀(H21, H22, H23)은 가로 폭(WX)의 중앙에 배치될 수 있다. 따라서, 제4 폭(W4)과 제5 폭(W5)은 서로 동일할 수 있다.
또한, 제2-1, 제2-2, 및 제2-3 전극 홀(H21, H22, H23)의 제1 거리는 등간격일 수 있다. 즉, 제2-1 및 제2-2 전극 홀(H21, H22)의 제1 거리(d22)와 제2-2 및 제2-3 전극 홀(H22, H23)의 제1 거리(d23)는 동일할 수 있다. 그러나, 다른 실시 예에 의하면, d22와 d23는 실질적으로 동일할 수도 있다.
또한, 제1 거리(d22)의 절반은 제2 거리(d21)에 해당하고, 제1 거리(d23)의 절반은 제2 거리(d24)에 해당할 수 있다. 또한, 제2 거리(d21, d24)는 서로 동일할 수도 있고 서로 다를 수도 있다. 또한, 제2 거리(d21, 24)는 제4 폭(W4) 또는 제5 폭(W5)과 서로 다를 수 있다.
도 4a에 예시된 바와 같이, 제2-1, 제2-2, 및 제2-3 전극 홀(H21, H22, H23)이 가로 폭(WX)의 중앙에 배치되고, 제1 거리(d22, d23)의 절반이 제2 거리(d21, d24)에 해당할 경우, 발광 구조물(120)로 캐리어(예를 들어, 전자)가 균일하게 스프레딩되어 공급될 수 있다. 따라서, 제2-1, 제2-2, 및 제2-3 전극 홀(H21, H22, H23)을 중심으로 하는 전류 확산 범위(HS1, HS2, HS3)는 균일해짐을 알 수 있다.
또 다른 실시 예에 의하면, 도 4b 내지 도 4d 및 도 4f 내지 도 4h에 예시된 바와 같이, 제2 발광 셀(P2)은 제2 방향뿐만 아니라 제1 방향으로도 복수개로 배열된 제2 전극 홀을 포함할 수 있다.
도 4b 내지 도 4d 및 도 4f 내지 도 4h에 예시된 제2 발광 셀(P2)에서, 복수의 제2 전극 홀 사이의 제1 및 제2 방향(X, Y)으로의 최단 이격 거리인 제1 거리는 서로 동일하다.
또한, 도 4b 내지 도 4d 및 도 4f 내지 도 4h에 예시된 제2 발광 셀(P2)에서, 가장 자리(ES, ST)와 제2 전극 홀 사이의 최단 거리인 제2 거리는 제1 거리의 절반일 수 있다.
또한, 도 1, 도 3a, 도 4a 내지 도 4d에 예시된 제2 발광 셀(P2)의 평면 형상은 직사각형인 반면, 도 4e 내지 도 4h에 예시된 제2 발광 셀(P2)의 평면 형상은 정사각형이다. 따라서, 도 1, 도 3a 및 도 4a 내지 도 4d에 예시된 제2 발광 셀(P2)에서 제2 전극 홀들은 가로 폭의 중앙에 배치될 수 있지만, 도 4e 내지 도 4h에 예시된 제2 발광 셀(P2)에서 제2 전극 홀들은 가로 폭 및 세로 폭의 중앙에 배치될 수 있다.
도 4b 내지 도 4h에 예시된 제2 발광 셀(P2)에서, 제1 거리, 제2 거리, 제3 거리, 제4 폭, 제5 폭, 제6 폭 간의 관계를 예시적으로 살펴보면 다음과 같다. 그러나, 실시 예는 이에 국한되지 않으며 전류 스프레딩이 균일하고 조밀할 수만 있다면, 제1 내지 제3 거리 및 제4 내지 제6 폭은 다양하게 설정될 수 있다. 여기서, '제3 거리'란, 제2 발광 셀(P2)의 가장 자리(ET, ES)와 복수의 제2 전극 홀 사이의 거리 중 제2 거리를 제외한 거리를 칭한다.
먼저, 도 4b에 예시된 제2 발광 셀(P2)에서 제1 거리(d31, d34), 제2 거리[제4 폭(W41), 제5 폭(W51)], 및 제3 거리(d32, d33)은 다음 수학식 8과 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00008
또한, 도 4c에 예시된 제2 발광 셀(P2)에서 제1 거리(d41, d42, d43) 및 제2 거리[제4 폭(W42), 제5 폭(W52), d44, d45]는 다음 수학식 9와 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00009
또한, 도 4d에 예시된 제2 발광 셀(P2)에서 제1 거리(d51, d52, d53), 제2 거리[제4 폭(W43), 제5 폭(W53)], 및 제3 거리(d54, d55)는 다음 수학식 10과 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00010
만일, 도 4b 내지 도 4d에 예시된 제2 발광 셀(P2)의 평면적이 동일할 경우, 도 4c에 예시된 바와 같이 제2 전극 홀을 배치할 경우 도 4b 또는 도 4d에 예시된 바와 같이 제2 전극 홀을 배치할 때보다, 전류 스프레딩이 더 조밀하고 균일함을 알 수 있다.
도 4b 내지 도 4d에 각각 예시된 제2 발광 셀(P2)의 평면적과 도 4a에 예시된 제2 발광 셀(P2)의 평면적이 동일할 경우 도 4b 내지 도 4d에 각각 예시된 제6 폭 예를 들어 도 4b에 도시된 제6 폭(W61)은 도 4a에 예시된 제6 폭(W6)보다 작을 수 있다.
또한, 도 4e에 예시된 제2 발광 셀(P2)에서 제2 거리[제4 폭(W44), 제5 폭(W54), d61, d62]는 다음 수학식 11과 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00011
수학식 11에 의하면, 도 4e에 예시된 제2 발광 셀(P2)에서 가로 폭(WX)의 중앙과 세로 폭(WY)의 중앙에 제2 전극 홀이 배치됨을 알 수 있다.
또한, 도 4f에 예시된 제2 발광 셀(P2)에서 제1 거리(d71, d74) 및 제2 거리[제4 폭(W45), 제5 폭(W55), d71, d73]는 다음 수학식 12와 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00012
또한, 도 4g에 예시된 제2 발광 셀(P2)에서 제1 거리(d85, d86, d87, d88) 및 제2 거리[제4 폭(W46), 제5 폭(W56), d82, d83]는 다음 수학식 13과 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00013
도 4g에 예시된 제2 발광 셀(P2)은 도 4f에 도시된 제2 발광 셀(P2)의 중심에 위치한 제2 전극 홀을 더 포함하는 평면 형상을 갖는다. 전술한 수학식 13에서와 같이 네 귀퉁이에 근접하여 배치된 4개의 제2 전극 홀과 중심에 위치한 제2 전극 홀 간의 최단 이격 거리인 제1 거리(d85, d86, d87, d88)는 서로 동일하다.
또한, 중심에 위치한 제2 전극 홀을 제외한 4개의 제2 전극 홀 간의 최단 거리(d81, d84)는 서로 동일할 수 있다. 여기서, 제1 거리(d85)는 d81의 절반일 수 있다.
도 4g의 경우, 제1 거리(d85, d86, d87, d88) 각각은 제2 거리[제4 폭(W46), 제5 폭(W56), d82, d83]와 동일할 수 있다.
또한, 도 4h에 예시된 제2 발광 셀(P2)에서 제1 거리(d96, d97, d98, d99) 및 제2 거리[제4 폭(W47), 제5 폭(W57), d93, d94]는 다음 수학식 14와 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00014
만일, 도 4e 내지 도 4h에 도시된 제2 발광 셀(P2)의 평면적이 동일할 경우, 도 4e에 도시된 제2 전극 홀의 제6 폭(W62)은 도 4f 내지 도 4h에 도시된 제2 전극 홀의 제6 폭(예를 들어, 도 4f에 도시된 W63)보다 더 클 수 있다.
도 5는 또 다른 실시 예에 의한 제2 발광 셀(P2)의 평면도를 나타내고, 도 6은 또 다른 실시 예에 의한 제2 발광 셀(P2)의 평면도를 나타낸다. 도 5 및 도 6 각각에서, 실선은 제2 전극 홀을 나타내고, 점선은 전류 확산 범위를 나타낸다.
전술한 바와 같이, 제2 발광 셀(P2)의 평면 형상은 직사각형 또는 정사각일 수 있지만, 실시 예는 이에 국한되지 않는다. 또 다른 실시 예에 의하면, 제2 발광 셀(P2)의 평면 형상을 사각형 이외의 다각형 형상 또는 원형 형상을 가질 수 있다.
즉, 도 1, 도 3a, 도 4a 내지 도 4d에 예시된 바와 같이 제2 발광 셀(P2)의 평면 형상은 직사각형 형태일 수도 있고, 도 4e 내지 도 4h에 예시된 바와 같이 제2 발광 셀(P2)의 평면 형상은 정사각형일 수도 있다.
또는, 도 5에 예시된 바와 같이, 제2 발광 셀(P2)의 평면 형상은 정육각형일 수 있다. 도 5에 예시된 제2 발광 셀(P2)에서 제1 거리(d101, d102, d103, d104, d105, d107, d108) 및 제2 거리(d106)는 다음 수학식 15와 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00015
또는, 도 6에 예시된 바와 같이, 제2 발광 셀(P2)의 평면 형상은 정삼각형일 수 있다. 이 경우, 제1 및 제4 방향 각각으로 이격된 제2 전극 홀 간의 최단 이격 거리인 제1 거리(d111, d112)는 서로 동일하다.
제2 발광 셀(P2)의 평면 형상이 도 3a 및 도 4a 내지 도 4d에 예시된 바와 같이 직사각형일때보다 도 4e 내지 도 4h에 예시된 바와 같이 정사각형이거나, 도 5에 예시된 바와 같이 정육면체이거나, 도 6에 예시된 바와 같이 정삼각형일 때, 각 도면에서 점선으로 표기된 전류 확산 범위가 조밀하게 균일하게 형성될 수 있다. 이와 같이 전류 확산 범위가 조밀하고 균일할 경우, 제2 발광 셀(P2)의 면적 이용률이 높아지므로, 한정된 면적에서 광 추출 효율의 개선을 극대화시킬 수 있다.
또한, 제1 거리는 발광 소자(100)의 전류 밀도에 따라 결정될 수 있다. 예를 들어, 발광 소자(100)의 원하는 전류 밀도가 낮을수록 제1 거리를 증가시키고, 원하는 전류 밀도가 높을수록 제1 거리를 감소시켜 결정할 수 있다.
또한, 메사 식각된 제2 전극 홀(H2)의 제1 방향(X)으로의 제6 폭(W6)과, 반사층(132, 134) 사이의 제1 방향(X)으로의 이격 거리인 제7 폭(W7)과, 제2 전극 홀(H2)에 배치된 제1 연결 전극(150-1)의 제1 방향(X)으로의 제8 폭(W8)은 반도체 소자(100)의 제조 공정 마진을 고려하여 결정될 수 있다.
또한, 전술한 바와 같이, 도 1, 도 3a, 도 4a 내지 도 4h에 예시된 제2 전극 홀은 원형 평면 형상을 갖지만, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 제2 전극 홀은 다양한 평면 형상을 가질 수 있다.
한편, 도 2를 다시 참조하면, 제1 절연층은 제1 절연 세그먼트(162-1, 162-2), 제2 절연 세그먼트(164), 제3 절연 세그먼트(166-1, 166-2) 및 제4 절연 세그먼트(168-1, 168-2)를 포함할 수 있다.
제1 절연 세그먼트는 제1-1 절연 세그먼트(162-1) 및 제1-2 절연 세그먼트(162-2)를 포함한다.
제1-1 절연 세그먼트(162-1)는 제1 연결 전극(150-1)에 의해 연결된 이웃하는 제1 및 제2 발광 셀(P1, P2)과 제1 연결 전극(150-1) 사이에 배치된다. 예를 들어, 도 2를 참조하면, 제1-1 절연 세그먼트(162-1)는 제1 발광 셀(P1)에서 제1 연결 전극(150-1)에 의해 연결되지 않고 노출된 반사층(134)의 상부면 및 측부면 각각과 제1 연결 전극(150-1) 사이, 제3 폭(W3)이 제2 폭(W2)보다 작을 때 노출되는 전도층(144)의 상부면 및 측부면 각각과 제1 연결 전극(150-1) 사이, 및 발광 구조물(120)의 상부면 및 측부면 각각과 제1 연결 전극(150-1) 사이에 배치된다.
또한, 제1-1 절연 세그먼트(162-1)는 기판(110)과 제1 연결 전극(150-1) 사이에도 배치된다.
또한, 제1-1 절연 세그먼트(162-1)는 제2 발광 셀(P2)에서 반사층(132) 상부면 및 측부면 각각과 제1 연결 전극(150-1) 사이, 제3 폭(W3)이 제2 폭(W2)보다 작을 때 노출되는 전도층(142)의 상부면 및 측부면 각각과 제1 연결 전극(150-1) 사이, 발광 구조물(120)의 상부면 및 측부면 각각과 제1 연결 전극(150-1) 사이에 배치된다.
따라서, 제1-1 절연 세그먼트(162-1)는 이웃하는 제1 및 제2 발광 셀(P1, P2)과 제1 연결 전극(150-1)을 서로 전기적으로 절연시킬 수 있다.
이와 비슷하게, 제1-2 절연 세그먼트(162-2)는 제2 연결 전극(150-1)에 의해 연결된 이웃하는 제2 및 제3 발광 셀(P2, P3)과 제2 연결 전극(150-2) 사이에 배치된다. 따라서, 제1-2 절연 세그먼트(162-2)는 이웃하는 제2 및 제3 발광 셀(P2, P3)과 제2 연결 전극(150-2)을 서로 전기적으로 절연시킬 수 있다.
또한, 제2 절연 세그먼트(164)는 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 중 제1 및 제2 전극부(172, 174)가 배치되지 않은 제2 발광 셀(P2)에서, 이웃하는 제1 및 제2 연결 전극(150-1, 150-2) 사이에 배치된다. 즉, 제2 절연 세그먼트(164)는 이웃하는 제1 및 제2 연결 전극(150-1, 150-2)을 서로 전기적으로 절연시키는 역할을 한다.
발광 셀(P2)에서, 제1 연결 전극(150-1)은 제2 전극 홀(H2)에 매립된 제1-1 절연 세그먼트(162-1) 및 제2 절연 세그먼트(164)를 관통하여 제1 도전형 반도체층(122)과 전기적으로 연결된 형태를 갖는다. 이와 같이, 제1-1 절연 세그먼트(162-1) 및 제2 절연 세그먼트(164)는 제2 전극 홀(H2) 내에 매립되어 제1 연결 전극(150-1)을 메사 식각된 발광 구조물(120)과 전기적으로 절연시키는 역할을 한다.
또한, 제3 절연 세그먼트(166-2)는 제3-1 절연 세그먼트(166-1) 및 제3-2 절연 세그먼트(166-2)를 포함한다.
제3-1 절연 세그먼트(166-1)는 후술되는 바와 같이 공정상 형성되는 부분으로서 생략될 수도 있다. 제3-2 절연 세그먼트(166-2)는 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 중 제1 전극부(172)가 배치된 제1 발광 셀(P1)에서, 제1 전극부(172)와 제1 연결 전극(150-1) 사이에 배치된다.
또한, 도 2에 도시된 바와 같이, 발광 소자(100)는 금속 전극(180)을 더 포함할 수 있다. 금속 전극(180)은 제3 절연 세그먼트(166-1, 166-2)를 관통하며, 제1 전극부(172)와 제1 도전형 반도체층(122) 사이에 배치되며, 제1 전극 홀(H1)을 경유하여 제1 전극부(172)를 제1 도전형 반도체층(122)에 전기적으로 연결시킨다. 금속 전극(180)과 제1 연결 전극(150-1) 사이의 가장 가까운 제2 수평 이격 거리(sd2)는 5 ㎛ 이상일 수 있다. 또한, 금속 전극(180)의 구성 물질과 제1 및 제2 연결 전극(150-1, 150-2)의 구성 물질은 서로 동일할 수도 있고, 서로 다를 수도 있다.
발광 소자(100)가 금속 전극(180)을 포함할 경우, 제3-2 절연 세그먼트(166-2)는 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 중 제1 전극부(172)가 배치된 제1 발광 셀(P1)에서, 제1 방향(X)으로 금속 전극(180)과 제1 연결 전극(150-1) 사이에 배치되어, 이들(180, 150-1)을 전기적으로 절연시킨다.
또한, 제3-1 및 제3-2 절연 세그먼트(166-1, 166-2)는 제1 전극 홀(H1)의 형성시에 노출된 발광 구조물(120), 반사층(132, 134), 및 전도층(142, 144) 각각과 금속 전극(180)[또는, 금속 전극(180)이 생략될 경우 제1 전극부(172)] 사이에 배치된다. 따라서, 제1 발광 셀(P1)에서, 제3-1 및 제3-2 절연 세그먼트(166-1, 166-2)는 발광 구조물(120), 반사층(132, 134) 및 전도층(142, 144) 각각과 금속 전극(180)[또는, 금속 전극(180)이 생략될 경우 제1 전극부(172)]을 전기적으로 절연시킬 수 있다.
또한, 제4 절연 세그먼트는 제4-1 절연 세그먼트(168-1) 및 제4-2 절연 세그먼트(168-2)를 포함한다. 제4-1 절연 세그먼트(168-1)는 후술되는 바와 같이 공정상 형성되는 부분으로서 생략될 수 있다.
제4-2 절연 세그먼트(168-2)는 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 중 제2 전극부(174)가 배치된 제3 발광 셀(P3)에서, 제2 전극부(174)와 제2 연결 전극(150-2) 사이에 배치되어, 이들(174, 150-2)을 서로 전기적으로 절연시키는 역할을 한다.
또한, 제4-2 절연 세그먼트(168-2)는 제3 발광 셀(P3)의 반사층(134), 전도층(144) 및 발광 구조물(120) 각각과 제2 연결 전극(150-2)의 사이에 배치된다. 따라서, 제3 발광 셀(P3)에서, 제3 전극 홀(H3)의 형성시에 노출된 발광 구조물(120), 반사층(132, 134) 및 전도층(142, 144) 각각은 제1-2 절연 세그먼트(162-2)와 제4-2 절연 세그먼트(168-2)에 의해 제2 연결 전극(150-2)과 전기적으로 절연될 수 있다.
제2 연결 전극(150-2)은 제3 전극 홀(H3)에 매립된 제1-2 절연 세그먼트(162-2) 및 제4-2 절연 세그먼트(168-2)를 관통하여 제1 도전형 반도체층(122)에 연결되는 형태를 갖는다.
한편, 제2 절연층(190)은 제1 및 제2 연결 전극(150-1, 150-2) 위와, 제2 절연 세그먼트(164) 위와, 제3 절연 세그먼트(166-1, 166-2) 위와, 제4 절연 세그먼트(168-1, 168-2) 위에 각각 배치된다. 도 1을 참조하면, 영역(192, 194)의 안쪽에는 제2 절연층(190)이 배치되지 않는다.
제2 절연층(190)은 제3 발광 셀(P3)의 제4-1 절연 세그먼트(168-1)의 역할을 수행할 수 있다. 즉, 제4-1 절연 세그먼트(168-1)는 생략되고 제2 절연층(190)으로 대체될 수도 있다.
제2 절연층(190)의 제3 두께(t3)가 두꺼울수록 다이 본딩(die bonding) 시의 충격에 견딜 수 있는 능력이 개선된다. 제2 절연층(190)의 제3 두께(t3)는 최소 1 ㎚ 내지 80 ㎚일 수 있으며, 예를 들어 1 ㎛ 일 수 있다.
제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2) 및 제2 절연층(190) 각각은 전기적인 절연성을 갖는 물질을 포함할 수 있으며, 광 투과도와 광 흡수가 적을수록 유리하다. 왜냐하면, 도 1 및 도 2에 예시된 발광 소자(100)가 도 11에 예시된 바와 같이 플립 칩 형태의 발광 소자 패키지(200)로 구현될 경우 기판(110) 쪽으로 많은 광이 출사될 수 있도록 하기 위함이다.
제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2)과 제2 절연층(190) 각각은 서로 동일한 재질로 이루어질 수도 있고 서로 다른 재질로 이루어질 수도 있다.
제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2) 및 제2 절연층(190) 각각은 Al2O3, SiO2, Si3N4, TiO2, 또는 AlN 중 적어도 하나로 형성될 수 있으며, 단층 또는 다층일 수 있다.
또한, 도 1 및 도 2에 예시된 발광 소자(100)가 도 11에 도시된 바와 같이 발광 소자 패키지(200)에 적용될 경우, 제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2) 또는 제2 절연층(190) 중 적어도 하나는 분산 브래그 반사층(DBR:Distributed Bragg Reflector)을 포함할 수 있다. 이 경우, 분산 브래그 반사층은 절연 기능을 수행할 수도 있고, 반사 기능을 수행할 수도 있다.
제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2)이 제1 분산 브래그 반사층으로 구현될 경우, 제1 분산 브래그 반사층은 제1, 제2, 및 제3 발광 셀(P1, P2, P3)로부터 입사되는 빛을 반사시켜 기판(110)을 향해 진행하도록 할 수 있다. 따라서 제1 분산 브래그 반사층은 제1, 제2, 및 제3 발광 셀(P1, P2, P3)로부터 입사되는 빛이 제2 절연층(190)과 제1 및 제2 연결 전극(150-1, 150-2)에 흡수되는 것을 차단하기 때문에, 발광 효율이 개선될 수 있다.
또한, 제2 절연층(190)이 제2 분산 브래그 반사층으로 구현될 경우, 제2 분산 브래그 반사층은 제1, 제2, 및 제3 발광 셀(P1, P2, P3)로부터 입사되는 빛을 반사시킨다. 따라서, 제2 분산 브래그 반사층은 제1, 제2, 및 제3 발광 셀(P1, P2, P3)로부터 입사되는 빛이 제1 및 제2 전극부(172, 174)에 흡수되는 것을 차단하기 때문에, 발광 효율이 개선될 수 있다.
제1 및 제2 분산 브래그 반사층 각각은 굴절률이 서로 다른 제1 층 및 제2 층이 교대로 적어도 1회 이상 적층된 구조일 수 있다. 제1 및 제2 분산 브래그 반사층 각각은 전기 절연 물질일 수 있다.
예컨대, 제1 층은 TiO2와 같은 제1 유전체층이고, 제2 층은 SiO2와 같은 제2 유전체층을 포함할 수 있다. 예컨대, 제1 분산 브래그 반사층은 TiO2/SiO2층이 적어도 1회 이상 적층된 구조일 수 있다. 제1 층 및 제2 층 각각의 두께는 λ/4이고, λ는 발광 셀에서 발생하는 광의 파장일 수 있다.
만일, 제2 절연층(190)이 DBR로 구현될 경우, 반사층(132, 134)이 생략되거나 다층 구조의 반사층(132, 134) 역할을 하는 제1 층만이 생략될 수도 있고, 제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2)이 DBR로 구현되지 않아도 된다.
한편, 제1 전극부(172)는 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 중 어느 하나의 제1 도전형 반도체층(122)과 연결되고, 제2 전극부(174)는 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 중 다른 하나의 반사층(또는, 반사층과 전도층이 생략될 경우 제2 도전형 반도체층)과 연결된다. 즉, 제2 전극부(174)는 반사층(134)과 전도층(144)을 경유하여 제2 도전형 반도체층(126)과 전기적으로 연결된다.
도 1 및 도 2를 참조하면, 예를 들어, 제1 전극부(172)는 제1 발광 셀(P1)에 배치되어 제1 도전형 반도체층(122)과 연결될 수 있고, 제2 전극부(174)는 제3 발광 셀(P3)에 배치되어 반사층(134)[만일, 반사층(134)과 전도층(144)이 생략될 경우 제2 도전형 반도체층(126)]과 연결될 수 있다.
발광 소자(100)가 금속 전극(180)을 더 포함할 경우, 제1 전극부(172)는 제2 절연층(190)을 관통한 후, 금속 전극(180)을 경유하여 제1 도전형 반도체층(122)과 연결될 수도 있다.
그러나, 도 2에 예시된 금속 전극(180)이 생략되고 금속 전극(180)의 자리에 제1 전극부(172)가 배치될 경우, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 중에서 제1 전극부(172)가 배치된 제1 발광 셀(P1)에서, 제1 전극부(172)는 제2 절연층(190)과 제3 절연 세그먼트(166-1, 166-2)를 관통하는 형상으로 제1 도전형 반도체층(122)에 전기적으로 연결된다. 즉, 제1 전극부(172)는 제2 절연층(190)을 관통한 후 제1 전극 홀(H1)의 내부에 매립된 제3 절연 세그먼트(166-1, 166-2)를 관통하여 제1 도전형 반도체층(122)에 연결된다. 제1 전극 홀(H1) 내에서 제1 전극부(172)는 제8 폭(W8)을 갖는다.
이와 같이, 발광 소자(100)가 금속 전극(180)을 포함하지 않을 경우, 제1 전극부(172)는 제2 절연층(190)과 제3 절연 세그먼트(166-1, 166-2)를 모두 관통해야 하므로 외형비가 커져서 제조 공정이 어려울 수도 있다. 그러나, 금속 전극(180)이 제1 전극부(172)와 제1 도전형 반도체층(122) 사이에 배치될 경우, 외형비가 작아져서 제조 공정이 수월해질 수 있다.
제2 전극부(174)는 제2 절연층(190)과 제4 절연 세그먼트(168-1, 168-2)을 관통하는 형상으로 반사층(134)[또는, 반사층(134)과 전도층(144)이 생략될 경우 제2 도전형 반도체층(126)]에 전기적으로 연결된다.
제1 및 제2 전극부(172, 174)를 통해 외부 전원이 발광 소자(100)로 공급될 수 있다. 제1 및 제2 전극부(172, 174)는 외부 전원이 공급되는 와이어(미도시)가 본딩되는 패드를 포함할 수도 있고 자신이 패드의 역할을 수행할 수도 있다.
또한, 제1 및 제2 전극부(172, 174) 각각은 유테틱 본딩(eutetic bonding) 물질 적용시 다이 패이스트(die paste)없이 다이 본딩 기능을 수행할 수 있다.
도 1 및 도 2에 예시된 바와 같이, 제1 전극부(172)는 발광 소자(100)에서 첫 번째 발광 셀(P1)에 위치하고, 제2 전극부(174)는 발광 소자(100)에서 마지막 발광 셀(PN)(예: P3)에 위치할 수 있지만, 실시 예는 제1 및 제2 전극부(172, 174)의 배치 위치에 국한되지 않는다.
또한, 도 1을 참조하면, 제1 전극부(172)의 평면 형상은 사각형인 반면, 제2 전극부(174)의 평면 형상은 오른쪽 부분이 리세스(174A)를 갖는 사각형이다. 이와 같이, 제1 및 제2 전극부(172, 174)가 서로 다른 평면 형상을 가질 경우, 제1 및 제2 전극부(172, 174)는 쉽게 구분될 수 있다.
전술한 제1 및 제2 연결 전극(150-1, 150-2), 제1 및 제2 전극부(172, 174) 및 금속 전극(180) 각각은 전기적 전도성을 갖는 금속 물질 예를 들어, Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 특히, 제1 및 제2 연결 전극(150-1, 150-2)은 그의 두께가 두꺼울수록, 전도도가 우수한 물질을 포함할수록, 그리고 제1 및 제2 절연층(162-1, 162-2, 164, 166-1, 166-2, 168-1, 168-2, 190)과 우수한 접착력을 갖는 물질을 포함할수록 바람직하다.
한편, 전술한 도 1 및 도 2에 예시된 발광 소자(100)가 후술되는 도 11에 예시된 바와 같이 플립 칩 형태의 패키지로 구현될 경우, 제2 절연층(190) 위의 제1 및 제2 전극부(172, 174) 사이에서 방열부(176)가 더 배치될 수도 있다. 방열부(176)는 제1 및 제2 전극부(172, 174)와 동일한 금속 재질을 포함할 수 있다. 이와 같이 방열부(176)가 배치될 경우 발광 소자(100)의 각 발광 셀(P1, P2, P3)에서 발생된 열이 더욱 빨리 소산될 수 있.
도 7은 도 1 및 도 2에 도시된 발광 소자(100)의 회로도를 나타낸다.
도 1, 도 2 및 도 7을 참조하면, 발광 소자(100)는 하나의 (-) 단자(또는, 제1 전극부 또는 제1 패드)(172)를 가지며, 하나의 (+) 단자(또는, 제2 전극부 또는 제2 패드)(174)를 가질 수 있다. 외부의 구동 전압이 제1 및 제2 전극부(172, 174)를 통해 공급되어 제1, 제2, 및 제3 발광 셀(P1, P2, P3)이 구동될 수 있다.
이상에서 실시 예의 이해를 돕기 위해, 발광 소자(100)는 3개(N=3)의 발광 셀(P1, P2, P3)과 2개의 연결 전극(150-1, 150-2)을 갖는 것으로 설명하였다. 그러나, 발광 소자(100)가 3개보다 많거나 적은 발광 셀 및 2개보다 많거나 적은 연결 전극을 갖는 경우에도 전술한 설명은 적용될 수 있다.
예를 들어, 발광 소자(100)가 3개보다 많은 N개의 발광 셀을 포함할 경우, N개의 발광 셀 중에서 2개의 발광 셀은 도 1, 도 2 및 도 7에 도시된 제1 및 제3 발광 셀(P1, P3)에 각각 해당하고, 나머지 N-2개의 발광 셀은 도 1, 도 2 및 도 7에 도시된 제2 발광 셀(P2)에 해당할 수 있다.
이하, 각각이 다양한 평면 형상을 갖는 복수의(N ＞ 3) 발광 셀을 포함하는 발광 소자(100)의 다양한 실시 예의 평면도를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 8a 내지 도 8c는 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 8a를 참조하면, 발광 소자는 9개(N=9)의 사각 평면 형상의 발광 셀(P)을 갖는다. 복수의 발광 셀 각각(P)은 도 1, 도 3a, 도 4a 내지 도 4h에 예시된 발광 셀에 해당할 수 있다.
도 8b를 참조하면, 발광 소자는 16개(N=16)의 삼각 평면 형상의 발광 셀(P)을 갖는다. 복수의 발광 셀 각각(P)은 도 6에 예시된 정삼각형 평면 형상을 갖는 발광 셀에 해당할 수 있다.
도 8c를 참조하면, 발광 소자는 11개(N=11)개의 육각 평면 형상의 발광 셀(P)을 갖는다. 복수의 발광 셀 각각(P)은 도 5에 예시된 정육각형 평면 형상을 갖는 발광 셀에 해당할 수 있다.
도 8a 내지 도 8c 각각에서, 화살표 방향(CP)으로 전류가 흐를 수 있도록 M개의 연결 전극(미도시)이 각 발광 셀(P)을 연결함은 도 1 및 도 2를 참조하여 전술한 바와 같다. 즉, M개의 연결 전극 각각은 도 1 및 도 2에 도시된 제1 및 제2 연결 전극(150-1, 150-2)과 동일한 단면 및 평면 형상을 가질 수 있다.
도 9는 비교 예에 의한 발광 소자의 국부적인 단면도를 각각 나타낸다.
도 9에 도시된 비교 예의 발광 소자는 기판(10), 3개의 발광 셀(P1, P2, P3), 절연층(42, 44) 및 연결 전극(50-1, 50-2)을 포함한다.
각 발광 셀(P1, P2, P3)은 발광 구조물(20), 제1 및 제2 전극부(32, 34)를 갖는다. 발광 구조물(20)은 제1 도전형 반도체층(22), 활성층(24) 및 제2 도전형 반도체층(26)을 포함한다.
도 9에서, 제1 발광 셀(P1)의 제2 전극부(34)와 제2 발광 셀(P2)의 제1 전극부(32)는 제1 연결 전극(50-1)에 의해 서로 전기적으로 연결되고, 제2 발광 셀(P2)의 제2 전극부(34)와 제3 발광 셀(P3)의 제1 전극부(32)는 제2 연결 전극(50-2)에 의해 서로 전기적으로 연결된다.
이때, 절연층(42)은 이웃하는 발광 셀(P1, P2)과 제1 연결 전극(50-1) 사이에 배치되고, 절연층(44)은 이웃하는 발광 셀(P2, P3)과 제2 연결 전극(50-2) 사이에 배치된다. 절연층(42)은 이웃하는 발광 셀(P1, P2)과 제1 연결 전극(50-1)을 서로 전기적으로 절연시키는 역할을 하고, 절연층(44)은 이웃하는 발광 셀(P2, P3)과 제2 연결 전극(50-2)을 서로 전기적으로 절연시키는 역할을 한다.
제1 전극부(32)를 통해 제1 도전형 반도체층(22)을 경유하여 활성층(24)으로 전자가 공급되며, 제2 전극부(34)를 통해 제2 도전형 반도체층(26)을 경유하여 활성층(24)으로 정공이 공급될 수 있다. 그러나, 제1 전극부(32)를 통해 공급된 전자는 제1 도전형 반도체층(22)의 높은 저항으로 인해 제1 전극부(32)로부터 활성층(24)으로 이어지는 최단 코스로 더 많이 이동하는 경향이 있다. 이러한 캐리어 불균일한 스프레딩은 내부 양자 효율(Internal Quantum Efficiency)을 저하시키고 발광 셀에서 국소 가열을 유발하여 발광 소자의 신뢰성을 저하시킬 수 있다.
그러나, 도 2에 예시된 실시 예에 의한 발광 소자(100)의 경우, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각의 가로 폭(WX)의 중앙에 제1, 제2, 및 제3 전극 홀(H1, H2, H3)을 각각 형성하고, 제1, 제2, 및 제3 전극 홀(H1, H2, H3)을 통해 제1 및 제2 연결 전극(150-1, 150-2)이 제1 도전형 반도체층(122)에 연결된다. 그러므로, 도 9에 예시된 비교 예에 의한 발광 소자와 달리, 도 2에 예시된 실시 예에 의한 발광 소자(100)의 경우, 제1 및 제2 연결 전극(150-1, 150-2)을 통해 공급된 전자는 제1, 제2, 및 제3 전극 홀(H1, H2, H3)을 기준으로 좌측과 우측에 위치한 활성층(124)으로 균일하게 스프레딩될 수 있다. 따라서, 도 9에 예시된 비교 예와 비교할 때, 도 1 및 도 2에 예시된 실시 예에 의한 발광 소자(100)의 경우 내부 양자 효율이 개선되고 발광 소자(100)의 국소 가열이 방지되어, 신뢰성을 극대화시킬 수 있다.
또한, 도 9에 도시된 비교 예에 의한 발광 소자의 경우, 제1 및 제2 연결 전극(50-1, 50-2)이 서로 어느 정도의 거리(dc)만큼 이격되어야 한다. 그렇지 않을 경우, 제1 및 제2 연결 전극(50-1, 50-2)이 서로 전기적으로 단락되어 발광 소자의 오동작이 유발될 수 있다.
그러나, 도 1 및 도 2에 예시된 실시 예에 의한 발광 소자(100)의 경우, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각의 중앙에 형성된 제1, 제2, 및 제3 전극 홀(H1, H2, H3)을 통해 제1 도전형 반도체층(122)과 연결된 제1 및 제2 연결 전극(150-1, 150-2)은 제2 절연 세그먼트(164)에 의해 서로 전기적으로 절연된다. 따라서, 도 2에 예시된 제1 방향(X)으로의 제1 수평 이격 거리(sd1)는 도 9에 예시된 비교 예의 수평 이격 거리(dc)보다 훨씬 작아질 수 있다. 그러므로, 발광 소자(100)를 위해 할당된 면적을 효율적으로 사용할 수 있도록 하여, 발광 소자(100)의 수평 방향인 제1 방향(X)으로의 전체 폭이 줄어들 수 있다.
이하, 도 1 및 도 2에 예시된 발광 소자(100)의 제조 방법을 첨부된 도 10a 내지 도 10g를 참조하여 설명하지만, 발광 소자(100)는 이러한 제조 방법에 국한되지 않으며 다른 제조 방법에 의해서도 제조될 수 있음은 물론이다.
도 10a 내지 도 10g는 도 1 및 도 2에 예시된 발광 소자(100)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 10a를 참조하면, 기판(100) 위에 요철 패턴(112)을 형성한다. 즉, PSS를 형성한다. 이후, 요철 패턴(112)을 갖는 기판(PSS) 위에 발광 구조물(120), 전도층(140) 및 반사층(130A)을 순차적으로 형성한다.
이후, 도 10b를 참조하면, 반사층(130A) 위에 제1 패턴 마스크(M1)를 형성한다. 제1 패턴 마스크(M1)는 도 2에 예시된 경계 영역(S)과 제1, 제2, 및 제3 전극 홀(H1, H2, H3)이 형성될 부분을 오픈시키는 개구를 갖는다.
이후, 도 10c를 참조하면, 제1 패턴 마스크(M1)를 이용하여, 제1 도전형 반도체층(122)이 노출될 때까지 반사층(130A), 전도층(140) 및 발광 구조물(120)을 순차적으로 메사 식각하여 제1, 제2, 및 제3 전극 홀(H1, H2, H3)을 형성함과 동시에, 경계 영역(S)의 기판(110)이 노출될 때까지 제1 도전형 반도체층(122)을 식각한다. 이때, 제1, 제2, 및 제3 전극 홀(H1, H2, H3)의 제6 폭(W6)이 원하는 만큼 형성되도록 제1 패턴 마스크(M1)의 개구의 폭을 조정할 수 있다. 또한, 제1 내지 제3 폭(W1, W2, W3)이 전술한 수학식 1 내지 5에 기재된 값을 갖고, 원하는 정도로 제7 폭(W7)을 확보하기 위해, 서로 다른 식각 선택비를 갖는 물질로 반사층(130A), 전도층(140) 및 제2 도전형 반도체층(126)을 구현할 수 있다. 이후, 제1 패턴 마스크(M1)를 제거한다.
또는, 제1 패턴 마스크(M1)를 이용하여 전술한 바와 같이 제1, 제2, 및 제3 전극 홀(H1, H2, H3)을 일차적으로 형성한 후, 제1 패턴 마스크(M1)를 제거하고, 제1, 제2, 및 제3 전극 홀(H1, H2, H3)을 덮고 경계 영역(S)이 형성될 부분을 노출시키는 개구를 갖는 별도의 패턴 마스크(미도시)를 식각 마스크로 이용하여 경계 영역(S)의 기판(110)이 노출될 때까지 제1 도전형 반도체층(122)을 식각할 수도 있다.
이후, 도 10d를 참조하면, 도 10c에 도시된 결과물의 상부에 제1 절연층(160)을 형성한다. 이후, 제2 패턴 마스크(M2)를 제1 절연층(160)의 상부에 형성한다. 제2 패턴 마스크(M2)는 도 2에 예시된 바와 같이 제1 및 제2 연결 전극(150-1, 150-2)과 금속 전극(180)이 연결될 반사층(132) 및 제1 도전형 반도체층(122)의 해당 부분을 노출시키는 개구를 갖는다. 이때, 제1, 제2, 및 제3 전극 홀(H1, H2, H3)에 매립된 제1 절연층(160)을 식각할 부분의 개구는 제8 폭(W8)을 가질 수 있다.
이후, 도 10e를 참조하면, 제2 패턴 마스크(M2)를 식각 마스크로 이용하여, 제1 절연층(160)을 식각하여 제1 절연 세그먼트(162-1, 162-2), 제2 절연 세그먼트(164), 제3 절연 세그먼트(166-1, 166-2) 및 제4 절연 세그먼트(168)를 형성한다. 이후, 제2 패턴 마스크(M2)를 제거한다. 이와 같이, 제1 절연 세그먼트(162-1, 162-2), 제2 절연 세그먼트(164), 제3 절연 세그먼트(166-1, 166-2) 및 제4 절연 세그먼트(168)는 하나의 제1 절연층(160)을 식각하여 획득되므로 동일한 절연 물질을 포함함을 알 수 있다.
이후, 도 10f를 참조하면, 도 10e에서와 같이 제1, 제2, 및 제3 전극 홀(H1, H2, H3)에 매립된 제1 절연층(160)을 식각하여 제1 도전형 반도체층(122)이 노출된 관통 홀을 매립하면서 제1 절연층(162-1, 162-2, 164, 166-1, 166-2, 168)의 상부에 금속층(미도시)을 증착하여 형성한다. 이후, 금속층 위에 제2 절연 세그먼트(164), 제3 절연 세그먼트(166-1, 166-2) 및 제4 절연 세그먼트(168)을 노출시키는 개구를 갖는 제3 패턴 마스크(미도시)를 형성한다. 이후, 제3 패턴 마스크를 식각 마스크로 이용하여 금속층을 식각하여, 제1 및 제2 연결 전극(150-1, 150-2)과, 금속 전극(180)을 형성한다. 이후, 제3 패턴 마스크를 제거한다.
또는, 도 10e에 도시된 바와 같이 다수의 제1 내지 제4 절연 세그먼트(162-1, 162-2, 164, 166-1, 166-2, 168)를 형성한 후, 제2 패턴 마스크(M2)를 제거하기 이전에, 제1, 제2, 및 제3 전극 홀(H1, H2, H3)에서 제1 도전형 반도체층(122)을 노출시키는 관통 홀을 매립하면서 제2 패턴 마스크(M2) 상부에 금속층을 증착하여 형성할 수 있다. 이후, 제2 패턴 마스크(M2)와 그의 상부에 형성된 금속층을 함께 제거하면, 도 10f에 도시된 결과물이 형성될 수 있다.
이후, 도 10g에 도시된 바와 같이, 제1 및 제2 연결 전극(150-1, 150-2), 제2 절연 세그먼트(164), 제3 절연 세그먼트(166-1, 166-2) 및 제4 절연 세그먼트(168) 위에 제2 절연층(190)을 형성하고, 제2 절연층(190)의 상부에 제1 및 제2 전극부(172, 174)가 연결될 금속 전극(180) 및 반사층(134)을 노출시키는 개구를 갖는 제4 패턴 마스크(M4)를 형성한다. 이후, 제4 패턴 마스크(M4)를 식각 마스크로 이용하여 제2 절연층(190)을 식각하여 해당하는 반사층(134) 및 금속 전극(180)을 노출시킨다. 이후, 제4 패턴 마스크(M4)를 제거한다.
이후, 제4 패턴 마스크(M4)에 의한 식각으로 노출된 개구에 금속 물질을 매립하여 도 2에 도시된 바와 같이 제1 및 제2 전극부(172, 174)를 형성한다.
이하, 도 1 및 도 2에 예시된 발광 소자(100)를 포함하는 발광 소자 패키지(200)에 대해 첨부된 도 11을 참조하여 다음과 같이 설명한다. 그러나, 도 1 및 도 2에 예시된 발광 소자(100)는 도 11에 도시된 바와 다른 형태로 발광 소자 패키지(200)에서 사용될 수 있다.
도 11은 실시 예에 따른 발광 소자(100)를 포함하는 발광 소자 패키지(200)를 나타낸다.
도 11을 참조하면, 발광 소자 패키지(200)는 발광 소자(100), 제1 범프부(212), 제2 범프부(214), 제1 금속층(222), 제2 금속층(224) 및 서브 마운트(submount)(230)를 포함한다.
서브 마운트(230)는 발광 소자(100)를 실장한다. 서브 마운트(230)는 패키지 몸체(package body) 또는 인쇄 회로 기판(Printed Circuit Board) 등으로 구현될 수 있으며, 발광 소자(100)가 플립 칩 본딩(flip chip bonding)될 수 있다면, 다양한 형태를 가질 수 있다.
발광 소자(100)는 서브 마운트(230) 상에 배치되고, 제1 범프부(212) 및 제2 범프부(214)에 의하여 제1 및 제2 금속층(222, 224)과 각각 전기적으로 연결된다. 도 11에 도시된 발광 소자(100)는 도 1 및 도 2에 도시된 발광 소자(100)에 해당하지만, 실시 예는 이에 한정되는 것은 아니다.
서브 마운트(230)는 폴리프탈아미드(PolyPhthal Amide, PPA), 액정 고분자(Liquid Crystal Polymer, LCP), 폴리아미드9T(PolyAmide9T, PA9T), 등과 같은 수지, 금속, 감광성 유리(photo sensitive glass), 사파이어, 세라믹, 인쇄회로기판(Printed Circuit Board) 등을 포함할 수 있다. 그러나 실시 예에 따른 서브 마운트(230)가 이러한 물질로 한정되는 것은 아니다.
제1 금속층(222) 및 제2 금속층(224)은 서브 마운트(230) 상면에 제1 방향으로 서로 이격되어 배치된다. 여기서 서브 마운트(230)의 상면은 발광 소자(100)에 대향하는 면일 수 있다. 제1 금속층(222) 및 제2 금속층(224)은 전도성 금속, 예컨대, 알루미늄(Al) 또는 로듐(Rh)일 수 있다.
제1 범프부(212) 및 제2 범프부(214)는 제1 금속층(222) 및 제2 금속층(224)과 발광 소자(100) 사이에 각각 배치된다. 제1 범프부(212)는 발광 소자(100)의 제1 전극부(172)와 제1 금속층(222)을 전기적으로 연결할 수 있다. 제2 범프부(214)는 발광 소자(100)의 제2 전극부(174)와 제2 금속층(224)을 전기적으로 연결할 수 있다.
발광 소자 패키지(200)가 도 11에 예시된 바와 같이 플립 칩 형태로 구현될 경우 광은 전도층(142, 144)을 통해 서브 마운트(230)쪽으로 아래를 향해 양(+)의 제3 방향(Z)으로 출사되는 대신에 기판(110)을 통해 위로 음(-)의 제3 방향(Z)으로 출사된다. 따라서, 이러한 발광 소자 패키지(200)의 광 추출 효율은 전도층(142, 144)의 제1 두께(t1)에 영향을 받지 않고, 전도층(142, 144)의 광 흡수 특성이나 저항 특성 등에 의해 영향을 받지 않을 수 있다. 게다가, 제1 및 제2 전극부(172, 174) 및 제6 폭(W6)을 갖는 메사 영역의 설계 시에 전도층(142, 144)의 특성에 따른 제약을 받지 않을 수 있다.
또한, 도 11을 참조하면, 전도층(142, 144)의 아래에 반사층(132, 134)을 배치함으로써, 캐리어의 스프레딩이 개선되어 전기적인 특성이 개선될 수 있을 뿐만 아니라 전도층(142, 144)의 두께를 얇게 형성할 수 있어 반사도가 향상됨으로 발광 소자 패키지(200)의 광학적 특성이 개선될 수 있다.
또한, 발광 소자 패키지(200)가 도 11에 예시된 바와 같이 플립 칩 형태로 구현되고, 제1 전극부(172)를 통해 전자가 공급되고 제2 전극부(174)를 통해 정공이 공급된다고 가정하자. 이 경우, 전술한 바와 같이, 제1, 제2, 및 제3 폭(W1, W2, W3)이 동일하다면, 반사층(132, 134)은 제7 폭(W7)을 갖는 영역 이외에 전체를 덮을 수 있어, 제1, 제2, 및 제3 발광 셀(P1, P2, P3) 각각에서 정공의 스프레딩이 더욱 균일해질 수 있어, 전기적 특성 즉, 전기 전도도가 개선될 수 있다. 특히, 제1, 제2, 및 제3 전극 홀(H1, H2, H3)이 도시된 바와 같이 원형 평면 형상을 가질 경우 방사형으로 균일하게 캐리어가 스프레딩될 수 있다.
또한, 발광 소자(100) 및 발광 소자 패키지(200)는 원하는 전류 밀도에 따라 전극 홀의 개수나 전극 홀의 간격이나 배열된 모습들을 조정할 수 있다.
또한, 단위 발광 셀에 포함된 전극 홀의 개수가 증가하면 발광 소자의 전기적 특성이 개선되고, 전극 홀의 개수가 감소하면 발광 소자의 광학적 특성이 개선된다. 따라서, 이를 고려하여 전극 홀의 개수가 결정될 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있으며, 예를 들어, 조명 장치는 램프, 가로등을 포함할 수 있다.
도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프(head lamp, 900)를 나타낸다.
도 12를 참조하면, 헤드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903) 및 렌즈(904)를 포함한다.
발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 11에 도시된 실시 예(200)일 수 있다.
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.
도 13은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 장치(1000)를 나타낸다.
도 13을 참조하면, 조명 장치(1000)는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700) 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치(1000)는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.
광원 모듈(1200)은 도 2에 예시된 발광 소자(100) 또는 도 11에 도시된 발광 소자 패키지(200)를 포함할 수 있다.
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230) 및 커넥터(1250)를 포함할 수 있다.
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)와 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650) 및 연장부(1670)를 포함할 수 있다.
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 110: 기판
112: 요철 패턴 120: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 130: 이격 공간
130A, 132, 134, 136: 반사층 140, 142, 144, 146: 전도층
150-1, 150-2: 연결 전극 160: 제1 절연층
162-1, 162-1: 제1 절연 세그먼트 164: 제2 절연 세그먼트
166-1, 166-2: 제3 절연 세그먼트
168, 168-1, 168-2: 제4 절연 세그먼트
172: 제1 전극부 174: 제2 전극부
180: 금속 전극 190: 제2 절연층
200: 발광 소자 패키지 212: 제1 범프부
214: 제2 범프부 222: 제1 금속층
224: 제2 금속층 230: 서브 마운트
900: 헤드 램프 902: 리플렉터
903: 쉐이드 904: 렌즈
1000: 조명 장치 1100: 커버
1200: 광원 모듈 1400: 방열체
1600: 전원 제공부 1700: 내부 케이스
1800: 소켓

Claims (20)

  1. 기판;
    상기 기판 위에 배치되는 복수의 발광 셀;
    상기 복수의 발광 셀을 서로 연결하는 연결 전극; 및
    상기 연결 전극에 의해 연결된 이웃하는 발광 셀과 상기 연결 전극 사이에 배치된 제1 절연층을 포함하고,
    상기 복수의 발광 셀 각각은
    제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및
    상기 제2 도전형 반도체층 위에 배치된 반사층을 포함하고,
    상기 연결 전극은 상기 이웃하는 발광 셀 중 어느 하나의 상기 제1 도전형 반도체층과 다른 하나의 상기 반사층을 연결하고,상기 제2 도전형 반도체층의 제1 방향으로의 제1 폭은 상기 반사층의 제1 방향으로의 제2 폭 이상이고,
    상기 제1 방향은 상기 발광 구조물의 두께 방향과 다른 방향인 발광 소자.
  2. 제1 항에 있어서, 상기 복수의 발광 셀 각각은
    상기 반사층과 상기 제2 도전형 반도체층 사이에 배치되며, 투광성을 갖는 전도층을 더 포함하는 발광 소자.
  3. 제2 항에 있어서, 상기 제1 폭, 상기 제2 폭, 및 상기 전도층의 상기 제1 방향으로의 제3 폭은 서로 동일한 발광 소자.
  4. 제2 항에 있어서, 상기 제1 폭, 상기 제2 폭, 또는 상기 전도층의 상기 제1 방향으로의 제3 폭 중 적어도 하나는 서로 다른 방향인 발광 소자.
  5. 제4 항에 있어서, 상기 제3 폭은 상기 제2 폭 이상인 발광 소자.
  6. 제5 항에 있어서, 상기 제1 폭은 상기 제3 폭과 동일한 발광 소자.
  7. 제5 항에 있어서, 상기 제1 폭은 상기 제3 폭보다 큰 발광 소자.
  8. 제1 항에 있어서, 상기 반사층은 상기 제2 도전형 반도체층과 오믹 접촉하는 발광 소자.
  9. 제1 항에 있어서, 상기 반사층은 다층 구조를 갖는 발광 소자.
  10. 제1 항에 있어서, 상기 반사층의 반사도는 70% 이상인 발광 소자.
  11. 제1 항에 있어서, 상기 반사층은 Ni, Pd, Ru, Mg, Zn, Hf, Ag, Al, Au, Pt, Cu 또는 Rh 중 적어도 하나를 포함하는 발광 소자.
  12. 제1 항에 있어서, 상기 반사층은 0.5 ㎚ 내지 4 ㎛의 두께를 갖는 발광 소자.
  13. 제2 항에 있어서, 상기 전도층의 두께는 0.5 ㎚ 내지 4 ㎛인 발광 소자.
  14. 제1 항에 있어서, 상기 발광 소자는
    상기 복수의 발광 셀 중 어느 하나의 상기 제1 도전형 반도체층과 연결된 제1 전극부; 및
    상기 복수의 발광 셀 중 다른 하나의 상기 반사층과 연결된 제2 전극부를 더 포함하는 발광 소자.
  15. 제14 항에 있어서, 상기 연결 전극 위와 상기 제1 절연층 위에 배치된 제2 절연층을 더 포함하고,
    상기 제1 및 제2 전극부는 상기 제1 및 제2 절연층을 관통하여 상기 제1 도전형 반도체층 및 상기 반사층에 각각 연결된 발광 소자.
  16. 제15 항에 있어서, 상기 제2 절연층은 1 ㎚ 내지 80 ㎚의 최소 두께를 갖는 발광 소자.
  17. 제15 항에 있어서, 상기 제1 또는 제2 절연층 중 적어도 하나는 분산 브래그 반사층을 포함하는 발광 소자.
  18. 제1 항에 있어서, 상기 연결 전극은 반사성 물질을 포함하는 발광 소자.
  19. 제1 항에 있어서, 이웃하는 연결 전극 사이의 가장 가까운 상기 제1 방향으로의 수평 이격 거리는 5 ㎛ 이상인 발광 소자.
  20. 서브 마운트;
    상기 서브 마운트 상에 서로 이격되어 배치된 제1 및 제2 금속층;
    상기 제1 항 내지 제19 항 중 어느 한 항에 기재된 발광 소자; 및
    상기 발광 소자와 상기 제1 및 제2 금속층 각각을 전기적으로 연결한 제1 및 제2 범프부를 포함하는 발광 소자 패키지.
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