KR20150127893A - 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법 - Google Patents

Abstract

내장 칩을 칩 삽입 홀 내에 내장함으로써, 두께 및 부피를 최소화하면서도, 전기적 연결 경로를 획기적으로 단축시킬 수 있음과 더불어, 내부 회로패턴의 신뢰성을 확보할 수 있는 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 임베디드 타입 인쇄회로기판은 상면 및 하면을 구비하며, 상기 상면 및 하면을 각각 관통하는 관통 비아 및 칩 삽입 홀을 구비하는 코어층; 상기 코어층의 상면 및 하면과, 상기 관통 비아 내에 형성된 내부 회로패턴; 상기 코어층의 칩 삽입 홀 내에 삽입된 내장 칩; 상기 칩 삽입 홀 내에 충진되어, 상기 내장 칩을 보호하는 충진 부재; 상기 코어층의 상면 및 하면을 덮으며, 상기 내장 칩의 일부를 노출시키는 제1 비아 홀과, 상기 내부 회로패턴의 일부를 노출시키는 제2 비아 홀을 각각 갖는 제1 및 제2 수지층; 상기 제1 및 제2 수지층 상에 각각 배치되어, 상기 제1 비아 홀을 통해 상기 내장 칩과 전기적으로 연결된 외부 접속패턴; 및 상기 제1 및 제2 수지층 상에 각각 배치되어, 상기 제2 비아 홀을 통해 상기 내부 회로패턴과 전기적으로 연결된 외부 회로패턴;을 포함하는 것을 특징으로 한다.

Description

캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법{EMBEDDED TYPE PRINTED CIRCUIT BOARD USING CARRIER MEMBER AND METHOD OF MANUFACTURING THE SAME}

본 발명은 임베디드 타입 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 내장 칩을 칩 삽입 홀 내에 내장함으로써, 두께 및 부피를 최소화하면서도, 전기적 연결 경로를 획기적으로 단축시킬 수 있음과 더불어, 내부 회로패턴의 신뢰성을 확보할 수 있는 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법에 관한 것이다.

일반적으로, 인쇄회로기판(printed circuit board : PCB)은 내부 회로층 형성, 프레스 공정, 드릴링 공정, 외부 회로층 형성, 솔더 마스크 형성 등의 과정을 진행하여 제조하고 있으며, 이와 같이 제조된 인쇄회로기판의 칩 실장 영역에 표면실장 기술을 이용하여 칩(Chip)을 실장하고 있다.

즉, 인쇄회로기판이 만들어진 이후에는 다이 어태치 장치를 이용한 표면실장 공정으로 칩을 실장하기 때문에 인쇄회로기판의 두께와 부품의 두께를 감소시키는 데 어려움이 따르고 있다. 특히, 고속 동작을 요하는 고 사양의 제품 개발로 인해 부품의 두께를 줄이는 것은 한계점에 이르렀으며, 이를 극복하기 위해 임베디드 타입(Embedded Type)의 인쇄회로기판에 대한 개발이 선호되고 있다.

관련 선행문헌으로는 대한민국 공개특허 제10-2013-0044978호(2013.05.03. 공개)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.

본 발명의 목적은 내장 칩을 칩 삽입 홀 내에 내장함으로써, 두께 및 부피를 최소화하면서도, 전기적 연결 경로를 획기적으로 단축시킬 수 있는 임베디드 타입의 인쇄회로기판을 제공하는 것이다.

본 발명의 다른 목적은 내부 회로패턴의 신뢰성을 확보할 수 있음과 더불어, 코어층의 두께를 내장 칩의 두께보다 상대적으로 얇은 두께로 형성하여 슬림한 임베디드 타입 인쇄회로기판을 제조할 수 있는 방법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판은 상면 및 하면을 구비하며, 상기 상면 및 하면을 각각 관통하는 관통 비아 및 칩 삽입 홀을 구비하는 코어층; 상기 코어층의 상면 및 하면과, 상기 관통 비아 내에 형성된 내부 회로패턴; 상기 코어층의 칩 삽입 홀 내에 삽입된 내장 칩; 상기 칩 삽입 홀 내에 충진되어, 상기 내장 칩을 보호하는 충진 부재; 상기 코어층의 상면 및 하면을 덮으며, 상기 내장 칩의 일부를 노출시키는 제1 비아 홀과, 상기 내부 회로패턴의 일부를 노출시키는 제2 비아 홀을 각각 갖는 제1 및 제2 수지층; 상기 제1 및 제2 수지층 상에 각각 배치되어, 상기 제1 비아 홀을 통해 상기 내장 칩과 전기적으로 연결된 외부 접속패턴; 및 상기 제1 및 제2 수지층 상에 각각 배치되어, 상기 제2 비아 홀을 통해 상기 내부 회로패턴과 전기적으로 연결된 외부 회로패턴;을 포함하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은 (a) 캐리어 부재의 상면 및 하면에 더미 금속층을 형성한 후, 1차 드릴링하여 더미 금속 패턴 및 칩 삽입 홀을 갖는 코어층을 형성하는 단계; (b) 상기 칩 삽입 홀 내에 내장 칩을 삽입한 후, 상기 내장 칩을 보호하는 충진 부재를 형성하는 단계; (c) 상기 더미 금속패턴을 제거한 후, 상기 코어층을 2차 드릴링하여 관통 비아를 형성하는 단계; (d) 상기 코어층의 상면 및 하면과 관통 비아 내에 내부 회로패턴을 형성한 후, 상기 코어층의 상면 및 하면에 제1 수지층 및 제1 동박과, 제2 수지층 및 제2 동박을 차례로 적층하는 단계; (e) 상기 제1 동박 및 제1 수지층과, 제2 동박 및 제2 수지층을 3차 드릴링하여 상기 내부 회로패턴의 일부 및 상기 내장 칩의 일부를 각각 노출되는 제1 및 제2 비아 홀을 형성하는 단계; 및 (f) 상기 제1 및 제2 수지층 상에 상기 제1 비아 홀을 통해 내장 칩과 전기적으로 연결된 외부 접속패턴과, 상기 제2 비아 홀을 통해 내부 회로패턴과 전기적으로 연결된 외부 회로패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.

본 발명에 따른 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법은 코어층, 씨드층 및 금속층이 차례로 적층된 캐리어 부재의 상면 및 하면에 더미 금속층을 형성한 후, 칩 삽입 홀 내에 내장 칩의 삽입 및 충진제의 도포가 이루어지기 때문에 충진제의 침투로 내부 회로패턴이 손상될 염려가 없으므로 내부 회로패턴의 신뢰성을 확보할 수 있다.

또한, 본 발명에 따른 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법은 캐리어 부재의 상면 및 하면에 더미 금속층을 형성하는 것에 의해 내장 칩의 사이즈에 대응하는 코어층의 두께를 확보할 수 있으므로, 실질적인 코어층의 두께를 내장 칩의 두께보다 상대적으로 얇은 두께로 형성할 수 있으므로, 슬림한 임베디드 타입의 기판 제작이 용이해질 수 있다.

또한, 본 발명에 따른 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법은 충진 부재를 이용하여 내장 칩을 고정시킴으로써, 고가의 칩 접합용 필름이 이용되지 않을 뿐만 아니라, 코어층의 상면 및 하면에 일괄적으로 적층을 진행하기 때문에 공정 간소화를 통해 비용 절감 효과를 도모할 수 있다.

도 1은 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판을 나타낸 단면도이다.
도 2 내지 도 13은 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법을 공정 순서에 따라 차례로 나타낸 공정 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판을 나타낸 단면도이다.

도 1을 참조하면, 도시된 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판(100)은 코어층(111), 내장 칩(130), 충진 부재(145), 내부 회로패턴(150), 제1 및 제2 수지층(160, 170), 외부 접속패턴(180) 및 외부 회로패턴(182)을 포함한다.

코어층(111)은 상면 및 상면에 반대되는 하면을 구비하며, 상면 및 하면을 각각 관통하는 관통 비아(도 8의 TH) 및 칩 삽입 홀(도 5의 CH)을 갖는다. 이러한 코어층(111)은 인쇄회로기판(100)의 몸체를 이루는 부분으로, 그 재질로는 프리프레그(prepreg), 폴리이미드 수지 등이 이용될 수 있다.

칩 삽입 홀은 내장 칩(130)을 수용하는 공간으로 활용된다. 이때, 칩 삽입 홀이 코어층(111)의 중앙 부분에 배치되어 있는 것으로 도시하였으나, 이는 일 예에 불과한 것으로 일측 가장자리에 배치될 수도 있다.

내장 칩(130)은 코어층(111)의 칩 삽입 홀 내에 삽입된다. 이러한 내장 칩(130)은 메모리 칩(memory chip), 구동 칩(driving chip), 커패시터(capacitor), 인버터(inverter) 등에서 선택된 어느 하나 이상일 수 있다. 특히, 내장 칩(130)은 코어층(111)의 상면 및 하면으로 일부가 각각 돌출된다.

이때, 내장 칩(130)은 코어층(111)의 칩 삽입 홀 내에 내장되며, 제1 비아 홀(도 11의 V1)을 통해 외부 접속패턴과 전기적으로 각각 연결된다. 이와 같이, 코어층(111)의 내부에 내장 칩(130)이 내장되는데 기인하여 인쇄회로기판(100)의 두께 및 부피를 최소화하면서도, 와이어 본딩을 이용하는 기술과 비교해볼 때 전기적 연결 경로가 획기적으로 단축될 수 있다.

충진 부재(145)는 칩 삽입 홀 내에 충진되어, 내장 칩(130)을 보호한다. 이러한 충진 부재(145)는 코어층(111)의 칩 삽입 홀 내에 완벽히 채워지며, 표면 평탄화 처리에 의해 그 표면이 매끄럽게 개질된다. 이때, 충진 부재(145)는 폴리이미드 수지(polyimide resin), 에폭시 수지(epoxy resin), 비전도성 잉크(non-conductive ink) 등에서 선택된 어느 하나가 이용될 수 있다.

내부 회로패턴(150)은 코어층(111)의 상면 및 하면과, 관통 비아 내에 형성된다. 내부 회로패턴(150)은 제1 씨드층(미도시)을 매개로 한 도금 공정을 수행하는 것에 의해 형성될 수 있다. 이에 따라, 내부 회로패턴(150)과 대응되는 하부에는 제1 씨드 패턴(116)이 형성될 수 있다.

제1 및 제2 수지층(160, 170)은 코어층(111)의 상면 및 하면을 덮으며, 내장 칩(130)의 일부를 노출시키는 제1 비아 홀(도 11의 V1)과, 내부 회로패턴(150)의 일부를 노출시키는 제2 비아 홀(도 11의 V2)을 각각 갖는다.

이때, 제1 비아 홀은 내장 칩(130)의 일단 및 타단을 각각 노출시키는 것이 바람직하다. 제2 비아 홀은 제1 비아 홀과 동일한 공정에 의해 형성될 수 있다.

제1 및 제2 수지층(160, 170)의 재질로는 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin) 등이 이용될 수 있다.

외부 접속패턴(180)은 제1 및 제2 수지층(160, 170) 상에 각각 배치되어, 제1 비아 홀을 통해 내장 칩(130)과 전기적으로 연결된다. 외부 회로패턴(182)은 제1 및 제2 수지층(160, 170) 상에 배치되어, 제2 비아 홀을 통해 내부 회로패턴(150)과 전기적으로 연결된다.

또한, 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판(100)은 제1 및 제2 솔더 마스크 패턴(192, 194), 표면 처리층(190) 및 외부접속단자(195)를 더 포함할 수 있다.

제1 및 제2 솔더 마스크 패턴(192, 194)은 외부 회로패턴(182)의 일부는 노출시키고, 제1 및 제2 수지층(160, 170)과 외부 접속패턴(180)의 전면을 덮는다. 이때, 제1 및 제2 솔더 마스크 패턴(192, 194)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등이 이용될 수 있다.

표면 처리층(190)은 외부 접속패턴(180) 및 외부 회로패턴(182)의 표면 상에 각각 형성된다. 이러한 표면 처리층(190)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(190)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다.

외부접속단자(195)는 표면 처리층(190) 상에 부착되며, 솔더 볼이 이용될 수 있다. 따라서, 외부접속단자(195)는 외부 접속패턴(180) 및 외부 회로패턴(182)과 전기적으로 연결될 수 있다.

전술한 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판은 코어층, 씨드층 및 금속층이 차례로 적층된 캐리어 부재의 상면 및 하면에 더미 금속층을 형성한 후, 칩 삽입 홀 내에 내장 칩의 삽입 및 충진제의 도포가 이루어지기 때문에 충진제의 침투로 내부 회로패턴이 손상될 염려가 없으므로 내부 회로패턴의 신뢰성을 확보할 수 있다.

또한, 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판은 캐리어 부재의 상면 및 하면에 더미 금속층을 형성하는 것에 의해 내장 칩의 사이즈에 대응하는 코어층의 두께를 확보할 수 있으므로, 실질적인 코어층의 두께를 내장 칩의 두께보다 상대적으로 얇은 두께로 형성되기 때문에 슬림한 임베디드 타입의 기판 제작이 용이해질 수 있다.

또한, 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판은 충진 부재를 이용하여 내장 칩을 고정시킴으로써, 고가의 칩 접합용 필름이 이용되지 않을 뿐만 아니라, 코어층의 상면 및 하면에 일괄적으로 적층을 진행하기 때문에 공정 간소화를 통해 비용 절감 효과를 도모할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 제조 방법에 대하여 구체적으로 설명하도록 한다.

도 2 내지 도 13은 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법을 공정 순서에 따라 차례로 나타낸 공정 단면도이다.

도 2에 도시된 바와 같이, 코어층(111)과, 코어층(111)의 양면에 각각 부착된 씨드층(112)이 차례로 적층된 3층 구조를 갖는 캐리어 부재(110)를 마련한다.

다음으로, 캐리어 부재(110)의 상면 및 하면에 더미 금속층(120)을 형성한다. 이때, 더미 금속층(120)은 코어층(111)의 강도 및 강성을 보강하기 위한 목적으로 형성되는 것으로, 그 두께는 5 ~ 30㎛를 갖는 것이 적절하다.

도 3 및 도 4에 도시된 바와 같이, 더미 금속층(도 2의 120)이 형성된 캐리어 부재의 상면 및 하면을 1차 드릴링하여 더미 금속패턴(122) 및 칩 삽입 홀(CH)을 갖는 코어층(111)을 형성한다.

1차 드릴링은 칩 삽입 홀 형성 영역에 대응되는 더미 금속층 및 씨드층(도 2의 112)을 펀칭 가공, 기계적 드릴링으로 제거한 후, 그 하부로 노출된 코어층(111)을 레이저 드릴링을 제거하는 방식으로 실시될 수 있다.

이러한 1차 드릴링에 의해, 코어층(111)의 상면 및 하면에는 칩 삽입 홀 형성 영역의 외측으로 씨드 패턴(114) 및 더미 금속패턴(122)이 차례로 적층 형성되고, 칩 삽입 홀 형성 영역에는 코어층(111)을 관통하는 칩 삽입 홀(CH)이 형성된다.

도 5에 도시된 바와 같이, 칩 삽입 홀(CH)을 갖는 코어층(111)의 하면에 캐리어 필름(200)을 부착한 후, 캐리어 필름(200)을 매개로 칩 삽입 홀(CH) 내에 내장 칩(130)을 삽입한다. 이때, 내장 칩(130)은 칩 삽입 홀(CH)과 대응되는 위치에 배치되는 캐리어 필름(200)에 부착되어, 코어층(111)의 칩 삽입 홀(CH) 내에 삽입된다. 내장 칩(130)으로는 메모리 칩(memory chip), 구동 칩(driving chip), 커패시터(capacitor), 인버터(inverter) 등에서 선택된 하나 이상일 수 있다.

도 6에 도시된 바와 같이, 코어층(111)의 칩 삽입 홀(도 5의 CH) 내에 충진제(140)를 도포하여 내장 칩(130)을 밀봉한다. 이때, 충진제(140)는 코어층(111)의 칩 삽입 홀 내에 완벽히 채워지며, 내장 칩(130)의 상면을 덮도록 형성되어, 칩 삽입 홀의 외부로 일부가 돌출될 수 있다. 이때, 충진제(140)로는 폴리이미드 수지(polyimide resin), 에폭시 수지(epoxy resin), 비전도성 잉크(non-conductive ink) 등에서 선택된 어느 하나가 이용될 수 있다.

도 7에 도시된 바와 같이, 내장 칩(130)의 상면을 덮는 충진제(도 6의 140)를 경화한 후 표면 평탄화 처리를 실시하거나, 또는 충진제를 표면 평탄화 처리한 후 경화하여 상기 내장 칩(130)을 보호하는 충진 부재(145)를 형성한다. 이때, 표면 평탄화 처리는 샌딩 방법, 브러싱 방법, 스크러빙 방법 등에서 선택된 어느 하나가 이용될 수 있다. 이러한 표면 평탄화 처리에 의해, 충진 부재(145)의 표면이 매끄럽게 개질되며, 더미 금속패턴(122)의 표면과 동일 선상에 배치될 수 있다.

도 8에 도시된 바와 같이, 코어층(111)의 하면에 부착된 캐리어 부재(도 7의 200)를 제거한다. 이에 따라, 코어층(111)의 상면 및 하면에 배치된 더미 금속패턴(도 7의 122)이 외부로 노출된다.

다음으로, 코어층(111)의 상면 및 하면에 배치된 더미 금속패턴을 제거한 후, 코어층(111)을 2차 드릴링하여 관통 비아(TH)를 형성한다. 이때, 더미 금속패턴은 습식 식각에 의해 제거될 수 있다. 그리고, 2차 드릴링은 레이저 드릴링이 이용될 수 있다.

더미 금속패턴의 제거로, 씨드 패턴(114)과 충진 부재(145)의 측면이 외부로 노출된다.

도 9에 도시된 바와 같이, 코어층(111)의 상면 및 하면과 관통 비아 내에 내부 회로패턴(150)을 형성한다. 이때, 내부 회로패턴(150)은 코어층(111) 상면의 씨드 패턴(도 7의 114)을 매개로 한 도금 공정을 실시하여 내부 회로층(미도시)을 형성한 후, 내부 회로층을 선택적으로 식각하는 것에 의해 형성될 수 있다. 이에 따라, 내부 회로패턴(150)과 대응되는 하부에는 씨드 메탈 패턴(116)이 형성된다.

도 10에 도시된 바와 같이, 코어층(111)의 상면 및 하면에 제1 수지층(160) 및 제1 동박(161)과, 제2 수지층(170) 및 제2 동박(171)을 차례로 적층한다.

제1 및 제2 수지층(160, 170)은 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin) 등이 이용될 수 있다. 이때, 제1 수지층(160) 및 제1 동박(161)과 제2 수지층(170) 및 제2 동박(171)은 코어층(111)의 상면과 이격된 상부에 제1 수지층(160) 및 제1 동박(161)을 차례로 배치시키고, 코어층(111)의 하면과 이격된 하부에 제2 수지층(170) 및 제2 동박(171)을 차례로 배치시킨 상태에서 열 압착을 실시하는 것에 의해 적층될 수 있다.

도 11에 도시된 바와 같이, 제1 동박(161) 및 제1 수지층(160)과, 제2 동박(171) 및 제2 수지층(170)을 3차 드릴링하여 내부 회로패턴(150)의 일부 및 내장 칩(130)의 일부를 각각 노출되는 제1 및 제2 비아 홀(V1, V2)을 형성한다. 이때, 제1 비아 홀(V1)은 내장 칩(130)의 일단 및 타단을 각각 노출시시키는 것이 바람직하다. 이러한 3차 드릴링은 펀칭 가공, 기계적 드릴링, 레이저 드릴링 등에서 선택된 어느 하나가 이용될 수 있다.

도 12에 도시된 바와 같이, 제1 및 제2 수지층(160, 170) 상에 제1 비아 홀(도 11의 V1)을 통해 내장 칩(130)과 전기적으로 연결된 외부 접속패턴(180)과, 제2 비아 홀(도 11의 V2)을 통해 내부 회로패턴(150)과 전기적으로 연결된 외부 회로패턴(182)을 형성한다.

이러한 외부 접속패턴(180)과 외부 회로패턴(182)은 제1 및 제2 수지층(160, 170) 상에 메탈 씨드층(미도시)을 형성한 후, 메탈 씨드층을 매개로 한 도금 공정을 실시하여 제1 및 제2 수지층(160, 170)의 상면과 관통 비아 내에 외부 회로층(미도시)을 형성하고 나서, 외부 회로층을 선택적으로 식각하는 것에 의해 형성될 수 있다. 이에 따라, 외부 접속패턴(180) 및 외부 회로패턴(182)과 대응되는 하부에는 제1 메탈 씨드 패턴(162) 및 제2 메탈 씨드 패턴(172)이 각각 형성될 수 있다.

도 13에 도시된 바와 같이, 외부 회로패턴(182)의 일부는 노출시키고, 제1 및 제2 수지층(160, 170)과 외부 접속패드(180)의 전면을 덮는 제1 및 제2 솔더 마스크 패턴(192, 194)을 형성한다. 이때, 제1 및 제2 솔더 마스크 패턴(192, 194)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 어느 하나로 형성될 수 있다.

다음으로, 외부 접속패턴(180) 및 외부 회로패턴(182)에 표면 처리층(190)을 형성한 후, 외부접속단자(195)를 부착한다.

이때, 표면 처리층(190)의 재질로는 니켈/팔라듐(Ni/Pd)합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(190)은 전해 도금 또는 무전해 도금 방식에 의해 형성될 수 있다.

외부접속단자(195)는 표면 처리층(190)에 부착되며, 솔더 볼이 이용될 수 있다.

전술한 바와 같이, 본 발명의 실시예에 따른 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 제조 방법은 캐리어 부재의 상면 및 하면에 더미 금속층을 형성하고, 내장 칩의 사이즈에 대응하는 코어층의 두께를 확보한 상태에서 칩 삽입 홀 형성 영역에 배치되는 더미 금속층, 금속층 및 씨드층을 차례로 제거한 후, 칩 삽입 홀 형성 영역에 배치되는 코어층을 레이저 드릴링으로 제거하여 칩 삽입 홀을 형성하고, 칩 삽입 홀 내에 내장 칩을 삽입한 후, 충진제를 도포하여 내장 칩을 고정하는 것에 의해 코어층의 강도 및 강성을 확보할 수 있으면서도 내장 칩을 안정적으로 고정시킬 수 있게 된다.

또한, 본 발명의 실시예에 따른 임베디드 타입 인쇄회로기판 제조 방법은 코어층의 칩 삽입 홀 내에 충진된 충진제를 경화시킨 후, 표면 평탄화 처리를 실시하여 그 표면 매끄럽게 개질한 후, 더미 금속층을 제거하고 나서 내층 작업 및 외층 작업을 실시함으로써, 공정 간소화를 통해 비용 절감 효과를 도모할 수 있다.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.

100 : 인쇄회로기판 111 : 코어층
116 : 씨드 메탈 패턴 130 : 내장 칩
145 : 충진 부재 150 : 내부 회로패턴
160 : 제1 수지층 162 : 제1 메탈 씨드 패턴
170 : 제2 수지층 172 : 제2 메탈 씨드 패턴
180 : 외부 접속패턴 182 : 외부 회로패턴
190 : 표면 처리층 192 : 제1 솔더 마스크 패턴
194 : 제2 솔더 마스크 패턴 195 : 외부접속단자

Claims (12)

1. 상면 및 하면을 구비하며, 상기 상면 및 하면을 각각 관통하는 관통 비아 및 칩 삽입 홀을 구비하는 코어층;
   상기 코어층의 상면 및 하면과, 상기 관통 비아 내에 형성된 내부 회로패턴;
   상기 코어층의 칩 삽입 홀 내에 삽입된 내장 칩;
   상기 칩 삽입 홀 내에 충진되어, 상기 내장 칩을 보호하는 충진 부재;
   상기 코어층의 상면 및 하면을 덮으며, 상기 내장 칩의 일부를 노출시키는 제1 비아 홀과, 상기 내부 회로패턴의 일부를 노출시키는 제2 비아 홀을 각각 갖는 제1 및 제2 수지층;
   상기 제1 및 제2 수지층 상에 각각 배치되어, 상기 제1 비아 홀을 통해 상기 내장 칩과 전기적으로 연결된 외부 접속패턴; 및
   상기 제1 및 제2 수지층 상에 각각 배치되어, 상기 제2 비아 홀을 통해 상기 내부 회로패턴과 전기적으로 연결된 외부 회로패턴;
   을 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판.
   
2. 제1항에 있어서,
   상기 내장 칩은
   상기 코어층의 상면 및 하면으로 일부가 각각 돌출된 것을 특징으로 하는 임베디드 타입 인쇄회로기판.
   
3. 제1항에 있어서,
   상기 내장 칩은
   메모리 칩(memory chip), 구동 칩(driving chip), 커패시터(capacitor) 및 인버터(inverter) 중 선택된 하나 이상인 것을 특징으로 하는 임베디드 타입의 인쇄회로기판.
   
4. 제1항에 있어서,
   상기 충진 부재는
   상기 내장 칩의 측면 및 상면을 덮도록 형성된 것을 특징으로 하는 임베디드 타입 인쇄회로기판.
   
5. 제1항에 있어서,
   상기 충진 부재는
   폴리이미드 수지(polyimide resin), 에폭시 수지(epoxy resin) 및 비전도성 잉크(non-conductive ink) 중 선택된 하나로 형성된 것을 특징으로 하는 임베디드 타입 인쇄회로기판.
   
6. 제1항에 있어서,
   상기 인쇄회로기판은
   상기 외부 회로패턴의 일부는 노출시키고, 상기 제1 및 제2 수지층과 외부 접속패턴의 전면을 덮는 제1 및 제2 솔더 마스크 패턴과,
   상기 외부 접속패턴 및 외부 회로패턴에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판.
   
7. (a) 캐리어 부재의 상면 및 하면에 더미 금속층을 형성한 후, 1차 드릴링하여 더미 금속 패턴 및 칩 삽입 홀을 갖는 코어층을 형성하는 단계;
   (b) 상기 칩 삽입 홀 내에 내장 칩을 삽입한 후, 상기 내장 칩을 보호하는 충진 부재를 형성하는 단계;
   (c) 상기 더미 금속패턴을 제거한 후, 상기 코어층을 2차 드릴링하여 관통 비아를 형성하는 단계;
   (d) 상기 코어층의 상면 및 하면과 관통 비아 내에 내부 회로패턴을 형성한 후, 상기 코어층의 상면 및 하면에 제1 수지층 및 제1 동박과, 제2 수지층 및 제2 동박을 차례로 적층하는 단계;
   (e) 상기 제1 동박 및 제1 수지층과, 제2 동박 및 제2 수지층을 3차 드릴링하여 상기 내부 회로패턴의 일부 및 상기 내장 칩의 일부를 각각 노출되는 제1 및 제2 비아 홀을 형성하는 단계; 및
   (f) 상기 제1 및 제2 수지층 상에 상기 제1 비아 홀을 통해 내장 칩과 전기적으로 연결된 외부 접속패턴과, 상기 제2 비아 홀을 통해 내부 회로패턴과 전기적으로 연결된 외부 회로패턴을 형성하는 단계;
   를 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
   
8. 제7항에 있어서,
   상기 (b) 단계는
   (b-1) 상기 코어층의 하면에 캐리어 필름을 부착한 후, 상기 캐리어 필름을 매개로 상기 칩 삽입 홀 내에 내장 칩을 삽입하는 단계와,
   (b-2) 상기 칩 삽입 홀 내에 충진제를 도포하여, 상기 내장 칩을 밀봉하는 단계와,
   (b-3) 상기 내장 칩의 상면을 덮는 충진제를 경화한 후 표면 평탄화 처리를 실시하거나, 또는 충진제를 표면 평탄화 처리한 후 경화하여 상기 내장 칩을 보호하는 충진 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
   
9. 제8항에 있어서,
   상기 충진제는
   폴리이미드 수지(polyimide resin), 에폭시 수지(epoxy resin) 및 비전도성 잉크(non-conductive ink) 중 선택된 하나를 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
   
10. 제8항에 있어서,
    상기 (b-2) 단계에서,
    상기 표면 평탄화 처리는
    샌딩 방법, 브러싱 방법 및 스크러빙 방법 중 어느 하나로 실시하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.
    
11. 제7항에 있어서,
    상기 (c) 단계에서,
    상기 내장 칩은
    메모리 칩(memory chip), 구동 칩(driving chip), 커패시터(capacitor) 및 인버터(inverter) 중 선택된 하나 이상인 것을 특징으로 하는 임베디드 타입의 인쇄회로기판 제조 방법.
    
12. 제7항에 있어서,
    상기 (e) 단계 이후,
    (f) 상기 외부 회로패턴의 일부를 노출시키고, 상기 제1 및 제2 수지층과 외부 접속패턴의 전면을 덮는 제1 및 제2 솔더 마스크 패턴을 형성하는 단계와,
    (g) 상기 외부 접속패턴 및 외부 회로패턴에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 하는 임베디드 타입 인쇄회로기판 제조 방법.

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