KR20150123762A - 다이싱 테이프 일체형 반도체 이면용 필름 - Google Patents

다이싱 테이프 일체형 반도체 이면용 필름 Download PDF

Info

Publication number
KR20150123762A
KR20150123762A KR1020150146704A KR20150146704A KR20150123762A KR 20150123762 A KR20150123762 A KR 20150123762A KR 1020150146704 A KR1020150146704 A KR 1020150146704A KR 20150146704 A KR20150146704 A KR 20150146704A KR 20150123762 A KR20150123762 A KR 20150123762A
Authority
KR
South Korea
Prior art keywords
semiconductor
film
backing film
resin
dicing tape
Prior art date
Application number
KR1020150146704A
Other languages
English (en)
Other versions
KR101640349B1 (ko
Inventor
나오히데 다카모토
고지 시가
후미테루 아사이
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20150123762A publication Critical patent/KR20150123762A/ko
Application granted granted Critical
Publication of KR101640349B1 publication Critical patent/KR101640349B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49572Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448Located on chip prior to dicing and remaining on chip after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954Coating
    • H01L2224/29599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053Bonding environment
    • H01L2224/81095Temperature settings
    • H01L2224/81096Transient conditions
    • H01L2224/81097Heating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909Post-treatment of the layer connector or bonding area
    • H01L2224/8391Cleaning, e.g. oxide removal step, desmearing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01083Bismuth [Bi]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/31504Composite [nonstructural laminate]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Adhesive Tapes (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 피착체 상에 플립칩 접속된 반도체 소자의 이면에 형성하기 위한 플립칩형 반도체 이면용 필름으로서, 상기 플립칩형 반도체 이면용 필름은, 반도체 소자의 이면에 형성될 때 반도체 소자의 이면에 대향하지 않는 측의 표면 조도(Ra)가, 경화 전에, 50㎚ 내지 3㎛의 범위 내인 플립칩형 반도체 이면용 필름에 관한 것이다.

Description

다이싱 테이프 일체형 반도체 이면용 필름{DICING TAPE-INTEGRATED FILM FOR SEMICONDUCTOR BACK SURFACE}
본 발명은 플립칩형(flip chip type) 반도체 이면용 필름, 및 다이싱 테이프 일체형 반도체 이면용 필름에 관한 것이다. 상기 플립칩형 반도체 이면용 필름은 반도체 칩 등의 반도체 소자의 이면 보호 및 강도 향상을 위해 사용된다.
최근에, 반도체 장치 및 그의 패키지의 박형화 및 소형화가 한층 더 요구되었다. 따라서, 반도체 장치 및 그의 패키지로서, 반도체 칩 등의 반도체 소자가 기판 상에 플립칩 결합에 의해 실장된(플립칩 접속된) 플립칩형 반도체 장치가 광범위하게 사용되었다. 이러한 플립칩 접속에서, 반도체 칩은 반도체 칩의 회로면이 기판의 전극 형성 면에 대향하는 형태로 상기 기판에 고정된다. 이러한 반도체 장치 등에서, 반도체 칩의 이면을 보호 필름으로 보호하여 반도체 칩의 손상 등을 방지하는 경우가 있을 수 있다(특허문헌 1 내지 10 참조).
그러나, 반도체 칩의 이면을 보호 필름으로 보호하는 것은 다이싱 공정에서 수득한 반도체 칩의 이면에 보호 필름을 부착시키는 추가의 공정을 필요로 한다. 그 결과, 상기 공정들의 수가 증가하여 생산 비용이 증가한다. 반도체 장치의 박형화를 향한 최근의 경향은 종종 반도체 칩이 그의 픽업 공정에서 손상된다는 문제를 일으킨다. 따라서, 상기 픽업 공정까지, 반도체 웨이퍼 및 반도체 칩을 그의 기계적 강도의 향상을 목적으로 강화시켜야 할 필요가 있다.
종래에는 픽업된 반도체 칩을 피착체 상에 직접 실장하지 않고, 일단 보관용 부재를 사용하여 보관하는 경우가 있다. 상기 보관용 부재로서, 전자 부품 수납부(예를 들어 구멍)가 있는 기판 및 상기 전자 부품 수납부를 피복하기 위한 통상의 커버 테이프를 갖는 구성으로 된 부재를 사용할 수 있다.
그러나, 전술한 반도체 이면용 보호 필름이 부착된 반도체 칩을 상기 보관용 부재를 사용하여 보관하는 경우, 상기 반도체 칩 이면용 보호 필름 및 상기 보관용 부재가 종종 함께 점착(서로 접착)되어 상기 반도체 칩 이면용 보호 필름이 부착된 반도체 칩을 상기 보관용 부재로부터 꺼낼 수 없을 수도 있다.
JP-A-2008-166451 JP-A-2008-006386 JP-A-2007-261035 JP-A-2007-250970 JP-A-2007-158026 JP-A-2004-221169 JP-A-2004-214288 JP-A-2004-142430 JP-A-2004-072108 JP-A-2004-063551
본 발명은 상기 문제점을 고려하여 이루어진 것으로, 본 발명의 목적은 반도체 소자를 보호할 수 있고 반도체 소자를 보관용 부재로부터 쉽게 꺼낼 수 있는 플립칩형 반도체 이면용 필름을 제공하고, 또한 다이싱 테이프 일체형 반도체 이면용 필름을 제공하는 것이다.
본 발명자들은 상기 문제점을 해결하기 위해서 예의 검토한 결과, 반도체 이면용 필름을 반도체 소자의 이면에 형성할 때 상기 반도체 소자의 이면에 대향하지 않는 측의 필름 면의 표면 조도(Ra)를 경화 전에 소정의 범위 내에 있도록 조정하는 경우, 상기 필름이 보관용 부재에 거의 점착(접착)되지 않음을 발견하여 본 발명을 완성하였다.
즉, 본 발명은 피착체 상에 플립칩 접속된 반도체 소자의 이면에 형성하기 위한 플립칩형 반도체 이면용 필름으로서, 상기 플립칩형 반도체 이면용 필름은 반도체 소자의 이면에 형성될 때 반도체 소자의 이면에 대향하지 않는 측의 표면 조도(Ra)가, 경화 전에, 50㎚ 내지 3㎛의 범위 내인 플립칩형 반도체 이면용 필름을 제공한다.
본 발명의 플립칩형 반도체 이면용 필름은 상기 반도체 소자의 이면에 형성될 때 피착체 상에 플립칩 접속된 반도체 소자를 보호하는 기능을 발휘한다. 본 발명의 플립칩형 반도체 이면용 필름에 의해, 상기 필름이 상기 반도체 소자의 이면에 형성될 때 상기 반도체 소자의 이면에 대향하지 않는 측의 표면 조도(Ra)는 경화 전에 50㎚ 내지 3㎛의 범위 내에 있다. 따라서, 상기 플립칩형 반도체 이면용 필름이 부착된 반도체 소자를 보관용 부재에서 보관할 때, 상기 반도체 소자의 이면에 형성된 플립칩형 반도체 이면용 필름은 그의 보관 중에 상기 보관용 부재에 점착 또는 접착되지 않으며, 상기 반도체 소자를 상기 보관용 부재로부터 꺼낼 때 쉽게 꺼낼 수 있다. 본 발명에서, 상기 반도체 소자의 이면은 회로가 형성된 면과는 반대 측의 면을 의미한다.
바람직하게는, 상기 플립칩형 반도체 이면용 필름의 두께는 2㎛ 내지 200㎛의 범위 내에 있다. 상기 두께가 2㎛ 이상이면, 상기 필름의 기계적 강도가 향상될 수 있고 상기 필름은 양호한 자기-지지성을 확보할 수 있다. 한편으로, 상기 두께가 200㎛ 이하이면, 상기 피착체 상에 플립칩 실장된 반도체 소자를 포함하는 반도체 장치를 박형화할 수 있다.
상기 반도체 소자의 두께는 바람직하게는 20㎛ 내지 300㎛의 범위 내에 있다.
본 발명은 또한 다이싱 테이프 및 이 다이싱 테이프 상에 적층된 전술한 플립칩형 반도체 이면용 필름을 포함하는 다이싱 테이프 일체형 반도체 이면용 필름으로서, 상기 다이싱 테이프가 기재 및 상기 기재 상에 적층된 점착제층을 포함하고, 상기 플립칩형 반도체 이면용 필름이 상기 점착제층 상에 적층되어 있는 다이싱 테이프 일체형 반도체 이면용 필름을 제공한다.
전술한 구성을 갖는 다이싱 테이프 일체형 반도체 이면용 필름에 의하면, 상기 다이싱 테이프와 플립칩형 반도체 이면용 필름이 일체적으로 형성되므로, 이러한 유형의 다이싱 테이프 일체형 필름은 반도체 웨이퍼를 다이싱하여 반도체 소자를 제조하는 다이싱 공정 및 후속의 픽업 공정에 사용될 수 있다. 즉, 다이싱 테이프를 다이싱 공정 전에 반도체 웨이퍼의 이면에 부착시키는 경우, 상기 반도체 이면용 필름을 또한 동시에 부착시킬 수 있으며, 따라서 반도체 웨이퍼에 반도체 이면용 필름만을 부착하는 공정(반도체 이면 필름 부착 공정)이 필요하지 않다. 그 결과, 공정 수를 줄일 수 있다. 더욱이, 상기 반도체 이면용 필름은 상기 반도체 웨이퍼의 이면 및 다이싱에 의해 형성된 반도체 소자의 이면을 보호하므로, 상기 다이싱 공정 및 후속 공정(예를 들어 픽업 공정) 동안 상기 반도체 소자의 손상이 방지되거나 감소될 수 있다. 그 결과, 생산되는 플립칩형 반도체 장치의 생산 수율을 증가시킬 수 있다.
본 발명의 플립칩형 반도체 이면용 필름은 상기 반도체 소자의 이면에 형성될 때 피착체 상에 플립칩 접속된 반도체 소자를 보호하는 기능을 발휘한다. 본 발명의 플립칩형 반도체 이면용 필름은, 상기 필름이 상기 반도체 웨이퍼의 이면에 형성될 때, 상기 반도체 소자의 이면에 대향하지 않는 측의 표면 조도(Ra)가, 경화 전에, 50㎚ 내지 3㎛의 범위 내에 있다. 따라서, 상기 플립칩형 반도체 이면용 필름이 부착된 반도체 소자를 보관용 부재에서 보관할 때, 상기 반도체 소자의 이면에 형성된 플립칩형 반도체 이면용 필름은 그의 보관 중에 상기 보관용 부재에 점착 또는 접착되지 않으며, 상기 반도체 소자를 상기 보관용 부재로부터 꺼낼 때 쉽게 꺼낼 수 있다.
본 발명의 다이싱 테이프 일체형 반도체 이면용 필름에 의하면, 상기 다이싱 테이프와 플립칩형 반도체 이면용 필름이 일체적으로 형성되므로, 이러한 유형의 다이싱 테이프 일체형 필름은 반도체 웨이퍼를 다이싱하여 반도체 소자를 제조하는 다이싱 공정 및 후속의 픽업 공정에 사용될 수 있다. 따라서 반도체 웨이퍼에 반도체 이면용 필름만을 부착하는 공정(반도체 이면 필름 부착 공정)이 필요하지 않다. 더욱이, 상기 후속의 다이싱 공정 및 픽업 공정에서, 상기 반도체 이면용 필름은 상기 반도체 웨이퍼의 이면 및 다이싱에 의해 형성된 반도체 소자의 이면에 부착되므로, 상기 반도체 웨이퍼 및 반도체 소자를 유효하게 보호할 수 있고 상기 반도체 소자의 손상을 방지하거나 감소시킬 수 있다.
도 1은 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름의 하나의 실시태양을 나타내는 단면 모식도이다.
도 2a 내지 2d는 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름을 사용하는 반도체 장치의 제조 방법의 하나의 실시태양을 나타내는 단면 모식도이다.
본 발명의 실시태양을 도 1을 참조하여 설명하지만 본 발명은 이들 실시태양에 한정되지 않는다. 도 1은 본 실시태양에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 하나의 실시태양을 나타내는 단면 모식도이다. 한편, 본 명세서의 도면에서, 설명에 불필요한 부분들은 생략되고, 설명을 용이하게 하기 위해서 확대, 축소 등에 의해 나타낸 부분들이 존재한다.
(다이싱 테이프 일체형 반도체 이면용 필름)
도 1에 도시된 바와 같이, 다이싱 테이프 일체형 반도체 이면용 필름(1)(이하, "다이싱 테이프 일체형 반도체 이면 보호 필름", "다이싱 테이프를 갖는 반도체 이면용 필름", 또는 "다이싱 테이프를 갖는 반도체 이면 보호 필름"이라고도 칭하는 경우가 있음)은 기재(31) 상에 형성된 점착제층(32)을 포함하는 다이싱 테이프(3), 및 상기 점착제층(32) 상에 형성된 플립칩형 반도체 이면용 필름(2)(이하, "반도체 이면용 필름" 또는 "반도체 이면 보호 필름"이라고 칭하는 경우가 있음)을 포함하는 구성을 갖는다. 또한 도 1에 도시된 바와 같이, 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름은 상기 반도체 이면용 필름(2)이 상기 반도체 웨이퍼의 부착 부분에 대응하는 부분(33) 상에만 형성되도록 디자인될 수 있으나; 상기 반도체 이면용 필름을 상기 점착제층(32)의 전체 표면 상에 형성시키거나, 또는 상기 반도체 이면용 필름을 상기 반도체 웨이퍼의 부착 부분에 대응하는 부분(33)보다 더 크지만 상기 점착제층(32)의 전체 표면보다 작은 부분 상에 형성시킬 수도 있다. 한편, 상기 반도체 이면용 필름(2)의 표면(웨이퍼의 이면에 부착되는 표면)을 상기 필름이 웨이퍼 이면에 부착될 때까지 세퍼레이터 등으로 보호할 수도 있다.
(플립칩형 반도체 이면용 필름)
반도체 이면용 필름(2)은 필름 형상을 갖는다. 상기 반도체 이면용 필름(2)은 통상적으로 제품으로서의 다이싱 테이프 일체형 반도체 이면용 필름의 실시태양에서는 경화되지 않은 상태(반경화된 상태를 포함함)로 존재하며, 상기 다이싱 테이프 일체형 반도체 이면용 필름을 상기 반도체 웨이퍼에 부착시킨 후에 열경화된다(상세한 내용은 후술한다).
상기 실시태양의 반도체 이면용 필름(2)에 의해, 상기 필름이 상기 반도체 소자의 이면에 형성될 때 상기 반도체 소자의 이면에 대향(접촉)하지 않는 측의 표면 조도(Ra)는 경화 전에 50㎚ 내지 3㎛의 범위 내에 있다. 바람직하게는 상기 표면 조도(Ra)는 60㎚ 내지 2㎛, 보다 바람직하게는 70㎚ 내지 1㎛이다. 상기 표면 조도(Ra)가 50㎚ 내지 3㎛이므로, 상기 플립칩형 반도체 이면용 필름(2)이 점착된 반도체 소자를 보관용 부재에서 보관할 때, 상기 반도체 소자의 이면에 형성된 반도체 이면용 필름(2)은 그의 보관 중에 상기 보관용 부재에 점착 또는 접착되지 않으며, 상기 반도체 소자를 상기 보관용 부재로부터 꺼낼 때 쉽게 꺼낼 수 있다.
상기 보관용 부재는 전자 부품 수납부(예를 들어 구멍)가 있는 기재 및 상기 전자 부품 수납부를 피복하기 위한 통상의 커버 테이프를 포함하는 임의의 공지된 것일 수 있다.
반도체 이면용 필름(2)의 상기 보관용 부재에 대한 접착력(23℃, 박리각도 180도, 박리속도 300㎜/분)은 바람직하게는 0.1N/10㎜ 이하, 보다 바람직하게는 0.01N/10㎜ 이하이다. 상기 접착력이 0.1N/10㎜ 이상인 경우, 반도체 소자를 상기 보관용 부재로부터 꺼내기가 더 용이하다.
상기 반도체 이면용 필름은 수지 조성물, 예를 들어 열가소성 수지 및 열경화성 수지를 함유하는 수지 조성물로 형성될 수 있다. 상기 반도체 이면용 필름은 열경화성 수지를 함유하지 않는 열가소성 수지 조성물, 또는 열가소성 수지를 함유하지 않는 열경화성 수지 조성물로 형성될 수도 있다.
상기 열가소성 수지의 예로는 천연 고무, 부틸 고무, 아이소프렌 고무, 클로로프렌 고무, 에틸렌-비닐 아세테이트 공중합체, 에틸렌-아크릴산 공중합체, 에틸렌-아크릴산 에스터 공중합체, 폴리부타다이엔 수지, 폴리카보네이트 수지, 열가소성 폴리이미드 수지, 폴리아미드 수지, 예를 들어 6-나일론 및 6,6-나일론, 페녹시 수지, 아크릴 수지, 포화된 폴리에스터 수지, 예를 들어 PET(폴리에틸렌 테레프탈레이트) 또는 PBT(폴리부틸렌 테레프탈레이트), 폴리아미드이미드 수지, 또는 불소 수지가 있다. 상기 열가소성 수지는 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다. 이들 열가소성 수지 중에서, 아크릴 수지 및 페녹시 수지가 바람직하며, 인장 저장 탄성률을 높게 유지하면서 필름 형상으로 형성될 수 있기 때문에 페녹시 수지가 더 바람직하다.
상기 페녹시 수지는 특별히 한정되지 않으며, 예로서 에피클로로하이드린과 다이페놀계 화합물(2가 페놀계 화합물)의 반응을 통해 수득된 수지, 2가 에폭시 화합물과 다이페놀 화합물의 반응을 통해 수득된 수지 등을 구성 단위로 함유하는 페놀 성분을 갖는 에폭시 수지가 있다. 상기 페녹시 수지의 예로는 비스페놀 골격(예를 들어 비스페놀 A형 골격, 비스페놀 F형 골격, 비스페놀 A/F 혼합형 골격, 비스페놀 S형 골격, 비스페놀 M형 골격, 비스페놀 P형 골격, 비스페놀 A/P 혼합형 골격, 비스페놀 Z형 골격), 나프탈렌 골격, 노보넨 골격, 플루오렌 골격, 바이페닐 골격, 안트라센 골격, 노볼락 골격, 파이렌 골격, 잔텐 골격, 아다만탄 골격 및 다이사이클로펜타다이엔 골격 중에서 선택된 하나 이상의 골격을 갖는 것들이 있다. 상기 페녹시 수지로서, 상업적인 제품들을 본 발명에 사용할 수 있다. 본 발명에서는 하나 이상의 상이한 페녹시 수지들을 단독으로 또는 조합하여 사용할 수 있다.
상기 아크릴 수지는 특별히 제한되지 않으며, 그의 예로는 탄소수 30 이하, 바람직하게는 4 내지 18, 보다 바람직하게는 6 내지 10, 특히 8 또는 9의 직쇄 또는 분지된 알킬기를 갖는 아크릴산 또는 메트아크릴산의 에스터 중 1종 또는 2종 이상을 성분으로서 함유하는 중합체가 있다. 즉, 본 발명에서, 상기 아크릴 수지는 메트아크릴 수지를 또한 포함하는 광의의 의미를 갖는다. 상기 알킬기의 예로는 메틸기, 에틸기, 프로필기, 아이소프로필기, n-부틸기, t-부틸기, 아이소부틸기, 펜틸기, 아이소펜틸기, 헥실기, 헵틸기, 2-에틸헥실기, 옥틸기, 아이소옥틸기, 노닐기, 아이소노닐기, 데실기, 아이소데실기, 운데실기, 도데실기(라우릴기), 트라이데실기, 테트라데실기, 스테아릴기 및 옥타데실기가 있다.
또한, 상기 아크릴 수지를 형성하기 위한 다른 단량체들(알킬기가 탄소수 30 이하의 것인 아크릴산 또는 메트아크릴산의 알킬 에스터 이외의 단량체)은 특별히 제한되지 않으며, 그의 예로는 카복실기 함유 단량체, 예를 들어 아크릴산, 메트아크릴산, 카복시에틸 아크릴레이트, 카복시펜틸 아크릴레이트, 이타콘산, 말레산, 퓨마르산 및 크로톤산; 산 무수물 단량체, 예를 들어 말레산 무수물 및 이타콘산 무수물; 하이드록실기 함유 단량체, 예를 들어 2-하이드록시에틸 (메트)아크릴레이트, 2-하이드록시프로필 (메트)아크릴레이트, 4-하이드록시부틸 (메트)아크릴레이트, 6-하이드록시헥실 (메트)아크릴레이트, 8-하이드록시옥틸 (메트)아크릴레이트, 10-하이드록시데실 (메트)아크릴레이트, 12-하이드록실라우릴 (메트)아크릴레이트, 및 (4-하이드록시메틸사이클로헥실)-메틸아크릴레이트; 설폰산기 함유 단량체, 예를 들어 스타이렌설폰산, 알릴설폰산, 2-(메트)아크릴아미도-2-메틸프로판설폰산, (메트)아크릴아미도프로판설폰산, 설포프로필 (메트)아크릴레이트 및 (메트)아크릴로일옥시나프탈렌설폰산; 및 인산기 함유 단량체, 예를 들어 2-하이드록시에틸아크릴로일 포스페이트가 있다. 이에 관하여, 상기 (메트)아크릴산은 아크릴산 및/또는 메트아크릴산을 의미하고, (메트)아크릴레이트는 아크릴레이트 및/또는 메트아크릴레이트를 의미하며, (메트)아크릴은 아크릴 및/또는 메트아크릴을 의미하는 등이며, 이는 전체 명세서에 적용될 것이다.
또한, 상기 열경화성 수지의 예로는 에폭시 수지 및 페놀 수지 이외에, 아미노 수지, 불포화된 폴리에스터 수지, 폴리우레탄 수지, 실리콘 수지 및 열경화성 폴리이미드 수지가 있다. 상기 열경화성 수지는 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다. 상기 열경화성 수지로서, 반도체 소자를 부식시키는 이온 불순물을 단지 소량 함유하는 에폭시 수지가 적합하다. 또한, 상기 페놀 수지는 상기 에폭시 수지의 경화제로서 적합하게 사용된다.
상기 에폭시 수지는 특별히 제한되지 않으며, 예를 들어 이작용성 에폭시 수지 또는 다작용성 에폭시 수지, 예를 들어 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 브롬화된 비스페놀 A형 에폭시 수지, 수소화된 비스페놀 A형 에폭시 수지, 비스페놀 AF형 에폭시 수지, 바이페닐형 에폭시 수지, 나프탈렌형 에폭시 수지, 플루오렌형 에폭시 수지, 페놀 노볼락형 에폭시 수지, o-크레졸 노볼락형 에폭시 수지, 트리스하이드록시페닐메탄형 에폭시 수지 및 테트라페닐올에탄형 에폭시 수지, 또는 하이단토인형 에폭시 수지, 트리스글리시딜아이소시아누레이트형 에폭시 수지 또는 글리시딜아민형 에폭시 수지와 같은 에폭시 수지가 사용될 수 있다.
상기 에폭시 수지로서, 상기 예시된 것들 중에서, 노볼락형 에폭시 수지, 바이페닐형 에폭시 수지, 트리스하이드록시페닐메탄형 에폭시 수지, 및 테트라페닐올에탄형 에폭시 수지가 바람직하다. 이는 이들 에폭시 수지가 경화제로서 페놀 수지와 높은 반응성을 가지며 내열성 등이 우수하기 때문이다.
나아가, 전술한 페놀 수지는 에폭시 수지의 경화제로서 작용하며, 그의 예로는 노볼락형 페놀 수지, 예를 들어 페놀 노볼락 수지, 페놀 아르알킬 수지, 크레졸 노볼락 수지, tert-부틸페놀 노볼락 수지, 및 노닐페놀 노볼락 수지; 레졸형 페놀 수지; 및 폴리옥시스타이렌, 예를 들어 폴리-p-옥시스타이렌이 있다. 상기 페놀 수지를 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다. 이들 페놀 수지 중에서, 페놀 노볼락 수지 및 페놀 아르알킬 수지가 특히 바람직하다. 이는 상기 반도체 장치의 접속 신뢰성을 개선시킬 수 있기 때문이다.
본 발명에서는, 에폭시 수지 및 페놀 수지의 열 경화-촉진 촉매가 사용될 수 있다. 이러한 열 경화-촉진 촉매는 공지된 열 경화-촉진 촉매로부터 적합하게 선택할 수 있다. 하나 이상의 열 경화-촉진 촉매를 단독으로 또는 조합하여 사용할 수 있다. 상기 열 경화-촉진 촉매로서는, 예를 들어 아민계 경화-촉진 촉매, 인계 경화-촉진 촉매, 이미다졸계 경화-촉진 촉매, 붕소계 경화-촉진 촉매, 또는 인-붕소계 경화-촉진 촉매를 사용할 수 있다.
상기 아민계 경화 촉진제는 특별히 한정되지 않으며, 예로서 모노에탄올아민 트라이플루오로보레이트(스텔라케미파(주)(Stella Chemifa Co., Ltd.) 제조), 다이시안다이아미드(나칼라이테스크(주)(Nacalai Tesque Co., Ltd.) 제조)가 있다.
상기 인계 경화 촉진제는 특별히 제한되지 않으며, 예로서 트라이페닐 포스핀, 트라이부틸 포스핀, 트라이(p-메틸페닐) 포스핀, 트라이(노닐페닐) 포스핀, 다이페닐톨릴 포스핀 등의 트라이오가노포스핀뿐만 아니라 테트라페닐포스포늄 브로마이드(상품명 TPP-PB), 메틸트라이페닐포스포늄(상품명 TPP-MB), 메틸트라이페닐포스포늄 클로라이드(상품명 TPP-MC), 메톡시메틸트라이페닐포스포늄(상품명 TPP-MOC), 벤질트라이페닐포스포늄 클로라이드(상품명 TPP-ZC)(모두 호코화학(주)(Hokko Chemical Industry Co., Ltd.) 제조)가 있다. 바람직하게는, 상기 트라이페닐 포스핀 화합물은 에폭시 수지에 실질적으로 불용성이다. 에폭시 수지에 불용성인 경우, 과도한 열 경화를 방지할 수 있다. 트라이페닐 포스핀 구조를 갖고 에폭시 수지에 실질적으로 불용성인 열 경화 촉매는 예를 들어 메틸트라이페닐 포스포늄(상품명 TPP-MB)이다. 여기에서, "불용성"이란 용어는 트라이페닐 포스핀 화합물을 포함하는 상기 열 경화 촉매가 에폭시 수지를 포함하는 용매에 불용성임을 의미하며, 보다 상세하게는 상기 촉매는 10 내지 40℃ 범위 내에 있는 온도에서 10 중량% 이상 상기 용매에 용해되지 않음을 의미한다.
상기 이미다졸계 경화 촉진제에는 2-메틸이미다졸(상품명 2MZ), 2-운데실이미다졸(상품명 C11-Z), 2-헵타데실이미다졸(상품명 C17Z), 1,2-다이메틸이미다졸(상품명 1,2DMZ), 2-에틸-4-메틸이미다졸(상품명 2E4MZ), 2-페닐이미다졸(상품명 2PZ), 2-페닐-4-메틸이미다졸(상품명 2P4MZ), 1-벤질-2-메틸이미다졸(상품명 1B2MZ), 1-벤질-2-페닐이미다졸(상품명 1B2PZ), 1-시아노에틸-2-메틸이미다졸(상품명 2MZ-CN), 1-시아노에틸-2-운데실이미다졸(상품명 C11Z-CN), 1-시아노에틸-2-페닐이미다졸륨 트라이멜리테이트(상품명 2PZCNS-PW), 2,4-다이아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트라이아진(상품명 2MZ-A), 2,4-다이아미노-6-[2'-운데실이미다졸릴-(1')]-에틸-s-트라이아진(상품명 C11Z-A), 2,4-다이아미노-6-[2'-에틸-4'-메틸이미다졸릴-(1')]-에틸-s-트라이아진(상품명 2E4MZ-A), 2,4-다이아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트라이아진 아이소시아누르산 부가물(상품명 2MA-OK), 2-페닐-4,5-다이하이드록시메틸이미다졸(상품명 2PHZ-PW), 2-페닐-4-메틸-5-하이드록시메틸이미다졸(상품명 2P4MHZ-PW)(모두 시코쿠화성공업(주)(Shikoku Chemical Industry Co., Ltd.) 제조)이 있다.
특별히 한정되지 않지만, 상기 붕소계 경화 촉진제에는 예를 들어 트라이클로로보란이 있다.
특별히 한정되지 않지만, 상기 인/붕소계 경화 촉진제에는 예를 들어 테트라페닐포스포늄 테트라페닐 보레이트(상품명 TPP-K), 테트라페닐포스포늄 테트라-p-트라이보레이트(상품명 TPP-MK), 벤질트라이페닐포스포늄 테트라페닐 보레이트(상품명 TPP-ZK), 트라이페닐포스핀 트라이페닐보란(상품명 TPP-S)(모두 호코화학(주) 제조)이 있다.
바람직하게는, 상기 열 경화-촉진 촉매의 비율은 상기 열경화성 수지의 전체 량에 대해 1.5 중량% 내지 20 중량%이다. 그러나, 일부의 경우, 상기 열 경화-촉진 촉매의 비율은 1.5 중량% 미만일 수도 있다. 이러한 경우에, 상기 열 경화-촉진 촉매의 하한값은 바람직하게는 0.01 중량% 이상(보다 바람직하게는 0.1 중량% 이상)이다. 상기 비율의 상한값은 바람직하게는 10 중량% 이하(보다 바람직하게는 5 중량% 이상)이다.
상기 반도체 이면용 필름은 아크릴 수지, 페녹시 수지 및 페놀 수지를 함유하는 수지 조성물로 형성되는 것이 그의 내열성의 관점에서 바람직하다.
상기 반도체 이면용 필름(2)은 접착성을 갖는 것이 중요하다. 구체적으로, 상기 반도체 이면용 필름(2) 자체가 접착제층인 것이 중요하다. 접착제층으로서 작용하는 반도체 이면용 필름(2)은 예를 들어 상기 필름 중에 열경화성 수지로서 페놀 수지를 함유하는 수지 조성물로 형성될 수 있다. 바람직하게는, 상기 반도체 이면용 필름(2)에 대한 수지 조성물의 제조에서 상기 필름(2)을 미리 어느 정도 경화시키기 위해서, 중합체의 분자 쇄 말단에서 작용기와 반응할 수 있는 다작용성 화합물을 가교제로서 첨가한다. 이에 의해, 상기 필름(2)의 고온 하의 접착성이 개선될 수 있고 내열성이 향상될 수 있다.
반도체 이면용 필름의 반도체 웨이퍼에 대한 접착력(23℃, 박리각도 180도, 박리속도 300㎜/분)은 바람직하게는 1N/10㎜ 폭 이상(예를 들어 1N/10㎜ 폭 내지 10N/10㎜ 폭), 보다 바람직하게는 2N/10㎜ 폭 이상(예를 들어 2N/10㎜ 폭 내지 10N/10㎜ 폭), 훨씬 더 바람직하게는 4N/10㎜ 폭 이상(예를 들어 4N/10㎜ 폭 내지 10N/10㎜ 폭)이다. 상기 접착력이 상기 범위 내에 있는 경우, 상기 필름을 반도체 웨이퍼 및 반도체 소자에 우수한 접착성으로 부착시킬 수 있으며 팽창 또는 접착 파손 등이 없다. 또한, 반도체 웨이퍼의 다이싱에서, 칩이 갑자기 날아가는 것을 방지할 수 있다. 상기 반도체 이면용 필름의 반도체 웨이퍼에 대한 접착력을 예를 들어 하기와 같이 측정하였다: 상기 반도체 이면용 필름의 한 면을 접착제 테이프(상품명 BT315, 닛토덴코주식회사(Nitto Denko Co., Ltd.) 제조)를 접착시켜 강화시킨다. 후속적으로, 0.6㎜의 두께를 갖는 반도체 웨이퍼를 건식 적층법에 따라 50℃에서, 길이가 150㎜이고 폭이 10㎜이며 이면이 강화된 반도체 웨이퍼용 필름의 표면에, 그 위에서 2㎏ 롤러를 1회 앞뒤로 움직이면서 압착시킴으로써 부착시켰다. 그 후에, 이를 열판(50℃) 상에서 2분간 유지시키고, 이어서 실온(23℃ 정도)에서 20분간 유지시킨다. 방치 후에, 박리 시험기(상품명 "Autograph AGS-J", 시마즈제작소사(Shimadzu Seisaku-sho Co., Ltd.) 제조)를 사용하여, 상기 이면 보강된 반도체 이면용 필름을 23℃의 온도, 180°의 박리각도 및 300㎜/분의 인장속도에서 박리시킨다. 상기 반도체 이면용 필름과 반도체 웨이퍼 간의 계면에서 상기 웨이퍼로부터 상기 필름을 박리할 때 상기와 같이 측정된 값이 접착력(N/10㎜ 폭)이다.
상기 가교제는 특별히 제한되지 않으며 공지된 가교제를 사용할 수 있다. 구체적으로, 예를 들어 아이소시아네이트계 가교제, 에폭시계 가교제, 멜라민계 가교제, 및 퍼옥사이드계 가교제뿐만 아니라 우레아계 가교제, 알콕사이드계 가교제, 금속 킬레이트계 가교제, 금속염계 가교제, 카보다이이미드계 가교제, 옥사졸린계 가교제, 아지리딘계 가교제, 아민계 가교제 등을 들 수 있다. 상기 가교제로서, 아이소시아네이트계 가교제 또는 에폭시계 가교제가 적합하다. 상기 가교제를 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
상기 아이소시아네이트계 가교제의 예로는 저급 지방족 폴리아이소시아네이트, 예를 들어 1,2-에틸렌 다이아이소시아네이트, 1,4-부틸렌 다이아이소시아네이트, 및 1,6-헥사메틸렌 다이아이소시아네이트; 지환족 폴리아이소시아네이트, 예를 들어 사이클로펜틸렌 다이아이소시아네이트, 사이클로헥실렌 다이아이소시아네이트, 아이소포론 다이아이소시아네이트, 수소화된 톨릴렌 다이아이소시아네이트, 및 수소화된 자일릴렌 다이아이소시아네이트; 및 방향족 폴리아이소시아네이트, 예를 들어 2,4-톨릴렌 다이아이소시아네이트, 2,6-톨릴렌 다이아이소시아네이트, 4,4'-다이페닐메탄 다이아이소시아네이트, 및 자일릴렌 다이아이소시아네이트가 있다. 또한, 트라이메틸올프로판/톨릴렌 다이아이소시아네이트 삼량체 부가물[상품명 "COLONATE L", 니폰폴리우레탄공업(주)(Nippon Polyurethan Industry Co., Ltd.) 제조], 트라이메틸올프로판/헥사메틸렌 다이아이소시아네이트 삼량체 부가물[상품명 "COLONATE HL", 니폰폴리우레탄공업(주) 제조] 등이 또한 사용된다. 또한, 상기 에폭시계 가교제의 예로는 N,N,N',N'-테트라글리시딜-m-자일렌다이아민, 다이글리시딜아닐린, 1,3-비스(N,N-글리시딜아미노메틸)사이클로헥산, 1,6-헥산다이올 다이글리시딜 에테르, 네오펜틸 글리콜 다이글리시딜 에테르, 에틸렌 글리콜 다이글리시딜 에테르, 프로필렌 글리콜 다이글리시딜 에테르, 폴리에틸렌 글리콜 다이글리시딜 에테르, 폴리프로필렌 글리콜 다이글리시딜 에테르, 솔비톨 폴리글리시딜 에테르, 글리세롤 폴리글리시딜 에테르, 펜타에리쓰리톨 폴리글리시딜 에테르, 폴리글리세롤 폴리글리시딜 에테르, 솔비탄 폴리글리시딜 에테르, 트라이메틸올프로판 폴리글리시딜 에테르, 아디프산 다이글리시딜 에스터, o-프탈산 다이글리시딜 에스터, 트라이글리시딜-트리스(2-하이드록시에틸)아이소시아누레이트, 레소르신 다이글리시딜 에테르, 및 비스페놀-S-다이글리시딜 에테르, 및 또한 분자 중에 2개 이상의 에폭시기를 갖는 에폭시계 수지가 있다.
상기 가교제의 사용량은 특별히 제한되지 않으며 가교 정도에 따라 적합하게 선택될 수 있다. 구체적으로, 상기 가교제의 사용량은 중합체 성분(특히 분자 쇄 말단에 작용기를 갖는 중합체) 100 중량부를 기준으로 통상 7 중량부 이하(예를 들어 0.05 내지 7 중량부)이다. 상기 가교제의 양이 중합체 성분 100 중량부를 기준으로 7 중량부를 초과하는 경우, 접착력이 저하되며, 따라서 이러한 경우는 바람직하지 못하다. 응집력 향상의 관점에서, 상기 가교제의 양은 중합체 성분 100 중량부를 기준으로 0.05 중량부 이상이 바람직하다.
본 발명에서, 상기 가교제를 사용하는 대신에 또는 상기 가교제의 사용과 함께, 전자선, UV선 등의 조사에 의한 가교 처리를 실시하는 것도 또한 가능하다.
상기 반도체 이면용 필름은 착색된 것이 바람직하다. 이에 의해, 우수한 레이저 마킹성 및 우수한 외관성이 발휘될 수 있으며 부가 가치의 외관성을 갖는 반도체 장치를 제조하는 것이 가능해진다. 상기와 같이, 착색된 반도체 이면용 필름은 우수한 마킹성을 가지므로, 반도체 소자 또는 상기 반도체 소자를 사용하는 반도체 장치의 비회로면 측의 면에, 상기 반도체 이면용 필름을 통해 인쇄 방법 및 레이저 마킹 방법과 같은 임의의 각종 마킹 방법들을 사용함으로써 마킹을 실시하여 문자 정보 및 그래픽 정보와 같은 각종 정보를 부여할 수 있다. 특히, 착색하는 색을 조절함으로써, 마킹에 의해 부여되는 정보(예를 들어 문자 정보 및 그래픽 정보)를 우수한 가시성으로 관찰하는 것이 가능해진다. 더욱이, 상기 반도체 이면용 필름이 착색되는 경우, 다이싱 테이프와 반도체 이면용 필름을 서로 쉽게 식별할 수 있으며, 따라서 작업성 등이 향상될 수 있다. 나아가, 예를 들어 반도체 장치로서, 상이한 색상들을 사용함으로써 제품들의 분류가 가능하다. 상기 반도체 이면용 필름이 착색되는 경우(상기 필름이 무색도 아니고 투명하지도 않은 경우), 착색에 의해 나타내는 색상은 특별히 제한되지 않지만, 예를 들어 흑색, 청색 또는 적색과 같은 짙은 색이 바람직하고, 흑색이 특히 적합하다.
본 실시태양에서, 짙은 색은 기본적으로 L*a*b* 색상 공간에서 규정되는 L*가 60 이하(0 내지 60), 바람직하게는 50 이하(0 내지 50), 보다 바람직하게는 40 이하(0 내지 40)인 짙은 색을 의미한다.
더욱이, 흑색은 기본적으로 L*a*b* 색상 공간에서 규정되는 L*가 35 이하(0 내지 35), 바람직하게는 30 이하(0 내지 30), 보다 바람직하게는 25 이하(0 내지 25)인 흑색계 색을 의미한다. 이에 관하여, 흑색에서, L*a*b* 색상 공간에서 규정되는 a* 및 b*는 각각 L*의 값에 따라 적합하게 선택될 수 있다. 예를 들어 a* 및 b*는 모두 바람직하게는 -10 내지 10, 보다 바람직하게는 -5 내지 5, 더욱 바람직하게는 -3 내지 3(특히 0 또는 약 0)의 범위 내에 있다.
본 실시태양에서, L*a*b* 색상 공간에서 규정되는 L*, a* 및 b*를 색채 색차계(상품명 "CR-200", 미놀타사(Minolta Ltd.) 제조; 색채 색차계)를 사용한 측정에 의해 구할 수 있다. 상기 L*a*b* 색상 공간은 국제조명위원회(CIE)가 1976년에 권장한 색상 공간이며, CIE1976(L*a*b*) 색상 공간이라 지칭되는 색상 공간을 의미한다. 또한, 상기 L*a*b* 색상 공간은 일본공업규격, JIS Z8729에 규정되어 있다.
반도체 이면용 필름의 착색에서, 목적하는 색상에 따라, 착색제(색제)를 사용할 수 있다. 상기와 같은 착색제로서, 다양한 짙은 색계 착색제, 예를 들어 흑색계 착색제, 청색계 착색제 및 적색계 착색제가 적합하게 사용될 수 있으며, 흑색계 착색제가 보다 적합하다. 상기 착색제는 안료 및 염료 중 임의의 것일 수 있다. 상기 착색제를 단독으로 또는 2종 이상을 조합하여 사용할 수 있다. 이에 관하여, 염료로서, 임의의 형태의 염료, 예를 들어 산성 염료, 반응 염료, 직접 염료, 분산 염료 및 양이온 염료를 사용할 수 있다. 더욱이, 또한 안료에 관하여, 그의 형태는 특별히 제한되지 않으며 공지된 안료들 중에서 적합하게 선택 사용될 수 있다.
특히, 염료가 착색제로서 사용되는 경우, 상기 염료는 상기 반도체 이면용 필름 중에 용해에 의해 균일하거나 거의 균일하게 분산된 상태로 되어, 색상 밀도가 균일하거나 거의 균일한 반도체 이면용 필름(결과적으로, 다이싱 테이프 일체형 반도체 이면용 필름)을 쉽게 제조할 수 있게 된다. 따라서, 염료를 착색제로서 사용하는 경우, 상기 다이싱 테이프 일체형 반도체 이면용 필름 중의 반도체 이면용 필름은 색상 밀도가 균일하거나 거의 균일할 수 있으며 마킹성 및 외관성을 향상시킬 수 있다.
상기 흑색계 착색제는 특별히 제한되지 않으며 예를 들어 무기 흑색계 안료 및 흑색계 염료 중에서 적합하게 선택될 수 있다. 또한, 상기 흑색계 착색제는 시안색계 착색제(청록색계 착색제), 마젠타색계 착색제(적자색계 착색제) 및 황색계 착색제(황색 착색제)가 혼합되어 있는 착색제 혼합물일 수 있다. 상기 흑색계 착색제를 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다. 물론, 상기 흑색계 착색제를 흑색 이외 색상의 착색제와 함께 사용할 수도 있다.
상기 흑색계 착색제의 구체적인 예로는 카본 블랙(예를 들어 퍼니스 블랙, 채널 블랙, 아세틸렌 블랙, 써멀 블랙, 또는 램프 블랙), 그래파이트, 산화 구리, 이산화 망간, 아조계 안료(예를 들어 아조메틴 아조 블랙), 아닐린 블랙, 페릴렌 블랙, 티타늄 블랙, 시아닌 블랙, 활성탄, 페라이트(예를 들어 비 자성 페라이트 또는 자성 페라이트), 마그네타이트, 산화 크롬, 산화 철, 이황화 몰리브덴, 크롬 착체, 복합 산화물계 블랙 안료, 및 안트라퀴논계 유기 블랙 안료가 있다.
본 발명에서, 흑색계 착색제로서, 흑색계 염료, 예를 들어 C.I. 솔벤트 블랙 3, 7, 22, 27, 29, 34, 43, 70, C.I. 다이렉트 블랙 17, 19, 22, 32, 38, 51, 71, C.I. 애시드 블랙 1, 2, 24, 26, 31, 48, 52, 107, 109, 110, 119, 154, 및 C.I. 디스퍼스 블랙 1, 3, 10, 24; 흑색계 안료, 예를 들어 C.I. 피그먼트 블랙 1, 7 등을 또한 사용할 수 있다.
상기와 같은 흑색계 착색제로서, 예를 들어 상품명 "Oil Black BY", 상품명 "Oil Black BS", 상품명 "Oil Black HBB", 상품명 "Oil Black 803", 상품명 "Oil Black 860", 상품명 "Oil Black 5970", 상품명 "Oil Black 5906", 상품명 "Oil Black 5905"(오리엔트화학공업주식회사(Orinet Chemical Industries Co., Ltd.) 제조) 등을 상업적으로 입수할 수 있다.
상기 흑색계 착색제 외의 착색제의 예로서 시안색계 착색제, 마젠타색계 착색제, 및 황색계 착색제가 있다. 상기 시안색계 착색제의 예로는 시안색계 염료, 예를 들어 C.I. 솔벤트 블루 25, 36, 60, 70, 93, 95; C.I. 애시드 블루 6 및 45; 시안색계 안료, 예를 들어 C.I. 피그먼트 블루 1, 2, 3, 15, 15:1, 15:2, 15:3, 15:4, 15:5, 15:6, 16, 17, 17:1, 18, 22, 25, 56, 60, 63, 65, 66; C.I. 배트 블루 4, 60; 및 C.I. 피그먼트 그린 7이 있다.
또한, 상기 마젠타 착색제 중에서, 마젠타색계 염료의 예로는 C.I. 솔벤트 레드 1, 3, 8, 23, 24, 25, 27, 30, 49, 52, 58, 63, 81, 82, 83, 84, 100, 109, 111, 121, 122; C.I. 디스퍼스 레드 9; C.I. 솔벤트 바이올렛 8, 13, 14, 21, 27; C.I. 디스퍼스 바이올렛 1; C.I. 베이직 레드 1, 2, 9, 12, 13, 14, 15, 17, 18, 22, 23, 24, 27, 29, 32, 34, 35, 36, 37, 38, 39, 40; C.I. 베이직 바이올렛 1, 3, 7, 10, 14, 15, 21, 25, 26, 27 및 28이 있다.
상기 마젠타색계 착색제 중에서, 마젠타색계 안료의 예로는 C.I. 피그먼트 레드 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 21, 22, 23, 30, 31, 32, 37, 38, 39, 40, 41, 42, 48:1, 48:2, 48:3, 48:4, 49, 49:1, 50, 51, 52, 52:2, 53:1, 54, 55, 56, 57:1, 58, 60, 60:1, 63, 63:1, 63:2, 64, 64:1, 67, 68, 81, 83, 87, 88, 89, 90, 92, 101, 104, 105, 106, 108, 112, 114, 122, 123, 139, 144, 146, 147, 149, 150, 151, 163, 166, 168, 170, 171, 172, 175, 176, 177, 178, 179, 184, 185, 187, 190, 193, 202, 206, 207, 209, 219, 222, 224, 238, 245; C.I. 피그먼트 바이올렛 3, 9, 19, 23, 31, 32, 33, 36, 38, 43, 50; C.I. 배트 레드 1, 2, 10, 13, 15, 23, 29 및 35가 있다.
또한, 상기 황색계 착색제의 예로는 황색계 염료, 예를 들어 C.I. 솔벤트 옐로우 19, 44, 77, 79, 81, 82, 93, 98, 103, 104, 112 및 162; 황색계 안료, 예를 들어 C.I. 피그먼트 오렌지 31, 43; C.I. 피그먼트 옐로우 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17, 23, 24, 34, 35, 37, 42, 53, 55, 65, 73, 74, 75, 81, 83, 93, 94, 95, 97, 98, 100, 101, 104, 108, 109, 110, 113, 114, 116, 117, 120, 128, 129, 133, 138, 139, 147, 150, 151, 153, 154, 155, 156, 167, 172, 173, 180, 185, 195; C.I. 배트 옐로우 1, 3 및 20이 있다.
시안색계 착색제, 마젠타색계 착색제, 및 황색계 착색제와 같은 다양한 착색제들을 각각 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다. 이에 관하여, 시안색계 착색제, 마젠타색계 착색제, 및 황색계 착색제와 같은 다양한 착색제들을 2종 이상 사용하는 경우에 이들 착색제의 혼합비(또는 배합비)는 특별히 제한되지 않으며 각 착색제의 종류, 목적하는 색상 등에 따라 적합하게 선택될 수 있다.
상기 반도체 이면용 필름(2)을 착색하는 경우, 착색된 형태는 특별히 제한되지 않는다. 상기 반도체 이면용 필름은 예를 들어 착색제가 첨가된 단층 필름 형상물일 수 있다. 또한, 상기 필름은 적어도 열경화성 수지로 형성된 수지층과 착색제층이 적어도 적층된 적층 필름일 수 있다. 이에 관하여, 상기 반도체 이면용 필름(2)이 상기 수지층과 착색제층의 적층 필름인 경우에, 상기 적층된 형태의 반도체 이면용 필름(2)은 바람직하게는 수지층/착색제층/수지층의 적층 형태를 갖는다. 이 경우에, 상기 착색제층 양측의 2개의 수지층은 동일한 조성을 갖는 수지층이거나 또는 상이한 조성을 갖는 수지층일 수 있다.
상기 반도체 이면용 필름(2) 내에, 필요에 따라 다른 첨가제를 적합하게 배합할 수 있다. 상기 다른 첨가제의 예로는 충전재, 난연제, 실란 커플링제 및 이온 트래핑제 외에, 증량제, 노화방지제, 산화방지제, 및 계면활성제가 있다.
상기 충전재는 무기 충전재 및 유기 충전재 중 어느 하나일 수 있으나, 무기 충전재가 적합하다. 무기 충전재와 같은 충전재를 배합함으로써, 상기 반도체 이면용 필름에 전기전도성을 부여하고, 상기 필름의 열전도율을 개선시키며, 탄성률 등을 조절할 수 있다. 이에 관하여, 상기 반도체 이면용 필름(2)은 전기전도성이거나 비전기전도성일 수 있다. 상기 무기 충전재는 예를 들어 실리카, 점토, 석고, 탄산 칼슘, 황산 바륨, 산화 알루미늄, 산화 베릴륨, 세라믹, 예를 들어 탄화 규소 및 질화 규소, 금속 또는 합금, 예를 들어 알루미늄, 구리, 은, 금, 니켈, 크롬, 납, 주석, 아연, 팔라듐 및 땜납, 탄소 등으로 구성된 다양한 무기 분말을 포함한다. 상기 충전재를 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수도 있다. 특히 상기 충전재는 실리카가 적합하고, 용융 실리카가 더욱 적합하다. 상기 무기 충전재의 평균 입경을 예를 들어 레이저 회절형 입도 분포 측정 장치에 의해 측정할 수 있다.
상기 충전재(특히 무기 충전재)의 배합량은 유기 수지 성분 100 중량부에 대해 바람직하게는 5 중량부 내지 95 중량부, 보다 바람직하게는 7 중량부 내지 90 중량부, 훨씬 더 바람직하게는 10 중량부 내지 90 중량부의 범위 내에 있다. 상기 충전재의 양이 5 중량부 내지 95 중량부의 범위 내에 있는 경우, 반도체 소자의 이면에 대향하는 측의 표면에 반대 측 표면 상의 상기 반도체 이면용 필름의 표면의 표면 조도(Ra)를 상기 목적하는 범위 내에 있도록 조절할 수 있다.
상기 난연제의 예로는 삼산화 안티몬, 오산화 안티몬 및 브롬화된 에폭시 수지가 있다. 상기 난연제를 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다. 상기 실란 커플링제의 예로는 β-(3,4-에폭시사이클로헥실)에틸트라이메톡시실란, γ-글리시독시프로필트라이메톡시실란, 및 γ-글리시독시프로필메틸다이에톡시실란이 있다. 상기 실란 커플링제를 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다. 상기 이온 트래핑제의 예로는 하이드로탈사이트류 및 수산화 비스무쓰가 있다. 상기 이온 트래핑제를 단독으로 사용하거나 또는 2종 이상을 조합하여 사용할 수 있다.
상기 반도체 이면용 필름(2)을, 예를 들어 페놀 수지와 같은 열경화성 수지 및 필요한 경우 페녹시 수지 및 아크릴 수지와 같은 열가소성 수지 및 임의로 용매 및 다른 첨가제를 혼합하여 수지 조성물을 제조한 다음, 이를 필름 형상의 층으로 형성시킴을 포함하는 통상적으로 사용되는 방법을 사용하여 형성시킬 수 있다. 구체적으로, 상기 반도체 이면용 필름으로서 필름-형상 층(접착제층)을, 예를 들어 상기 수지 조성물을 다이싱 테이프의 점착제층(32) 상에 도포함을 포함하는 방법; 상기 수지 조성물을 적합한 세퍼레이터(예를 들어 박리지) 상에 도포하여 수지층(또는 접착제층)을 형성하고, 이어서 이를 갑압성 접착제층(32) 상에 전사(이착)함을 포함하는 방법 등에 의해 형성시킬 수 있다. 이에 관하여, 상기 수지 조성물은 용액 또는 분산액일 수 있다.
한편, 상기 반도체 이면용 필름(2)을 페놀 수지와 같은 열경화성 수지를 함유하는 수지 조성물로 형성시키는 경우, 상기 반도체 이면용 필름은 반도체 웨이퍼에 적용되기 전 단계에서 상기 열경화성 수지가 경화되지 않거나 부분 경화된 상태로 있다. 이 경우에, 반도체 웨이퍼에 적용 후(구체적으로는, 통상적으로, 캡슐화 물질이 플립칩 결합 공정에서 경화되는 시기에) 상기 반도체 이면용 필름 중의 열경화성 수지는 완전히 또는 거의 완전히 경화된다.
상기와 같이, 상기 반도체 이면용 필름은 열경화성 수지를 함유하는 경우에도 상기 열경화성 수지가 경화되지 않거나 부분 경화된 상태로 있기 때문에, 상기 반도체 이면용 필름의 겔 분율은 특별히 제한되지 않지만, 예를 들어 50 중량% 이하(0 내지 50 중량%)의 범위 중에서 적합하게 선택되며, 바람직하게는 30 중량% 이하(0 내지 30 중량%), 특히 바람직하게는 10 중량% 이하(0 내지 10 중량%) 이하이다. 상기 반도체 이면용 필름의 겔 분율은 하기 측정 방법에 의해 측정할 수 있다.
<겔 분율의 측정 방법>
약 0.1g의 샘플을 상기 반도체 이면용 필름(2)으로부터 샘플링하여 정밀하게 칭량하고(샘플의 중량), 상기 샘플을 메쉬형 시트로 싼 후에, 실온에서 1주일 동안 약 50ml의 톨루엔에 침지시킨다. 그 후에, 용매-불용성 물질(상기 메쉬형 시트 중의 내용물)을 상기 톨루엔으로부터 꺼내고, 130℃에서 약 2시간 동안 건조시키고, 건조 후 용매-불용성 물질을 칭량하고(침지 및 건조 후 중량), 이어서 겔 분율(중량%)을 하기 식 a에 따라 산출한다.
겔 분율(중량%) = [(침지 및 건조 후 중량)/(샘플의 중량)] × 100 (a)
상기 반도체 이면용 필름의 겔 분율은 상기 수지 성분의 종류 및 함유량 및 상기 가교제의 종류 및 함유량, 및 그 밖에 가열 온도, 가열 시간 등에 의해 조절할 수 있다.
본 발명에서, 상기 반도체 이면용 필름이 페놀 수지와 같은 열경화성 수지를 함유하는 수지 조성물로 형성된 필름-형상물인 경우에, 반도체 웨이퍼에 대한 밀착성이 유효하게 발휘될 수 있다.
한편, 상기 반도체 웨이퍼의 다이싱 공정에 절삭수를 사용하므로, 일부의 경우 상기 반도체 이면용 필름은 수분을 흡수하여 통상 이상의 함수율을 갖는다. 상기와 같은 높은 함수율을 여전히 유지하면서 플립칩 결합을 수행하는 경우, 상기 반도체 이면용 필름과 반도체 웨이퍼 또는 그의 가공체(반도체) 간의 접착 계면에 수증기가 남아 있거나 또는 일부의 경우 부유가 발생한다. 따라서, 상기 반도체 이면용 필름을 투습성이 높은 코어 재료가 양면에 제공되는 형태로 구성함으로써 수증기를 확산시키며, 따라서 상기와 같은 문제를 피할 수 있게 된다. 상기와 같은 관점으로부터, 상기 반도체 이면용 필름이 상기 코어 재료의 한 면 또는 양면에 형성되어 있는 다층 구조를 상기 반도체 이면용 필름으로서 사용할 수 있다. 상기 코어 재료의 예로는 필름(예를 들어 폴리이미드 필름, 폴리에스터 필름, 폴리에틸렌 테레프탈레이트 필름, 폴리에틸렌 나프탈레이트 필름, 폴리카보네이트 필름 등), 유리 섬유 또는 플라스틱 부직 섬유로 강화시킨 수지 기판, 실리콘 기판 또는 유리 기판이 있다.
상기 반도체 이면용 필름(2)의 두께(적층 필름의 경우 전체 두께)는 특별히 제한되지 않지만 예를 들어 약 2㎛ 내지 200㎛의 범위 중에서 선택하는 것이 적합하다. 나아가, 상기 두께는 바람직하게는 약 4㎛ 내지 160㎛, 보다 바람직하게는 약 6㎛ 내지 100㎛, 특히 약 10㎛ 내지 80㎛이다.
상기 반도체 이면용 필름(2)의 미경화 상태에서의 23℃에서의 인장 저장 탄성률은 바람직하게는 1GPa 이상(예를 들어 1GPa 내지 50GPa), 보다 바람직하게는 2GPa 이상이며, 특히 3GPa 이상이 적합하다. 상기 인장 저장 탄성률이 1GPa 이상인 경우, 반도체 칩을 상기 반도체 이면용 필름(2)과 함께 다이싱 테이프의 점착제층(32)로부터 박리한 후에 반도체 이면용 필름(2)을 지지체 상에 배치하고 반송 등을 수행할 때에 상기 반도체 이면용 필름의 지지체에 대한 점착이 유효하게 억제되거나 방지될 수 있다. 이에 관하여, 상기 지지체는 예를 들어 캐리어 테이프 중의 상부 테이프, 기부 테이프 등이다. 상기 반도체 이면용 필름(2)을 열경화성 수지를 함유하는 수지 조성물로 형성시키는 경우에, 전술한 바와 같이, 상기 열경화성 수지는 통상 미경화되거나 부분 경화된 상태이며, 따라서 상기 반도체 이면용 필름의 23℃에서의 인장 저장 탄성률은 상기 열경화성 수지가 미경화되거나 부분 경화된 상태에서의 23℃에서의 인장 저장 탄성률이다.
여기에서, 상기 반도체 이면용 필름(2)은 단층이거나 복수의 층이 적층된 적층 필름일 수 있다. 상기 적층 필름의 경우에, 상기 인장 저장 탄성률은 경화되지 않은 상태에서 적층 필름 전체로서 1GPa 이상(예를 들어 1GPa 내지 50GPa)이면 충분하다. 또한 상기 반도체 이면용 필름의 경화되지 않은 상태에서의 인장 저장 탄성률(23℃)은 상기 수지 성분(열가소성 수지 및/또는 열경화성 수지)의 종류 및 함유량 또는 실리카 충전재와 같은 충전재의 종류 및 함유량을 적합하게 설정함으로써 조절할 수 있다. 상기 반도체 이면용 필름(2)이 복수의 층이 적층되어 있는 적층 필름인 경우에(상기 반도체 이면용 필름이 상기 적층된 층의 형태를 갖는 경우에), 상기 적층된 층의 형태로서, 예를 들어 웨이퍼 접착층과 레이저 마킹층으로 구성된 적층된 형태를 예시할 수 있다. 또한, 상기 웨이퍼 접착층과 레이저 마킹층 사이에, 다른 층들(중간층, 광선 차폐층, 강화층, 착색층, 기재층, 전자파 차폐층, 열전도성 층, 점착제층 등)이 제공될 수 있다. 이에 관하여, 상기 웨이퍼 접착층은 웨이퍼에 대해 우수한 밀착성(접착성)을 발휘하는 층 및 웨이퍼의 이면과 접촉하게 되는 층이다. 한편으로, 상기 레이저 마킹층은 우수한 레이저 마킹성을 발휘하는 층 및 반도체 칩의 이면 상의 레이저 마킹에 사용되는 층이다.
상기 인장 저장 탄성률은 다이싱 테이프(3)에 적층시키지 않으면서 미경화 상태의 반도체 이면용 필름(2)을 제조하고 레오메트릭스사(Rheometrics Co. Ltd.) 제조의 동적 점탄성 측정 장치 "Solid Analyzer RS A2"를 사용하여 인장 모드로, 샘플 너비 10㎜, 샘플 길이 22.5㎜, 샘플 두께 0.2㎜, 주파수 1Hz, 및 10℃/분의 승온 속도의 조건 하에, 질소 분위기 하의 소정의 온도(23℃)에서 탄성률을 측정함으로써 구하며, 상기 측정된 탄성률을 획득된 인장 저장 탄성률의 값으로서 간주한다.
바람직하게는, 상기 반도체 이면용 필름(2)은 적어도 한 면이 세퍼레이터(박리 라이너)로 보호된다(도면에 도시 안됨). 예를 들어, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)에서, 상기 반도체 이면용 필름의 적어도 한 면에 세퍼레이터가 제공될 수 있다. 한편으로, 다이싱 테이프와 일체화되지 않은 반도체 이면용 필름에서, 세퍼레이터는 상기 반도체 이면용 필름의 한 면 또는 양면에 제공될 수도 있다. 상기 세퍼레이터는 상기 반도체 이면용 필름이 실제로 사용될 때까지 상기 필름을 보호하기 위한 보호 물질로서 작용한다. 더욱이, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)에서, 상기 세퍼레이터는 상기 다이싱 테이프의 기재의 점착제층(32) 상에 상기 반도체 이면용 필름(2)을 전사하는데 지지 기재로서 추가로 작용할 수도 있다. 반도체 웨이퍼를 상기 반도체 이면용 필름 상에 부착할 때에 상기 세퍼레이터를 박리시킨다. 세퍼레이터로서, 폴리에틸렌 또는 폴리프로필렌의 필름뿐만 아니라 플라스틱 필름(예를 들어 폴리에틸렌 테레프탈레이트), 표면이 불소계 박리제 또는 장쇄 알킬 아크릴레이트계 박리제와 같은 박리제로 코팅된 종이 등을 또한 사용할 수 있다. 상기 세퍼레이터는 종래 공지된 방법에 의해 형성할 수 있다. 또한, 상기 세퍼레이터의 두께 등은 특별히 제한되지 않는다.
상기 반도체 이면용 필름(2)이 다이싱 테이프(3)와 적층되지 않은 경우, 상기 반도체 이면용 필름(2)은 양면에 박리층을 갖는 하나의 세퍼레이터와 함께, 상기 필름(2)이 양면에 박리층을 갖는 세퍼레이터로 보호되는 롤로 권회(卷回)되거나; 또는 상기 필름(2)은 적어도 한 면이 박리층을 갖는 세퍼레이터로 보호될 수 있다.
또한, 상기 반도체 이면용 필름(2)에서 가시광의 광선 투과율(가시광 투과율, 파장: 400 내지 800㎚)은 특별히 제한되지 않지만, 예를 들어 바람직하게는 20% 이하(0 내지 20%), 보다 바람직하게는 10% 이하(0 내지 10%), 특히 바람직하게는 5% 이하(0 내지 5%)의 범위이다. 상기 반도체 이면용 필름(2)이 20% 초과의 가시광 투과율을 갖는 경우, 상기 광선의 투과율은 반도체 소자에 불리한 영향을 미칠 우려가 있다. 상기 가시광 투과율(%)은 상기 반도체 이면용 필름(2)의 수지 성분의 종류 및 함유량, 착색제(예를 들어 안료 또는 염료)의 종류 및 함유량, 무기 충전재의 함유량 등에 의해 조절할 수 있다.
상기 반도체 이면용 필름(2)의 가시광 투과율(%)은 하기와 같이 측정할 수 있다. 즉, 20㎛의 두께(평균 두께)를 갖는 반도체 이면용 필름(2) 자체를 제조한다. 이어서, 상기 반도체 이면용 필름(2)을 400 내지 800㎚의 파장을 갖는 가시광선으로 소정의 강도로 조사하고[장치: 시마즈사(Shimadzu Corporation) 제조의 가시광 발생 장치(상품명 "ABSORPTION SPECTRO PHOTOMETER")], 투과된 가시광선의 강도를 측정한다. 또한, 상기 가시광 투과율(%)을, 가시광선이 상기 반도체 이면용 필름(2)을 투과하기 전후의 강도 변화를 근거로 측정할 수 있다. 이에 관하여, 두께가 20㎛가 아닌 반도체 이면용 필름(2)의 가시광 투과율(%; 파장: 400 내지 800㎚)의 값으로부터 20㎛의 두께를 갖는 반도체 이면용 필름(2)의 가시광 투과율(%; 파장: 400 내지 800㎚)을 또한 도출할 수 있다. 본 발명에서, 상기 가시광 투과율(%)을 20㎛의 두께를 갖는 반도체 이면용 필름(2)의 경우에 대해 측정하지만, 본 발명에 따른 반도체 이면용 필름을 20㎛의 두께를 갖는 것으로 제한하지는 않는다.
또한, 상기 반도체 이면용 필름(2)으로서, 흡습율이 낮은 것이 보다 바람직하다. 구체적으로, 상기 흡습율은 바람직하게는 1 중량% 이하, 보다 바람직하게는 0.8 중량% 이하이다. 상기 흡습율을 1 중량% 이하로 조절함으로써, 레이저 마킹성을 향상시킬 수 있다. 더욱이, 예를 들어, 리플로 공정에서 상기 반도체 이면용 필름(2)과 반도체 소자 간의 공극 발생이 억제되거나 방지될 수 있다. 상기 흡습율은 상기 반도체 이면용 필름(2)을 85℃의 온도 및 85% RH의 습도 분위기 하에서 168시간 동안 방치하기 전후의 중량 변화로부터 산출된 값이다. 상기 반도체 이면용 필름(2)이 열경화성 수지를 함유하는 수지 조성물로 형성된 경우에, 상기 흡습율은 열 경화 후의 상기 필름을 85℃의 온도 및 85% RH의 습도 분위기 하에서 168시간 동안 방치시킬 때 획득된 값을 의미한다. 또한, 상기 흡습율은 예를 들어 상기 첨가되는 무기 충전재의 양을 변화시킴으로써 조절할 수 있다.
또한, 상기 반도체 이면용 필름(2)으로서, 휘발성 물질을 보다 작은 비로 갖는 것이 보다 바람직하다. 구체적으로, 열 처리 후 상기 반도체 이면용 필름(2)의 중량 감소율(중량 감소량의 비)은 바람직하게는 1 중량% 이하, 보다 바람직하게는 0.8 중량% 이하이다. 상기 열 처리 조건은 250℃의 가열 온도 및 1시간의 가열 시간이다. 상기 중량 감소율을 1 중량% 이하로 조절함으로써, 레이저 마킹성을 향상시킬 수 있다. 더욱이, 예를 들어 리플로 공정에서 플립칩형 반도체 장치 중의 균열 발생이 억제되거나 방지될 수 있다. 상기 중량 감소율은, 예를 들어 납이 없는 납땜 리플로 시의 균열 발생을 감소시킬 수 있는 무기 물질을 첨가함으로써 조절할 수 있다. 상기 반도체 이면용 필름(2)이 열경화성 수지 성분을 함유하는 수지 조성물로 형성된 경우에, 상기 중량 감소율은, 열 경화 후의 반도체 이면용 필름을 250℃의 가열 온도 및 1시간의 가열 시간 조건 하에서 가열할 때 획득한 값이다.
(다이싱 테이프)
상기 다이싱 테이프(3)는 기재(31) 및 상기 기재(31) 상에 형성된 점착제층(32)을 포함한다. 따라서, 상기 다이싱 테이프(3)는 상기 기재(31) 및 점착제층(32)이 적층된 구성을 갖는다. 상기 기재(지지 기재)를 상기 점착제층 등의 지지 모체로서 사용할 수 있다. 상기 기재(31)는 바람직하게는 방사선 투과성을 갖는다. 상기 기재(31)로서, 예를 들어 적합한 얇은 물질, 예를 들어 종이와 같은 종이계 기재; 직포, 부직포, 펠트 및 네트와 같은 섬유계 기재; 금속 호일 및 금속 플레이트와 같은 금속계 기재; 플라스틱 필름 및 시트와 같은 플라스틱계 기재; 고무 시트와 같은 고무계 기재; 발포 시트와 같은 발포체; 및 이들의 적층물들[특히 플라스틱 기재와 다른 기재와의 적층물, 플라스틱 필름(또는 시트)끼리의 적층물 등]을 사용할 수 있다. 본 발명에서는, 상기 기재로서, 플라스틱 필름 및 시트와 같은 플라스틱 기재들을 사용하는 것이 적합할 수 있다. 상기와 같은 플라스틱 물질에 대한 소재의 예로는 올레핀계 수지, 예를 들어 폴리에틸렌(PE), 폴리프로필렌(PP), 및 에틸렌-프로필렌 공중합체; 단량체 성분으로서 에틸렌을 사용하는 공중합체, 예를 들어 에틸렌-비닐 아세테이트 공중합체(EVA), 이오노머 수지, 에틸렌-(메트)아크릴산 공중합체, 및 에틸렌-(메트)아크릴산 에스터(랜덤, 교호) 공중합체; 폴리에스터, 예를 들어 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 및 폴리부틸렌 테레프탈레이트(PBT); 아크릴 수지; 폴리비닐 클로라이드(PVC); 폴리우레탄; 폴리카보네이트; 폴리페닐렌 설파이드(PPS); 아미드계 수지, 예를 들어 폴리아미드(나일론) 및 전 방향족 폴리아미드(아라미드); 폴리에테르 에테르 케톤(PEEK); 폴리이미드; 폴리에테르이미드; 폴리비닐리덴 클로라이드; ABS(아크릴로나이트릴-부타다이엔-스타이렌 공중합체); 셀룰로스계 수지; 실리콘 수지; 및 불소화된 수지가 있다.
또한, 상기 기재(31)의 재료는 상기 수지들의 가교된 물질과 같은 중합체를 포함한다. 상기 플라스틱 필름을 연신 없이 사용하거나 또는 필요에 따라 단축 또는 2축 연신 처리를 실시한 후에 사용할 수도 있다. 연신 처리 등에 의해 열 수축성이 부여된 수지 시트에 따라, 다이싱 후 상기 기재(31)의 열 수축에 의해 상기 점착제층(32)과 반도체 이면용 필름(2) 간의 접착 면적이 감소하고, 따라서 상기 반도체 칩의 회수가 용이할 수 있다.
인접층과의 밀착성, 유지성 등을 향상시키기 위해서, 상기 기재(31)의 표면 상에, 통상적으로 사용되는 표면 처리, 예를 들어 화학적 또는 물리적 처리, 예를 들어 크로메이트 처리, 오존 노출, 화염 노출, 고압 전기 쇼크에의 노출, 또는 이온화 방사선 처리, 또는 하도제(예를 들어 후술하는 점착 물질)에 의한 코팅 처리를 적용할 수 있다.
상기 기재(31)로서는, 동일하거나 상이한 종류의 물질들을 적합하게 선택할 수 있으며, 필요에 따라 여러 종류의 물질들을 배합하여 사용할 수 있다. 또한, 상기 기재(31)에 대전방지능을 부여하기 위해서, 금속, 합금 또는 그의 산화물로 구성된, 약 30 내지 500Å의 두께를 갖는 도전성 물질의 증착층을 상기 기재(31) 상에 형성시킬 수 있다. 상기 기재(31)는 단층이거나 또는 2종 이상의 다층일 수 있다.
상기 기재(31)의 두께(적층된 층의 경우 전체 두께)는 특별히 제한되지 않으며 강도, 유연성, 목적하는 용도 등에 따라 적합하게 선택될 수 있다. 예를 들어, 상기 두께는 일반적으로 1,000㎛ 이하(예를 들어 1㎛ 내지 1,000㎛), 바람직하게는 10㎛ 내지 500㎛, 더욱 바람직하게는 20㎛ 내지 300㎛, 특히 바람직하게는 약 30㎛ 내지 200㎛이나, 이에 제한되지 않는다.
한편, 상기 기재(31)는 본 발명의 이점 등이 손상되지 않는 범위 내에서 다양한 첨가제들(착색제, 충전재, 가소제, 노화방지제, 산화방지제, 계면활성제, 난연제 등)을 함유할 수 있다.
상기 점착제층(32)은 점착제로 형성되며 점착성을 갖는다. 특별히 한정되지 않지만, 상기 점착제는 공지된 점착제들 중에서 적합하게 선택될 수 있다. 구체적으로, 상기 점착제로서는, 예를 들어 공지된 점착제, 예를 들어 아크릴계 점착제, 고무계 점착제, 비닐 알킬 에테르계 점착제, 실리콘계 점착제, 폴리에스터계 점착제, 폴리아미드계 점착제, 유레탄계 점착제, 불소계 점착제, 스타이렌-다이엔 블록 공중합체계 점착제, 및 200℃ 이하의 융점을 갖는 열용융성 수지를 전술한 점착제에 혼입시켜 제조한 크리프 특성-개선된 점착제(예를 들어, 본 발명에 참고로 인용된 JP-A-56-61468, JP-A-61-174857, JP-A-63-17981, JP-A-56-13040 참조) 중에서 전술한 특성들을 갖는 것들이 적합하게 선택되어 본 발명에 사용된다. 상기 점착제로서, 또한 방사선 경화성 점착제(또는 에너지 선-경화성 점착제) 및 열 팽창성 점착제도 본 발명에서 사용할 수 있다. 하나 이상의 상기 점착제들을 본 발명에서 단독으로 또는 조합하여 사용할 수 있다.
상기 점착제로서, 아크릴계 점착제 및 고무계 점착제가 본 발명에 사용하기에 바람직하며 아크릴계 점착제가 보다 바람직하다. 상기 아크릴계 점착제로는 기재 중합체로서 하나 이상의 알킬 (메트)아크릴레이트를 단량체 성분(들)으로 하는 아크릴계 중합체(단독중합체 또는 공중합체)를 포함하는 것들이 있다.
상기 아크릴계 점착제의 알킬 (메트)아크릴레이트에는 예를 들어 메틸 (메트)아크릴레이트, 에틸 (메트)아크릴레이트, 프로필 (메트)아크릴레이트, 아이소프로필 (메트)아크릴레이트, 부틸 (메트)아크릴레이트, 아이소부틸 (메트)아크릴레이트, s-부틸 (메트)아크릴레이트, t-부틸 (메트)아크릴레이트, 펜틸 (메트)아크릴레이트, 헥실 (메트)아크릴레이트, 헵틸 (메트)아크릴레이트, 옥틸 (메트)아크릴레이트, 2-에틸헥실 (메트)아크릴레이트, 아이소옥틸 (메트)아크릴레이트, 노닐 (메트)아크릴레이트, 아이소노닐 (메트)아크릴레이트, 데실 (메트)아크릴레이트, 아이소데실 (메트)아크릴레이트, 운데실 (메트)아크릴레이트, 도데실 (메트)아크릴레이트, 트라이데실 (메트)아크릴레이트, 테트라데실 (메트)아크릴레이트, 펜타데실 (메트)아크릴레이트, 헥사데실 (메트)아크릴레이트, 헵타데실 (메트)아크릴레이트, 옥타데실 (메트)아크릴레이트, 노나데실 (메트)아크릴레이트, 에이코실 (메트)아크릴레이트 등이 있다. 상기 알킬 (메트)아크릴레이트로서는, 알킬기가 탄소수 4 내지 18인 것들이 바람직하다. 상기 알킬 (메트)아크릴레이트에서, 상기 알킬기는 선형이거나 분지될 수 있다.
상기 아크릴계 중합체는 필요에 따라 응집력, 내열성 및 가교성을 개선시킬 목적으로 전술한 알킬 (메트)아크릴레이트(공중합성 단량체 성분)와 공중합이 가능한 임의의 다른 단량체 성분에 대응하는 단위를 함유한다. 상기 공중합성 단량체 성분으로는 예를 들어 카복시기 함유 단량체, 예를 들어 (메트)아크릴산(아크릴산, 메트아크릴산), 카복시에틸 아크릴레이트, 카복시펜틸 아크릴레이트, 이타콘산, 말레산, 퓨마르산, 크로톤산; 산 무수물기 함유 단량체, 예를 들어 말레산 무수물, 이타콘산 무수물; 하이드록실기 함유 단량체, 예를 들어 하이드록시에틸 (메트)아크릴레이트, 하이드록시프로필 (메트)아크릴레이트, 하이드록시부틸 (메트)아크릴레이트, 하이드록시헥실 (메트)아크릴레이트, 하이드록시옥틸 (메트)아크릴레이트, 하이드록시데실 (메트)아크릴레이트, 하이드록시라우릴 (메트)아크릴레이트, (4-하이드록시메틸사이클로헥실)메틸 메트아크릴레이트; 설폰산기 함유 단량체, 예를 들어 스타이렌설폰산, 알릴설폰산, 2-(메트)아크릴아미드-2-메틸프로판설폰산, (메트)아크릴아미드-프로판설폰산, 설포프로필 (메트)아크릴레이트, (메트)아크릴로일옥시나프탈렌설폰산; 인산기 함유 단량체, 예를 들어 2-하이드록시에틸 아크릴로일포스페이트; (N-치환된) 아미드 단량체, 예를 들어 (메트)아크릴아미드, N,N-다이메틸(메트)아크릴아미드, N-부틸(메트)아크릴아미드, N-메틸올(메트)아크릴아미드, N-메틸올프로판(메트)아크릴아미드; 아미노알킬 (메트)아크릴레이트 단량체, 예를 들어 아미노에틸 (메트)아크릴레이트, N,N-다이메틸아미노에틸 (메트)아크릴레이트, t-부틸아미노에틸 (메트)아크릴레이트; 알콕시알킬 (메트)아크릴레이트 단량체, 예를 들어 메톡시에틸 (메트)아크릴레이트, 에톡시에틸 (메트)아크릴레이트; 시아노아크릴레이트 단량체, 예를 들어 아크릴로나이트릴, 메트아크릴로나이트릴; 에폭시기 함유 아크릴계 단량체, 예를 들어 글리시딜 (메트)아크릴레이트; 스타이렌 단량체, 예를 들어 스타이렌, α-메틸스타이렌; 비닐 에스터 단량체, 예를 들어 비닐 아세테이트, 비닐 프로피오네이트; 올레핀 단량체, 예를 들어 아이소프렌, 부타다이엔, 아이소부틸렌; 비닐 에테르 단량체, 예를 들어 비닐 에테르; 질소 함유 단량체, 예를 들어 N-비닐피롤리돈, 메틸비닐피롤리돈, 비닐피리딘, 비닐피페리돈, 비닐피리미딘, 비닐피페라진, 비닐피라진, 비닐피롤, 비닐이미다졸, 비닐옥사졸, 비닐모폴린, N-비닐카본아미드, N-비닐카프로락탐; 말레이미드 단량체, 예를 들어 N-사이클로헥실말레이미드, N-아이소프로필말레이미드, N-라우릴말레이미드, N-페닐말레이미드; 이타콘이미드 단량체, 예를 들어 N-메틸이타콘이미드, N-에틸이타콘이미드, N-부틸이타콘이미드, N-옥틸이타콘이미드, N-2-에틸헥실이타콘이미드, N-사이클로헥실이타콘이미드, N-라우릴이타콘이미드; 석신이미드 단량체, 예를 들어 N-(메트)아크릴로일옥시메틸렌석신이미드, N-(메트)아크릴로일-6-옥시헥사메틸렌석신이미드, N-(메트)아크릴로일-8-옥시옥타메틸렌석신이미드; 아크릴 글리콜레이트 단량체, 예를 들어 폴리에틸렌 글리콜 (메트)아크릴레이트, 폴리프로필렌 글리콜 (메트)아크릴레이트, 메톡시에틸렌 글리콜 (메트)아크릴레이트, 메톡시폴리프로필렌 글리콜 (메트)아크릴레이트; 헤테로 고리, 할로겐 원자, 실리콘 원자 등을 갖는 아크릴레이트 단량체, 예를 들어 테트라하이드로푸르푸릴 (메트)아크릴레이트, 플루오로 (메트)아크릴레이트, 실리콘 (메트)아크릴레이트; 다작용성 단량체, 예를 들어 헥산다이올 다이(메트)아크릴레이트, (폴리)에틸렌 글리콜 다이(메트)아크릴레이트, (폴리)프로필렌 글리콜 다이(메트)아크릴레이트, 네오펜틸글리콜 다이(메트)아크릴레이트, 펜타에리쓰리톨 다이(메트)아크릴레이트, 트라이메틸올프로판 트라이(메트)아크릴레이트, 펜타에리쓰리톨 트라이(메트)아크릴레이트, 다이펜타에리쓰리톨 헥사(메트)아크릴레이트, 에폭시아크릴레이트, 폴리에스터 아크릴레이트, 유레탄 아크릴레이트, 다이비닐벤젠, 부틸 다이(메트)아크릴레이트, 헥실 다이(메트)아크릴레이트 등이 있다. 하나 이상의 이들 공중합성 단량체 성분들을 본 발명에서 단독으로 또는 조합하여 사용할 수 있다.
본 발명에 사용할 수 있는 상기 방사선 경화성 점착제(또는 에너지선 경화성 점착제)(조성물)로는 예를 들어 기재 중합체로서 중합체 측쇄, 주쇄 또는 주쇄 말단에 라디칼 반응성 탄소-탄소 이중 결합을 갖는 중합체를 포함하는 내재형 방사선 경화성 점착제, 및 점착제 중에 UV 경화성 단량체 성분 또는 올리고머 성분을 배합시켜 제조한 방사선 경화성 점착제가 있다. 본 발명에서 또한 사용할 수 있는 열 팽창성 점착제로는 예를 들어 점착제 및 발포제(특히 열 팽창성 미소구)를 포함하는 것들이 있다.
본 발명에서, 상기 점착제층(32)은 본 발명의 이점들을 손상시키지 않는 범위 내에서 다양한 첨가제들(예를 들어 점착부여 수지, 착색제, 증점제, 증량제, 충전제, 가소제, 노화방지제, 산화방지제, 계면활성제, 가교제 등)을 함유할 수 있다.
상기 가교제는 특별히 제한되지 않으며 공지된 가교제를 사용할 수 있다. 구체적으로, 상기 가교제로서, 아이소시아네이트계 가교제, 에폭시계 가교제, 멜라민계 가교제 및 퍼옥사이드계 가교제뿐만 아니라, 우레아계 가교제, 금속 알콕사이드계 가교제, 금속 킬레이트계 가교제, 금속염계 가교제, 카보다이이미드계 가교제, 옥사졸린계 가교제, 아지리딘계 가교제, 아민계 가교제 등을 들 수 있으며, 아이소시아네이트계 가교제 및 에폭시계 가교제가 적합하다. 상기 가교제를 단독으로 또는 2종 이상을 조합하여 사용할 수 있다. 한편, 상기 가교제의 사용량은 특별히 제한되지 않는다.
상기 아이소시아네이트계 가교제의 예로는 저급 지방족 폴리아이소시아네이트, 예를 들어 1,2-에틸렌 다이아이소시아네이트, 1,4-부틸렌 다이아이소시아네이트, 및 1,6-헥사메틸렌 다이아이소시아네이트; 지환족 폴리아이소시아네이트, 예를 들어 사이클로펜틸렌 다이아이소시아네이트, 사이클로헥실렌 다이아이소시아네이트, 아이소포론 다이아이소시아네이트, 수소화된 톨릴렌 다이아이소시아네이트, 및 수소화된 자일릴렌 다이아이소시아네이트; 및 방향족 폴리아이소시아네이트, 예를 들어 2,4-톨릴렌 다이아이소시아네이트, 2,6-톨릴렌 다이아이소시아네이트, 4,4'-다이페닐메탄 다이아이소시아네이트, 및 자일릴렌 다이아이소시아네이트가 있다. 또한, 트라이메틸올프로판/톨릴렌 다이아이소시아네이트 삼량체 부가물[니폰폴리우레탄공업(주) 제조, 상품명 "COLONATE L"], 트라이메틸올프로판/헥사메틸렌 다이아이소시아네이트 삼량체 부가물[니폰폴리우레탄공업(주) 제조, 상품명 "COLONATE HL"] 등이 또한 사용된다. 또한, 상기 에폭시계 가교제의 예로는 N,N,N',N'-테트라글리시딜-m-자일렌다이아민, 다이글리시딜아닐린, 1,3-비스(N,N-글리시딜아미노메틸)사이클로헥산, 1,6-헥산다이올 다이글리시딜 에테르, 네오펜틸 글리콜 다이글리시딜 에테르, 에틸렌 글리콜 다이글리시딜 에테르, 프로필렌 글리콜 다이글리시딜 에테르, 폴리에틸렌 글리콜 다이글리시딜 에테르, 폴리프로필렌 글리콜 다이글리시딜 에테르, 솔비톨 폴리글리시딜 에테르, 글리세롤 폴리글리시딜 에테르, 펜타에리쓰리톨 폴리글리시딜 에테르, 폴리글리세롤 폴리글리시딜 에테르, 솔비탄 폴리글리시딜 에테르, 트라이메틸올프로판 폴리글리시딜 에테르, 아디프산 다이글리시딜 에테르, o-프탈산 다이글리시딜 에스터, 트라이글리시딜-트리스(2-하이드록시에틸)아이소시아누레이트, 레소르신 다이글리시딜 에테르, 및 비스페놀-S-다이글리시딜 에테르, 및 또한 분자 중에 2개 이상의 에폭시기를 갖는 에폭시계 수지가 있다.
본 발상기 점착제층(32)은, 예를 들어 점착제 및 임의로는명에서는 상기 가교제를 사용하는 대신에 또는 상기 가교제와 함께, 상기 점착제층을 전자선 또는 UV선으로 조사함으로써 가교시킬 수도 있다.
상기 점착제층(32)은, 예를 들어 점착제 및 임의로 용매 및 다른 첨가제를 혼합하고, 이어서 시트형 층으로 성형시킴을 포함하는 통상적으로 사용되는 방법을 사용하여 형성시킬 수 있다. 구체적으로, 예를 들어 상기 기재(31) 상에 점착제 및 임의로 용매 및 다른 첨가제를 함유하는 혼합물을 도포함을 포함하는 방법; 상기 혼합물을 적합한 세퍼레이터(예를 들어 박리지) 상에 도포하여 점착제층(32)을 형성시키고, 이어서 이를 기재(31) 상에 전사(이착)함을 포함하는 방법 등을 들 수 있다.
특별히 제한되는 것은 아니지만, 상기 점착제층(32)의 두께는 예를 들어 5㎛ 내지 300㎛(바람직하게는 5㎛ 내지 200㎛, 보다 바람직하게는 5㎛ 내지 100㎛, 훨씬 더 바람직하게는 7㎛ 내지 50㎛) 등이다. 상기 점착제층(32)의 두께가 상기 범위 내에 있는 경우, 상기 층은 적합한 점착력을 발휘할 수 있다. 상기 점착제층(32)은 단층이거나 다층일 수 있다.
플립칩형 반도체 이면용 필름(2)에 대한 다이싱 테이프(3)의 점착제층(32)의 접착력(23℃, 박리각도 180도, 박리속도 300㎜/분)은 바람직하게는 0.02N/20㎜ 내지 10N/20㎜, 보다 바람직하게는 0.05N/20㎜ 내지 5N/20㎜의 범위 내에 있다. 상기 접착력이 0.02N/20㎜ 이상인 경우, 반도체 웨이퍼의 다이싱에서 상기 반도체 칩이 갑자기 날아가는 것을 방지할 수 있다. 한편으로, 상기 접착력이 10N/20㎜ 이하인 경우, 반도체 칩을 픽업함에 있어서 상기 칩의 박리를 촉진하고 상기 점착제가 남는 것을 방지한다.
한편, 플립칩형 반도체 이면용 필름(2) 또는 다이싱 테이프 일체형 반도체 이면용 필름(1)은 대전방지능을 갖도록 제조할 수 있다. 이러한 구성으로 인해, 접착시 및 박리시의 정전기 발생 또는 상기 정전기에 의한 반도체 웨이퍼 등의 하전으로 인해 회로가 파손되는 것을 방지할 수 있다. 상기 대전방지능의 부여는 기재(31), 점착제층(32) 및 반도체 이면용 필름(2)에 대전방지제 또는 도전성 물질을 첨가하는 방법, 또는 기재(31) 상에 전하 이동 착체, 금속 필름 등으로 구성된 도전성 층을 제공하는 방법과 같은 적합한 방식에 의해 수행될 수 있다. 이러한 방법으로서, 반도체 웨이퍼를 변질시킬 우려가 있는 불순물 이온이 발생하기 어려운 방법이 바람직하다. 도전성의 부여, 열전도성의 개선 등을 목적으로 배합되는 도전성 물질(도전성 충전재)의 예로는 은, 알루미늄, 금, 구리, 니켈, 도전성 합금 등의 구형, 바늘형 또는 박편형 금속 분말; 알루미나와 같은 금속 산화물; 비결정성 카본 블랙 및 그래파이트가 있다. 그러나, 상기 반도체 이면용 필름(2)은 비도전성이며, 전기적 누설이 없다는 관점에서 바람직하다.
또한, 상기 플립칩형 반도체 이면용 필름(2) 또는 다이싱 테이프 일체형 반도체 이면용 필름(1)을 롤 형상으로 감긴 형태로 형성시키거나 시트(필름)가 적층된 형태로 형성시킬 수 있다. 예를 들어, 상기 필름이 롤 형상으로 감긴 형태를 갖는 경우, 상기 필름은 상기 반도체 이면용 필름(2) 또는 상기 반도체 이면용 필름(2)과 다이싱 테이프(3)의 적층물이 필요에 따라 세퍼레이터에 의해 보호되는 상태로 롤 형상으로 감기며, 이에 의해 상기 필름을 롤 형상으로 감긴 상태 또는 형태로 반도체 이면용 필름(2) 또는 다이싱 테이프 일체형 반도체 이면용 필름(1)으로서 제조할 수 있다. 이에 관하여, 롤 형상으로 감긴 상태 또는 형태의 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)은 기재(31), 상기 기재(31)의 표면 상에 형성된 점착제층(32), 상기 점착제층(32) 상에 형성된 반도체 이면용 필름(2), 및 상기 기재(31)의 다른 면 상에 형성된 박리처리층(배면처리층)에 의해 구성될 수 있다.
한편, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)의 두께(반도체 이면용 필름의 두께와 기재(31) 및 점착제층(32)을 포함한 다이싱 테이프의 두께의 전체 두께)는 예를 들어 8㎛ 내지 1,500㎛의 범위 중에서 선택될 수 있으며, 바람직하게는 20㎛ 내지 850㎛, 보다 바람직하게는 31㎛ 내지 500㎛, 특히 바람직하게는 47㎛ 내지 330㎛이다.
이에 관하여, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)에서, 상기 다이싱 테이프(3)의 점착제층(32)의 두께에 대한 상기 반도체 이면용 필름(2)의 두께의 비 또는 상기 다이싱 테이프의 두께(상기 기재(31) 및 점착제층(32)의 전체 두께)에 대한 상기 반도체 이면용 필름(2)의 두께의 비를 조절함으로써, 다이싱 공정 시의 다이싱 성질, 픽업 공정 시의 픽업 성질 등을 개선시킬 수 있고 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)을 상기 반도체 웨이퍼의 다이싱 공정에서부터 반도체 칩의 플립칩 결합 공정까지 유효하게 사용할 수 있다.
(다이싱 테이프 일체형 반도체 이면용 필름의 제조 방법)
본 실시태양에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 제조 방법을, 도 1에 도시된 다이싱 테이프 일체형 반도체 이면용 필름을 예로 하여 설명한다. 먼저, 기재(31)를 종래 공지된 제막 방법에 의해 형성시킬 수 있다. 상기 제막 방법의 예로는 캘린더 제막법, 유기 용매 중에서의 캐스팅법, 밀폐계에서의 인플레이션 압출법, T 다이 압출법, 공압출법, 및 건식 적층법이 있다.
이어서, 상기 점착제 조성물을 기재(31)에 도포하고 건조시켜(필요에 따라 가열 하에 가교시켜) 점착제층(32)을 형성시킨다. 상기 코팅 시스템은 롤 코팅, 스크린 코팅, 그라비아 코팅 등을 포함한다. 상기 점착제 조성물을 상기 기재(31)에 직접 도포하여 상기 기재(31) 상에 상기 점착제층(32)을 형성시키거나; 또는 상기 점착제 조성물을 표면 윤활 처리한 박리지 등에 도포하여 점착제층(32)을 형성시킬 수 있으며, 상기 점착제층(32)을 기재(31) 상에 전사시킬 수도 있다. 이와 함께, 상기 기재(31) 상에 점착제층(32)이 형성된 다이싱 테이프(3)를 형성시킨다.
한편으로, 상기 반도체 이면용 필름(2)의 형성을 위한 형성 재료를 박리 시트 상에 도포하여 소정의 두께를 갖는 코팅층을 형성시키고, 이어서 소정의 조건하에서 건조시켜(열 경화가 필요한 경우 임의로 가열하고, 건조시켜) 코팅층을 형성시킨다.
이 경우에, 상기 박리 시트는 바람직하게는 50㎚ 내지 3㎛, 보다 바람직하게는 60㎚ 내지 2㎛, 훨씬 더 바람직하게는 70㎚ 내지 1㎛의 표면 조도(Ra)를 갖는다. 상기 박리 시트의 표면 조도(Ra)가 50㎚ 내지 3㎛의 범위 내에 있는 경우, 상기 박리 시트에 대향하는 측 상의 상기 코팅층(반도체 이면용 필름(2))의 표면 조도는 목적하는 것일 수 있다.
상기 반도체 이면용 필름(2)을 형성하기 위한 형성 재료를 제 1 박리 시트 상에 도포하고, 이어서 제 2 박리 시트를 상기 상에 덧씌우고 그 후에 건조시켜 반도체 이면용 필름(2)을 형성시킨다. 이 경우에, 상기 제 1 박리 시트 및 제 2 박리 시트 중 어느 하나는 상기 반도체 이면용 필름(2)의 표면을 평활하게 만들 수 있도록 선택되고, 상기 둘 중 다른 하나는 상기 반도체 이면용 필름(2)의 표면 조도(Ra)가 50㎚ 내지 3㎛의 범위 내에 있을 수 있도록 선택된다. 상기 코팅층(반도체 이면용 필름(2))을 점착제층(32) 상에 전사시켜 상기 점착제층(32) 상에 반도체 이면용 필름(2)을 형성시킨다.
상기 반도체 이면용 필름(2)을 입경(평균 입경, 최대 입경 등) 및 상기 중에 있는 충전재의 양에 따라 조정할 수 있다. 상기 충전재의 입경에 관하여, 상기 평균 입경 또는 최대 입경은 50㎚ 내지 3㎛인 것이 중요하지만, 상기 크기가 3㎛를 초과하는 경우에라도, 상기 반도체 이면용 필름(2)의 표면 조도(Ra)를 상기 반도체 이면용 필름의 두께 및 상기 충전재의 양에 따라 50㎚ 내지 3㎛의 범위 내에 있도록 만들 수 있다. 구체적으로, 상기 충전재의 평균 입경은 바람직하게는 100㎚ 내지 2㎛, 보다 바람직하게는 300㎚ 내지 1㎛이다. 상기 충전재의 최대 입경은 바람직하게는 5㎛ 이하이고, 보다 바람직하게는 4㎛ 이하이며, 훨씬 더 바람직하게는 3㎛ 이하이다(그러나, 상기 충전재의 평균 입경이 상기 범위 내에 있는 것이 중요하다). 상기에 따라, 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1)을 수득할 수 있다. 상기 반도체 이면용 필름(2)의 형성에 열 경화가 필요한 경우, 상기 열 경화를 상기 코팅층이 부분적으로 경화될 수 있지만, 바람직하게는 상기 경화층이 열 경화되지 않도록 하는 정도로 수행하는 것이 중요하다.
본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1)은 플립칩 접속 공정을 포함한 반도체 장치의 제조에 적합하게 사용할 수 있다. 즉, 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1)을 플립칩 실장된 반도체 장치의 제조에 사용하며, 따라서 상기 플립칩 실장된 반도체 장치를 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)의 반도체 이면용 필름(2)이 상기 반도체 칩의 이면에 부착되는 상태 또는 형태로 제조한다. 따라서, 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1)을 플립칩 실장된 반도체 장치(상기 반도체 칩이 기판 등의 피착체에 플립칩 결합 방법에 의해 고정되는 상태 또는 형태의 반도체 장치)에 사용할 수 있다.
상기 반도체 이면용 필름(2)은 또한 다이싱 테이프 일체형 반도체 이면용 필름(1)에서와 같이, 플립칩 실장된 반도체 장치(반도체 칩이 기판 등의 피착체에 플립칩 결합 방법에 의해 고정되는 상태 또는 형태의 반도체 장치)에 사용할 수 있다.
본 발명의 반도체 이면용 필름이 부착된 반도체 소자를 보관용 부재(예를 들어 커버 테이프) 중에서 보관하는 경우, 상기 반도체 소자의 이면에 형성된 반도체 이면용 필름은 그의 보관 중 상기 보관용 부재에 점착 또는 접착되는 것이 방지되며, 상기 반도체 소자를 상기 보관용 부재로부터 꺼낼 때 쉽게 꺼낼 수 있다.
(반도체 웨이퍼)
상기 반도체 웨이퍼는 공지되거나 통상적으로 사용되는 반도체 웨이퍼인 한은 특별히 제한되지 않으며 다양한 소재들로 제조된 반도체 웨이퍼 중에서 적합하게 선택 사용될 수 있다. 본 발명에서는, 상기 반도체 웨이퍼로서 실리콘 웨이퍼가 적합하게 사용될 수 있다.
(반도체 장치의 제조 방법)
본 발명에 따른 반도체 장치의 제조 방법을 도 2a 내지 2d를 참조하여 설명할 것이다. 도 2a 내지 2d는 다이싱 테이프 일체형 반도체 이면용 필름(1)이 사용되는 경우의 반도체 장치의 제조 방법을 도시하는 단면 모식도이다.
상기 반도체 장치 제조 방법에 따르면, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)을 사용하여 반도체 장치를 제조할 수 있다. 구체적으로, 상기 방법은 반도체 웨이퍼를 상기 다이싱 테이프 일체형 반도체 이면용 필름 상에 부착하는 공정, 상기 반도체 웨이퍼를 다이싱하는 공정, 상기 다이싱에 의해 수득된 반도체 소자를 픽업하는 공정, 및 상기 반도체 소자를 피착체 상에 플립칩 접속하는 공정을 포함한다.
한편, 상기 반도체 이면용 필름(2)을 사용하는 경우, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)을 사용하는 반도체 장치 제조 방법에 따라 반도체 장치를 또한 제조할 수 있다. 예를 들어 상기 반도체 이면용 필름(2)을 다이싱 테이프에 접합 및 일체화시켜 다이싱 테이프 일체형 반도체 이면용 필름을 제조하며, 상기 다이싱 테이프 일체형 필름을 사용하여 반도체 장치를 제조할 수 있다. 이 경우에, 상기 반도체 이면용 필름(2)을 사용하는 반도체 장치 제조 방법은 전술한 다이싱 테이프 일체형 반도체 이면용 필름을 사용하는 반도체 장치 제조 방법을 구성하는 공정들을 포함하고, 이와 함께, 반도체 이면용 필름을 다이싱 테이프의 점착제층과 접촉할 수 있도록 하는 방식으로 상기 반도체 이면용 필름과 상기 다이싱 테이프를 접합시키는 추가의 공정을 포함한다.
한편으로, 상기 반도체 이면용 필름(2)을 다이싱 테이프와 일체화시키지 않고 반도체 웨이퍼에 직접 부착시킴으로써 사용할 수도 있다. 이 경우에, 상기 반도체 이면용 필름(2)을 사용하는 반도체 장치 제조 방법은 전술한 다이싱 테이프 일체형 반도체 이면용 필름을 사용하는 반도체 장치 제조 방법에서 반도체 웨이퍼를 다이싱 테이프 일체형 반도체 이면용 필름 상에 부착하는 공정 대신에, 반도체 이면용 필름을 반도체 웨이퍼에 부착한 다음 다이싱 테이프를 상기 반도체 웨이퍼가 부착된 반도체 이면용 필름에, 상기 반도체 이면용 필름과 상기 다이싱 테이프의 점착제층이 접촉하는 형태로 부착하는 공정을 포함한다.
본 발명의 또 다른 적용 실시태양에서, 상기 반도체 이면용 필름(2)을, 반도체 웨이퍼를 개별적인 반도체 칩으로 다이싱함으로써 제조한 반도체 칩에 직접 부착시킬 수도 있다. 이 경우에, 상기 반도체 이면용 필름(2)을 사용하는 반도체 장치 제조 방법은 예를 들어 다이싱 테이프를 반도체 웨이퍼에 부착하는 공정, 상기 반도체 웨이퍼의 다이싱 공정, 상기 다이싱에 의해 수득된 반도체 소자의 픽업 공정, 상기 반도체 소자를 피착체 상에 플립칩 접속하는 공정, 및 상기 반도체 소자에 반도체 이면용 필름을 부착하는 공정 중 하나 이상을 포함한다.
(실장 공정)
먼저, 도 2a에 도시된 바와 같이, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)의 반도체 이면용 필름(2) 상에 임의로 제공된 세퍼레이터를 적합하게 박리하고 반도체 웨이퍼(4)를 상기 반도체 이면용 필름(2) 상에 접착 유지에 의해 부착시켜 고정되게 한다(실장 공정). 이때, 상기 반도체 이면용 필름(2)은 경화되지 않은 상태(반경화된 상태를 포함함)로 있다. 또한, 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)을 상기 반도체 웨이퍼(4)의 이면에 부착시킨다. 상기 반도체 웨이퍼(4)의 이면은 회로면에 대향하는 면(비-회로면, 비-전극 형성면 등으로도 지칭됨)을 의미한다. 상기 부착 방법은 특별히 제한되지 않지만 압착 결합에 의한 방법이 바람직하다. 상기 압착 결합은 통상 압착 롤 등의 압착 수단으로 압착하는 동안 수행된다.
(다이싱 공정)
이어서, 도 2b에 도시된 바와 같이, 반도체 웨이퍼(4)를 다이싱한다. 이에 대해서, 상기 반도체 웨이퍼(4)를 소정의 크기로 절단하고 개별화하여(작은 조각들로 형성된다) 반도체 칩(5)을 제조한다. 예를 들어 상기 반도체 웨이퍼(4)의 회로면 측으로부터 통상적인 방법에 따라 다이싱을 수행한다. 더욱이, 본 공정은 예를 들어 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)에 도달하는 슬릿을 형성하는 풀-컷(full-cut)이라 칭하는 절단 방법을 채용할 수 있다. 본 공정에 사용되는 다이싱 장치는 특별히 제한되지 않으며, 종래 공지된 장치를 사용할 수 있다. 더욱이, 상기 반도체 웨이퍼(4)는 상기 반도체 이면용 필름을 갖는 다이싱 테이프 일체형 반도체 이면용 필름(1)에 의해 접착 고정되므로, 칩 균열 및 칩 날림이 억제될 수 있을 뿐만 아니라, 상기 반도체 웨이퍼(4)의 손상도 또한 억제될 수 있다. 이에 관하여, 상기 반도체 이면용 필름(2)이 에폭시 수지를 함유하는 수지 조성물로 형성되는 경우, 상기 필름을 다이싱에 의해 절단하는 경우에도 그의 절단면에서 상기 반도체 이면용 필름의 접착제층으로부터의 접착제 분출 발생이 억제되거나 방지될 수 있다. 그 결과, 상기 절단면 자체의 재부착(블로킹)이 억제되거나 방지될 수 있으며, 따라서 후술하는 픽업을 더욱 편리하게 수행할 수 있다.
상기 다이싱 테이프 일체형 반도체 이면용 필름(1)을 팽창시키는 경우, 상기 팽창을 종래 공지된 팽창 장치를 사용하여 수행할 수 있다. 상기 팽창 장치는 다이싱 고리를 통해 상기 다이싱 테이프 일체형 반도체 이면용 필름(1)을 아래로 밀어낼 수 있는 도넛 형상의 외부 고리와, 상기 외부 고리보다 작은 직경을 갖고 상기 다이싱 테이프 일체형 반도체 이면용 필름을 지지하는 내부 고리를 갖는다. 상기 팽창 공정으로 인해, 후술되는 픽업 공정에서 서로의 접촉을 통한 인접 반도체 칩들의 손상을 방지할 수 있다.
(픽업 공정)
상기 다이싱 테이프 일체형 반도체 이면용 필름(1)에 접착 고정된 반도체 칩(5)을 수거하기 위해서, 상기 반도체 칩(5)의 픽업을 도 2c에 도시된 바와 같이 수행하여 상기 반도체 칩(5)을 상기 다이싱 테이프(3)로부터 반도체 이면용 필름(2)과 함께 박리한다. 상기 픽업 방법은 특별히 제한되지 않으며 종래 공지된 다양한 방법들을 채용할 수 있다. 예를 들어, 각각의 반도체 칩(5)을 다이싱 테이프 일체형 반도체 이면용 필름(1)의 기재(31) 측으로부터 바늘로 밀어올리고 상기 밀어낸 반도체 칩(5)을 픽업 장치로 픽업함을 포함하는 방법을 들 수 있다. 이에 관하여, 상기 픽업된 반도체 칩(5)의 이면은 상기 반도체 이면용 필름(2)으로 보호된다.
이어서, 상기 픽업된 반도체 칩(5)을 반송을 위해 보관용 부재 중에 수납한다. 상기 보관용 부재 중에는, 테이프와 같은 두꺼운 판지가 기계 방향으로 일정한 간격으로 있는 전자 부품 수납부가 형성되어 있다. 상기 반도체 칩(5)을 상기 수납부에 놓은 후에, 상기 부재의 윗면을 커버 테이프로 열-밀봉하고, 이어서 상기 부재를 릴 모양으로 감아 반송한다.
(플립칩 접속 공정)
상기 반도체 칩이 반송된 장소에서, 상기 커버 테이프를 상기 보관용 부재로부터 박리하고 수납된 반도체 칩(5)을 에어 노즐에 의해 흡착시킨다. 상기 에어 노즐에 의해 흡착된 반도체 칩(5)을 도 2d에 도시된 바와 같이, 플립칩 결합 방법(플립칩 실장 방법)에 의해 기판 등의 피착체에 고정시킨다. 구체적으로, 상기 반도체 칩(5)의 회로면(표면, 회로 패턴 형성면, 전극 형성면이라고도 칭함)이 피착체(6)에 대향되는 형태로 상기 반도체 칩(5)을 통상적인 방식에 따라 상기 피착체(6)에 고정시킨다. 예를 들어, 상기 반도체 칩(5)의 회로면 측에 형성된 범프 51을 상기 피착체(6)의 접속 패드에 점착된 접합용의 도전성 물질(61)(예를 들어 땜납)에 대해 압착하고, 상기 도전성 물질을 용융시켜, 상기 반도체 칩(5)과 피착체(6) 간의 전기 접속을 확보하며 이에 의해 상기 반도체 칩(5)이 상기 피착체(6)에 고정된다(플립칩 결합 공정). 이 경우에, 상기 반도체 칩(5)과 피착체(6) 사이에 틈이 형성되고 상기 틈 간의 거리는 일반적으로 약 30㎛ 내지 300㎛ 등일 수 있다. 상기 피착체(6) 상에 상기 반도체 칩(5)을 플립칩 결합(플립칩 접속)시킨 후에, 상기 반도체 칩(5)과 피착체(6)의 계면 및 틈을 세정하고, 이어서 캡슐화 물질(예를 들어 캡슐화 수지)을 상기 틈에 충전함으로써 상기 둘을 밀봉시킨다.
상기 피착체(6)로서, 리드 프레임 및 회로 기판(예를 들어 배선 회로 기판)과 같은 다양한 기판들을 사용할 수 있다. 상기 기판의 재질은 특별히 제한되지 않으며 세라믹 기판 및 플라스틱 기판을 들 수 있다. 상기 플라스틱 기판의 예로는 에폭시 기판, 비스말레이미드 트라이아진 기판, 및 폴리이미드 기판이 있다.
상기 플립칩 결합 공정에서, 상기 범프 및 도전성 물질의 재질은 특별히 제한되지 않으며 그의 예로는 주석-납계 금속 물질, 주석-은계 금속 물질, 주석-은-구리계 금속 물질, 주석-아연계 금속 물질, 및 주석-아연-비스무쓰계 금속 물질, 및 금계 금속 물질 및 구리계 금속 물질과 같은 땜납류(합금)가 있다.
한편, 상기 플립칩 결합 공정에서, 상기 도전성 물질을 용융시켜 상기 반도체 칩(5)의 회로면 측의 범프 및 상기 피착체(6) 표면 상의 도전성 물질을 접속시킨다. 상기 도전성 물질의 용융 온도는 통상 약 260℃(예를 들어 250℃ 내지 300℃)이다. 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름을, 상기 반도체 이면용 필름을 에폭시 수지 등과 함께 형성함으로써 상기 플립칩 결합 공정에서 고온을 견딜 수 있는 내열성을 갖도록 만들 수 있다.
본 공정에서, 반도체 칩(5)과 피착체(6) 간의 대향면(전극 형성면) 및 틈을 세정하는 것이 바람직하다. 상기 세정에 사용되는 세정액은 특별히 제한되지 않으며 그의 예로는 유기 세정액 및 수성 세정액이 있다. 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름 중의 반도체 이면용 필름은 상기 세정액에 대해 내용매성을 가지며 상기 세정액에 대해 실질적으로 용해성이 없다. 따라서, 전술한 바와 같이, 다양한 세정액들을 상기 세정액으로서 사용할 수 있으며 상기 세정을 임의의 특별한 세정액의 필요 없이 임의의 통상적인 방법에 의해 성취할 수 있다.
이어서, 상기 플립칩-결합된 반도체 칩(5)과 피착체(6) 사이의 틈을 캡슐화하기 위해서 캡슐화 공정을 수행한다. 상기 캡슐화 공정은 캡슐화 수지를 사용하여 수행한다. 이때 상기 캡슐화 조건은 특별히 제한되지 않지만 상기 캡슐화 수지의 경화를 대개는 175℃에서 60초 내지 90초 동안 수행한다. 그러나, 본 발명에서는 이에 제한되지 않고, 상기 경화를 예를 들어 165 내지 185℃의 온도에서 수 분간 수행할 수도 있다. 상기 공정으로 인해, 상기 반도체 이면용 필름(2)은 완전히 또는 거의 완전히 경화될 수 있으며 반도체 소자의 이면에 우수한 밀착성으로 접착될 수 있다. 더욱이, 본 발명에 따른 반도체 이면용 필름(2)을 상기 필름이 경화되지 않은 상태에 있을 때에도 상기 캡슐화 공정에서 상기 캡슐화 물질과 함께 열 경화시킬 수 있으며, 따라서 상기 반도체 이면용 필름(2)의 열 경화를 위한 공정을 새로 추가할 필요가 없다.
상기 캡슐화 수지는 상기 물질이 절연성을 갖는 수지(절연 수지)인 한은 특별히 제한되지 않으며 캡슐화 수지 등의 공지된 캡슐화 물질들 중에서 적합하게 선택, 사용될 수 있다. 상기 캡슐화 수지는 바람직하게는 탄성을 갖는 절연 수지이다. 상기 캡슐화 수지의 예로는 에폭시 수지를 함유하는 수지 조성물이 있다. 상기 에폭시 수지로서, 상기에 예시된 에폭시 수지를 들 수 있다. 나아가, 에폭시 수지를 함유하는 수지 조성물로 구성된 캡슐화 수지는 에폭시 수지 이외의 열경화성 수지(예를 들어 페놀 수지) 또는 상기 에폭시 수지 외에 열가소성 수지를 함유할 수도 있다. 한편, 페놀 수지를 또한 상기 에폭시 수지의 경화제로서 사용할 수 있으며, 상기와 같은 페놀 수지로서 상기에 예시된 페놀 수지들을 들 수 있다.
상기 다이싱 테이프 일체형 반도체 이면용 필름(1) 또는 반도체 이면용 필름(2)을 사용하여 제조된 반도체 장치(플립칩 실장된 반도체 장치)에 따르면, 상기 반도체 이면용 필름이 상기 반도체 칩의 이면에 부착되며, 따라서 레이저 마킹을 우수한 가시성으로 적용할 수 있다. 특히, 상기 마킹 방법이 레이저 마킹 방법인 경우에도, 레이저 마킹을 우수한 콘트라스트 비로 적용할 수 있으며, 레이저 마킹에 의해 적용된 각종 정보(문자 정보, 그래픽 정보)를 양호한 가시성으로 관찰하는 것이 가능하다. 레이저 마킹에서, 공지된 레이저 마킹 장치를 사용할 수 있다. 더욱이, 레이저로서, 기체 레이저, 고체-상태 레이저 및 액체 레이저 등의 다양한 레이저들을 사용하는 것이 가능하다. 구체적으로, 상기 기체 레이저로서 임의의 공지된 기체 레이저를 특별한 제한 없이 사용할 수 있으나, 이산화 탄소 레이저(CO2 레이저) 및 엑시머 레이저(ArF 레이저, KrF 레이저, XeCl 레이저, XeF 레이저 등)가 적합하다. 상기 고체-상태 레이저로서, 임의의 공지된 고체-상태 레이저를 특별한 제한 없이 사용할 수 있으나 YAG 레이저(예를 들어 Nd:YAG 레이저) 및 YVO4 레이저가 적합하다.
본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1) 또는 반도체 이면용 필름(2)을 사용하여 제조한 반도체 장치는 플립칩 실장 방법에 의해 실장된 반도체 장치이므로, 상기 장치는 다이-본딩(die-bonding) 실장 방법에 의해 실장된 반도체 장치에 비해 얇고 소형화된 형상을 갖는다. 따라서, 상기 반도체 장치를 각종 전자 기기, 전자 부품 또는 그의 재료 및 부재로서 적합하게 사용할 수 있다. 구체적으로, 본 발명의 플립칩 실장된 반도체 장치가 사용되는 전자 장치로서, 소위 "휴대전화" 및 "PHS", 소형 컴퓨터[예를 들어, 소위 "PDA"(휴대용 정보 단말기), 소위 "노트북", 소위 "넷북(상표)", 및 소위 "웨어러블 컴퓨터" 등], "휴대 전화" 및 컴퓨터가 일체화된 소형 전자 기기, 소위 "디지털 카메라(상표)", 소위 "디지털 비디오 카메라", 소형 텔레비전, 소형 게임 기기, 소형 디지털 오디오 플레이어, 소위 "전자수첩", 소위 "전자 사전", 소위 "전자책"용 전자 기기 단말기, 소형 디지털 타입 시계와 같은 모바일형 전자 기기(휴대용 전자 기기) 등을 들 수 있다. 말할 필요도 없이, 모바일형 이외(설치형 등)의 전자 기기, 예를 들어 소위 "데스크탑 컴퓨터", 박형 텔레비전, 녹화 및 재생용 전자 기기(하드 디스크 레코더, DVD 플레이어 등), 프로젝터, 마이크로머신 등을 또한 들 수 있다. 또한, 전자 부품, 또는 전자 기기 및 전자 부품용 재료 및 부재는 특별히 제한되지 않으며 그의 예로서 소위 "CPU"의 부품, 각종 기억 장치(소위 "메모리", 하드 디스크 등)의 부재가 있다.
실시예
다음은 본 발명의 바람직한 실시예를 예시적으로 상세히 설명할 것이다. 그러나, 본 발명은 그의 요지를 넘어서지 않는 한 하기 실시예로 한정되는 것은 아니다. 또한, 각 실시예에서 부는 달리 나타내지 않는 한 중량 기준이다.
실시예 1
<플립칩형 반도체 이면용 필름의 제조>
아크릴 수지(상품명 "SG-708-6", 나가세켐텍스주식회사(Nagase ChemteX Corporation) 제조) 100 부를 기준으로 페녹시 수지(상품명 "EP4250", JER주식회사 제조) 40 부, 페놀 수지(상품명 "MEH-8320", 메이와화성주식회사(Meiwa Chemical Co., Ltd.) 제조) 129 부, 구형 실리카(상품명 "SO-25R", 주식회사아드마텍스(Admatechs Co., Ltd.) 제조, 평균 입경 0.5㎛) 663 부, 염료(상품명 "OIL BLACK BS", 오리엔트화학공업주식회사(Orient Chemical Industries Co., Ltd.) 제조) 14 부, 및 열 경화-촉진 촉매(상품명 "2PHZ-PW", 시코쿠화성공업주식회사(Shikoku Chemical Co., Ltd.) 제조) 1 부를 메틸 에틸 케톤에 용해시켜 23.6 중량%의 고형분 농도를 갖는 접착제 조성물의 용액을 제조하였다.
상기 접착제 조성물 용액을, 박리 라이너(세퍼레이터)로서 실리콘-이형 처리된, 두께 50㎛의 폴리에틸렌 테레프탈레이트 필름으로 구성된 이형처리 필름 상에 도포하고, 이어서 130℃에서 2분간 건조시켜 두께(평균 두께)가 60㎛인 플립칩형 반도체 이면용 필름 A를 제조하였다. 상기 접착제 조성물의 도포를 위해서 바 코터를 사용하였다.
<다이싱 테이프 일체형 반도체 이면용 필름의 제조>
상기 플립칩형 반도체 이면용 필름 A를 다이싱 테이프(상품명 "V-8-T", 닛토덴코주식회사 제조; 기재의 평균 두께, 65㎛; 점착제층의 평균 두께, 10㎛)의 점착제층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프 일체형 반도체 이면용 필름 A를 제조하였다.
실시예 2
<플립칩형 반도체 이면용 필름의 제조>
아크릴 수지(상품명 "SG-708-6", 나가세켐텍스주식회사 제조) 100 부를 기준으로 페녹시 수지(상품명 "EP4250", JER주식회사 제조) 40 부, 페놀 수지(상품명 "MEH-8320", 메이와화성주식회사 제조) 129 부, 구형 실리카(상품명 "SO-25R", 주식회사아드마텍스 제조, 평균 입경 0.5㎛) 1137 부, 염료(상품명 "OIL BLACK BS", 오리엔트화학공업주식회사 제조) 14 부, 및 열 경화-촉진 촉매(상품명 "2PHZ-PW", 시코쿠화성공업주식회사 제조) 1 부를 메틸 에틸 케톤에 용해시켜 23.6 중량%의 고형분 농도를 갖는 접착제 조성물의 용액을 제조하였다.
상기 접착제 조성물 용액을, 박리 라이너(세퍼레이터)로서 실리콘-이형 처리된, 두께 50㎛의 폴리에틸렌 테레프탈레이트 필름으로 구성된 이형처리 필름 상에 도포하고, 이어서 130℃에서 2분간 건조시켜 두께(평균 두께)가 60㎛인 플립칩형 반도체 이면용 필름 B를 제조하였다. 상기 접착제 조성물의 도포 방법은 실시예 1과 동일하였다.
<다이싱 테이프 일체형 반도체 이면용 필름의 제조>
상기 플립칩형 반도체 이면용 필름 B를 다이싱 테이프(상품명 "V-8-T", 닛토덴코주식회사 제조; 기재의 평균 두께, 65㎛; 점착제층의 평균 두께, 10㎛)의 점착제층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프 일체형 반도체 이면용 필름 B를 제조하였다.
실시예 3
<플립칩형 반도체 이면용 필름의 제조>
아크릴 수지(상품명 "SG-708-6", 나가세켐텍스주식회사 제조) 100 부를 기준으로 페녹시 수지(상품명 "EP4250", JER주식회사 제조) 40 부, 페놀 수지(상품명 "MEH-8320", 메이와화성주식회사 제조) 129 부, 구형 실리카(상품명 "SO-25R", 주식회사아드마텍스 제조, 평균 입경 0.5㎛) 426 부, 염료(상품명 "OIL BLACK BS", 오리엔트화학공업주식회사 제조) 14 부, 및 열 경화-촉진 촉매(상품명 "2PHZ-PW", 시코쿠화성공업주식회사 제조) 1 부를 메틸 에틸 케톤에 용해시켜 23.6 중량%의 고형분 농도를 갖는 접착제 조성물의 용액을 제조하였다.
상기 접착제 조성물 용액을, 박리 라이너(세퍼레이터)로서 실리콘-이형 처리된, 두께 50㎛의 폴리에틸렌 테레프탈레이트 필름으로 구성된 이형처리 필름 상에 도포하고, 이어서 130℃에서 2분간 건조시켜 두께(평균 두께)가 60㎛인 플립칩형 반도체 이면용 필름 C를 제조하였다. 상기 접착제 조성물의 도포 방법은 실시예 1과 동일하였다.
<다이싱 테이프 일체형 반도체 이면용 필름의 제조>
상기 플립칩형 반도체 이면용 필름 C를 다이싱 테이프(상품명 "V-8-T", 닛토덴코주식회사 제조; 기재의 평균 두께, 65㎛; 점착제층의 평균 두께, 10㎛)의 점착제층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프 일체형 반도체 이면용 필름 C를 제조하였다.
실시예 4
<플립칩형 반도체 이면용 필름의 제조>
아크릴 수지(상품명 "SG-708-6", 나가세켐텍스주식회사 제조) 100 부를 기준으로 페녹시 수지(상품명 "EP4250", JER주식회사 제조) 40 부, 페놀 수지(상품명 "MEH-8320", 메이와화성주식회사 제조) 129 부, 구형 실리카(상품명 "SO-25R", 주식회사아드마텍스 제조, 평균 입경 0.5㎛) 284 부, 염료(상품명 "OIL BLACK BS", 오리엔트화학공업주식회사 제조) 14 부, 및 열 경화-촉진 촉매(상품명 "2PHZ-PW", 시코쿠화성공업주식회사 제조) 1 부를 메틸 에틸 케톤에 용해시켜 23.6 중량%의 고형분 농도를 갖는 접착제 조성물의 용액을 제조하였다.
상기 접착제 조성물 용액을, 박리 라이너(세퍼레이터)로서 실리콘-이형 처리된, 두께 50㎛의 폴리에틸렌 테레프탈레이트 필름으로 구성된 이형처리 필름 상에 도포하고, 이어서 130℃에서 2분간 건조시켜 두께(평균 두께)가 60㎛인 플립칩형 반도체 이면용 필름 D를 제조하였다. 상기 접착제 조성물의 도포 방법은 실시예 1과 동일하였다.
<다이싱 테이프 일체형 반도체 이면용 필름의 제조>
상기 플립칩형 반도체 이면용 필름 D를 다이싱 테이프(상품명 "V-8-T", 닛토덴코주식회사 제조; 기재의 평균 두께, 65㎛; 점착제층의 평균 두께, 10㎛)의 점착제층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프 일체형 반도체 이면용 필름 D를 제조하였다.
비교예 1
<플립칩형 반도체 이면용 필름의 제조>
아크릴 수지(상품명 "SG-708-6", 나가세켐텍스주식회사 제조) 100 부를 기준으로 페녹시 수지(상품명 "EP4250", JER주식회사 제조) 40 부, 페놀 수지(상품명 "MEH-8320", 메이와화성주식회사 제조) 129 부, 구형 실리카(상품명 "SO-25R", 주식회사아드마텍스 제조, 평균 입경 0.5㎛) 189 부, 염료(상품명 "OIL BLACK BS", 오리엔트화학공업주식회사 제조) 14 부, 및 열 경화-촉진 촉매(상품명 "2PHZ-PW", 시코쿠화성공업주식회사 제조) 1 부를 메틸 에틸 케톤에 용해시켜 23.6 중량%의 고형분 농도를 갖는 접착제 조성물의 용액을 제조하였다.
상기 접착제 조성물 용액을, 박리 라이너(세퍼레이터)로서 실리콘-이형 처리된, 두께 50㎛의 폴리에틸렌 테레프탈레이트 필름으로 구성된 이형처리 필름 상에 도포하고, 이어서 130℃에서 2분간 건조시켜 두께(평균 두께)가 60㎛인 플립칩형 반도체 이면용 필름 E를 제조하였다. 상기 접착제 조성물의 도포 방법은 실시예 1과 동일하였다.
<다이싱 테이프 일체형 반도체 이면용 필름의 제조>
상기 플립칩형 반도체 이면용 필름 E를 다이싱 테이프(상품명 "V-8-T", 닛토덴코주식회사 제조; 기재의 평균 두께, 65㎛; 점착제층의 평균 두께, 10㎛)의 점착제층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프 일체형 반도체 이면용 필름 E를 제조하였다.
(표면 조도의 측정)
각각의 플립칩형 반도체 이면용 필름 A 내지 E의 노출면 측(박리 라이너와는 반대 측의 면)의 표면 조도(Ra)를 JIS B0601에 따라, 비접촉 3차원 조도 측정 장치(WYKO's NT3300)에 의해 측정하였다. 측정 조건은 50배의 힘이었다. 측정 데이터를 중간 필터를 통해 처리하여 목적하는 조도 값을 제공하였다. 모든 플립칩형 반도체 이면용 필름을 상기 중 상이한 5개의 부위에서 분석하고, 데이터를 평균하여 상기 필름의 표면 조도(Ra)를 제공하였다. 결과를 하기 표 1에 나타낸다.
(커버 테이프에 대한 접착 확인)
먼저, 상기 다이싱 테이프 일체형 반도체 이면용 필름으로부터 세퍼레이터를 박리시키고, 반도체 웨이퍼(직경 8in 및 두께 200㎛의 실리콘 거울 웨이퍼)를 반도체 이면용 필름 상에 70℃에서 롤러 압착 결합에 의해 접합시켰다. 추가로, 풀-컷 다이싱 방식으로 상기 반도체 웨이퍼의 다이싱을 수행하여 10㎜ 사각형 칩을 제공하였다. 상기 접합 조건 및 다이싱 조건은 하기와 같다:
(접합 조건)
부착 장치: 상품명 "MA-3000III", 닛토세이키주식회사(Nitto Seiki Co., Ltd.) 제조
부착 속도: 10㎜/분
부착 압력: 0.15MPa
부착 시의 스텝 온도: 70℃
(다이싱 조건)
다이싱 장치: 상품명 "DFD-6361", 디스코사(DISCO Corporation) 제조
다이싱 고리: "2-8-1"(디스코사 제조)
다이싱 속도: 30㎜/초
다이싱 블레이드:
Z1: "203O-SE 27HCDD", 디스코사 제조
Z2: "203O-SE 27HCBB", 디스코사 제조
다이싱 블레이드 회전 속도:
Z1: 40,000r/분
Z2: 45,000r/분
절단 방법: 단계 절단
웨이퍼 칩 크기: 10.0㎜ 사각형
이어서, 다이싱 테이프 일체형 반도체 이면용 필름의 다이싱 테이프 측으로부터 바늘을 사용하여 상기 다이싱에 의해 수득한 반도체 칩을 밀어올림으로써 상기 칩을 플립칩형 반도체 이면용 필름과 함께 상기 점착제층으로부터 픽업하였다. 상기 픽업 조건은 하기와 같다:
(픽업 조건)
픽업 장치: 상품명 "SPA-300", 주식회사신카와(Shinkawa Co., Ltd.) 제조
픽업 바늘의 본수: 9
바늘의 밀어올림 속도: 20㎜/s
바늘의 밀어올림 거리: 500㎛
픽업 시간: 1초
다이싱 테이프 팽창량: 3㎜
상기와 같이 픽업된, 플립칩형 반도체 이면용 필름에 부착된 반도체 칩을, 상기 플립칩형 반도체 이면용 필름 측이 커버 테이프에 대향할 수 있는 형태로 상기 커버 테이프(상품명 "감압성 커버 테이프 No. 2663", 3M사 제조) 상에 놓고, 50℃에서 4일간 건조기 중에 방치하였다. 그 후에, 상기 소자 유지 테이프의 안팎을 뒤집어, 플립칩형 반도체 이면용 필름에 부착된 반도체 칩이 떨어진 샘플은 "양호"로, 상기 반도체 칩이 떨어지지 않은 샘플은 "불량"으로 평가하였다. 결과를 하기 표 1에 나타낸다.
표면 조도(Ra)(㎚) 반도체 이면용 필름의 두께(㎛) 커버 테이프에 대한 접착
실시예 1 500 60 양호
실시예 2 1000 60 양호
실시예 3 200 60 양호
실시예 4 100 60 양호
비교예 1 45 60 불량
(결과)
표 1로부터 알 수 있는 바와 같이, 반도체 소자의 이면에 대향하지 않는 측의 필름 면의 표면 조도(Ra)가 50㎚ 내지 3㎛의 범위 내에 있는 실시예 1 내지 4의 플립칩형 반도체 이면용 필름에 반도체 칩이 부착되는 경우, 상기 반도체 칩을 소자 유지 테이프로부터 쉽게 박리시킬 수 있다.
본 발명을 그의 구체적인 실시태양을 참조하여 상세히 설명하였지만, 본 발명의 범위로부터 이탈함이 없이 다양한 변화 및 변경이 이루어질 수 있음은 당업자에게 자명할 것이다.
본 출원은 2010년 7월 20일자로 출원된 일본 특허 출원 제 2010-163094 호를 기초로 하며, 상기 출원의 전체 내용은 본 발명에 참고로 원용된다.
1: 다이싱 테이프 일체형 반도체 이면용 필름
2: 반도체 이면용 필름
3: 다이싱 테이프
31: 기재
32: 점착제층
33: 반도체 웨이퍼의 부착 부분에 대응하는 부분
4: 반도체 웨이퍼
5: 반도체 칩
51: 반도체 칩(5)의 회로면 측에 형성된 범프
6: 피착체
61: 피착체(6)의 접속 패드에 피착된 접합용 도전성 물질

Claims (3)

  1. 피착체 상에 플립칩 접속된 반도체 소자의 이면에 형성하기 위한 플립칩형 반도체 이면용 필름으로서, 반도체 소자의 이면에 형성될 때 반도체 소자의 이면에 대향하지 않는 측의 표면 조도(Ra)가, 경화 전에, 50㎚ 내지 3㎛의 범위 내인 것을 특징으로 하는 플립칩형 반도체 이면용 필름이, 다이싱 테이프 상에 적층된 다이싱 테이프 일체형 반도체 이면용 필름으로서,
    상기 다이싱 테이프는 기재 상에 점착제층이 적층된 구조이고, 상기 플립칩형 반도체 이면용 필름은 상기 점착제층 상에 적층되어 있고,
    상기 점착체층의 전체면에 상기 플립칩형 반도체 이면용 필름이 형성되어 있는 것을 특징으로 하는 다이싱 테이프 일체형 반도체 이면용 필름.
  2. 제 1 항에 있어서,
    상기 플립칩형 반도체 이면용 필름의 두께는 2㎛ 내지 200㎛의 범위 내인 것을 특징으로 하는 다이싱 테이프 일체형 반도체 이면용 필름.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자의 두께는 20㎛ 내지 300㎛의 범위 내인 것을 특징으로 하는 다이싱 테이프 일체형 반도체 이면용 필름.
KR1020150146704A 2010-07-20 2015-10-21 다이싱 테이프 일체형 반도체 이면용 필름 KR101640349B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-163094 2010-07-20
JP2010163094A JP5048815B2 (ja) 2010-07-20 2010-07-20 フリップチップ型半導体裏面用フィルム、及び、ダイシングテープ一体型半導体裏面用フィルム

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020150005990A Division KR101607803B1 (ko) 2010-07-20 2015-01-13 플립칩형 반도체 이면용 필름 및 다이싱 테이프 일체형 반도체 이면용 필름

Publications (2)

Publication Number Publication Date
KR20150123762A true KR20150123762A (ko) 2015-11-04
KR101640349B1 KR101640349B1 (ko) 2016-07-15

Family

ID=45493852

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020110063909A KR101555733B1 (ko) 2010-07-20 2011-06-29 다이싱 테이프 일체형 반도체 이면용 필름 또는 플립칩형 반도체 이면용 필름을 이용한 반도체 장치의 제조방법, 및 반도체 장치
KR1020150005990A KR101607803B1 (ko) 2010-07-20 2015-01-13 플립칩형 반도체 이면용 필름 및 다이싱 테이프 일체형 반도체 이면용 필름
KR1020150146704A KR101640349B1 (ko) 2010-07-20 2015-10-21 다이싱 테이프 일체형 반도체 이면용 필름

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020110063909A KR101555733B1 (ko) 2010-07-20 2011-06-29 다이싱 테이프 일체형 반도체 이면용 필름 또는 플립칩형 반도체 이면용 필름을 이용한 반도체 장치의 제조방법, 및 반도체 장치
KR1020150005990A KR101607803B1 (ko) 2010-07-20 2015-01-13 플립칩형 반도체 이면용 필름 및 다이싱 테이프 일체형 반도체 이면용 필름

Country Status (5)

Country Link
US (1) US20120021174A1 (ko)
JP (1) JP5048815B2 (ko)
KR (3) KR101555733B1 (ko)
CN (3) CN102376614B (ko)
TW (1) TWI446431B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230021285A (ko) 2021-08-05 2023-02-14 현대자동차주식회사 다용도 조립식 차량 및 그 작동 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6427791B2 (ja) * 2012-11-30 2018-11-28 リンテック株式会社 チップ用樹脂膜形成用シート及び半導体装置の製造方法
JP6505362B2 (ja) * 2013-11-21 2019-04-24 日東電工株式会社 熱硬化型ダイボンドフィルム、ダイシングシート付きダイボンドフィルム、熱硬化型ダイボンドフィルムの製造方法、及び、半導体装置の製造方法
JP6216180B2 (ja) * 2013-08-01 2017-10-18 日東電工株式会社 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法
CN104465418B (zh) * 2014-12-24 2017-12-19 通富微电子股份有限公司 一种扇出晶圆级封装方法
JP6816918B2 (ja) * 2015-11-04 2021-01-20 リンテック株式会社 半導体装置の製造方法
JP6876614B2 (ja) * 2015-11-04 2021-05-26 リンテック株式会社 半導体装置の製造方法および保護膜形成用シート
WO2017077957A1 (ja) * 2015-11-04 2017-05-11 リンテック株式会社 半導体装置の製造方法
JP6971977B2 (ja) * 2016-04-28 2021-11-24 リンテック株式会社 保護膜形成用フィルム及び保護膜形成用複合シート、並びに、保護膜付き半導体チップの製造方法及び保護膜付き半導体チップの梱包方法
JP7285075B2 (ja) * 2016-04-28 2023-06-01 リンテック株式会社 保護膜形成用フィルム及び保護膜形成用複合シート
TWI722170B (zh) * 2016-04-28 2021-03-21 日商琳得科股份有限公司 保護膜形成用膜以及保護膜形成用複合片
KR102575833B1 (ko) * 2017-10-27 2023-09-06 린텍 가부시키가이샤 보호막 형성용 필름, 보호막 형성용 복합 시트 및 반도체 칩의 제조 방법
JP7046585B2 (ja) * 2017-12-14 2022-04-04 日東電工株式会社 接着フィルムおよびダイシングテープ付き接着フィルム
JP7173740B2 (ja) * 2018-03-08 2022-11-16 日東電工株式会社 封止用シート
CN111332231B (zh) * 2018-06-22 2021-07-20 浙江航芯科技有限公司 汽车用智能座舱系统及使用该系统的汽车
JP7478524B2 (ja) * 2019-09-05 2024-05-07 リンテック株式会社 保護膜形成用フィルム、保護膜形成用複合シート、及び保護膜付きワーク加工物の製造方法
KR20240083189A (ko) 2022-12-01 2024-06-12 (주)이녹스첨단소재 다이싱 테이프 일체형 반도체 웨이퍼용 보호막 시트

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063551A (ja) 2002-07-25 2004-02-26 Hitachi Chem Co Ltd 半導体素子表面保護用フィルム及び半導体素子ユニット
JP2004072108A (ja) 2002-08-02 2004-03-04 Suss Microtec Lithography Gmbh 薄く可撓性のある基板を固定する装置
JP2004142430A (ja) 2002-10-04 2004-05-20 Hitachi Chem Co Ltd 表面保護フィルム及びその製造方法
JP2004214288A (ja) 2002-12-27 2004-07-29 Lintec Corp チップ用保護膜形成用シート
JP2004221169A (ja) 2003-01-10 2004-08-05 Hitachi Chem Co Ltd 半導体素子保護材、及び半導体装置
JP2006140348A (ja) * 2004-11-12 2006-06-01 Lintec Corp マーキング方法および保護膜形成兼ダイシング用シート
JP2007158026A (ja) 2005-12-05 2007-06-21 Furukawa Electric Co Ltd:The チップ用保護膜形成用シート
JP2007250970A (ja) 2006-03-17 2007-09-27 Hitachi Chem Co Ltd 半導体素子裏面保護用フィルム及びそれを用いた半導体装置とその製造法
JP2007261035A (ja) 2006-03-28 2007-10-11 Lintec Corp チップ用保護膜形成用シート
JP2007266420A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008006386A (ja) 2006-06-29 2008-01-17 Furukawa Electric Co Ltd:The チップ用保護膜形成用シートによる保護膜形成方法。
JP2008166451A (ja) 2006-12-27 2008-07-17 Furukawa Electric Co Ltd:The チップ保護用フィルム
KR20090031731A (ko) * 2006-07-19 2009-03-27 세키스이가가쿠 고교가부시키가이샤 다이싱·다이본딩 테이프 및 반도체 칩의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1368092A (zh) * 2001-02-05 2002-09-11 杨孟君 纳米麻黄止嗽制剂药物及其制备方法
JP4954569B2 (ja) * 2006-02-16 2012-06-20 日東電工株式会社 半導体装置の製造方法
JP4732472B2 (ja) * 2007-03-01 2011-07-27 日東電工株式会社 熱硬化型ダイボンドフィルム
JP5144433B2 (ja) * 2008-08-28 2013-02-13 古河電気工業株式会社 チップ保護用フィルム
JP4810565B2 (ja) * 2008-11-26 2011-11-09 日東電工株式会社 ダイシング・ダイボンドフィルム及び半導体装置の製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063551A (ja) 2002-07-25 2004-02-26 Hitachi Chem Co Ltd 半導体素子表面保護用フィルム及び半導体素子ユニット
JP2004072108A (ja) 2002-08-02 2004-03-04 Suss Microtec Lithography Gmbh 薄く可撓性のある基板を固定する装置
JP2004142430A (ja) 2002-10-04 2004-05-20 Hitachi Chem Co Ltd 表面保護フィルム及びその製造方法
JP2004214288A (ja) 2002-12-27 2004-07-29 Lintec Corp チップ用保護膜形成用シート
JP2004221169A (ja) 2003-01-10 2004-08-05 Hitachi Chem Co Ltd 半導体素子保護材、及び半導体装置
JP2006140348A (ja) * 2004-11-12 2006-06-01 Lintec Corp マーキング方法および保護膜形成兼ダイシング用シート
JP2007158026A (ja) 2005-12-05 2007-06-21 Furukawa Electric Co Ltd:The チップ用保護膜形成用シート
JP2007250970A (ja) 2006-03-17 2007-09-27 Hitachi Chem Co Ltd 半導体素子裏面保護用フィルム及びそれを用いた半導体装置とその製造法
JP2007261035A (ja) 2006-03-28 2007-10-11 Lintec Corp チップ用保護膜形成用シート
JP2007266420A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008006386A (ja) 2006-06-29 2008-01-17 Furukawa Electric Co Ltd:The チップ用保護膜形成用シートによる保護膜形成方法。
KR20090031731A (ko) * 2006-07-19 2009-03-27 세키스이가가쿠 고교가부시키가이샤 다이싱·다이본딩 테이프 및 반도체 칩의 제조 방법
JP2008166451A (ja) 2006-12-27 2008-07-17 Furukawa Electric Co Ltd:The チップ保護用フィルム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230021285A (ko) 2021-08-05 2023-02-14 현대자동차주식회사 다용도 조립식 차량 및 그 작동 방법

Also Published As

Publication number Publication date
TW201205660A (en) 2012-02-01
TWI446431B (zh) 2014-07-21
CN106057722B (zh) 2019-03-08
KR101607803B1 (ko) 2016-03-30
CN106057722A (zh) 2016-10-26
JP2012028404A (ja) 2012-02-09
CN102376614A (zh) 2012-03-14
KR20120010124A (ko) 2012-02-02
CN107887320A (zh) 2018-04-06
CN102376614B (zh) 2019-04-16
KR20150010801A (ko) 2015-01-28
JP5048815B2 (ja) 2012-10-17
KR101555733B1 (ko) 2015-09-25
KR101640349B1 (ko) 2016-07-15
US20120021174A1 (en) 2012-01-26

Similar Documents

Publication Publication Date Title
KR101640349B1 (ko) 다이싱 테이프 일체형 반도체 이면용 필름
KR101484809B1 (ko) 플립칩형 반도체 이면용 필름 및 그의 용도
KR101581643B1 (ko) 다이싱 테이프 일체형 반도체 이면용 필름을 이용하는 반도체 장치의 제조 방법
KR101596199B1 (ko) 반도체 장치 제조용 필름, 반도체 장치 제조용 필름의 제조 방법, 및 반도체 장치의 제조 방법
KR101647260B1 (ko) 플립 칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조 방법 및 플립 칩형 반도체 장치
KR101920083B1 (ko) 반도체 장치용 접착 필름, 플립 칩형 반도체 이면용 필름 및 다이싱 테이프 일체형 반도체 이면용 필름
KR101516028B1 (ko) 플립 칩형 반도체 이면용 필름
KR101823676B1 (ko) 다이싱 테이프 일체형 반도체 이면용 필름
US9196533B2 (en) Film for back surface of flip-chip semiconductor, dicing-tape-integrated film for back surface of semiconductor, process for producing semiconductor device, and flip-chip semiconductor device
KR101688237B1 (ko) 다이싱 테이프 일체형 반도체 이면용 필름, 및 반도체 장치의 제조 방법
KR101484810B1 (ko) 플립 칩형 반도체 이면용 필름
KR101555741B1 (ko) 플립칩형 반도체 이면용 필름
KR101539471B1 (ko) 다이싱 테이프 일체형 반도체 이면용 필름
KR20140074816A (ko) 다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치
KR20160141664A (ko) 반도체 이면용 필름 및 그의 용도
KR20140116204A (ko) 플립 칩형 반도체 장치의 제조 방법
KR20150097446A (ko) 플립 칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조 방법 및 플립 칩형 반도체 장치
KR20150143594A (ko) 반도체 장치의 제조에 이용되는 접착 시트, 다이싱 테이프 일체형 접착 시트, 반도체 장치, 및 반도체 장치의 제조 방법
KR101518095B1 (ko) 플립 칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조 방법 및 플립 칩형 반도체 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant