KR20150107582A - 반도체 디바이스 구조 및 제조 방법 - Google Patents

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춘 젠 첸
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Abstract

본 개시내용은 반도체 디바이스 구조 및 제조 방법을 제공한다. 이 방법은 반도체 기판 위에 도전성 필러를 형성하는 단계를 포함한다. 이 방법은 또한 도전성 필러 위에 땜납 층을 형성하는 단계를 포함한다. 이 방법은 땜납 층 위에 수용성 플럭스를 형성하는 단계를 더 포함한다. 또한, 이 방법은 땜납 층을 리플로우시켜 도전성 필러 위에 땜납 범프를 형성하고, 땜납 범프가 리플로우되는 동안 도전성 필러의 측벽 위에 측벽 보호 층을 형성하는 단계를 포함한다.

Description

반도체 디바이스 구조 및 제조 방법{SEMICONDUCTOR DEVICE STRUCTURE AND MANUFACTURING METHOD}
본 발명은 반도체 디바이스 구조 및 제조 방법에 관한 것이다.
반도체 디바이스는 퍼스널 컴퓨터, 셀 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에 사용된다. 반도체 디바이스의 제조는 절연성 또는 유전성 층, 도전성 층 및 반도체 층을 순차적으로 반도체 기판 위에 적층하는 것, 및 리소그래피 및 에칭 프로세스를 사용하여 다양한 재료 층을 패터닝하여 반도체 기판 상에 회로 부품 및 소자를 형성하는 것을 수반한다.
반도체 산업은 더 많은 부품이 주어진 영역 내에 집적될 수 있게 하는 최소 피처 사이즈(feature size)로의 연속적인 축소에 의해 다양한 전자 부품(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시킨다. 입력 및 출력(I/O) 연결의 수가 상당히 증가한다. 더 작은 영역 또는 더 작은 높이를 이용하는 더 작은 패키지 구조가 반도체 디바이스를 패키지하도록 개발 중이다. 도전성 필러(pillar)와 같은 도전성 범프(bump)가 패키지의 선두 프레임의 기판과 칩의 I/O 패드 사이에 전기 접촉을 확립하기 위해 사용된다.
새로운 패키징 기술이 반도체 디바이스의 밀도 및 기능을 향상시키기 위해 개발되고 있다. 이들 비교적 새로운 타입의 반도체 디바이스용의 패키징 기술이 제조 시험을 받고 있다.
본 개시내용의 양태는 첨부하는 도면과 함께 볼 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 주의할 점은, 이 산업 분야에서의 표준 관행에 따라서, 여러 피처들이 크기 변경하여 도시되지 않는다는 것이다. 실제로, 여러 피처들의 치수는 논의의 명확화를 위해 임의로 확대 또는 축소될 수도 있다.
도 1a ∼ 도 1h는 일부 실시예에 따라서 반도체 디바이스 구조를 형성하는 프로세스의 여러 가지 단계의 단면도이다.
도 2a ∼ 도 2e는 일부 실시예에 따라서 반도체 디바이스 구조를 형성하는 프로세스의 여러 가지 단계의 단면도이다.
도 3은 일부 실시예에 따르는 반도체 디바이스 구조의 단면도이다.
아래의 개시내용은 제공된 주제어(subject matter)의 상이한 피처들을 실현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 부품 및 배열의 구체적인 예가 본 개시내용을 간략화하기 위해 아래에 기재된다. 이들은 물론 단순히 예일 뿐 제한하고자 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피처 위 또는 상에의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 추가의 피처들이 제1 및 제2 피처 사이에 형성될 수 있어 제1 및 제2 피처가 직접 접촉될 수 없도록 하는 실시예를 또한 포함할 수도 있다. 또한, 본 개시내용은 여러 예들에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 단순화 및 명확화를 목적으로 하는 것이고, 그것 자체가 논의되는 여러 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
더욱이, "밑(beneath)", "아래(below)", "하위(lower)", "위(above)", "상위(upper)" 등과 같은 공간적으로 관련된 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 기술하는 데 있어서 설명을 용이하게 하기 위해 본 명세서에서 사용될 수도 있다. 공간적으로 관련된 용어는 도면에 도시된 방향과 관련하여 사용 시 또는 동작 시에 디바이스의 상이한 방향을 포함하도록 의도된다. 예를 들면, 도면에서의 디바이스가 뒤집히는 경우에는, 다른 요소 또는 피처 "아래" 또는 "밑"에 있는 것으로 기술된 요소가 다른 요소 또는 피처 "위"로 향하게 된다. 그러므로, 예시적인 용어 "아래"는 위 및 아래의 방향의 양자를 포함할 수 있다. 장치는 이와 다른 방향이 될 수도 있고(90도 회전되거나 다른 방향으로) 본 명세서에서 사용되는 공간적으로 관련된 기술자(descriptor)가 따라서 유사하게 해석될 수도 있다.
도 1a ∼ 도 1h는 일부 실시예에 따라서 반도체 디바이스 구조를 형성하는 프로세스의 여러 가지 단계의 단면도이다. 도 1a를 참조하면, 반도체 기판(100)이 제공된다. 일부 실시예에서는, 반도체 기판(100)은 하나 이상의 반도체 재료를 포함하는 구성을 의미하는 것으로 정의된다. 일부 실시예에서는, 반도체 기판(100)은 반도체 웨이퍼(실리콘 웨이퍼와 같은) 또는 반도체 웨이어의 일부분을 포함한다. 일부 실시예에서는, 반도체 기판(100)은 단결정, 다결정, 또는 비결정 구조로 실리콘 또는 게르마늄을 포함하는 기본적인 반도체 재료를 포함한다. 일부 실시예에서는, 반도체 기판(100)은 실리콘 탄화물, 갈륨 비화물(arsenide), 갈륨 인화물(phosphide), 인듐 인화물, 인듐 비화물, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 이들의 조합과 같은 합금 반도체와 같은 화합물 반도체를 포함한다. 일부 실시예에서는, 반도체 기판(100)은 다층 반도체, (실리콘 온 인슐레이터(silicon on insulator) 또는 게르마늄 온 인슐레이터와 같은) 반도체 온 인슐레이터(SOI: semiconductor on insulator), 또는 이들의 조합을 포함한다.
일부 실시예에서는, 반도체 기판(100)은 절연 피처(도시 생략)를 포함한다. 절연 피처는 반도체 기판(100) 내에 형성된 다양한 디바이스 소자(도시 생략)를 한정 및 절연시킬 수도 있다. 절연 피처는 얕은 트렌치 절연(STI: shallow trench isolation) 피처, 실리콘의 로컬 산화(LOCOS) 피처, 다른 적절한 절연 피처, 또는 이들의 조합을 포함한다.
반도체 기판(100) 내에 형성될 수도 있는 다양한 디바이스 소자의 예는 트랜지스터(예를 들면, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고 주파수 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET) 등), 다이오드, 다른 적용 가능한 소자, 또는 이들의 조합을 포함한다.
다양한 디바이스 소자를 형성하기 위해, 예를 들면, 증착, 포토리소그래피, 에칭, 주입, 어닐링, 평탄화, 및/또는 다른 적절한 프로세스를 포함하는 다양한 프로세스가 실행된다. 일부 실시예에서는, 여러 개의 디바이스 소자가 서로 연결되어 집적 회로 디바이스를 형성한다. 집적 회로 디바이스는 예를 들면, 로직(logic) 디바이스, 메모리 디바이스(정적 랜덤 액세스 메모리(SRAM) 및/또는 동적 랜덤 액세스 메모리(DRAM)와 같은), 무선 주파수(RF) 디바이스, 입/출력(I/O) 디바이스, 시스템 온 칩(SoC: system-on-chip) 디바이스, 다른 적용 가능한 디바이스, 또는 이들의 조합을 포함한다.
도 1a에 도시된 바와 같이, 유전체 층(102)이 일부 실시예에 따라서 반도체 기판(100) 위에 형성된다. 일부 실시예에서는, 유전체 층(102)은 다수의 유전체 층의 스택(stack)이다. 일부 실시예에서는, 여러 개의 도전성 피처가 유전체 층(102) 내에 형성된다. 도전성 피처는 예를 들면, 도전성 라인과 같은 다수의 수평 상호 연결 및 도전성 비아(via) 또는 도전성 콘택트와 같은 다수의 수직 상호 연결을 포함한다. 유전체 층(102) 내에 형성되는 도전성 피처는 반도체 기판(100) 내 또는 상에 형성되는 디바이스 소자(도시 생략)와 유전체 층(102) 위의 도전성 트레이스(trace) 사이에 도전성 경로를 형성한다. 디바이스 소자는 반도체 기판(100) 내 또는 위에 형성되는 도핑된 영역일 수도 있다. 이와 달리, 디바이스 소자는 반도체 기판(100) 위 또는 내에 형성되는 게이트 전극일 수도 있다. 다수의 도전성 라인 및 도전성 비아 또는 콘택트(도시 생략)가 디바이스 소자에 전기 연결을 형성하도록 유전체 층 내에 형성될 수도 있다. 유전체 층(102) 및 도전성 피처는 함께 반도체 기판(100) 위에 상호 연결 구조를 형성할 수도 있다.
일부 실시예에서는, 유전체 층(102)이 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에틸오르소실리케이트(TEOS: tetraethylorthosilicate) 산화물, 포스포실리케이트(phosphosilicate) 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오르화 실리카 유리(FSG), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 저-k 유전체, 다른 적절한 재료, 또는 이들의 조합으로 제조된다. 저-k 유전체는 약 2.9 미만 또는 약 2.8 미만의 유전 상수(k 값)를 가질 수도 있다. 일부 실시예에서는, 유전체 층(102) 내에 형성되는 도전성 피처가 구리, 알루미늄, 텅스텐, 티타늄, 니켈, 금, 백금, 다른 적절한 재료, 또는 이들의 조합으로 제조된다. 다수의 증착, 리소그래피 및 에칭 프로세스가 유전체 층(102) 및 그 내에 도전성 피처를 형성하도록 실행될 수도 있다.
도 1a에 도시된 바와 같이, 도전성 피처(104)가 일부 실시예에 따라서 반도체 기판(100) 위의 유전체 층(102) 위에 형성된다. 일부 실시예에서는, 도전성 피처(104)는 최상위 층간 유전체 층 내 또는 상에 형성되는 최상부 금속 층이다. 일부 실시예에서는, 도전성 피처(104)는 서로 전기적으로 연결되는 도전성 패드 영역 및 도전성 트레이스 영역을 포함한다. 도전성 피처(104)는 또한 재분배 층이라고도 칭해질 수도 있다. 일부 실시예에서는, 도전성 패드 영역이 재분배 층의 일 단부 또는 일 영역이다. 일부 실시예에서는, 도전성 피처(104)가 유전체 층(102) 내에 형성되는 도전성 비아 및 도전성 라인의 일부를 통해 반도체 기판(100) 내의 디바이스 소자 중 하나에 전기적으로 연결된다. 도 1a는 일부 실시예에서의 도전성 피처(104)의 도전성 패드 영역의 단면도를 도시한다. 도 1a는 일부 다른 실시예에서의 도전성 피처(104)의 도전성 트레이스 영역의 단면도를 도시한다.
일부 실시예에서는, 도전성 피처(104)가 AlCu, Al, Cu, 다른 적절한 재료, 또는 이들의 조합으로 제조된다. 일부 실시예에서는, 도전성 피처(104)가 유전체 층(102) 위에 증착되는 도전성 층을 패터닝함으로써 형성된다. 예를 들면, 도전성 층은 포토리소그래피 프로세스 및 에칭 프로세스를 사용하여 패터닝되어 도전성 피처(104)를 포함하는 다수의 도전성 피처를 형성한다.
도 1a에 도시된 바와 같이, 패시베이션(pasivation) 층(103)이 일부 실시예에 따라서, 도전성 피처(104) 및 유전체 층(102) 위에 증착되어 패터닝된다. 패시베이션 층(103)은 도전성 피처(104)의 일부분을 노출시키는 개구를 갖도록 패터닝된다. 개구는 후속하는 범프 형성을 가능하게 한다. 일부 실시예에서는, 패시베이션 층(103)이 비도전성 재료로 제조된다. 비도전성 재료는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 도핑되지 않은 실리케이트 유리(USG: undoped silicate glass), 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다. 일부 실시예에서는, 패시베이션 재료 층은 화학적 기상 증착(CVD) 프로세스, 스핀 온(spin-on) 프로세스, 물리적 기상 증착(PVD) 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다. 그 후에, 포토리소그래피 프로세스 및 에칭 프로세스가 패시베이션 층(103)의 형성을 완료하기 위해 실행된다. 개시내용의 실시예들은 다수의 변형을 가질 수도 있다. 일부 실시예에서는, 패시베이션 층(103)이 형성되지 않는다.
도 1a에 도시된 바와 같이, 보호 층(105)이 일부 실시예에 따라서, 패시베이션 층(103) 및 도전성 피처(104) 위에 증착되어 패터닝된다. 보호 층(105)은 도전성 피처(104)의 일부분을 노출시키는 개구를 갖도록 패터닝되며, 이것이 후속하는 범프 형성을 가능하게 한다. 일부 실시예에서는, 도 1a에 도시된 바와 같이, 보호 층(105)의 개구가 패시베이션 층(103)의 개구보다 더 작다. 보호 층(105)의 개구는 패시베이션 층(103)의 개구 내에 위치 결정된다. 일부 다른 실시예에서는, 보호 층(105)의 개구가 패시베이션 층(103)의 개구보다 더 크거나 거의 같다.
일부 실시예에서는, 보호 층(105)은 비교적 연성이고, 그에 따라 고유의 응력을 감소시키는 기능을 갖는다. 일부 실시예에서는, 보호 층(105)은 유기 재료로 제조된다. 유기 재료는 폴리벤족사졸(PBO: polybenzoxazole), 폴리이미드(PI), 에폭시, 벤조시클로부텐(BCB: benzocyclobutene), 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다. 개시내용의 실시예들은 이에 한정되는 것은 아니다. 다른 비교적 연성의 유기 또는 유전체가 보호 층(105)을 형성하기 위해 사용될 수도 있다. 일부 실시예에서는, 보호 재료 층이 스핀 온 프로세스, CVD 프로세스, PVD 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다. 그 후에, 보호 재료 층이 패터닝되어 보호 층(105)을 형성한다. 개시내용의 실시예들은 다수의 변형을 갖는다. 일부 실시예에서는, 보호 층(105)이 형성되지 않는다.
도 1b에 도시된 바와 같이, 범프 하부 금속화(UBM: under-bump metallization) 층(106)이 일부 실시예에 따라서, 보호 층(105) 및 도전성 피처(104) 위에 증착된다. 일부 실시예에서는, UBM 층(106)이 단층 또는 다층의 스택이다. 예를 들면, UBM 층(106)은 Ti, TiW, TiCu, Ni, 다른 적절한 재료, 또는 이들의 조합으로 제조될 수도 있다. 일부 실시예에서는, UBM 층(106)은 예를 들면, 확산 배리어 층(또는 접착(glue) 층) 및 시드(seed) 층을 포함하는 하부 층을 포함한다.
일부 실시예에서는, 확산 배리어 층은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 타탈륨 질화물(TaN), 다른 적절한 재료, 또는 이들의 조합으로 제조된다. 일부 실시예에서는, 시드 층은 확산 배리어 층 상에 형성되는 구리 시드 층이다. 구리 시드 층은 구리나 은, 크롬, 니켈, 주석, 금, 또는 이들의 조합을 포함하는 다수의 구리 합금 중 하나로 제조될 수도 있다. 일부 실시예에서는, UBM 층(106)은 물리적 기상 증착(PVD) 프로세스(예를 들면, 스퍼터링 프로세스 또는 기화 프로세스를 포함함), 화학적 기상 증착(CVD) 프로세스, 전기 도금 프로세스, 스핀 온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다.
도 1c에 도시된 바와 같이, 마스크 층(108)이 일부 실시예에 따라서, UBM 층(106) 위에 형성된다. 마스크 층(108)은 범프 윈도우(bump window)를 한정하기 위해 사용된다. 마스크 층(108)은 개구(110)를 포함하는 하나 이상의 개구를 갖는다. 일부 실시예에서는, 개구(110)는 도전성 피처(104) 보다 폭이 더 넓다. 일부 실시예에서는, 마스크 층(108)은 포토레지스트 층, 건식 필름, 다른 적절한 필름, 또는 이들의 조합이다. 일부 실시예에서는, 마스크 층(108)은 스핀 온 프로세스, 분무(spraying) 프로세스, CVD 프로세스, 부착 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다. 일부 실시예에서는, 마스크 층(108)은 마스킹(masking), 노출, 베이킹(baking), 현상 및 린싱(rinsing) 프로세스(반드시 이 순서대로는 아님) 중의 하나 이상을 수반하는 리소그래피 프로세스를 사용하여 패터닝된다.
도 1d에 도시된 바와 같이, 도전성 필러(112)가 일부 실시예에 따라서 마스크 층(108)의 개구(110)에 의해 노출되는 UBM 층(106) 위에 증착된다. 일부 실시예에서는, 도전성 필러(112)는 구리(Cu), 금(Au), 백금(Pt), 티타늄(Ti), 니켈(Ni), 알루미늄(Al), 다른 적절한 재료, 또는 이들의 조합으로 제조된다. 일부 실시예에서는, 도전성 필러(112)는 순수한 원소 구리, 일부 불순물 함유 구리, 또는 소량의 원소 함유 구리 합금을 포함한다. 예를 들면, 구리 합금은 탄탈륨, 인듐, 주석, 망간, 크롬, 티타늄, 게르마늄, 스트론튬, 백금, 마그네슘, 알루미늄, 지르코늄, 다른 적절한 원소, 또는 이들의 조합을 함유할 수도 있다.
일부 실시예에서는, 도전성 필러(112)는 전기 도금 프로세스, PVD 프로세스, CVD 프로세스, 전해 도금 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 형성된다. 일부 실시예에서는, UBM 층(106)은 또한 전기 도금 시드 층으로서 사용된다. 구리와 같은 적절한 도전성 물질이 UBM 층(106) 상에 전기 도금되어 도전성 필러(112)를 형성한다.
도 1d에 도시된 바와 같이, 땜납 층(114)이 일부 실시예에 따라서 도전성 필러(112) 위에 형성된다. 땜납 층(114)은 주석(Sn)을 포함하고, 납을 함유할 수도 또는 납이 없을 수도 있다. 일부 실시예에서는, 땜납 층(114)은 주석(Sn)과, 납(Pb), 은(Ag), 비스무트(Bi), 구리(Cu), 금(Ag), 알루미늄(Al), 비소(As), 철(Fe), 니켈(Ni), 안티몬(Sb), 다른 적절한 재료, 또는 이들의 조합을 포함하는 다른 재료를 포함한다. 일부 실시예에서는, 땜납 층(114)은 전기 도금 프로세스 또는 다른 적용 가능한 프로세스를 사용하여 형성된다.
개시내용의 실시예들은 다수의 변형을 갖는다. 일부 실시예에서는, 배리어 층(도시 생략)이 땜납 층(114)이 형성되기 전에 도전성 필러(112) 위에 형성된다. 배리어 층은 도전성 필러(112) 내의 (구리 이온과 같은) 이온이 땜납 층(114)으로 확산하는 것을 방지하기 위해 사용될 수도 있다. (구리 확산과 같은) 이온 확산의 방지는 신뢰성 및 접착 강도를 증가시킬 수도 있다. 일부 실시예에서는, 배리어 층이 니켈(Ni), 금(Au), 주석 납(SnPb), 은(Ag), 팔라듐(Pd), 인듐(In), 니켈 팔라듐 금(NiPdAu), 니켈 금(NiAu), 다른 적절한 재료, 또는 이들의 조합으로 제조된다. 일부 실시예에서는, 배리어 층은 전기 도금 프로세스, 전해 도금 프로세스, PVD 프로세스, CVD 프로세스, 스핀 온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 형성된다.
그 후에, 일부 실시예에 따라서 도 1e에 도시된 바와 같이, 마스크 층(108)이 제거된다. 일부 실시예에서는, 마스크 층(108)은 박리 프로세스, 애싱(ashing) 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 제거된다.
도 1f에 도시된 바와 같이, UBM 층(106)이 그 후 패터닝되어 일부 실시예에 따라서 반도체 기판(100) 위에 하나 이상의 UBM 소자를 형성한다. 일부 실시예에서는, UBM 소자(106a)가 도 1f에 도시된 바와 같이 도전성 피처(106a) 위에 형성된다. 일부 실시예에서는, UBM 층(106)은 에칭 프로세스를 사용하여 패터닝된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합을 포함할 수도 있다. 예를 들면, 땜납 층(114) 및 도전성 필러(112)가 함께 에칭 마스크로서 사용된다. 에칭 프로세스 후에, 에칭 마스크에 의해 덮이지 않은 UBM 층(106)이 보호 층(105)을 노출시키도록 제거된다. 그 결과, UBM 소자(106a)를 포함하는 하나 이상의 UBM 소자가 형성된다.
도 1g에 도시된 바와 같이, 일부 실시예에 따라서 땜납 층(114) 위에 플럭스(flux)(116)가 형성된다. 일부 실시예에서는, 플럭스(116)는 또한 보호 층(105) 위에도 형성된다. 일부 실시예에서는, 플럭스(116)는 또한 도전성 필러(112)의 측벽 위에도 형성된다. 일부 실시예에서는, 플럭스(116)는 수용성 플럭스이다. 수용성 플럭스는 적절한 감화제(saponifier), 적절한 로진(rosin), 디에틸렌 글리콜 부틸 에테르, 적절한 계면 활성제, 적절한 유기산, 글리콜, 에톡실화 수지 알킬 아민(ethoxylated tallow alkyl amine), 적절한 유기 염, 적절한 미네랄 염, 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다. 일부 실시예에서는, 플럭스(116)는 스핀 온 프로세스, 분무 프로세스, 애플리케이션 프로세스, CVD 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 형성된다. 일부 실시예에서는, 플럭스(116)는 약 5 ㎛로부터 약 50 ㎛까지의 범위의 두께를 갖는다. 일부 실시예에서는, 플럭스(116)는 약 10 ㎛로부터 약 30 ㎛까지의 범위의 두께를 갖는다. 일부 다른 실시예에서는, 플럭스(116)는 약 5 ㎛ 보다 작은 두께를 갖는다.
도 1h에 도시된 바와 같이, 땜납 층(114)이 리플로우(reflow)되어 일부 실시예에 따라서 도전성 필러(112) 위에 땜납 범프(114a)를 형성한다. 일부 실시예에서는, 땜납 층(114)은 약 200℃로부터 약 280℃까지의 범위에 있는 리플로우 온도에서 리플로우된다. 일부 다른 실시예에서는, 리플로우 온도는 약 200℃로부터 약 280℃까지의 범위에 있다. 일부 실시예에서는, 세정 동작이 실행되어 땜납 범프(114a)를 형성하기 위한 리플로우 프로세스 후에 플럭스 잔류물을 제거한다. 일부 실시예에서는, 플럭스(116)의 수용성 특징으로 인해, 세정 동작이 더욱 쉽게 실행된다.
도 1h에 도시된 바와 같이, 측벽 보호 층(118)이 일부 실시예에 따라서 도전성 필러(112)의 측벽 위에 형성된다. 일부 실시예에서는, 도전성 필러(112)의 측벽은 예를 들면, 측벽 보호 층(118)에 의해 완전히 덮인다. 일부 실시예에서는, 측벽 보호 층(118)은 도전성 필러(112)의 측벽 상에 등각으로(conformally) 형성된다. 측벽 보호 층(118)은 일부 실시예에 따라서 도 1h에 도시된 바와 같이, UBM 소자(106a)의 측 표면(107)을 덮는다. 일부 실시예에서는, 측벽 보호 층(118)은 UBM 소자(106a)의 측 표면(107)과 직접 접촉하고 있다. 일부 실시예에서는, 측벽 보호 층(118)은 리플로우 프로세스 동안 도전성 필러(112)의 측벽 위에 형성된다. 일부 실시예에서는, 측벽 보호 층(118)은 보호 층(105)과 직접 접촉하고 있다. 일부 실시예에서는, 측벽 보호 층(118)은 도전성 피처(104)와 집적 접촉하고 있지 않다.
연구는 측벽 보호 층(118)이 사용되는 플럭스(116)가 수용성인 경우에 형성되는 것을 나타낸다. 측벽 보호 층(118)의 형성의 메커니즘은 명확하지 않다. 수용성 플럭스(116)가 도전성 필러(112)의 측벽 너머로 연장하도록 땜남 층(114)의 재료를 유도하는 것이 가능할 수도 있다. 예를 들면, 땜납 층(114)의 일부분이 용해되어 및/또는 수용성 플럭스(116) 내로 확산될 수도 있고, 도전성 필러(112)의 측벽 상으로 유도될 수도 있다. 그 결과, 도전성 필러(112)의 측벽은 측벽 보호 층(118)으로 코팅된다. 일부 실시예에서는, 측벽 보호 층(118) 및 땜납 범프(114a)이 동시에 형성된다. 일부 실시예에서는, 측벽 보호 층(118)이 땜납 범프(114a)가 완전히 형성된 후에 형성된다. 일부 다른 실시예에서는, 측벽 보호 층(118)이 땜납 범프(114a)가 완전히 형성된 후에 형성된다.
일부 실시예에서는, 측벽 보호 층(118)은 주석(Sn)을 포함한다. 일부 실시예에서는, 땜납 층(114)의 일부분이 도전성 필러(112)의 측벽 너머로 연장되어 수용성인 플럭스(116)의 영향으로 인해 측벽 보호 층(118)을 형성한다. 일부 실시예에서는, 측벽 보호 층(118)은 구리 함유 합금(SnCu)을 포함한다. SnCu 합금은 땜납 층(114)에서 나오는 주석과 도전성 필러(112)에서 나오는 구리 사이의 반응으로 인해 형성될 수도 있다. 일부 실시예에서는, 측벽 보호 층(118) 및 땜납 범프(114a)의 재료가 실질적으로 동일하다.
일부 실시예에서는, 땜납 범프(114a)는 주석(Sn) 및 주석과 다른 원소를 포함한다. 예를 들면, 땜납 범프(114a)는 은(Ag), 비스무트(Bi), 금(Ag), 알루미늄(Al), 비소(As), 철(Fe), 니켈(Ni), 납(Pb), 또는 안티몬(Sb)을 더 포함한다. 일부 실시예에서는, 측벽 보호 층(118)은 또한 주석과 다른 원소를 포함한다. 일부 실시예에서는, 측벽 보호 층(118)은 주석 및 제2의 원소를 포함한다. 제2의 원소는 예를 들면, 은(Ag), 비스무트(Bi), 금(Ag), 알루미늄(Al), 비소(As), 철(Fe), 니켈(Ni), 납(Pb), 또는 안티몬(Sb)을 포함한다. 일부 실시예에서는, 측벽 보호 층(118)은 주석, 구리 및 제3의 원소를 포함한다. 제3의 원소는 예를 들면, 은(Ag), 비스무트(Bi), 금(Ag), 알루미늄(Al), 비소(As), 철(Fe), 니켈(Ni), 납(Pb), 또는 안티몬(Sb)을 포함한다.
개시내용의 실시예들은 다수의 변형을 갖는다. 일부 실시예에서는, 측벽 보호 층(118)이, 땜납 층(114)이 리플로우되는 동안 형성되지 않는다. 일부 실시예에서는, 플럭스(116)와 땜납 층(114)이 함께, 땜납 층(114)의 리플로우 온도 보다 더 낮은 온도에서 가열된다. 온도는 약 150℃로부터 약 190℃의 범위에 있을 수도 있다. 일부 실시예에서는, 온도는 약 120℃로부터 약 180℃의 범위에 있을 수도 있다. 측벽 보호 층(118)은 땜납 층(114)이 땜납 범프(114a)를 형성하기 위해 리플로우되지 않을지라도 도전성 필러(112)의 측벽 위에 형성된다. 측벽 보호 층(118)의 형성의 메커니즘은 명확하지 않다. 땜납 층(114)의 일부분이 용해되어 및/또는 수용성 플럭스(116) 내로 확산될 수도 있고, 가열 온도가 리플로우 온도만큼 높지 않을지라도 도전성 필러(112)의 측벽 상으로 유도될 수도 있는 것이 가능할 수도 있다. 일부 실시예에서는, 가열 온도는 땜납 범프(114a)를 형성하기 위해 리플로우 온도와 실질적으로 같거나 더 높아지도록 더욱 상승한다. 이들 경우에는, 측벽 보호 층(118)은 땜납 범프(114a)가 형성되기 전에 형성된다.
일부 실시예에서는, 도전성 필러(112)는 제조 프로세스 동안 산화되는 경향이 있는 구리 또는 다른 재료로 제조된다. 산화된 구리 필러는 기판에 대한 전자 부품의 불량 접착을 초래할 수도 있다. 불량 접착은 누설 전류로 인해 신뢰성 우려를 야기할 수도 있다. 산화된 구리 필러는 또한 언더필(underfill)과 구리 필러 사이의 계면을 따라서 언더필 균열을 초래할 수도 있다. 균열은 기판에 구리 필러를 접착하는 데 사용되는 땜납으로 또는 아래에 있는 저-k 유전체 층으로 전파할 수도 있다. 상술한 우려가 항상 발생하는 것은 아니지만, 도전성 필러의 산화를 감소시키거나 방지하는 것이 바람직하다.
개시내용의 일부 실시예에서는, 측벽 보호 층(118)의 존재로 인해, 도전성 필러(112)가 보호된다. 도전성 필러(112)의 산화는 방지되거나 현저하게 감소된다. 도전성 필러(112)의 품질 및 신뢰성이 향상된다. 측벽 보호 층(118)은 땜남 범프(114a)를 형성하기 위한 리플로우 프로세스를 사용하여 형성된다. 일부 실시예에서는, 측벽 보호 층(118)을 형성하기 위해 추가의 프로세스가 필요하지 않거나 사용되지 않는다. 제조 비용 및 제조 시간이 크게 감소된다. 플럭스(116)는 세정 동작 동안 쉽게 제거될 수 있는 수용성 플럭스이다. 제조 비용 및 제조 시간이 따라서 더욱 감소된다.
개시내용의 실시예들은 다수의 변형을 갖는다. 상술한 바와 같이, 패시베이션 층(103) 및 보호 층(105)은 일부 실시예에서는 임의적이다. 도 2a ∼ 도 2e는 일부 실시예에 따라서 반도체 디바이스 구조를 형성하기 위한 프로세스의 여러 개의 단계의 단면도이다. 도 2a ∼ 도 2e에 도시되는 실시예에서는, 패시베이션 층(103) 및 보호 층(105)이 형성되지 않는다.
도 2a에 도시된 바와 같이, 도 1a에 도시된 구조와 유사한 구조가 제공된다. 도 2a에 도시된 바와 같이, 패시베이션 층(103) 및 보호 층(105)이 형성되지 않는다. 도 2a에 도시된 바와 같이, UBM 층(106)이 일부 실시예에 따라서 유전체 층(102) 및 도전성 피처(104) 위에 형성된다. UBM 층(106)의 재료 및 형성 방법은 도 1b에 도시된 UBM 층(106)의 재료 및 형성 방법과 유사하다. 그 후에, 개구(110')를 갖는 마스크 층(108')이 일부 실시예에 따라서 도 2a에 도시된 바와 같이, UBM 층(106) 위에 형성된다. 도전성 피처(104)는 도 2a에 도시된 바와 같이, 개구(110') 보다 폭이 더 넓다. 일부 실시예에서는, 마스크 층(108')의 재료 및 형성 방법은 도 1c에 도시된 마스크 층(108)의 재료 및 형성 방법과 유사하다.
도 2b에 도시된 바와 같이, 도전성 필러(112')는 일부 실시예에 따라서 마스크 층(118')의 개구(110')에 의해 노출되는 UBM 층(106) 위에 형성된다. 일부 실시예에서는, 도전성 필러(112')의 재료 및 형성 방법은 도 1d에 도시된 도전성 필러(112)의 재료 및 형성 방법과 유사하다. 도전성 피처(104)는 도 2b에 도시된 바와 같이, 도전성 필러(112') 보다 폭이 더 넓다. 그 후에, 땜납 층(114')이 일부 실시예에 따라서 도 2b에 도시된 바와 같이, 도전성 필러(112') 위에 증착된다. 일부 실시예에서는, 땜납 층(114')의 재료 및 형성 방법은 도 1d에 도시된 땜납 층(114)의 재료 및 형성 방법과 유사하다. 배리어 층(도시 생략)이 땜납 층(114')과 도전성 필러(112') 사이에 형성될 수도 있다.
도 2c에 도시된 바와 같이, 일부 실시예에 따라서 마스크 층(108')이 제거된다. 그 후에, 일부 실시예에 따라서 도 2d에 도시된 바와 같이, UBM 층(106)이 패터닝되어 UBM 소자(160a)를 포함하는 하나 이상의 UBM 소자를 형성한다. 도 2d에 도시된 바와 같이, 플럭스(116)는 일부 실시예에 따라서 땜납 층(114') 위에 형성된다. 일부 실시예에서는, 플럭스(116)는 또한 도전성 필러(112')의 측벽, 도전성 피처(104) 및 유전체 층(102) 위에 형성된다. 플럭스(116)의 재료 및 형성 방법은 도 1g에 도시된 플럭스(116)의 재료 및 형성 방법과 유사하다.
도 2e에 도시된 바와 같이, 일부 실시예에 따라서 땜납 층(114')이 리플로우되어 땜납 범프(114a')를 형성한다. 일부 실시예에서는, 땜납 범프(114a')를 형성하기 위한 리플로우 프로세스는 도 1h에 도시된 바와 같이 땜납 범프(114a)를 형성하기 위한 리플로우 프로세스와 유사하다. 세정 동작은 리플로우 프로세스 후에 플럭스 잔류물을 제거하기 위해 임의로 실행될 수도 있다.
도 2e에 도시된 바와 같이, 일부 실시예에 따라서 도전성 필러(112')의 측벽 위에 측벽 보호 층(118)이 형성된다. 일부 실시예에서는, 측벽 보호 층(118)이 도전성 피처(104)와 직접 접촉하고 있다. 일부 실시예에서는, 측벽 보호 층(118)이 UBM 소자(106a)의 측 표면(107)을 덮는다. 일부 실시예에서는, 측벽 보호 층(118)이 UBM 소자(106a)의 측 표면(107)과 직접 접촉하고 있다. 일부 실시예에서는, 측벽 보호 층(118)의 재료 및 형성 방법은 도 1h에 도시된 측벽 보호 층(118)의 재료 및 형성 방법과 유사하다. 따라서, 도전성 필러(112')가 산화되는 것으로부터 보호될 수도 있다. 도전성 필러(112')의 품질 및 신뢰성이 향상된다.
개시내용의 실시예들은 다수의 변형을 갖는다. 도 3은 일부 실시예에 따르는 반도체 디바이스 구조의 단면도이다. 일부 실시예에서는, 측벽 보호 층(118)이 도전성 피처(104)와 직접 접촉하고 있다. 일부 실시예에서는, 측벽 보호 층(118)이 UBM 소자(106a)의 측 표면(107)을 덮는다. 일부 실시예에서는, 측벽 보호 층(118)이 UBM 소자(106a)의 측 표면(107)과 직접 접촉하고 있다. 도 3에 도시된 실시예는 도 2e에 도시된 실시예와 유사하다. 도 3에 도시된 바와 같이, 패시베이션 층(103)이 형성되고, 보호 층(105)은 형성되지 않는다. 패시베이션 층(103)의 재료 및 형성 방법은 도 1a에 도시된 패시베이션 층(103)의 재료 및 형성 방법과 유사하다. 도 3에 도시된 바와 같이, 측벽 보호 층(118)은 제조 프로세스 동안 도전성 필러(112')를 산화되는 것으로부터 보호한다.
일부 실시예에서는, 도 1h, 도 2e 및 도 3에 도시된 구조가 기판 상에 접착되어 패키지 구조(도시 생략)를 형성한다. 리플로우 프로세스, 열 압착(thermal compression) 프로세스 등과 같은 적절한 프로세스가 실행되어 그 사이에 접착 구조를 형성한다. 예를 들면, 땜납 범프가 기판 위에 형성되는 패드 또는 트레이스 상에 접착될 수도 있다. 일부 실시예에서는, 접착 구조를 둘러싸도록 반도체 기판과 기판 사이에 보호 재료가 형성된다. 일부 실시예에서는, 보호 재료는 에폭시 수지, 페놀 수지, 다른 적절한 재료, 또는 이들의 조합과 같은 수지 재료를 포함한다. 일부 실시예에서는, 보호 재료는 언더필 재료, 비도전성 페이스트(NCP), 다른 적절한 절연 재료, 또는 이들의 조합을 포함한다. 일부 실시예에서는, 보호 재료가 패키지 구조의 접착 구조를 둘러싸도록 제공, 플로우, 및/또는 적용된다.
개시내용의 실시예들은 도전성 필러 위에 땜납 범프를 형성하기 위한 리플로우 프로세스에 도움이 되도록 수용성 플럭스를 사용한다. 수용성 플럭스의 영향으로 인해, 측벽 보호 층이 도전성 필러의 측벽 위에 형성된다. 측벽 보호 층은 도전성 필러를 산화되는 것으로부터 보호한다. 도전성 필러의 품질 및 신뢰성이 크게 향상된다. 측벽 보호 층은 리플로우 프로세스와 함께 형성된다. 측벽 보호 층을 형성하는 데 있어서 (전기 도금 및/또는 액침(immersion) 프로세스와 같은) 고가의 프로세스가 사용되지는 않는다. 제조 비용 및 제조 시간이 또한 현저하게 감소된다.
일부 실시예에 따라서, 반도체 디바이스 구조를 형성하기 위한 방법이 제공된다. 이 방법은 반도체 기판 위에 도전성 필러를 형성하는 단계를 포함한다. 이 방법은 또한 도전성 필러 위에 땜납 층을 형성하는 단계를 포함한다. 이 방법은 땜납 층 위에 수용성 플럭스를 형성하는 단계를 더 포함한다. 또한, 이 방법은 땜납 층을 리플로우시켜 도전성 필러 위에 땜납 범프를 형성하고, 땜납 범프가 리플로우되는 동안 도전성 필러의 측벽 위에 측벽 보호 층을 형성하는 단계를 포함한다.
일부 실시예에 따라서, 반도체 디바이스 구조를 형성하기 위한 방법이 제공된다. 이 방법은 반도체 기판 위에 도전성 필러를 형성하는 단계를 포함한다. 이 방법은 또한 도전성 필러 위에 땜납 층을 형성하는 단계를 포함한다. 이 방법은 땜납 층 위에 수용성 플럭스를 형성하는 단계를 더 포함한다. 또한, 이 방법은 수용성 플럭스 및 땜납 층을 가열하여 도전성 필러의 측벽 위에 측벽 보호 층을 형성하는 공정을 포함한다.
일부 실시예에 따라서, 반도체 디바이스 구조가 제공된다. 반도체 디바이스 구조는 반도체 기판 및 반도체 기판 위의 도전성 필러를 포함한다. 반도체 디바이스 구조는 또한 도전성 필러 위의 땜납 범프를 포함한다. 반도체 디바이스 구조는 도전성 필러의 측벽 위의 측벽 보호 층을 더 포함한다. 측벽 보호 층과 땜납 범프의 양자는 주석(Sn) 및 제2의 원소를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시예의 특징들을 개략적으로 설명한다. 당업자는 본 명세서에 소개된 실시예의 동일한 목적을 실행하기 위한 및/또는 동일한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 변형하는 근거로서 본 개시내용을 용이하게 사용할 수도 있음을 이해할 것이다. 당업자는 또한 그러한 등가의 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 않는 것과, 당업자가 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기에 다양한 변경, 치환 및 수정을 가할 수도 있다는 것을 인지할 것이다.

Claims (10)

  1. 반도체 디바이스 구조를 형성하기 위한 방법으로서:
    반도체 기판 위에 도전성 필러(pillar)를 형성하는 단계;
    상기 도전성 필러 위에 땜납 층을 형성하는 단계;
    상기 땜납 층 위에 수용성 플럭스(flux)를 형성하는 단계; 및
    상기 도전성 필러 위에 땜납 범프를 형성하고, 상기 땜납 범프가 리플로우되는 동안 상기 도전성 필러의 측벽 위에 측벽 보호 층을 형성하도록 상기 땜납 층을 리플로우(reflow)시키는 단계를 포함하는, 반도체 디바이스 구조의 형성 방법.
  2. 제1항에 있어서, 상기 반도체 기판 위에 범프 하부 금속화(UBM: under-bump metallization) 소자를 형성하는 단계를 더 포함하고, 상기 도전성 필러는 상기 범프 하부 금속화 소자 상에 형성되는, 반도체 디바이스 구조의 형성 방법.
  3. 제2항에 있어서,
    상기 반도체 기판 위에 범프 하부 금속화(UBM) 층을 형성하는 단계;
    상기 UBM 층 위에 상기 UBM 층을 노출시키는 개구를 갖는 마스크 층을 형성하는 단계;
    상기 개구 내에 상기 도전성 필러를 형성하는 단계;
    상기 마스크 층을 제거하는 단계; 및
    상기 UBM 소자를 형성하도록 상기 UBM 층의 일부분을 제거하는 단계를 더 포함하는, 반도체 디바이스 구조의 형성 방법.
  4. 제1항에 있어서, 상기 땜납 층의 일부분이 상기 도전성 필러의 측벽 위로 연장하여 상기 측벽 보호 층을 형성하는, 반도체 디바이스 구조의 형성 방법.
  5. 반도체 디바이스 구조를 형성하기 위한 방법으로서:
    반도체 기판 위에 도전성 필러를 형성하는 단계;
    상기 도전성 필러 위에 땜납 층을 형성하는 단계;
    상기 땜납 층 위에 수용성 플럭스를 형성하는 단계; 및
    상기 도전성 필러의 측벽 위에 측벽 보호 층을 형성하도록 상기 수용성 플럭스 및 상기 땜납 층을 가열하는 단계를 포함하는, 반도체 디바이스 구조의 형성 방법.
  6. 제5항에 있어서,
    상기 반도체 기판 위에 범프 하부 금속화(UBM) 층을 형성하는 단계;
    상기 UBM 층 위에 상기 UBM 층을 노출시키는 개구를 갖는 마스크 층을 형성하는 단계;
    상기 개구 내에 상기 도전성 필러를 형성하는 단계;
    상기 마스크 층을 제거하는 단계; 및
    범프 하부 금속화(UBM) 소자를 형성하도록 상기 UBM 층의 일부분을 제거하는 단계를 더 포함하는, 반도체 디바이스 구조의 형성 방법.
  7. 제6항에 있어서, 상기 도전성 필러는 상기 마스크 층의 개구에 의해 노출되는 상기 UBM 층 위에 전기 도금 구리에 의해 형성되는, 반도체 디바이스 구조의 형성 방법.
  8. 제6항에 있어서, 상기 수용성 플럭스 및 상기 땜납 층은 상기 땜납 층의 리플로우 온도보다 낮은 온도로 가열되는, 반도체 디바이스 구조의 형성 방법.
  9. 반도체 디바이스 구조로서:
    반도체 기판;
    상기 반도체 기판 위의 도전성 필러;
    상기 도전성 필러 위의 땜납 범프; 및
    상기 도전성 필러의 측벽 위의 측벽 보호 층을 포함하며, 상기 측벽 보호 층과 상기 땜납 범프 모두는 주석(Sn) 및 제2의 원소를 포함하는, 반도체 디바이스 구조.
  10. 제9항에 있어서, 상기 도전성 필러와 상기 반도체 기판 사이에 범프 하부 금속화(UBM) 소자를 더 포함하고, 상기 측벽 보호 층은 상기 UBM 소자의 측 표면을 덮는, 반도체 디바이스 구조.
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