KR20150104256A - 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 기판은 표시 영역에 배치되며 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들, 상기 표시 영역 주변의 비표시 영역에 배치되어 상기 게이트 라인들에 연결된 게이트 구동부, 상기 비표시 영역에 배치되어 상기 게이트 구동부 및 상기 데이터 라인들에 연결된 복수의 신호 패드부들, 상기 비표시 영역 주변의 절단 영역에 배치되어 상기 신호 패드부들에 연결된 복수의 테스트 패드부들, 상기 절단 영역에 배치되어 상기 테스트 패드부들에 연결된 복수의 정전기 분산부들, 및 상기 절단 영역에 배치되어 상기 정전기 분산부들에 연결된 가드 라인을 포함하고, 상기 정전기 분산부들은 상기 신호 패드부들 및 상기 테스트 패드부들을 통해 유입되는 정전기를 상기 가드 라인으로 분산시킨다.
Description
본 발명은 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법이다.
일반적으로 액정 표시 장치에 사용되는 표시 패널은 박막 트랜지스터들이 형성된 박막 트랜지스터 기판, 박막 트랜지스터 기판과 마주보도록 배치되고 컬러 필터들이 형성된 컬러 필터 기판, 및 박막 트랜지스터 기판과 컬러 필터 기판 사이에 배치된 액정층을 포함한다.
박막 트랜지스터 기판에는 복수의 화소들이 배치되고, 복수의 화소들은 대응되는 박막 트랜지스터들에 의해 구동된다. 박막 트랜지스터들에 의해 화소들에 화소 전압이 제공되고, 화소 전압에 따라서 액정층의 액정들의 배열이 변화된다. 변화된 액정들의 배열에 따라서 광 투과율이 조절되어 영상이 표시된다.
박막 트랜지스터 기판의 제조 공정 시 액정들을 소정의 방향으로 배향시키기 위해 러빙 공정이 수행된다. 러빙 공정 시 러빙 공정을 수행하는 러빙포(rubbing cloth)와 박막 트랜지스터 기판의 마찰에 의해 정전기가 발생될 수 있다. 이러한 정전기에 의해 박막 트랜지스터 기판의 소자들이 손상될 수 있다.
본 발명의 목적은 러빙 공정시 발생된 정전기로부터 소자들의 손상을 방지할 수 있는 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은 표시 영역에 배치되며 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들, 상기 표시 영역 주변의 비표시 영역에 배치되어 상기 게이트 라인들에 연결된 게이트 구동부, 상기 비표시 영역에 배치되어 상기 게이트 구동부 및 상기 데이터 라인들에 연결된 복수의 신호 패드부들, 상기 비표시 영역 주변의 절단 영역에 배치되어 상기 신호 패드부들에 연결된 복수의 테스트 패드부들, 상기 절단 영역에 배치되어 상기 테스트 패드부들에 연결된 복수의 정전기 분산부들, 및 상기 절단 영역에 배치되어 상기 정전기 분산부들에 연결된 가드 라인을 포함하고, 상기 정전기 분산부들은 상기 신호 패드부들 및 상기 테스트 패드부들을 통해 유입되는 정전기를 상기 가드 라인으로 분산시킨다.
상기 신호 패드부들은, 상기 게이트 구동부에 연결된 게이트 패드부 및 대응하는 소정의 개수의 데이터 라인들에 각각 연결된 복수의 데이터 패드부들을 포함하고, 상기 테스트 패드부들은, 상기 게이트 패드부에 연결된 제1 테스트 패드부 및 대응하는 데이터 패드부들에 연결된 복수의 제2 테스트 패드부들을 포함하고, 상기 정전기 분산부들은, 상기 제1 테스트 패드부에 연결된 제1 정전기 분산부, 및 대응하는 제2 테스트 패드부들에 연결된 복수의 제2 정전기 분산부들을 포함한다.
평면상에서 상기 게이트 및 데이터 패드부들은 상기 표시 영역의 상부에 인접한 비표시 영역에 배치되고, 상기 제1 및 제2 테스트 패드부들은 상기 비표시 영역의 상부에 인접한 절단 영역에 배치되며, 상기 제1 및 제2 정전기 분산부들은 상기 제1 및 제2 테스트 패드부들의 상부에 배치된다.
상기 게이트 패드부는 상기 게이트 구동부에 연결된 복수의 게이트 패드들을 포함하고, 상기 각각의 데이터 패드부는 상기 대응하는 소정의 개수의 데이터 라인들에 연결된 복수의 데이터 패드들을 포함한다.
상기 제1 테스트 패드부는 대응하는 게이트 패드들에 연결된 복수의 제1 테스트 패드들을 포함하고, 상기 각각의 제2 테스트 패드부는 대응하는 데이터 패드들에 연결된 복수의 제2 테스트 패드들을 포함한다.
상기 게이트 구동부는 상기 제1 테스트 패드들 및 상기 게이트 패드들을 통해 제공받은 제1 테스트 신호들에 응답하여 순차적인 게이트 신호들을 상기 화소들에 제공하고, 상기 화소들은 상기 게이트 신호들에 응답하여 상기 제2 테스트 패드들 및 상기 데이터 패드들을 통해 제2 테스트 신호들을 제공받는다.
상기 제1 정전기 분산부는 대응하는 제1 테스트 패드들 및 상기 가드 라인에 연결된 복수의 제1 다이오드들을 포함한다.
상기 각각의 제1 다이오드의 애노드는 상기 대응하는 제1 테스트 패드에 연결되고, 상기 제1 다이오드들의 캐소드들은 상기 가드 라인에 연결된다.
상기 각각의 제2 정전기 분산부는 대응하는 소정의 개수의 제2 테스트 패드들에 각각 연결되고 상기 가드 라인에 연결된 복수의 제2 다이오드들을 포함한다.
상기 각각의 제2 다이오드의 애노드는 상기 대응하는 소정의 개수의 제2 테스트 패드들에 연결되고, 상기 제2 다이오드들의 캐소드들은 상기 가드 라인에 연결된다.
상기 가드 라인은 상기 박막 트랜지스터 기판의 테두리에 인접하도록 배치되어 상기 박막 트랜지스터 기판의 테두리를 따라 연장되며, 상기 비표시 영역의 상부에 인접한 절단 영역에 배치된 가드 라인은 평면상에서 상기 제1 및 제2 정전기 분산부들의 상부에 배치된다.
본 발명의 실시 예에 따른 액정 표시 장치의 제조 방법은 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들, 상기 게이트 라인들에 연결된 게이트 구동부, 상기 게이트 구동부 및 상기 데이터 라인들에 연결된 복수의 신호 패드부들, 상기 신호 패드부들에 연결된 복수의 테스트 패드부들, 상기 테스트 패드부들에 연결된 복수의 정전기 분산부들, 및 상기 정전기 분산부들에 연결된 가드 라인을 포함하는 박막 트랜지스터 기판을 준비하는 단계, 상기 박막 트랜지스터 기판상에 코팅된 배향막에 대해 러빙 공정을 수행하는 단계, 상기 러빙 공정시 상기 신호 패드부들 및 상기 테스트 패드부들에서 발생된 정전기를 상기 정전기 분산부를 통해 상기 가드 라인으로 분산하는 단계, 상기 테스트 패드부들, 상기 정전기 분산부들, 및 상기 가드 라인을 제거하는 단계, 상기 박막 트랜지스터 기판과 마주보도록 컬러 필터 기판을 배치하는 단계, 및 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 액정층을 배치하는 단계를 포함한다.
본 발명의 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법은 러빙 공정시 발생된 정전기로부터 소자들의 손상을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1에 도시된 게이트 및 데이터 패드부들, 제1 및 제2 테스트 패드부들, 및 제1 및 제2 정전기 분산부들의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 게이트 구동부의 블록도이다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 5a 내지 도 5c는 도 1에 도시된 박막 트랜지스터 기판을 이용한 액정 표시 장치의 제조 방법을 개략적으로 도시한 도면들이다.
도 2는 도 1에 도시된 게이트 및 데이터 패드부들, 제1 및 제2 테스트 패드부들, 및 제1 및 제2 정전기 분산부들의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 게이트 구동부의 블록도이다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 5a 내지 도 5c는 도 1에 도시된 박막 트랜지스터 기판을 이용한 액정 표시 장치의 제조 방법을 개략적으로 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 1을 참조하면, 박막 트랜지스터 기판(110)은 복수의 화소들(PX), 복수의 게이트 라인들(GL1~GLn), 복수의 데이터 라인들(DL1~DLm), 게이트 구동부(200), 복수의 신호 패드부들(GPD,DPD), 복수의 테스트 패드부들(TPD1,TPD2), 복수의 정전기 분산부들(ESD1,ESD2), 및 가드 라인(GDL)을 포함한다.
박막 트랜지스터 기판(110)의 평면상의 영역은 표시 영역(DA), 표시 영역(DA) 주변의 비표시 영역(NDA), 및 비표시 영역(NDA) 주변의 절단 영역(CA)을 포함한다. 비표시 영역(NDA) 및 절단 영역(CA)의 경계는 절단 라인(CL)으로 정의될 수 있다.
화소들(PX)은 표시 영역(DA)에 배치된다. 도 1에는 설명의 편의를 위해 하나의 화소(PX)가 도시되었으나, 실질적으로 화소들(PX)은 매트릭스 형태로 배열되어 표시 영역(DA)에 배치된다. 예를 들어 화소들(PX)은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다. 화소들(PX)은 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다.
도시하지 않았으나, 화소들(PX)은 각각 박막 트랜지스터 및 박막 트랜지스터에 연결된 화소 전극을 포함한다. 박막 트랜지스터는 대응하는 게이트 라인 및 대응하는 데이터 라인에 연결된다.
게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차하도록 배치된다. 게이트 라인들(GL1~GLn)은 제1 방향(X1)으로 연장되어 게이트 구동부(200)에 연결된다.
데이터 라인들(DL1~DLm)은 제1 방향(X1)과 교차하는 제2 방향(X2)으로 연장된다. 또한, 데이터 라인들(DL1~DLm)은 평면상에서 표시 영역(DA)의 상부에 인접한 비표시 영역(NDA)으로 연장되어 데이터 패드부들(DPD)에 연결된다.
게이트 구동부(200)는 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동부(200)는 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다.
신호 패드부들(GPD,DPD)은 표시 영역(DA)의 상부에 인접한 비표시 영역(NDA)에 배치될 수 있다. 신호 패드부들(GPD,DPD)은 게이트 구동부(200) 및 데이터 라인들(DL1~DLm)에 연결된다.
구체적으로 신호 패드부들(GPD,DPD)은 게이트 패드부(GPD) 및 복수의 데이터 패드부들(DPD)을 포함한다. 게이트 패드부(GPD)는 제어신호 배선부(CSL)를 통해 게이트 구동부(200)에 연결된다. 데이터 패드부들(DPD)은 각각 대응되는 소정의 개수의 데이터 라인들에 연결된다.
테스트 패드부들(TPD1,TPD2)은 평면상에서 비표시 영역(NDA)의 상부에 인접한 절단영역(CA)에 배치될 수 있다. 테스트 패드부들(TPD1,TPD2)은 신호 패드부들(GPD,DPD)에 연결된다.
구체적으로 테스트 패드부들(TPD1,TPD2)은 제1 테스트 패드부(TPD1) 및 복수의 제2 테스트 패드부들(TPD2)을 포함한다. 제1 테스트 패드부(TPD1)는 게이트 패드부(GPD)에 연결된다. 제2 테스트 패드부들(TPD2)은 대응하는 데이터 패드부들(DPD)에 연결된다.
정전기 분산부들(ESD1,ESD2)은 평면상에서 비표시 영역(NDA)의 상부에 인접한 절단영역(CA)에 배치되어 테스트 패드부들(TPD1,TPD2)에 연결될 수 있다. 또한, 정전기 분산부들(ESD1,ESD2)은 평면상에서 테스트 패드부들(TPD1,TPD2)의 상부에 배치될 수 있다.
구체적으로, 정전기 분산부들(ESD1,ESD2)은 제1 정전기 분산부(ESD1) 및 복수의 제2 정전기 분산부들(ESD2)을 포함한다. 제1 정전기 분산부(ESD1)는 제1 테스트 패드부(TPD1)의 상부에 배치되어 제1 테스트 패드부(TPD1)에 연결된다. 제2 정전기 분산부들(ESD2)은 제2 테스트 패드부들(TPD2)의 상부에 배치되어 대응하는 제2 테스트 패드부들(TPD2)에 연결된다.
가드 라인(GDL)은 절단 영역(CA)에서 박막 트랜지스터 기판(110)의 테두리에 인접하도록 배치될 수 있다. 또한, 가드 라인(GDL)은 박막 트랜지스터 기판(110)의 테두리를 따라 연장될 수 있다. 가드 라인(GDL)은 플로팅 상태이다.
비표시 영역(NDA)의 상부에 인접한 절단 영역(CA)에 배치된 가드 라인(GDL)은 평면상에서 제1 및 제2 정전기 분산부들(ESD1,ESD2)의 상부에 배치된다. 제1 및 제2 정전기 분산부들(ESD1,ESD2)은 가드 라인(GDL)에 연결된다.
박막 트랜지스터 기판(110)의 제조시, 불량 여부를 검출하기 위한 검사 공정 및 배향막 공정이 수행될 수 있다. 예를 들어, 제1 테스트 패드부(TPD1)에 제1 테스트 신호들이 제공되고, 제2 테스트 패드들(TPD2)에 제2 테스트 신호들이 제공될 수 있다.
제1 테스트 신호들은 서로 연결된 제1 테스트 패드부(TPD1), 게이트 패드부(GPD), 및 제어 신호 배선부(CSL)를 통해 게이트 구동부(200)에 제공된다. 게이트 구동부(200)는 제1 테스트 신호들에 응답하여 게이트 신호들을 출력한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 행 단위로 배열된 화소들(PX)에 순차적으로 제공된다.
제2 테스트 신호들은 서로 연결된 제2 테스트 패드부들(TPD2), 데이터 패드부들(DPD), 및 데이터 라인들(DL1~DLm)을 통해 화소들(PX)에 제공된다. 제2 테스트 신호들은 소정의 전압 레벨을 갖는 데이터 전압들일 수 있다.
화소들(PX)은 게이트 신호들에 응답하여 데이터 전압들을 제공받아 구동된다. 구체적으로, 각 화소(PX)의 박막 트랜지스터는 대응하는 게이트 라인을 통해 제공받은 게이트 신호에 응답하여 턴 온된다. 턴 온된 박막 트랜지스터는 대응하는 데이터 라인을 통해 제공받은 데이터 전압을 화소 전극에 제공한다.
화소들(PX)의 구동 상태가 검사됨으로써 박막 트랜지스터 기판(110)의 불량 여부가 검사될 수 있다. 예를 들어, 도시하지 않았으나, 모듈레이터라는 장비를 통해 화소들(PX)의 불량 여부가 검사될 수 있다. 모듈레이터는 투명 전극층 및 액정을 포함하는 전광 물질층을 포함한다. 모듈레이터의 전광 물질층이 투명 전극층과 화소 전극 사이에 배치되도록 모듈레이터의 위치가 설정된다.
모듈레이터의 투명 전극층에 소정의 전압이 인가된다. 소정의 전압이 인가된 투명 전극층과 데이터 전압들이 인가된 화소 전극들 사이에 전계가 형성된다. 전계에 의해 전광 물질층의 액정의 배열이 변환되어 전광 물질층이 구동된다. 전계에 의해 구동된 전광 물질층의 광 투과율을 검사하여 화소들(PX)의 불량 여부가 검사될 수 있다.
박막 트랜지스터 기판(110)이 액정 표시 장치에 사용될 경우, 액정을 균일한 방향으로 배향시키기 위한 배향막 공정이 수행된다. 배향막 공정시 고분자 배향막을 박막 트랜지스터 기판(110)에 코팅한 후 러빙포(Rubbing cloth)를 이용한 러빙 공정이 수행된다. 고분자 배향막으로서 폴리이미드(polyimide)가 사용될 수 있다.
러빙 공정시 레이온(rayon) 또는 면으로 구성된 벨벳 형태의 러빙포가 사용될 수 있다. 러빙포가 감긴 롤러가 일정한 힘과 속도로 회전되어 고분자 배향막이 코팅된 박막 트랜지스터 기판(110) 위를 일정한 방향으로 쓸고 지나간다. 이러한 방법에 의해 액정의 배향이 일정하게 조절될 수 있다.
러빙 공정시, 러빙포와 제1 테스트 패드부(TPD1) 및 러빙포와 제2 테스트 패드부들(TPD2)의 마찰에 의해 정전기가 발생될 수 있다. 또한, 러빙포과 게이트 패드부(GPD) 및 러빙포와 데이터 패드부들(DPD)의 마찰에 의해 정전기가 발생될 수 있다.
이러한 정전기가 제1 테스트 패드부(TPD1) 및 게이트 패드부(GPD)를 통해 게이트 구동부(200)로 유입되고, 제2 테스트 패드부들(TPD2) 및 데이터 패드부들(DPD)을 통해 화소들(PX)로 유입될 수 있다. 이러한 경우, 게이트 구동부(200)의 소자들 및 화소들(PX)의 소자인 박막 트랜지스터들이 정전기에 의해 손상될 수 있다.
본 발명의 실시 예에서 러빙 공정시 발생된 정전기는 제1 및 제2 정전기 분산부들(ESD1,ESD2)을 통해 가드 라인(GDL)으로 분산될 수 있다. 정전기가 가드라인(GDL)으로 분산됨으로써 게이트 구동부(200) 및 화소들(PX)로 인가되는 정전기의 양이 감소 된다. 따라서, 러빙 공정시 정전기가 발생되더라도 게이트 구동부(200)의 소자들 및 화소들(PX)의 박막 트랜지스터들의 손상이 방지될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)은 러빙 공정시 발생된 정전기로부터 소자들의 손상을 방지할 수 있다.
도 2는 도 1에 도시된 게이트 및 데이터 패드부들, 제1 및 제2 테스트 패드부들, 및 제1 및 제2 정전기 분산부들의 구성을 보여주는 도면이다. 도 3은 도 1에 도시된 게이트 구동부의 블록도이다.
도 2에는 설명의 편의를 위해 하나의 데이터 패드부(DPD), 하나의 제2 테스트 패드부(TPD2), 및 하나의 제2 정전기 분산부(ESD2)의 구성이 도시되었다. 도시되지 않은 데이터 패드부들(DPD), 제2 테스트 패드부들(TPD2), 및 제2 정전기 분산부들(ESD2)은 도 2에 도시된 데이터 패드부(DPD), 제2 테스트 패드부(TPD2), 및 제2 정전기 분산부(ESD2)와 동일한 구성을 갖는다.
도 2를 참조하면, 제어 신호 라인(CSL)은 복수의 신호 라인들(SL1~SL4)을 포함한다. 신호 라인들은(SL1~SL4)은 제1 내지 제4 신호 라인들(SL1~SL4)을 포함한다.
게이트 패드부(GPD)는 제1 내지 제4 신호 라인들(SL1~SL4)에 대응하는 복수의 게이트 패드들(GP)을 포함한다. 즉, 게이트 패드부(GPD)는 4개의 게이트 패드들(GP)을 포함할 수 있다. 게이트 패드들(GP)은 대응하는 제1 내지 제4 신호 라인들(SL1~SL4)에 각각 연결된다.
제1 테스트 패드부(TPD1)는 게이트 패드들(GP)에 대응하는 복수의 제1 테스트 패드들(TP1)을 포함한다. 즉, 제1 테스트 패드부(TPD1)는 4개의 제1 테스트 패드들(TP1)을 포함할 수 있다. 제1 테스트 패드들(TP1)은 대응하는 게이트 패드들(GP)에 각각 연결된다.
제1 정전기 분산부(ESD1)는 제1 테스트 패드들(TP1)에 대응하는 복수의 제1 다이오드들(D1)을 포함한다. 즉, 제1 정전기 분산부(ESD1)는 4개의 제1 다이오드들(D1)을 포함할 수 있다.
제1 다이오드들(D1)은 제1 테스트 패드들(TP1) 및 가드 라인(GDL)에 연결된다. 제1 다이오드들(D1)의 애노드들은 대응하는 제1 테스트 패드들(TP1)에 각각 연결된다. 제1 다이오드들(D1)의 캐소드들은 가드 라인(GDL)에 연결된다.
데이터 패드부(DPD)는 대응하는 소정의 개수의 데이터 라인들(DL1~DLl)에 연결된다. l은 0보다 크고 m보다 작은 정수이다. 데이터 패드부(DPD)는 데이터 라인들(DL1~DLl)에 대응하는 복수의 데이터 패드들(DP)을 포함한다. 즉, 데이터 패드부(DPD)는 l개의 데이터 패드들(DP)을 포함할 수 있다. 데이터 패드들(DP)은 대응하는 데이터 라인들(DL1~DLl)에 각각 연결된다.
제2 테스트 패드부(TPD2)는 데이터 패드들(DP)에 대응하는 복수의 제2 테스트 패드들(TP2)을 포함한다. 즉, 제2 테스트 패드부(TPD2)는 l개의 제2 테스트 패드들(TP2)을 포함할 수 있다. 제2 테스트 패드들(TP2)은 대응하는 데이터 패드들(DP)에 각각 연결된다.
제2 정전기 분산부(ESD2)은 복수의 제2 다이오드들(D2)을 포함할 수 있다. 제2 다이오드들(D2)은 각각 대응하는 소정의 개수의 제2 테스트 패드들(TP2) 및 가드 라인(GDL)에 연결된다. 제2 다이오드들(D2)의 애노드들은 각각 대응하는 소정의 개수의 제2 테스트 패드들(TP2)에 연결된다. 제2 다이오드들(D2)의 캐소드들은 가드 라인(GDL)에 연결된다.
예를 들어, 제2 다이오드들(D2)은 제2_1 다이오드(D2_1) 및 제2_2 다이오드(D2_2)를 포함할 수 있다. 제2_1 다이오드(D2_1)의 애노드는 제2 테스트 패드들(TP2) 중 홀수 번째 제2 테스트 패드들(TP2)에 연결된다. 제2_2 다이오드(D2_2)의 애노드는 제2 테스트 패드들(TP2) 중 짝수 번째 제2 테스트 패드들(TP2)에 연결된다. 제2_1 다이오드(D2_1) 및 제2_2 다이오드(D2_2)의 캐소드들은 가드 라인(GDL)에 연결된다.
도 3을 참조하면, 게이트 구동부(200)는 쉬프트 레지스터(210)를 포함한다. 쉬프트 레지스터(210)는 종속적으로 연결된 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)을 포함한다. 제1 내지 제n 스테이지들(SRC1~SRCn)은 구동 스테이지로 정의되고, 제n+1 스테이지(SRCn+1)는 더미(dummy) 스테이지로 정의될 수 있다. 제1 내지 제n 스테이지(SRC1~SRCn)는 제1 내지 제n 게이트 라인(GL1,...,GLn)에 전기적으로 연결되어 게이트 신호들을 순차적으로 출력한다.
스테이지(SRC1~SRCn+1)들은 각각 제1 클럭단자(CK1), 제2 클럭단자(CK2), 오프 전압 단자(VSS), 리셋 단자(RE), 제어단자(CT), 캐리 단자(CR), 출력 단자(OUT), 및 입력단자(IN)를 포함한다.
제1 클럭단자(CK1) 및 제2 클럭단자(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 제1 클럭단자들(CK1)에는 제1 클럭신호(CKV)가 제공되고, 제2 클럭단자들(CK2)에는 제1 클럭신호(CKV)와 반대 위상인 제2 클럭신호(CKVB)가 제공된다. 반대로 짝수 번째 스테이지들(SRC2, SRC4,..., SRCn)의 제1 클럭단자들(CK1)에는 제2 클럭 신호(CKVB)가 제공되고, 제2 클럭단자들(CK2)에는 제1 클럭신호(CKV)가 제공된다.
제1 스테이지(SRC1)의 입력단자(IN)와 더미 스테이지(SRCn+1)의 제어 단자(CT)에는 수직 개시 신호(STV)가 제공된다. 제2 내지 제n+1 스테이지들(SRC2~SRCn+1)의 입력 단자들(IN)에는 각각 이전 스테이지의 캐리 단자(CR)로부터 출력된 캐리 신호가 제공된다. 캐리 단자(CR)로부터 출력되는 캐리 신호는 다음 스테이지를 구동시키는 역할을 수행한다.
제1 내지 제n 스테이지들(SRC1~SRCn)의 제어 단자들(CT)에는 각각 다음 스테이지의 출력단자(OUT)를 통해 출력되는 게이트 신호가 제공된다. 스테이지들(SRC1~SRCn+1)의 오프 전압단자들(VSS)에는 오프 전압(VOFF)이 제공된다. 스테이지들(SRC1~SRCn+1)의 리셋단자들(RE)에는 더미 스테이지(SRCn+1)의 캐리 단자(CR)에서 출력되는 캐리 신호가 공통으로 제공된다.
제1 및 제2 클럭 신호들(CKV,CKVB)은 하이 레벨인 경우 화소를 구동할 수 있는 게이트 온 전압이고 로우 레벨인 경우 게이트 오프 전압일 수 있다. 스테이지들(SRC1~SRCn+1)의 출력단자들(OUT)은 제1 클럭단자(CK1)로 제공되는 클럭 신호의 하이 레벨 구간을 출력한다.
예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 출력단자들(OUT)은 제1 클럭 신호(CKV)의 하이 레벨 구간을 출력하고, 짝수 번째 스테이지들(SRC2, SRC4,..., SRCn)의 출력단자들(OUT)은 제2 클럭 신호(CKVB)의 하이 레벨 구간을 출력할 수 있다. 스테이지들(SRC1~SRCn+1)의 캐리 단자들(CR)은 출력단자(OUT)로부터 출력되는 클럭 신호와 동일한 클럭 신호에 기초한 캐리 신호를 출력한다.
제1 테스트 신호는 수직 개시 신호(STV), 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 및 오프 전압(VOFF)을 포함할 수 있다.
제1 신호라인(SL1)은 첫 번째 스테이지(SRC1)의 입력단자(IN)와 더미 스테이지(SRCn+1)의 제어단자(CT)에 전기적으로 연결되어 수직 개시 신호(STV)를 제공할 수 있다. 제2 신호라인(SL2)은 홀수 번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 제1 클럭단자들(CK1)과 짝수번째 스테이지들(SRC2, SRC4,..., SRCn)의 제2 클럭단자들(CK2)에 전기적으로 연결되어 제1 클럭 신호(CKV)를 공급할 수 있다.
제3 신호 라인(SL3)은 짝수번째 스테이지들(SRC2, SRC4,..., SRCn)의 제1 클럭단자들(CK1)과 홀수번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 제2 클럭단자들(CK2)에 전기적으로 연결되어 제2 클럭 신호(CKVB)를 공급할 수 있다. 제4 신호 라인(SL4)은 스테이지들(SRC1~SRCn+1)의 오프 전압단자들(VSS)에 전기적으로 연결되어 오프 전압(VOFF)을 공급한다.
박막 트랜지스터 기판(110)의 검사 공정시, 제1 테스트 신호들이 제1 테스트 패드부(TPD1)의 제1 테스트 패드들(TP1)에 제공될 수 있다. 또한, 제2 테스트 신호들이 제2 테스트 패드(TPD2)의 제2 테스트 패드들(TP2)에 제공될 수 있다.
제1 테스트 신호들의 수직 개시 신호(STV), 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 및 오프 전압(VOFF)은 제1 테스트 패드들(TP1), 게이트 패드들(GPD), 및 제1 내지 제4 신호 라인들(SL1~SL4)을 통해 게이트 구동부(200)에 제공된다. 제2 테스트 신호들은 제2 테스트 패드들(TP2), 데이터 패드들(DP), 및 데이터 라인들(DL1~DLl)을 통해 화소들(PX)에 제공된다.
제1 및 제2 테스트 신호들에 따른 박막 트랜지스터 기판(110)의 검사 방법은 앞서 상세히 설명하였으므로, 설명을 생략한다.
러빙 공정시, 러빙포와 제1 테스트 패드들(TP1) 및 러빙포와 제2 테스트 패드들(TP2)의 마찰에 의해 정전기가 발생될 수 있다. 또한, 러빙포과 게이트 패드들(GP) 및 러빙포 데이터 패드들(DP)의 마찰에 의해 정전기가 발생될 수 있다.
러빙포와 제1 테스트 패드들(TP1) 및 러빙포와 게이트 패드들(GP)의 마찰에 의해 발생된 정전기는 제1 다이오드들(D1)을 통해 가드 라인(GDL)으로 분산될 수 있다. 또한, 러빙포와 제2 테스트 패드들(TP2) 및 러빙포와 데이터 패드들(DP)의 마찰에 의해 발생된 정전기는 제2 다이오드들(D2)을 통해 가드 라인(GDL)으로 분산될 수 있다.
예시적인 실시 예로서 2개의 제2 다이오드들(D2)에 의한 정전기의 분산 동작이 설명되었으나, 이에 한정되지 않고, 2개보다 많은 제2 다이오드들(D2)에 의해 정전기가 분산될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)은 러빙 공정시 발생된 정전기로부터 소자들의 손상을 방지할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 4에 도시된 박막 트랜지스터 기판(210)은 가드 라인(GDL)의 구성을 제외하면, 도 1에 도시된 박막 트랜지스터 기판(110)과 동일한 구성을 갖는다. 따라서, 이하 도 4에서 가드 라인(GDL)의 구성만이 설명될 것이다.
도 4를 참조하면, 가드 라인(GDL)은 평면상에서 박막 트랜지스터 기판(210)의 상부 경계면에 인접하도록 배치되어 제1 방향(X1)으로 연장될 수 있다. 가드 라인(GDL)은 비표시 영역(NDA)의 상부에 인접한 절단 영역(CA)에 배치되며, 평면상에서 제1 및 제2 정전기 분산부들(ESD1,ESD2)의 상부에 배치된다. 제1 및 제2 정전기 분산부들(ESD1,ESD2)은 가드 라인(GDL)에 연결된다.
본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판(210)에서 러빙 공정시 발생된 정전기는 제1 및 제2 정전기 분산부들(ESD1,ESD2)을 통해 가드 라인(GDL)으로 분산될 수 있다.
결과적으로, 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판(210)은 러빙 공정시 발생된 정전기로부터 소자들의 손상을 방지할 수 있다.
도 5a 내지 도 5c는 도 1에 도시된 박막 트랜지스터 기판을 이용한 액정 표시 장치의 제조 방법을 개략적으로 도시한 도면들이다.
도 5a를 참조하면, 도 1에 도시된 박막 트랜지스터 기판(110)이 준비된다. 그러나 이에 한정되지 않고 도 4에 도시된 박막 트랜지스터 기판(210)이 준비될 수 있다. 박막 트랜지스터 기판(110)의 구성에 대한 설명은 앞서 상세히 설명하였으므로, 생략한다.
액정을 균일한 방향으로 배향시키기 위해 박막 트랜지스터 기판(110)에 고분자 배향막이 코팅되고, 러빙포(RC)를 이용한 러빙 공정이 수행된다. 전술한 바와 같이, 러빙포(RC)가 감긴 롤러(ROL)가 일정한 힘과 속도로 회전되어 고분자 배향막이 코팅된 박막 트랜지스터 기판(110) 위를 일정한 방향으로 쓸고 지나간다. 이러한 방법에 의해 액정의 배향이 일정하게 조절될 수 있다.
앞서 설명한 바와 같이 러빙 공정시 정전기가 발생될 수 있다. 러빙 공정시 발생된 정전기는 제1 및 제2 정전기 분산부들(ESD1,ESD2)을 통해 가드 라인(GDL)으로 분산될 수 있다. 따라서, 러빙 공정시 정전기가 발생되더라도 게이트 구동부(200)의 소자들 및 화소들(PX)의 박막 트랜지스터들의 손상이 방지될 수 있다.
도 5b를 참조하면, 박막 트랜지스터 기판(110)의 배향막 공정이 수행된 후, 절단 라인(CL)이 절단됨으로써 절단 영역(CA)이 제거된다. 절단 영역(CA)이 제거됨으로써 테스트 패드부들(TPD1,TPD2), 정전기 분산부들(ESD1,ESD2), 및 가드 라인(GDL)이 박막 트랜지스터 기판(110)으로부터 제거된다.
도 5c를 참조하면, 박막 트랜지스터 기판(110)에 구동 회로 기판(400)이 연결된 데이터 구동부(300)가 연결되고, 박막 트랜지스터 기판(110)과 마주보도록 컬러 필터 기판(120)이 배치된다. 박막 트랜지스터 기판(110)과 컬러 필터 기판(120) 사이에 액정층(LC)이 배치되어 표시 장치(500)가 제조된다.
따라서 표시 장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다. 표시 패널(100)은 복수의 화소들(PX)이 배치된 박막 트랜지스터 기판(110), 박막 트랜지스터 기판(110)과 마주보도록 배치된 컬러 필터 기판(120), 및 박막 트랜지스터 기판(110)과 컬러 필터 기판(120) 사이에 배치되는 액정층(LC)을 포함한다.
화소들(PX), 게이트 라인들(GL1~GLn), 데이터 라인들(DL1~DLm), 및 게이트 구동부(200)의 배치 및 연결 구성은 도 1에 도시된 박막 트랜지스터 기판과 동일하므로 설명을 생략한다.
연결 배선부(CL)는 구동 회로 기판(400)에 실장된 타이밍 컨트롤러(미 도시됨)로부터 게이트 제어 신호를 수신한다. 도시하지 않았으나, 연결 배선부(CL)는 최 좌측의 연성 회로 기판(320_1)을 경유하여 게이트 패드부(GPD)를 통해 제어 신호 배선부(CSL)에 연결된다. 따라서, 게이트 제어 신호는 제어 신호 배선부(CSL)를 통해 게이트 구동부(200)에 제공된다.
게이트 구동부(200)는 게이트 제어 신호에 응답하여 게이트 신호들을 생성한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 행 단위로 배열된 화소들(PX)에 순차적으로 제공된다. 그 결과 화소들(PX)은 행 단위로 구동될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 제공받는다. 데이터 구동부(300)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX)에 제공한다.
데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k)을 포함한다. k는 0보다 크고 m보다 작은 정수이다. 도시되지 않았으나, 소스 구동칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)과 데이터 패드부들(DPD)에 연결된다.
즉, 데이터 구동부(300)는 테이프 캐리어 패키지 방식(TCP: Tape Carrier Package)으로 표시 패널(100)에 연결될 수 있다. 그러나, 이에 한정되지 않고, 소스 구동칩들(310_1~310_k)은 칩 온 글래스(COG: Chip on Glass) 방식으로 박막 트랜지스터 기판(110)의 표시 영역(DA)의 상부에 인접한 비표시 영역(NDA)에 실장 될 수 있다.
도시하지 않았으나, 컬러 필터 기판(120)은 화소들(PX)의 화소 전극들과 마주보도록 배치된 공통 전극 및 화소들(PX)에 대응하도록 배치된 컬러 필터들을 포함할 수 있다. 각 컬러 필터는 적색, 녹색, 및 청색 중 어느 하나의 색을 나타내는 색 화소를 포함할 수 있다.
각 화소(PX)의 박막 트랜지스터는 대응하는 게이트 라인을 통해 제공받은 게이트 신호에 응답하여 대응하는 데이터 라인을 통해 데이터 전압을 제공받는다. 데이터 전압은 화소 전극에 제공된다. 공통 전극에 공통 전압이 인가된다. 데이터 전압과 공통 전압의 전압 차이에 의해 화소 전극과 공통 전극 사이에 전계가 형성된다.
화소 전극과 공통 전극 사이에 형성된 전계에 의해 액정층(LC)이 구동되어 액정층(LC)의 액정들의 배열이 변화된다. 변화된 액정들의 배열에 따라서 광 투과율이 조절되어 영상이 표시된다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110,210: 박막 트랜지스터 기판
120: 컬러 필터 기판
200: 게이트 구동부 300: 데이터 구동부
400: 구동 회로 기판 500: 액정 표시 장치
GPD: 게이트 패드부 DPD: 데이터 패드부
TPD1,TPD2: 제1 및 제2 테스트 패드부
ESD1,ESD2: 제1 및 제2 정전기 방지부
GDL: 가드 라인 GP: 게이트 패드
DP: 데이터 패드 TP1,TP2: 제1 및 제2 테스트 패드
D1,D2: 제1 및 제2 다이오드
200: 게이트 구동부 300: 데이터 구동부
400: 구동 회로 기판 500: 액정 표시 장치
GPD: 게이트 패드부 DPD: 데이터 패드부
TPD1,TPD2: 제1 및 제2 테스트 패드부
ESD1,ESD2: 제1 및 제2 정전기 방지부
GDL: 가드 라인 GP: 게이트 패드
DP: 데이터 패드 TP1,TP2: 제1 및 제2 테스트 패드
D1,D2: 제1 및 제2 다이오드
Claims (20)
- 표시 영역에 배치되며 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들;
상기 표시 영역 주변의 비표시 영역에 배치되어 상기 게이트 라인들에 연결된 게이트 구동부;
상기 비표시 영역에 배치되어 상기 게이트 구동부 및 상기 데이터 라인들에 연결된 복수의 신호 패드부들;
상기 비표시 영역 주변의 절단 영역에 배치되어 상기 신호 패드부들에 연결된 복수의 테스트 패드부들;
상기 절단 영역에 배치되어 상기 테스트 패드부들에 연결된 복수의 정전기 분산부들; 및
상기 절단 영역에 배치되어 상기 정전기 분산부들에 연결된 가드 라인을 포함하고,
상기 정전기 분산부들은 상기 신호 패드부들 및 상기 테스트 패드부들을 통해 유입되는 정전기를 상기 가드 라인으로 분산시키는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 신호 패드부들은,
상기 게이트 구동부에 연결된 게이트 패드부; 및
대응하는 소정의 개수의 데이터 라인들에 각각 연결된 복수의 데이터 패드부들을 포함하고,
상기 테스트 패드부들은,
상기 게이트 패드부에 연결된 제1 테스트 패드부; 및
대응하는 데이터 패드부들에 연결된 복수의 제2 테스트 패드부들을 포함하고,
상기 정전기 분산부들은,
상기 제1 테스트 패드부에 연결된 제1 정전기 분산부; 및
대응하는 제2 테스트 패드부들에 연결된 복수의 제2 정전기 분산부들을 포함하는 박막 트랜지스터 기판. - 제 2 항에 있어서,
평면상에서 상기 게이트 및 데이터 패드부들은 상기 표시 영역의 상부에 인접한 비표시 영역에 배치되고, 상기 제1 및 제2 테스트 패드부들은 상기 비표시 영역의 상부에 인접한 절단 영역에 배치되며, 상기 제1 및 제2 정전기 분산부들은 상기 제1 및 제2 테스트 패드부들의 상부에 배치되는 박막 트랜지스터 기판. - 제 2 항에 있어서,
상기 게이트 패드부는 상기 게이트 구동부에 연결된 복수의 게이트 패드들을 포함하고, 상기 각각의 데이터 패드부는 상기 대응하는 소정의 개수의 데이터 라인들에 연결된 복수의 데이터 패드들을 포함하는 박막 트랜지스터 기판. - 제 4 항에 있어서,
상기 제1 테스트 패드부는 대응하는 게이트 패드들에 연결된 복수의 제1 테스트 패드들을 포함하고, 상기 각각의 제2 테스트 패드부는 대응하는 데이터 패드들에 연결된 복수의 제2 테스트 패드들을 포함하는 박막 트랜지스터 기판. - 제 5 항에 있어서,
상기 게이트 구동부는 상기 제1 테스트 패드들 및 상기 게이트 패드들을 통해 제공받은 제1 테스트 신호들에 응답하여 순차적인 게이트 신호들을 상기 화소들에 제공하고,
상기 화소들은 상기 게이트 신호들에 응답하여 상기 제2 테스트 패드들 및 상기 데이터 패드들을 통해 제2 테스트 신호들을 제공받는 박막 트랜지스터 기판. - 제 5 항에 있어서,
상기 제1 정전기 분산부는 대응하는 제1 테스트 패드들 및 상기 가드 라인에 연결된 복수의 제1 다이오드들을 포함하는 박막 트랜지스터 기판. - 제 7 항에 있어서,
상기 각각의 제1 다이오드의 애노드는 상기 대응하는 제1 테스트 패드에 연결되고, 상기 제1 다이오드들의 캐소드들은 상기 가드 라인에 연결되는 박막 트랜지스터 기판. - 제 5 항에 있어서,
상기 각각의 제2 정전기 분산부는 대응하는 소정의 개수의 제2 테스트 패드들에 각각 연결되고 상기 가드 라인에 연결된 복수의 제2 다이오드들을 포함하는 박막 트랜지스터 기판. - 제 9 항에 있어서,
상기 각각의 제2 다이오드의 애노드는 상기 대응하는 소정의 개수의 제2 테스트 패드들에 연결되고, 상기 제2 다이오드들의 캐소드들은 상기 가드 라인에 연결되는 박막 트랜지스터 기판. - 제 5 항에 있어서,
상기 각각의 제2 정전기 분산부는,
상기 대응하는 제2 테스트 패드부의 상기 제2 테스트 패드들 중 홀수 번째 제2 테스트 패드들 및 상기 가드 라인에 연결된 제2_1 다이오드; 및
상기 대응하는 제2 테스트 패드부의 상기 제2 테스트 패드들 중 짝수 번째 제2 테스트 패드들 및 상기 가드 라인에 연결된 제2_2 다이오드를 포함하고,
상기 제2_1 다이오드의 애노드는 상기 홀수 번째 제2 테스트 패드들에 연결되고, 상기 제2_2 다이오드의 애노드는 상기 짝수 번째 제2 테스트 패드들에 연결되며, 상기 제2_1 및 제2_2 다이오드들의 캐소드들은 상기 가드 라인에 연결되는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 가드 라인은 상기 박막 트랜지스터 기판의 테두리에 인접하도록 배치되어 상기 박막 트랜지스터 기판의 테두리를 따라 연장되며, 상기 비표시 영역의 상부에 인접한 절단 영역에 배치된 가드 라인은 평면상에서 상기 제1 및 제2 정전기 분산부들의 상부에 배치되는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 가드 라인은 상기 비표시 영역의 상부에 인접한 절단 영역에서 상기 박막 트랜지스터 기판의 상부 경계면에 인접하도록 배치되어 상기 게이트 라인과 평행하게 연장되며, 평면상에서 상기 제1 및 제2 정전기 분산부들의 상부에 배치되는 박막 트랜지스터 기판. - 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들, 상기 게이트 라인들에 연결된 게이트 구동부, 상기 게이트 구동부 및 상기 데이터 라인들에 연결된 복수의 신호 패드부들, 상기 신호 패드부들에 연결된 복수의 테스트 패드부들, 상기 테스트 패드부들에 연결된 복수의 정전기 분산부들, 및 상기 정전기 분산부들에 연결된 가드 라인을 포함하는 박막 트랜지스터 기판을 준비하는 단계;
상기 박막 트랜지스터 기판상에 코팅된 배향막에 대해 러빙 공정을 수행하는 단계;
상기 러빙 공정시 상기 신호 패드부들 및 상기 테스트 패드부들에서 발생된 정전기를 상기 정전기 분산부를 통해 상기 가드 라인으로 분산하는 단계;
상기 테스트 패드부들, 상기 정전기 분산부들, 및 상기 가드 라인을 제거하는 단계;
상기 박막 트랜지스터 기판과 마주보도록 컬러 필터 기판을 배치하는 단계; 및
상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 액정층을 배치하는 단계를 포함하는 액정 표시 장치의 제조 방법. - 제 14 항에 있어서,
상기 박막 트랜지스터 기판의 평면상의 영역은,
상기 화소들이 배치된 표시 영역;
상기 게이트 구동부 및 상기 신호 패드부들이 배치되는 상기 표시 영역 주변의 비표시 영역; 및
상기 테스트 패드부들, 상기 정전기 분산부들, 및 상기 가드 라인이 배치되는 상기 비표시 영역 주변의 절단 영역을 포함하고,
상기 테스트 패드부들, 상기 정전기 분산부들, 및 상기 가드 라인을 제거하는 단계는 상기 절단 영역을 제거하는 단계를 포함하는 액정 표시 장치의 제조 방법. - 제 15 항에 있어서,
상기 신호 패드부들은,
상기 게이트 구동부에 연결된 게이트 패드부; 및
대응하는 소정의 개수의 데이터 라인들에 각각 연결된 복수의 데이터 패드부들을 포함하고,
상기 테스트 패드부들은,
상기 게이트 패드부에 연결된 제1 테스트 패드부; 및
대응하는 데이터 패드부들에 연결된 복수의 제2 테스트 패드부들을 포함하고,
상기 정전기 분산부들은,
상기 제1 테스트 패드부에 연결된 제1 정전기 분산부; 및
대응하는 제2 테스트 패드부들에 연결된 복수의 제2 정전기 분산부들을 포함하고,
평면상에서 상기 게이트 및 데이터 패드부들은 상기 표시 영역의 상부에 인접한 비표시 영역에 배치되고, 상기 제1 및 제2 테스트 패드부들은 상기 비표시 영역의 상부에 인접한 절단 영역에 배치되며, 상기 제1 및 제2 정전기 분산부들은 상기 제1 및 제2 테스트 패드부들의 상부에 배치되는 액정 표시 장치의 제조 방법. - 제 16 항에 있어서,
상기 게이트 패드부는 상기 게이트 구동부에 연결된 복수의 게이트 패드들을 포함하고, 상기 각각의 데이터 패드부는 상기 대응하는 소정의 개수의 데이터 라인들에 연결된 복수의 데이터 패드들을 포함하고,
상기 제1 테스트 패드부는 대응하는 게이트 패드들에 연결된 제1 테스트 패드들을 포함하고, 상기 각각의 제2 테스트 패드부는 대응하는 데이터 패드들에 연결된 제2 테스트 패드들을 포함하는 액정 표시 장치의 제조 방법. - 제 17 항에 있어서,
상기 제1 정전기 분산부는 대응하는 제1 테스트 패드들 및 상기 가드 라인에 연결된 복수의 제1 다이오드들을 포함하고,
상기 각각의 제1 다이오드의 애노드는 상기 대응하는 제1 테스트 패드에 연결되고, 상기 제1 다이오드들의 캐소드들은 상기 가드 라인에 연결되는 액정 표시 장치의 제조 방법. - 제 17 항에 있어서,
상기 각각의 제2 정전기 분산부는 대응하는 소정의 개수의 제2 테스트 패드들에 각각 연결되고 상기 가드 라인에 연결된 복수의 제2 다이오드들을 포함하고,
상기 각각의 제2 다이오드의 애노드는 상기 대응하는 소정의 개수의 제2 테스트 패드들에 연결되고, 상기 제2 다이오드들의 캐소드들은 상기 가드 라인에 연결되는 액정 표시 장치의 제조 방법. - 제 14 항에 있어서,
상기 가드 라인은 상기 박막 트랜지스터 기판의 테두리에 인접하도록 배치되어 상기 박막 트랜지스터 기판의 테두리를 따라 연장되며, 상기 비표시 영역의 상부에 인접한 절단 영역에 배치된 가드 라인은 평면상에서 상기 제1 및 제2 정전기 분산부들의 상부에 배치되는 액정 표시 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140025604A KR102181165B1 (ko) | 2014-03-04 | 2014-03-04 | 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법 |
| US14/542,144 US9293425B2 (en) | 2014-03-04 | 2014-11-14 | Thin film transistor substrate and method of manufacturing liquid crystal display device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140025604A KR102181165B1 (ko) | 2014-03-04 | 2014-03-04 | 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150104256A true KR20150104256A (ko) | 2015-09-15 |
| KR102181165B1 KR102181165B1 (ko) | 2020-11-23 |
Family
ID=54018117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140025604A KR102181165B1 (ko) | 2014-03-04 | 2014-03-04 | 박막 트랜지스터 기판 및 그것을 이용한 액정 표시 장치의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9293425B2 (ko) |
| KR (1) | KR102181165B1 (ko) |
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| KR102181165B1 (ko) | 2020-11-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
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| E701 | Decision to grant or registration of patent right | ||
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