KR20150097433A - 플래시 메모리에 액세스하는 방법, 그리고 관련 컨트롤러 및 메모리 장치 - Google Patents

플래시 메모리에 액세스하는 방법, 그리고 관련 컨트롤러 및 메모리 장치 Download PDF

Info

Publication number
KR20150097433A
KR20150097433A KR1020150024175A KR20150024175A KR20150097433A KR 20150097433 A KR20150097433 A KR 20150097433A KR 1020150024175 A KR1020150024175 A KR 1020150024175A KR 20150024175 A KR20150024175 A KR 20150024175A KR 20150097433 A KR20150097433 A KR 20150097433A
Authority
KR
South Korea
Prior art keywords
page
flash memory
data
word line
csb
Prior art date
Application number
KR1020150024175A
Other languages
English (en)
Inventor
충-치에 양
Original Assignee
실리콘 모션 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 모션 인코포레이티드 filed Critical 실리콘 모션 인코포레이티드
Publication of KR20150097433A publication Critical patent/KR20150097433A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2206/00—Indexing scheme related to dedicated interfaces for computers
    • G06F2206/10—Indexing scheme related to storage interfaces for computers, indexing schema related to group G06F3/06
    • G06F2206/1014—One time programmable [OTP] memory, e.g. PROM, WORM

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은, 플래시 메모리는 3-레벨 셀 플래시 메모리이며, 상기 플래시 메모리의 각 워드 라인은 최소 유효 비트(least significant bit; LSB) 페이지, 중앙 유효 비트(central significant bit; CSB) 페이지 및 최상위 비트(most significant bit; MSB) 페이지를 구성하며, 상기 각 워드 라인의 각 저장 유닛은 부유 게이트 트랜지스터에 의해 실행되며, 상기 각 저장 유닛은 적어도 8개의 기록 전압 레벨을 지원하는, 플래시 메모리에 액세스하는 방법으로서, 상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라, 특정 워드 라인에 대응하는 제3 페이지에 기록될 더미 데이터를 생성하는 단계 및 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는 단계를 포함한다.

Description

플래시 메모리에 액세스하는 방법, 그리고 관련 컨트롤러 및 메모리 장치{METHOD FOR ACCESSING FLASH MEMORY AND ASSOCIATED CONTROLLER AND MEMORY DEVICE}
본 발명은 플래시 메모리에 관한 것으로서, 구체적으로는, 플래시 메모리에 액세스하는 방법 및 관련 컨트롤러 및 메모리 장치에 관한 것이다.
플래시 메모리는 데이터 저장을 위하여 전기적으로 삭제되고 프로그램될 수 있다. 이것은 메모리 카드, 솔리드 스테이트 드라이브(solid-state drive; SSD), 휴대용 멀티미디어 재생장치(portable multimedia player; PMP) 등에 폭 넓게 적용된다. 플래시 메모리는 비휘발성 메모리이므로, 플래시 메모리에 저장된 정보를 유지하기 위해 전력이 필요하지 않다. 또한, 플래시 메모리는 빠른 읽기 액세스 및 우수한 충격 저항을 제공한다. 이러한 특성들이 플래시 메모리의 인기를 설명한다.
플래시 메모리는 NOR형 플래시 메모리와 NAND형 플래시 메모리로 분류될 수 있다. NAND 플래시 메모리의 경우, 이것은 소거 및 프로그래밍 시간이 짧고, 적은 셀당 칩 면적을 요구하므로, NOR 플래시 메모리보다 더 큰 저장 밀도 및 더 낮은 비트 당 비용을 가능하게 한다. 대체로, 플래시 메모리는 부유 게이트 트랜지스터로 만들어진 메모리 셀의 어레이에 데이터를 저장한다. 각 메모리 셀은, 부유 게이트 트랜지스터로 만든 메모리 셀을 턴 온 시키는데 필요한 역치 전압을 구성하기 위해 그것의 부유 게이트 상의 전하의 수를 적절하게 제어함으로써, 정보의 한 비트 또는 정보의 하나 이상의 비트를 저장할 수 있다. 이러한 양상에서, 하나 이상의 사전 결정된 컨트롤 게이트 전압이 부유 게이트 트랜지스터의 컨트롤 게이트에 인가될 때, 부유 게이트 트랜지스터의 전도성 상태는 부유 게이트 트랜지스터에 의해 저장된 이진수를 나타낼 것이다.
플래시 메모리는 유형에 따라 싱글 레벨 셀(single level cell; SLC), 멀티플 레벨 셀(multiple level cell; MLC) 또는 트리플 레벨 셀(triple level cell; TLC)로 분류될 수 있다. TLC 플래시 메모리에서, 각 메모리 셀은 3개의 비트를 저장하도록 사용될 수 있으므로, 각 메모리 셀은 8개의 기록 전압 레벨을 지원한다. 그러나, 만약 플래시 메모리를 제조할 때 품질 문제가 있어서 메모리 셀의 일부가 8개의 기록 전압 레벨을 전부 지원하지 못하거나(예를 들면, 일부 높은 전압 레벨은 기록될 수 없음), 8개의 기록 전압 레벨 중 전압 레벨 일부가 시프트되거나 서로 붙어버리는 문제를 가지는 경우, 데이터 기록 오류가 발생하고 이것이 데이터 판독에 있어서 문제를 야기한다.
뿐만 아니라, 제조자가 품질 문제가 있는 이러한 플래시 메모리를 폐기한다면, 비용의 낭비도 초래한다.
본 발명의 목적 중 하나는, TLC 플래시 메모리가 품질 문제가 있을 때, 전술한 문제를 해결하기 위해 TLC 플래시 메모리를 MLC와 유사한 액세싱 유형으로 바꿀 수 있는, 플래시 메모리에 액세스하는 방법, 그리고 관련 컨트롤러 및 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 플래시 메모리에 액세스하는 방법으로서, 플래시 메모리는 TLC 플래시 메모리이며, 상기 플래시 메모리의 각 워드 라인은 최소 유효 비트(least significant bit; LSB) 페이지, 중앙 유효 비트(central significant bit; CSB) 페이지 및 최상위 비트(most significant bit; MSB) 페이지를 구성하며, 상기 플래시 메모리의 각 워드 라인의 각 저장 유닛은 부유 게이트 트랜지스터에 의해 구현되며, 각 저장 유닛은 적어도 8개의 기록 전압 레벨을 지원하고, 상기 플래시 메모리에 액세스하는 방법은, 더미 데이터는 특정 워드 라인에 대응하는 제3 페이지에 기록될 데이터이며, 제1 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 하나이며, 제2 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 다른 하나이며, 상기 제3 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 남은 하나인, 상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라 더미 데이터를 생성하는 단계, 및 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는 단계를 포함하는 플래시 메모리에 액세스하는 방법을 개시한다.
본 발명의 또 다른 실시예에 따르면, 메모리 장치는 플래시 메모리 및 컨트롤러를 포함하며, 메모리 장치는 TLC 플래시 메모리이며, 각 워드 라인은 LSB 페이지, CSB 페이지 및 MSB 페이지를 구성하며, 상기 각 워드 라인의 각 저장 유닛은 부유 게이트 트랜지스터에 의해 구현되며, 상기 각 저장 유닛은 적어도 8개의 기록 전압 레벨을 지원하고, 컨트롤러는 상기 플래시 메모리에 액세스하기 위해 사용되며, 상기 컨트롤러는 상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라 더미 데이터를 생성하며, 상기 더미 데이터는 상기 특정 워드 라인에 대응하는 제3 페이지에 기록될 데이터이며, 상기 제1 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 하나이고, 상기 제2 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 다른 하나이며, 상기 제3 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 남은 하나이며, 상기 컨트롤러는 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록한다.
본 발명의 또 다른 실시예에 따르면, 컨트롤러는 플래시 메모리에 액세스하기 위해 사용되며, 플래시 메모리는 TLC 플래시 메모리이며, 상기 플래시 메모리의 각 워드 라인은 LSB 페이지, CSB 페이지 및 MSB 페이지를 구성하며, 상기 플래시 메모리의 각 워드 라인의 각 저장 유닛은 부유 게이트 트랜지스터에 의해 실행되며, 각 저장 유닛은 적어도 8개의 기록 전압 레벨을 지원하는 메모리 장치의 컨트롤러로서, 컨트롤러는, 코드를 저장하기 위해 배치되는 메모리 및 상기 플래시 메모리의 액세스를 제어하기 위해 상기 코드를 실행하도록 배치되는 마이크로프로세서를 포함하며, 상기 마이크로프로세서는 상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라 더미 데이터를 생성하며, 상기 더미 데이터는 상기 특정 워드 라인에 대응하는 제3 페이지에 기록될 데이터이며, 상기 제1 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 하나이며, 상기 제2 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 다른 하나이며, 상기 제3 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 남은 하나이며, 상기 마이크로프로세서는 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록한다.
본 발명의 이러한 목적 및 다른 목적은, 다양한 도면과 도표에서 설명되는 바람직한 실시예의 이하의 상세한 설명을 읽은 뒤에는, 당업자에게 의심의 여지없이 명백할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 도시한 개략도이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리의 블록을 도시한 개략도이다.
도 3은 페이지의 복수의 역치 전압 및 복수의 기록 전압 레벨을 도시한 개략도이다.
도 4는 본 발명의 실시예에 따른 플래시 메모리에 액세스하는 방법을 도시한 흐름도이다.
도 5는 기록 전압 레벨 L6 내지 L8이, 플래시 메모리의 부유 게이트의 좋지 않은 제조 품질 때문에, 기록될 수 없는 것을 도시한 개략도이다.
도 6은 기록 전압 레벨 L2 및 L3가, 플래시 메모리의 부유 게이트 트랜지스터의 좋지 않은 제조 품질 때문에, 까다로운 문제를 가진 것을 도시한 개략도이다.
본 발명의 실시예에 따른 메모리 장치(100)를 설명하는 개략도가 도 1에 나타나 있으며, 본 실시예의 메모리 장치(100)는 구체적으로 휴대용 메모리 장치(예를 들면, SD/MMC, CF, MS, XD 표준에 따르는 메모리 카드)이다. 메모리 장치(100)는 플래시 메모리(120) 및 컨트롤러를 포함하며, 컨트롤러는 메모리 컨트롤러(110)이며, 플래시 메모리(120)에 액세스하도록 구성되어 있다. 본 실시예에 따르면, 메모리 컨트롤러(110)는 마이크로프로세서(112), 리드 온리 메모리(read only memory; ROM)(112M), 제어 로직(114), 버퍼 메모리(116), 및 인터페이스 로직(118)을 포함한다. ROM(112M)은 프로그램 코드(112C)를 저장하기 위해 사용되며, 마이크로프로세서(112)는 플래시 메모리(120)의 액세스를 제어하기 위해 프로그램 코드(112C)를 실행하도록 구성되어 있다.
정형적으로는, 플래시 메모리(120)는 복수의 블록을 포함하며, 컨트롤러(예를 들면, 메모리 컨트롤러(110)는 마이크로프로세서(112)를 통해 코드(112C)를 실행함)는 블록의 단위로 복사, 소거 및 결합에 의해 플래시 메모리(120) 상에서의 데이터 복사, 소거 및 결합 작업을 실행한다. 또한, 블록은 페이지의 구체적인 수를 기록할 수 있으며, 컨트롤러(예를 들면, 메모리 컨트롤러(110)는 마이크로프로세서(112)를 통해 코드(112C)를 실행함)는 페이지의 단위로 기록/프로그래밍에 의해 플래시 메모리(120) 상에서의 데이터 기록 작업을 실행한다.
실제적으로, 마이크로프로세서(112)를 통해 코드(112C)를 실행하는, 메모리 컨트롤러(110)는 내부 요소를 사용함으로써 많은 제어 작업을 실행할 수 있다. 예를 들면, 메모리 컨트롤러(110)는 플래시 메모리(120)에의 액세스(구체적으로, 적어도 하나의 블록 또는 적어도 하나의 페이지에 액세스)를 제어하기 위해 제어 로직(114)을 이용하며, 필요한 버퍼링 프로세스를 실행하기 위해 버퍼 메모리(116)를 이용하고, 호스트 장치와 통신하기 위해 인터페이스 로직(118)을 이용한다.
본 발명의 실시예에 따른 플래시 메모리(120)의 블록(200)을 도시한 개략도가 도 2에 나타나 있다. 도 2에 도시된 바와 같이, 블록(200)은 TLC 아키텍쳐이다. 즉, 블록(200)은 N개의 워드 라인 WL0 내지 WLN을 가지며, 각 워드 라인은 3개의 페이지를 구성하고 있으므로, 블록(200)은 총 3ｘN 페이지, (P0 내지 P(3N-1))를 구성하고 있다. 도 2에서의 각 저장 유닛(즉, 각 부유 게이트 트랜지스터(202))은 3개의 비트를 저장할 수 있으며, 예를 들면, 3개의 비트는 LSB, CSB, MSB로 구성되고, 각 워드 라인 WL0 내지 WLN의 복수의 저장 유닛에 저장되어 있는, LSB는 해당 워드 라인에 대응하는 제1 페이지를 구성한다. 저장되어 있는 CSB는 해당 워드 라인에 대응하는 제2 페이지를 구성하며, 저장되어 있는 MSB는 해당 워드 라인에 대응하는 제3 페이지를 구성한다.
구체적으로, 페이지(P0 내지 P(3N-1))의 복수의 역치 전압(Vt1 내지 Vt7) 및 복수의 기록 전압 레벨(L1 내지 L8)을 도시한 개략도가 도 3에 나타나 있다. 도 3에 나타난 바와 같이, 각 부유 게이트 트랜지스터(202)는 전압 레벨 L1 (즉, (MSB, CSB, LSB) = (1,1,1)), 전압 레벨 L2 (즉, (MSB, CSB, LSB) = (1,1,0)), 전압 레벨 L3 (즉, (MSB, CSB, LSB) = (1,0,0)), 전압 레벨 L4 (즉, (MSB, CSB, LSB) = (0,0,0)), 전압 레벨 L5 (즉, (MSB, CSB, LSB) = (0,1,0)), 전압 레벨 L6 (즉, (MSB, CSB, LSB) = (0,1,1)), 전압 레벨 L7 (즉, (MSB, CSB, LSB) = (0,0,1)), 또는 전압 레벨 L8 (즉, (MSB, CSB, LSB) = (1,0,1))을 가지도록 프로그램되어 있을 수 있다.
메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 LSB를 판독해야 할 때, 메모리 컨트롤러(110)는 부유 게이트 트랜지스터(202)를 판독하기 위해 역치 전압 Vt1 및 Vt5를 사용하며, 부유 게이트 트랜지스터(202)의 전도성 상태(전류가 흐르는지 여부)에 따라 LBS가 "1" 또는 "0"임을 결정한다. 본 실시예에서, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트단에 역치 전압 Vt5를 인가할 때 부유 게이트 트랜지스터(202)가 턴온되거나, 및/또는, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt1을 인가할 때 부유 게이트 트랜지스터(202)가 턴오프되면, 이는 LSB가 "1"이라는 것을 의미한다. 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt5를 인가할 때 부유 게이트 트랜지스터(202)는 턴오프되고, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt1를 인가할 때 부유 게이트 트랜지스터(202)가 턴온되면, 이는 LSB가 "0"이라는 것을 의미한다.
메모리 컨트롤러(110)는 부유 게이트 트랜지스터(202)의 CSB를 판독해야 할 때, 메모리 컨트롤러(110)는 부유 게이트 트랜지스터(202)를 판독하기 위해 역치 전압 Vt2, Vt4 및 Vt6를 사용하며, 부유 게이트 트랜지스터(202)의 전도성 상태(전류가 흐르는지 여부)에 따라 CSB가 "1" 또는 "0"임을 결정한다. 본 실시예에서, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt2를 인가할 때 부유 게이트 트랜지스터(202)가 턴오프되면, 이는 CSB가 "1"임을 의미한다. 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt4를 인가할 때 부유 게이트 트랜지스터(202)는 턴오프되지만, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt2를 인가할 때 부유 게이트 트랜지스터(202)가 턴온되면, 이는 CSB가 "1"임을 의미한다. 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt6를 인가할 때 부유 게이트 트랜지스터(202)가 턴오프되지만, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt4를 인가할 때 부유 게이트 트랜지스터(202)가 턴온되면, 이는 CSB가 마찬가지로 "1"임을 의미한다. 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt6를 인가할 때 부유 게이트 트랜지스터(202)거 턴온되면, 이는 CSB가 "0"임을 의미한다.
메모리 컨트롤러(110)는 부유 게이트 트랜지스터(202)의 MSB를 판독해야 할 때, 메모리 컨트롤러(110)는 부유 게이트 트랜지스터(202)를 판독하기 위해 역치 전압 Vt3 및 Vt7을 사용하며, 부유 게이트 트랜지스터(202)의 전도성 상태(전류가 흐르는지 여부)에 따라 MSB가 "1" 또는 "0"임을 결정한다. 본 실시예에서, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt7를 인가할 때 부유 게이트 트랜지스터(202)가 턴온되거나, 및/또는, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt3를 인가할 때 부유 게이트 트랜지스터(202)가 턴오프되면, 이는 MSB가 "1"임을 의미한다. 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt7를 인가할 때 부유 게이트 트랜지스터(202)가 턴오프되지만, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)의 게이트 단말에 역치 전압 Vt3를 인가할 때 부유 게이트 트랜지스터(202)가 턴온되면, 이는 MSB가 "0"임을 의미한다.
플래시 메모리(120)가 공장을 떠날 때 (메모리 장치(100)로 제조되기 전), 플래시 메모리(12)가 판독하거나 기록할 때 문제가 있는지 결정하기 위해 플래시 메모리(120)를 테스트한다. 예를 들면, 플래시 메모리의 부유 게이트 트랜지스터(202)는 제조 품질 문제 때문에 기록 전압 레벨 L6 내지 L8을 가지지 못할 수도 있다. 이러한 양상에서, 메모리 컨트롤러(110)가 기록 전압 레벨 L6 내지 L8으로 플래시 메모리(12)에 데이터를 기록하기 위해 여전히 시도한다면, 플래시 메모리(120)의 부유 게이트 트랜지스터(202)의 전압 레벨의 에러가 발생하고 이로써 후속하는 데이터 판독 문제를 야기할 것이다.
이 문제를 해결하기 위해, 플래시 메모리(120)가, 공장을 떠날 때 품질문제가 있어서 플래시 메모리(120)가 데이터를 저장하기 위해 TLC를 사용하기에 적합하지 않다고 결정되었을 때, 본 발명의 메모리 컨트롤러(110)는, 플래시 메모리(120)가 후속하는 기록 작업에서 오류가 발생하지 않도록 하기 위해, 기존의 TLC 플래시 메모리를 MLC와 유사한 액세싱 유형으로 세팅함으로써 변경한다. 플래시 메모리에 액세스하는 방법을 도시한 흐름도가 도 4에 나타나 있다. 도 4에 나타난 흐름은 다음과 같이 설명된다.
단계 400 : 흐름이 시작한다.
단계 402 : 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라 더미 데이터를 생성하며, 더미 데이터는 특정 워드 라인에 대응하는 제3 페이지에 기록될 것이며, 제1 페이지는 LSB 페이지, CSB 페이지 및 MSB 페이지 중 하나이며, 제2 페이지는 LSB 페이지, CSB 페이지 및 MSB 페이지 중 또 다른 하나이며, 제3 페이지는 LSB 페이지, CSB 페이지 및 MSB 페이지 중 다른 하나이다.
단계 404 : 플래시 메모리에 데이터 및 더미 데이터를 기록한다.
도 5에서의 예시는 도 4에서의 흐름을 더 설명하기 위해 도시되어 있다. 도 5에서의 예시에서, 플래시 메모리(120)의 부유 게이트 트랜지스터(202)가 좋지 않은 제조 품질 때문에 기록 전압 레벨 L6 내지 L8을 가질 수 없다고 가정하므로, 실질적으로, 오직 기록 전압 레벨 L1 내지 L5만 본 실시예에서 올바르게 사용될 수 있다. 이러한 양상에서, 플래시 메모리(120)의 부유 트랜지스터(202)가 5 개의 기록 전압 레벨만 가지므로, 플래시 메모리(120)는 TLC로써 더 이상 데이터를 저장할 수 없다 (TLC는 8 개의 기록 전압 레벨을 필요로 함). 이 문제를 해결하기 위해, 본 발명의 메모리 컨트롤러(110)는 설계상 플래시 메모리(120)에서 MLC와 유사한 액세싱 유형으로 변경하는데, 즉 메모리 컨트롤러(110)는 단지 워드 라인에 대응하는 2개의 페이지에 호스트 장치로부터의 데이터를 저장할 뿐이며, 3개의 페이지(LSB 페이지, CSB 페이지 및 MSB 페이지)가 동시에 기록되어야 하기 때문에, 메모리 컨트롤러(110)는, 전술한 2개의 페이지에 기록될, 데이터에 따라 제3 페이지에 기록될 더미 데이터를 더 생성하며, 워드 라인의 저장 유닛(부유 게이트 트랜지스터(202))에 데이터 및 더미 데이터를 기록한다.
더 구체적으로, 메모리 컨트롤러(110)의 설계상에서, 첫 번째로 고려해야 할 것은 어떤 2개의 페이지를 선택할 것인가이다. 본 발명의 메모리 컨트롤러(110)는 설계상 플래시 메모리에서 MLC와 유사한 액세싱 유형으로 변경하므로, 2개의 페이지의 각 저장 유닛은, 비트 (1,1), (1,0), (0,1), (0,0)의 4개의 조합에 대응하는, 기록 전압 레벨을 가지게 된다. 도 5의 실시예에서, CSB 및 LSB에 대해, 기록 전압 레벨 L1 내지 L5에서, CSB 및 LSB는 오직 비트 (1,1), (1,0), (0,0)의 조합만 가지며, 비트 (0,1)의 조합을 가지지 않기 때문에, CSB 페이지 및 LSB 페이지는 MLC에 의해 선택되는 2개의 페이지가 될 수 없다. 다음으로, MSB 및 LSB에 대해, MSB 및 LSB는 오직 비트 (1,1), (1,0), (0,0)의 조합만 가지며, 비트 (0,1)의 조합을 가지지 않으므로, MSB 페이지 및 LSB 페이지는 마찬가지로 MLC에 의해 선택되는 2개의 페이지가 될 수 없다. 마지막으로, MSB 및 CSB에 대해, MSB 및 CSB는 비트 (1,1), (1,0), (0,1), (0,0)의 4개의 조합을 가지므로, MSB 페이지 및 CSB 페이지는 MLC에 의해 선택되는 2개의 페이지가 될 수 있다. 전술한 바와 같이, 도 5의 실시예에서, 메모리 컨트롤러(110)는, 의미있는 데이터가 플래시 메모리(120)에 기록되어야 할 때, MSB 페이지 및 CSB 페이지에 데이터를 기록한다.
도 5에서의 실시예를 설명하면, 메모리 컨트롤러(110)가 플래시 메모리(120)에 액세스하기 위해 MLC와 유사한 액세싱 유형을 사용하기 때문에, 메모리 컨트롤러(110)는 부유 게이트 트랜지스터(202)에 데이터를 기록하기 위해 오직 기록 전압 레벨 L1 내지 L8 중 4개의 특정 전압 레벨 L2 내지 L5만 사용한다. 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해, 기록 전압 레벨 L2를 사용하도록 하기 위해, 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB의 비트 "1" 및 "1"을 각각 기록해야 할 때, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "0"를 생성한다. 또한, 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해, 기록 전압 레벨 L3를 사용하도록 하기 위해, 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB의 비트 "1" 및 "0"을 각각 기록해야 할 때, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "0"를 생성하며, 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해, 기록 전압 레벨 L4를 사용하도록 하기 위해, 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB의 비트 "0" 및 "0"을 각각 기록할 때, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "0"를 생성한다. 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해, 기록 전압 레벨 L5를 사용하도록 하기 위해, 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB의 비트 "0" 및 "1"을 각각 기록할 때, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "0"를 생성한다.
전술한 바와 같이, 플래시 메모리(120)의 각 워드 라인에 대응하는 3개의 페이지에서, 오직 MSB 페이지 및 CSB 페이지만 의미있는 데이터를 저장하기 위해 사용되기 때문에, 저장되어 있는 데이터가 호스트 장치로부터 온 것인 경우에는, 오직 플래시 메모리(120)의 MSB 페이지 및 CSB 페이지만 호스트 장치에 대응하는 논리 주소를 가지며, LSB 페이지는 호스트 장치에 대응하는 논리 주소를 가지지 않는다. 그러므로, 메모리 컨트롤러(110)가 플래시 메모리(120)의 데이터를 판독해야 할 때 (예를 들면, 호스트 장치로부터 판독 요청을 받았을 때), 메모리 컨트롤러(110)는 LSB 페이지가 아닌 MSB 페이지 및 CSB 페이지만 읽는다.
또한, 메모리 컨트롤러(110)가 플래시 메모리(120)를 판독하는 방법은 변경할 필요가 없다. 즉, 메모리 컨트롤러(110)는 CSB를 결정하기 위해 부유 게이트 트랜지스터(202)를 판독하기 위해 역치 전압 Vt2, Vt4 및 Vt6를 여전히 사용하며, 메모리 컨트롤러(110)는 MSB를 결정하기 위해 부유 게이트 트랜지스터(202)를 판독하기 위해 역치 전압 Vt3 및 Vt7을 사용한다.
본 발명은, 좋지 않은 생산 품질을 가지며 TLC를 사용할 수 없는 MLC와 유사한 액세싱 유형으로플래시 메모리(120)를 변경할 수 있기 때문에, 그러므로 폐기될 플래시 메모리를 더 효과적으로 이용할 수 있다. 또한, 메모리 컨트롤러(110)는 설계상 많이 수정할 필요가 없으므로, 메모리 컨트롤러(110)의 설계 비용이 줄어든다.
뿐만 아니라, 비록 도 5의 실시예의 설명에서는, 메모리 컨트롤러(110)가 부유 게이트 트랜지스터(202)에 데이터를 기록하기 위해 4개의 특정 기록 전압 레벨 L2 내지 L5를 사용하였지만, 본 발명의 다른 실시예에서는, 기록 전압 레벨 L1 및 기록 전압 레벨 L2가 CSB 및 MSB 상에 동일한 비트 값을 나타내기 때문에, 전술한 실시예에서 4개의 특정 기록 전압 레벨은 L1 및 L3 내지 L5도 될 수 있다. 통상의 기술자는 전술한 설명을 읽은 후에는 실행하는 방법을 이해할 수 있기 때문에, 상세한 내용은 간결함을 위해 생략된다.
또한, 전술한 설명에서, 메모리 컨트롤러(110)는 모든 플래시 메모리(120)를 MLC와 유사한 액세싱 유형으로 변경하지만, 본 발명의 다른 실시예에서는, 플래시 메모리(120)는 블록의 단위로 TLC를 사용할지 또는 MLC를 사용할지 선택할 수 있다. 예를 들면, 플래시 메모리(120)는, 어느 블록이 품질 문제를 가질 수 있고 어느 블록이 품질 문제를 가지고 있지 않은지를 결정하기 위해, 공장을 떠날 때 테스트될 것이다. 품질 문제를 가지는 블록들에 대해, 메모리 컨트롤러(110)는 이러한 블록들에 액세스하기 위해 전술한 MLC와 유사한 액세싱 유형을 사용할 수 있으며, 품질 문제를 가지지 않는 블록들에 대해, 메모리 컨트롤러(110)는 그러한 블록에 액세스하기 위해 기존의 TLC를 사용할 수 있다.
또한, 기록 전압 레벨 L2 및 L3이, 플래시 메모리(120)의 부유 게이트 트랜지스터(202)의 좋지 않은 제조 품질 때문에 서로 붙어버리는 문제를 가진 것을 도시한 도 6을 참조하면, 실질적으로 오직 기록 전압 레벨 L1 및 L4 내지 L8만 도 6의 실시예에서 올바르게 사용될 수 있다. 이러한 양상에서, 플래시 메모리(120)의 부유 게이트 트랜지스터(202)는 오직 6개의 기록 전압 레벨만을 가지기 때문에, 플래시 메모리(120)는 TLC로써 더 이상 데이터를 저장할 수 없다 (TLC는 8개의 기록 전압 레벨을 필요로 함). 이 문제를 해결하기 위해, 본 발명의 메모리 컨트롤러(110)는 설계상 플래시 메모리(120)를 MLC와 유사한 액세싱 유형으로 변경하며, 즉 메모리 컨트롤러(110)는 워드 라인에 대응하는 2개의 페이지에 호스트 장치로부터의 데이터를 저장하며, 워드 라인의 3개의 페이지(LSB 페이지, CSB 페이지 및 MSB 페이지)는 동시에 기록되어야 하기 때문에, 메모리 컨트롤러(110)는, 전술한 2개의 페이지에 기록될 데이터에 따라 제3 페이지에 기록될 더미 데이터를 더 생산하고, 워드 라인의 저장 유닛(부유 게이트 트랜지스터(202))에 데이터 및 더미 데이터를 기록한다.
도 5의 실시예와 유사하게, 메모리 컨트롤러(110)의 설계상에서, 첫 번째로 고려해야 할 것은 어떤 2개의 페이지를 선택할 것 인가이다. 본 발명의 메모리 컨트롤러(110)는 설계상 플래시 메모리에서 MLC와 유사한 액세싱 유형으로 변경하였기 때문에, 2개의 페이지의 각 저장 유닛은, 비트 (1,1), (1,0), (0,1), (0,0)의 4개의 조합에 대응하는 기록 전압 레벨을 가지게 된다. 도 5의 실시예에서, CSB 및 LSB에 대해, 기록 전압 레벨 L1 및 L4 내지 L8에서, CSB 및 LSB는 비트 (1,1), (1,0), (0,1), (0,0)의 4개의 조합을 가지므로, CSB 페이지 및 LSB 페이지는 MLC에 의해 선택되는 2개의 페이지가 될 수 있다. 다음으로, MSB 및 LSB에 대해, MSB 및 LSB는 오직 비트 (1,1), (0,1), (0,0)의 조합만 가지며, 비트 (1,0)의 조합을 가지지 않으므로, MSB 페이지 및 LSB 페이지는 MLC에 의해 선택되는 2개의 페이지가 될 수 없다. 마지막으로, MSB 및 CSB에 대해, MSB 및 CSB는 비트 (1,1), (1,0), (0,1), (0,0)의 조합을 가지므로, MSB 페이지 및 CSB 페이지는 MLC에 의해 선택되는 2개의 페이지가 될 수 있다. 전술한 바와 같이, 도 6의 실시예에서, 메모리 컨트롤러(110)는, 의미있는 데이터가 플래시 메모리(120)에 기록되어야 할 때, 도 6의 CSB 페이지 및 LSB 페이지 또는 도 6의 MSB 페이지 및 CSB 페이지에 데이터를 기록할 수 있다.
도 6의 실시예를 들어 설명하면, 설계자가 MSB 및 CSB를 사용하기로 선택했다고 가정하면, 메모리 컨트롤러(110)는 부유 게이트 트랜지스터(202)에 데이터를 기록하기 위해 오직 기록 전압 레벨 L1 내지 L8의 4개의 기록 전압 레벨만 사용하며, 이러한 4개의 특정 기록 전압 레벨은 L1, L4, L6 및 L8이 될 수 있다 (이것은 본 발명의 한정이 아니며, 4개의 기록 전압 레벨은 L1, L5, L7 및 L8도 될 수 있다). 더 구체적으로, 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB에 비트 "1", "1"을 각각 기록해야 할 때, 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해 기록 전압 레벨 L1을 사용하도록 하기 위해, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "1"을 생성한다. 또한, 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB에 비트 "1", "0"을 각각 기록해야 할 때, 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해 기록 전압 레벨 L8을 사용하도록 하기 위해, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "1"을 생성하며, 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB에 비트 "0", "0"을 각각 기록해야 할 때, 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해 기록 전압 레벨 L4을 사용하도록 하기 위해, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "0"을 생성한다. 메모리 컨트롤러(110)가 저장 유닛의 MSB 및 CSB에 비트 "0", "1"을 각각 기록해야 할 때, 메모리 컨트롤러(110)가, 저장 유닛에 데이터를 기록하기 위해 기록 전압 레벨 L6을 사용하도록 하기 위해, 메모리 컨트롤러(110)는 LSB에 기록될 더미 비트 "1"을 생성한다.
또한, 도 6의 실시예에서, CSB 및 LSB를 선택하는 것 또한 작업을 실행할 수 있으므로, 설계자는 메모리 컨트롤러(110)의 설계를 구현하기 위해 CSB 및 LSB를 사용하여 선택할 수 있다. 통상의 기술자는 전술한 개시를 읽은 후에는 실행하는 방법을 이해할 수 있기 때문에, 상세한 설명은 간결함을 위해 본 명세서에서는 생략된다.
간략히 요약하자면, 본 발명의 플래시 메모리에 액세스하는 방법 및 관련 컨트롤러 및 메모리 장치에서, 플래시 메모리는, TLC 플래시 메모리가 품질 문제가 있는 경우, MLC와 유사한 액세싱 유형으로 변경될 수 있다. 그러므로, 효과적으로 폐기되도록 되어 있는 플래시 메모리를 이용할 수 있다. 또한, 플래시 메모리를 MLC와 유사한 액세싱 유형으로 변경하는 것은, 다음 데이터를 읽는 문제의 경우에, 기록되는 데이터의 품질 또한 개선할 수 있다.
통상의 기술자는, 본 발명의 동기를 유지하는 한, 이 장치 및 방법의 많은 수정 및 대체가 만들어질 수 있다는 것을 손쉽게 알 수 있을 것이다. 따라서, 전술한 개시는 출원된 청구항의 경계 및 범위에 의해서만 한정되는 것으로 이해되어야 한다.

Claims (15)

  1. 플래시 메모리에 액세스하는 방법으로서,
    상기 플래시 메모리는 3-레벨 셀 플래시 메모리이며, 상기 플래시 메모리의 각 워드 라인은 최소 유효 비트(least significant bit; LSB) 페이지, 중앙 유효 비트(central significant bit; CSB) 페이지 및 최상위 비트(most significant bit; MSB) 페이지를 구성하며, 상기 플래시 메모리의 각 워드 라인의 각 저장 유닛은 부유 게이트 트랜지스터에 의해 구현되며, 각 저장 유닛은 적어도 8개의 기록 전압 레벨을 지원하고,
    상기 플래시 메모리에 액세스하는 방법은;
    상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라 더미 데이터를 생성하는 단계 - 상기 더미 데이터는 상기 특정 워드 라인에 대응하는 제3 페이지에 기록될 데이터이며, 상기 제1 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 하나이며, 상기 제2 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 다른 하나이며, 상기 제3 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 남은 하나임 - ; 및
    상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는 단계
    를 포함하는 플래시 메모리에 액세스하는 방법.
  2. 제1항에 있어서,
    상기 플래시 메모리의 상기 특정 워드 라인에 대응하는 상기 제1 페이지 및 상기 제2 페이지의 상기 데이터에 따라 상기 더미 데이터를 생성하는 단계는,
    상기 특정 워드 라인의 임의의 저장 유닛에 대해, 상기 제1 페이지 및 상기 제2 페이지의 비트의 조합에 따라 상기 제3 페이지에 대응하는 비트 값을 결정하는 단계를 포함하는,
    플래시 메모리에 액세스하는 방법.
  3. 제2항에 있어서,
    상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는 상기 단계는,
    상기 8개의 기록 전압 레벨 중 오직 4개의 특정 기록 전압 레벨만 이용하여 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는 단계를 포함하는,
    플래시 메모리에 액세스하는 방법.
  4. 제3항에 있어서,
    상기 4개의 특정 전압 레벨에 대응하는, 상기 제1 페이지 및 상기 제2 페이지의 비트의 상기 4개의 조합은 각각 (1,1), (1,0), (0,1), (0,0)인, 플래시 메모리에 액세스하는 방법.
  5. 제1항에 있어서,
    상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터는 호스트 장치로부터 온 것이며, 상기 제3 페이지는 상기 호스트 장치의 논리 주소를 가지지 않는, 플래시 메모리에 액세스하는 방법.
  6. 메모리 장치로서,
    3-레벨 셀 플래시 메모리이며, 각 워드 라인은 최소 유효 비트(least significant bit; LSB) 페이지, 중앙 유효 비트(central significant bit; CSB) 페이지 및 최상위 비트(most significant bit; MSB) 페이지를 구성하며, 상기 각 워드 라인의 각 저장 유닛은 부유 게이트 트랜지스터에 의해 구현되며, 상기 각 저장 유닛은 적어도 8개의 기록 전압 레벨을 지원하는, 플래시 메모리; 및
    상기 플래시 메모리에 액세스하기 위해 배치되는 컨트롤러;
    를 포함하고,
    상기 컨트롤러는, 상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라 더미 데이터를 생성하며,
    상기 더미 데이터는 상기 특정 워드 라인에 대응하는 제3 페이지에 기록될 데이터이며, 상기 제1 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 하나이고, 상기 제2 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 다른 하나이며, 상기 제3 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 남은 하나이며, 상기 컨트롤러는 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는,
    메모리 장치.
  7. 제6항에 있어서,
    상기 특정 워드 라인의 임의의 저장 유닛에 대해, 상기 컨트롤러는 상기 제1 페이지 및 상기 제2 페이지의 비트의 조합에 따라 상기 제3 페이지에 대응하는 비트 값을 결정하는, 메모리 장치.
  8. 제7항에 있어서,
    상기 컨트롤러는, 상기 8개의 기록 전압 레벨 중 오직 4개의 특정 기록 전압 레벨만 사용하여 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는, 메모리 장치.
  9. 제8항에 있어서,
    상기 4개의 특정 전압 레벨에 대응하는 상기 제1 페이지 및 상기 제2 페이지의 비트의 4개의 조합은 각각 (1,1), (1,0), (0,1), (0,0)인, 메모리 장치.
  10. 제6항에 있어서,
    상기 플래시 메모리의 특정 워드 라인에 대응하는 상기 제1 페이지 및 상기 제2 페이지의 데이터는 호스트 장치로부터 온 데이터이며, 상기 제3 페이지는 상기 호스트 장치의 논리 주소를 가지지 않는, 메모리 장치.
  11. 메모리 장치의 컨트롤러로서,
    상기 컨트롤러는 플래시 메모리에 액세스하도록 구성되며,
    상기 플래시 메모리는 3-레벨 셀 플래시 메모리이며, 상기 플래시 메모리의 각 워드 라인은 최소 유효 비트(least significant bit; LSB) 페이지, 중앙 유효 비트(central significant bit; CSB) 페이지 및 최상위 비트(most significant bit; MSB) 페이지를 구성하며, 상기 각 워드 라인의 각 저장 유닛은 부유 게이트 트랜지스터에 의해 구현되며, 상기 각 저장 유닛은 적어도 8개의 기록 전압 레벨을 지원하고,
    상기 메모리 장치의 컨트롤러는,
    프로그램 코드를 저장하기 위해 배치되는 메모리; 및
    상기 플래시 메모리의 액세스를 제어하기 위해 상기 프로그램 코드를 실행하도록 배치되는 마이크로프로세서
    를 포함하고,
    상기 마이크로프로세서는, 상기 플래시 메모리의 특정 워드 라인에 대응하는 제1 페이지 및 제2 페이지의 데이터에 따라 더미 데이터를 생성하며,
    상기 더미 데이터는 상기 특정 워드 라인에 대응하는 제3 페이지에 기록될 데이터이며, 상기 제1 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 하나이며, 상기 제2 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 다른 하나이며, 상기 제3 페이지는 상기 LSB 페이지, 상기 CSB 페이지 및 상기 MSB 페이지 중 남은 하나이며,
    상기 마이크로프로세서는 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는,
    메모리 장치의 컨트롤러.
  12. 제11항에 있어서,
    상기 특정 워드 라인의 임의의 저장 유닛에 대해, 상기 마이크로프로세서는 상기 제1 페이지 및 상기 제2 페이지의 비트의 조합에 따라 상기 제3 페이지에 대응하는 비트 값을 결정하는, 메모리 장치의 컨트롤러.
  13. 제12항에 있어서,
    상기 마이크로프로세서는, 상기 8개의 기록 전압 레벨 중 오직 4개의 특정 기록 전압 레벨만 사용하여 상기 플래시 메모리에 상기 데이터 및 상기 더미 데이터를 기록하는, 메모리 장치의 컨트롤러.
  14. 제13항에 있어서,
    상기 4개의 특정 전압 레벨에 대응하는 상기 제1 페이지 및 상기 제2 페이지의 비트의 4개의 조합은 각각 (1,1), (1,0), (0,1), (0,0)인, 메모리 장치의 컨트롤러.
  15. 제11항에 있어서,
    상기 플래시 메모리의 특정 워드 라인에 대응하는 상기 제1 페이지 및 상기 제2 페이지의 데이터는 호스트 장치로부터 온 데이터이며, 상기 제3 페이지는 상기 호스트 장치의 논리 주소를 가지지 않는, 메모리 장치의 컨트롤러.
KR1020150024175A 2014-02-18 2015-02-17 플래시 메모리에 액세스하는 방법, 그리고 관련 컨트롤러 및 메모리 장치 KR20150097433A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103105359A TWI545571B (zh) 2014-02-18 2014-02-18 存取快閃記憶體的方法及相關的控制器與記憶裝置
TW103105359 2014-02-18

Publications (1)

Publication Number Publication Date
KR20150097433A true KR20150097433A (ko) 2015-08-26

Family

ID=53798174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150024175A KR20150097433A (ko) 2014-02-18 2015-02-17 플래시 메모리에 액세스하는 방법, 그리고 관련 컨트롤러 및 메모리 장치

Country Status (4)

Country Link
US (1) US9489143B2 (ko)
KR (1) KR20150097433A (ko)
CN (2) CN104850514B (ko)
TW (1) TWI545571B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10042575B2 (en) * 2015-03-06 2018-08-07 Toshiba Memory Corporation Memory system including a battery powered buffer with a storage capacity of that buffer dependent on the voltage level of the battery
TWI566253B (zh) * 2015-09-02 2017-01-11 慧榮科技股份有限公司 用來管理一記憶裝置之方法以及記憶裝置與控制器
TWI571742B (zh) * 2015-10-07 2017-02-21 慧榮科技股份有限公司 資料儲存裝置及資料維護方法
CN105677244B (zh) * 2015-12-31 2019-04-09 记忆科技(深圳)有限公司 一种降低tlc闪存的固态硬盘写放大的方法
KR102465321B1 (ko) * 2016-03-02 2022-11-11 에스케이하이닉스 주식회사 데이터 저장 장치
US10019314B2 (en) 2016-04-27 2018-07-10 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
CN111679787B (zh) * 2016-04-27 2023-07-18 慧荣科技股份有限公司 闪存装置、闪存控制器及闪存存储管理方法
CN107977282B (zh) * 2017-12-20 2021-01-26 北京兆易创新科技股份有限公司 一种SPI-Nand读取数据页的方法及装置
US11704234B2 (en) * 2020-04-28 2023-07-18 Silicon Motion, Inc. Method for accessing flash memory module and associated package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7315928B2 (en) * 2005-02-03 2008-01-01 Mediatek Incorporation Apparatus and related method for accessing page mode flash memory
KR100902008B1 (ko) * 2007-02-09 2009-06-12 삼성전자주식회사 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를 포함한 메모리 시스템
US7545673B2 (en) 2007-09-25 2009-06-09 Sandisk Il Ltd. Using MLC flash as SLC by writing dummy data
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
KR101005120B1 (ko) 2009-02-04 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
CN101968971B (zh) * 2009-07-27 2014-04-30 慧帝科技(深圳)有限公司 一种闪存的存取方法、一种可携式记忆装置及其控制器
US8228728B1 (en) 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
CN102033811B (zh) * 2009-09-24 2013-04-17 慧荣科技股份有限公司 用于管理闪存多个区块的方法和相关记忆装置及其控制器
US9104546B2 (en) * 2010-05-24 2015-08-11 Silicon Motion Inc. Method for performing block management using dynamic threshold, and associated memory device and controller thereof
TWI462104B (zh) * 2010-08-04 2014-11-21 Silicon Motion Inc 資料寫入方法及資料儲存裝置
KR101145463B1 (ko) 2010-12-30 2012-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20130010343A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 플래시 메모리 장치
TWI430092B (zh) * 2011-10-27 2014-03-11 Silicon Motion Inc 三階儲存單元的快閃記憶體裝置及其控制方法
KR101891164B1 (ko) 2012-04-17 2018-08-23 삼성전자주식회사 프로그램 스케줄러를 포함하는 플래시 메모리 장치
JP5929485B2 (ja) * 2012-05-08 2016-06-08 ソニー株式会社 制御装置、記憶装置、データ書込方法
US9384125B2 (en) 2012-06-18 2016-07-05 Silicon Motion Inc. Method for accessing flash memory having pages used for data backup and associated memory device
TWI479489B (zh) * 2012-08-13 2015-04-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置
CN103116550A (zh) * 2013-01-11 2013-05-22 深圳市硅格半导体有限公司 切换闪存中物理块工作模式的方法和装置
US20150170747A1 (en) * 2013-12-17 2015-06-18 Skymedi Corporation Method and system for programming a multi-bit per cell non-volatile memory

Also Published As

Publication number Publication date
CN108241473B (zh) 2021-01-26
US20150234609A1 (en) 2015-08-20
CN108241473A (zh) 2018-07-03
CN104850514A (zh) 2015-08-19
US9489143B2 (en) 2016-11-08
TWI545571B (zh) 2016-08-11
TW201533740A (zh) 2015-09-01
CN104850514B (zh) 2018-01-30

Similar Documents

Publication Publication Date Title
US11150808B2 (en) Flash memory system
US8832360B2 (en) Solid state storage device controller with expansion mode
US9489143B2 (en) Method for accessing flash memory and associated controller and memory device
US9418017B2 (en) Hot memory block table in a solid state storage device
US7336531B2 (en) Multiple level cell memory device with single bit per cell, re-mappable memory block
US9703698B2 (en) Data writing method, memory controller and memory storage apparatus
KR101731408B1 (ko) 플래시 메모리에 데이터를 기록하는 방법 및 관련 메모리 장치 및 플래시 메모리
CN111258793B (zh) 存储器控制器及其操作方法
CN112420109A (zh) 非易失性存储器设备和存储系统
CN113539331A (zh) 存储器装置及其操作方法
US11507289B2 (en) Storage device, controller and method for operating storage device
US11315650B2 (en) Memory system, memory controller, and method of operating memory system
US11487655B2 (en) Method for managing flash memory module and associated flash memory controller and electronic device based on timing of dummy read operations
CN112447234A (zh) 存储器控制器及其操作方法
EP3783614B1 (en) Nonvolatile memory device including a fast read page and a storage device including the same
US11709610B2 (en) Memory system, memory controller and operating method
KR102669450B1 (ko) 저장 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2016101003924; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20160630

Effective date: 20180523