TW201533740A - 存取快閃記憶體的方法及相關的控制器與記憶裝置 - Google Patents

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Abstract

本發明揭露一種存取一快閃記憶體的方法，其中該快閃記憶體為一三層式儲存快閃記憶體，該快閃記憶體中每一條字元線構成一最低有效位元資料頁、中間有效位元資料頁與最高有效位元資料頁，該快閃記憶體中每一條字元線上的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援至少八個寫入電壓位準，該方法包含有：根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中的資料以產生一虛擬資料，其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁；以及將該資料及該虛擬資料寫入至該快閃記憶體。

Description

存取快閃記憶體的方法及相關的控制器與記憶裝置
本發明係有關於一種快閃記憶體，尤指一種存取快閃記憶體的方法及相關的控制器與記憶裝置。
快閃記憶體可透過電子式的抹除(erase)與寫入/程式化(program)以進行資料儲存，並且廣泛地應用於記憶卡(memory card)、固態硬碟(solid-state drive)與可攜式多媒體播放器等等。由於快閃記憶體係為非揮發性(non-volatile)記憶體，因此，不需要額外電力來維持快閃記憶體所儲存的資訊，此外，快閃記憶體可提供快速的資料讀取與較佳的抗震能力，而這些特性也說明了快閃記憶體為何會如此普及的原因。
快閃記憶體可區分為NOR型快閃記憶體與NAND型快閃記憶體。對於NAND型快閃記憶體來說，其具有較短的抹除及寫入時間且每一記憶體單元需要較少的晶片面積，因而相較於NOR型快閃記憶體，NAND型快閃記憶體會允許較高的儲存密度以及較低之每一儲存位元的成本。一般來說，快閃記憶體係以記憶體單元陣列的方式來儲存資料，而記憶體單元是由一浮動閘極電晶體(floating-gate transistor)來加以實作，且每一記憶體單元可透過適當地控制浮動閘極電晶體之浮動閘極上的電荷個數來設定導通該浮動閘極電晶體所實作之該記憶體單元的所需臨界電壓，進而儲存單一個位元的資訊或者一個位元以上的資訊，如此一來，當一或多個預定控制閘極電壓施加 於浮動閘極電晶體的控制閘極之上，則浮動閘極電晶體的導通狀態便會指示出浮動閘極電晶體中所儲存的一或多個二進位數字(binary digit)。
快閃記憶體在格式上可分為單層式儲存(Single-Level Cell，SLC)、多層式儲存(Multiple-Level Cell，MLC)或是三層式儲存(Triple-Level Cell，TLC)。在三層式儲存(TLC)架構的快閃記憶體中，每一個記憶體單元可用來儲存三個位元的資料，也因此每一個記憶體單元支援八個寫入電壓位準，然而，若是快閃記憶體在製造時品質出現問題，而使得部份的記憶體單元沒有辦法完全支援八個寫入電壓位準(例如有些較高的電壓位準無法寫入)，或是八個寫入電壓位準中有部份的電壓位準有漂移(shift)或是沾黏(sticky)的問題，則此時資料的寫入便會發生錯誤，造成後續資料讀取的問題。
此外，若是要將這些品質有問題的快閃記憶體直接丟棄，也會造成成本上的浪費。
因此，本發明的目的之一在於提供一種存取快閃記憶體的方法及相關的控制器與記憶裝置，其可以在三層式儲存架構的快閃記憶體發生品質問題時，將快閃記憶體改為類似多層式儲存的存取方式，以解決先前技術中的問題。
根據本發明一實施例，係揭露一種存取一快閃記憶體的方法，其中該快閃記憶體為一三層式儲存快閃記憶體，該快閃記憶體中每一條字元線構成一最低有效位元資料頁、中間有效位元資料頁與最高有效位元資料頁，該快閃記憶體中每一條字元線上的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援至少八個寫入電壓位準，該方法包含有：根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中 的資料以產生一虛擬資料，其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁，其中該第一資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中其一，該第二資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之另一，該第三資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之再另一；以及將該資料及該虛擬資料寫入至該快閃記憶體。
根據本發明另一實施例，一種記憶裝置包含有一快閃記憶體以及一控制器，其中該快閃記憶體為一三層式儲存快閃記憶體，該快閃記憶體中每一條字元線構成一最低有效位元資料頁、中間有效位元資料頁與最高有效位元資料頁，該快閃記憶體中每一條字元線上的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援至少八個寫入電壓位準；以及該控制器用來存取該快閃記憶體，其中該控制器根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中的資料以產生一虛擬資料其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁，其中該第一資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中其一，該第二資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之另一，該第三資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之再另一；以及該控制器將該資料及該虛擬資料寫入至該快閃記憶體。
根據本發明另一實施例，係揭露一種記憶裝置之控制器，該控制器係用來存取一快閃記憶體，其中該快閃記憶體為一三層式儲存快閃記憶體，該快閃記憶體中每一條字元線構成一最低有效位元資料頁、中間有效位元資料頁與最高有效位元資料頁，該快閃記憶體中每一條字元線上的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援至少八個寫入電壓 位準，且該控制器包含有：一記憶體，用來儲存一程式碼；以及一微處理器，用來執行該程式碼以控制對該快閃記憶體之存取；其中該微處理器根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中的資料以產生一虛擬資料，其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁，其中該第一資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中其一，該第二資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之另一，該第三資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之再另一；以及該微處理器將該資料及該虛擬資料寫入至該快閃記憶體。
100‧‧‧記憶裝置
110‧‧‧記憶體控制器
112‧‧‧微處理器
112C‧‧‧程式碼
112M‧‧‧唯讀記憶體
114‧‧‧控制邏輯
116‧‧‧緩衝記憶體
118‧‧‧介面邏輯
120‧‧‧快閃記憶體
200‧‧‧區塊
202‧‧‧浮動閘極電晶體
P0~P(3N-1)‧‧‧資料頁
WL0~WLN‧‧‧字元線
400~404‧‧‧步驟
第1圖為依據本發明一實施例之一種記憶裝置的示意圖。
第2圖為依據本發明一實施例之快閃記憶體中一區塊的示意圖。
第3圖為資料頁中多個寫入電壓位準以及多個臨界電壓的示意圖。
第4圖為依據本發明一實施例之存取快閃記憶體的方法的流程圖。
第5圖為快閃記憶體中的浮動閘極電晶體因為製程品質不良無法而使得寫入電壓位準L6~L8無法寫入的示意圖。
第6圖為快閃記憶體中的浮動閘極電晶體因為製程品質不良無法而使得寫入電壓位準L2與L3有沾黏的情況發生的示意圖。
請參考第1圖，第1圖為依據本發明一實施例之一種記憶裝置100的示意圖，其中本實施例之記憶裝置100尤其係為可攜式記憶裝置(例如：符合SD/MMC、CF、MS、XD標準之記憶卡)。記憶裝置100包含有一快閃記憶體(Flash Memory)120以及一控制器，該控制器可為一記憶體控制器110，且係用來存取快閃記憶體120。依據本實施例，記憶體控制器110包含 一微處理器112、一唯讀記憶體(Read Only Memory,ROM)112M、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體120之存取(Access)。
於典型狀況下，快閃記憶體120包含複數個區塊(Block)，而該控制器(例如：透過微處理器112執行程式碼112C之記憶體控制器110)對快閃記憶體120進行複製、抹除、合併資料等運作係以區塊為單位來進行複製、抹除、合併資料。另外，一區塊可記錄特定數量的資料頁(Page)，其中該控制器(例如：透過微處理器112執行程式碼112C之記憶體控制器110)對快閃記憶體120進行寫入資料之運作係以資料頁為單位來進行寫入。
實作上，透過微處理器112執行程式碼112C之記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用控制邏輯114來控制快閃記憶體120之存取運作(尤其是對至少一區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置(Host Device)溝通。
請參考第2圖，第2圖為依據本發明一實施例之快閃記憶體120中一區塊200的示意圖。如第2圖所示，區塊200係為三層式儲存架構，亦即區塊200具有N條字元線WL0~WLN，每一條字元線可構成三個資料頁，故區塊200共包含有3*N個資料頁(P0~P(3N-1))。第2圖中的每一個儲存單元(亦即每一個浮動閘極電晶體202)可以儲存三個位元，亦即包含最低有效位元(least significant bit,LSB)、中間有效位元(central significant bit,CSB)與最高有效位元(mostsignificant bit,MSB)的三個位元；而每一條字元線WL0~WLN上的多個儲存單元所儲存的最低有效位元構成了該字元線對應的 第一個資料頁(最低有效位元資料頁(LSB page))、所儲存的中間有效位元構成了該字元線對應的第二個資料頁(中間有效位元資料頁(CSB page))、以及所儲存的最高有效位元構成了該字元線對應的第三個資料頁(最高有效位元資料頁(MSB page))。
詳細來說，請參考第3圖，第3圖為資料頁(P0~P(3N-1))中多個寫入電壓位準L1~L8以及多個臨界電壓Vt1~Vt7的示意圖。如第3圖所示，每個浮動閘極電晶體202可以被程式化(programmed)為具有電壓位準L1(亦即(MSB,CSB,LSB)=(1,1,1))、電壓位準L2(亦即(MSB,CSB,LSB)=(1,1,0)、電壓位準L3(亦即(MSB,CSB,LSB)=(1,0,0)、電壓位準L4(亦即(MSB,CSB,LSB)=(0,0,0)、電壓位準L5(亦即(MSB,CSB,LSB)=(0,1,0)、電壓位準L6(亦即(MSB,CSB,LSB)=(0,1,1)、電壓位準L7(亦即(MSB,CSB,LSB)=(0,0,1)或是電壓位準L8(亦即(MSB,CSB,LSB)=(1,0,1))。
當記憶體控制器110需要讀取浮動閘極電晶體202中的最低有效位元(LSB)時，記憶體控制器110會使用臨界電壓Vt1與Vt5去讀取浮動閘極電晶體202，並根據浮動閘極電晶體202的導通狀態(是否有電流產生)來判斷最低有效位元是“1”或是“0”。於本實施例中，當記憶體控制器110使用臨界電壓Vt5施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通，且/或當記憶體控制器110使用臨界電壓Vt1施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通時，則表示最低有效位元是“1”；而當記憶體控制器110使用臨界電壓Vt5施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt1施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示最低有效位元是“0”。
當記憶體控制器110需要讀取浮動閘極電晶體202中的中間有效位元(CSB)時，記憶體控制器110會使用臨界電壓Vt2、Vt4與Vt6去讀取浮動閘極電晶體202，並根據浮動閘極電晶體202的導通狀態(是否有電流產生)來判斷中間有效位元是“1”或是“0”。於本實施例中，當記憶體控制器110使用臨界電壓Vt2施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通時，則表示中間有效位元是“1”；當記憶體控制器110使用臨界電壓Vt4施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt2施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示中間有效位元是“0”；當記憶體控制器110使用臨界電壓Vt6施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt4施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示中間有效位元也是“1”；當記憶體控制器110使用臨界電壓Vt6施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示中間有效位元是“0”。
當記憶體控制器110需要讀取浮動閘極電晶體202中的最高有效位元(MSB)時，記憶體控制器110會使用臨界電壓Vt3與Vt7去讀取浮動閘極電晶體202，並根據浮動閘極電晶體202的導通狀態(是否有電流產生)來判斷最高有效位元是“1”或是“0”。於本實施例中，當記憶體控制器110使用臨界電壓Vt7施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通，且/或當記憶體控制器110使用臨界電壓Vt3施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通時，則表示最高有效位元是“1”；而當記憶體控制器110使用臨界電壓Vt7施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202不會導通，但是當記憶體控制器110使用臨界電壓Vt3施加在浮動閘極電晶體202的閘極時浮動閘極電晶體202會導通時，則表示最高有效位元是“0”。
在快閃記憶體120出廠時(被製作於記憶裝置100之前)，快閃記憶體120會先經過測試，以判斷快閃記憶體120在寫入或是讀取時是否有問題。舉例來說，快閃記憶體120中的浮動閘極電晶體202可能因為製程品質不良而使得浮動閘極電晶體無法具有寫入電壓位準L6~L8，如此一來，若是記憶體控制器110仍嘗試以寫入電壓位準L6~L8將資料寫入到快閃記憶體120時，快閃記憶體120中浮動閘極電晶體202本身的電壓位準便會發生錯誤，造成後續資料在讀取上的問題。
為了解決此一問題，當快閃記憶體120在出廠時被判斷出有品質上的問題時而造成快閃記憶體120不適合使用三層式儲存來儲存資料時，本發明的記憶體控制器110會經由設定以將原本具有三層式儲存(TLC)架構的快閃記憶體120改為類似多層式儲存(MLC)的存取方式，以使得快閃記憶體120在後續讀取時不會發生錯誤。請參考第4圖，第4圖為依據本發明一實施例之存取快閃記憶體120的方法的流程圖。參考第4圖，流程敘述如下。
步驟400：流程開始。
步驟402：根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中的資料以產生一虛擬資料，其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁，其中該第一資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中其一，該第二資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之另一，該第三資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之再另一。
步驟404：將該資料及該虛擬資料寫入至該快閃記憶體。
請參考5圖所示的範例來進一步了解第4圖所示之流程圖的內容。在第5圖的範例中，係假設快閃記憶體120中的浮動閘極電晶體202因為製程品質不良無法具有寫入電壓位準L6~L8，因此，在本實施例中實質上只有寫入電壓位準L1~L5可以被正確地使用。如此一來，由於快閃記憶體120中的浮動閘極電晶體202只能具有五個寫入電壓位準，因此，快閃記憶體120便無法再以三層式儲存架構來儲存資料(三層式儲存架構需要八個寫入電壓位準)。為了解決此問題，本發明的記憶體控制器110在設計上會將快閃記憶體120改為類似多層式儲存(MLC)的存取方式，亦即記憶體控制器110只會將來自於一主裝置的資料儲存到對應到一字元線上兩個資料頁中，而由於同一字元線上的三個資料頁(最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁)需要同時被寫入，因此，記憶體控制器110會另外再根據準備要寫入至上述兩個資料頁中的資料，來另外產生準備寫入至第三個資料頁中的虛擬資料(dummy data)，並將該資料以及該虛擬資料寫入至該字元線上的儲存單元(浮動閘極電晶體202)中。
更詳細來說，在記憶體控制器110的設計上，首先需要考慮的是要選擇哪兩個資料頁，由於本發明的記憶體控制器110在設計上會將快閃記憶體120改為類似多層式儲存的存取方式，因此這兩個資料頁上的每一個儲存單元必須具有對應至四個位元值組合(1,1)、(1,0)、(0,1)、(0,0)的寫入電壓位準。在第5圖所示的實施例中，就中間有效位元(CSB)與最低有效位元(LSB)來看，由於在寫入電壓位準L1~L5中，中間有效位元(CSB)與最低有效位元(LSB)只具有位元值組合(1,1)、(1,0)、(0,0)，而缺乏了位元值組合(0,1)，因此中間有效位元資料頁(CSB page)與最低有效位元資料頁(LSB page)不可作為多層式儲存所選擇的兩個資料頁；接著，就最高有效位元(MSB)與最低有效位元(LSB)來看，最高有效位元(MSB)與最低有效位元(LSB)只具有位元值組合(1,1)、(1,0)、(0,0)，而缺乏了位元值組合(0,1)因此最高 有效位元資料頁(MSB page)與最低有效位元資料頁(LSB page)也不可作為多層式儲存所選擇的兩個資料頁；最後，就最高有效位元(MSB)與中間有效位元(CSB)來看，由於最高有效位元(MSB)與中間有效位元(CSB)具有四個位元值組合(1,1)、(1,0)、(0,1)、(0,0)，因此最高有效位元資料頁(MSB page)與中間有效位元資料頁(CSB page)可以作為多層式儲存所選擇的兩個資料頁。如上所述，在第5圖所示之實施例中，當需要將有意義的資料寫入到快閃記憶體120時，記憶體控制器110會將資料寫入到第5圖所示的最高有效位元資料頁與中間有效位元資料頁中。
就第5圖的實施例來說明，由於記憶體控制器110使用類似多層式儲存的存取方式來存取快閃記憶體120，因此，記憶體控制器110僅會使用寫入電壓位準L1~L8中的四個特定寫入電壓位準L2~L5來將資料寫入到浮動閘極電晶體202中。當記憶體控制器110需要將位元“1”、“1”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“0”，以使得記憶體控制器110可以使用寫入電壓位準L2來將資料寫入到該儲存單元中；另外，當記憶體控制器110需要將位元“1”、“0”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“0”，以使得記憶體控制器110可以使用寫入電壓位準L3來將資料寫入到該儲存單元中；且當記憶體控制器110需要將位元“0”、“0”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“0”，以使得記憶體控制器110可以使用寫入電壓位準L4來將資料寫入到該儲存單元中；當記憶體控制器110需要將位元“0”、“1”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“0”， 以使得記憶體控制器110可以使用寫入電壓位準L5來將資料寫入到該儲存單元中。
如上所述，由於快閃記憶體120中每一條字元線所對應的三個資料頁中只有最高有效位元資料頁與中間有效位元資料頁會被用來儲存有意義的資料，因此，在所儲存的資料是來自於一主裝置的情形下，快閃記憶體120中只有最高有效位元資料頁與中間有效位元資料頁會具有對應到主裝置的邏輯位址(logical address)，而最低有效位元資料頁則不會具有對應到主裝置的邏輯位址。因此，在記憶體控制器110需要讀取快閃記憶體120中的資料時(例如接收到來自主裝置的一讀取要求)，記憶體控制器110只會讀取最高有效位元資料頁與中間有效位元資料頁，而不會去讀取最低有效位元資料頁。
此外，記憶體控制器110在讀取快閃記憶體120的方式上並不需要做改變，亦即記憶體控制器110仍然使用臨界電壓Vt2、Vt4、Vt6去讀取浮動閘極電晶體202以決定出中間有效位元(CSB)，且記憶體控制器110使用臨界電壓Vt3、Vt7去讀取浮動閘極電晶體202以決定出最高有效位元(MSB)。
綜上所述，由於本發明可以讓品質比較差而無法採用三層式儲存架構的快閃記憶體120改為類似多層式儲存的存取方式，因此可以更有效地利用原本應該要被淘汰的快閃記憶體。此外，記憶體控制器110在設計上也不需要做太大的改變，因此也可以降低記憶體控制器110的設計成本。
另外，雖然在上述第5圖的實施例的相關說明中，記憶體控制器110是使用四個特定寫入電壓位準L2~L5來將資料寫入到浮動閘極電晶體202中，然而，在本發明的其他實施例中，由於寫入電壓位準L1與寫入電壓 位準L2在中間有效位元(CSB)與最高有效位元(MSB)上是表示相同的位元值，因此，以上實施例的四個特定寫入電壓位準也可以改為L1、L3~L5，由於本領域具有通常知識者在閱讀過上述說明之後應能了解其實施方式，故細節在此不予贅述。
另外，在上述說明中，記憶體控制器110是對快閃記憶體120整體都改為類似多層式儲存的存取方式，然而，在本發明的其他實施例中，快閃記憶體120可以區塊為單位來選擇要採用三層式儲存或是多層式儲存。舉例來說，快閃記憶體120出廠時會先經過測試以判斷出哪些區塊可能有品質上的問題，哪些區塊品質沒有問題，針對品質有問題的區塊，記憶體控制器110可以採用上述類似多層式儲存的方式來存取這些區塊；而針對品質沒有問題的區塊，記憶體控制器110可以採用傳統存取三層式儲存架構的方式來存取這些區塊。
另外，請參考第6圖，第6圖為快閃記憶體120中的浮動閘極電晶體202因為製程品質不良無法而使得寫入電壓位準L2與L3有沾黏的情況發生，因此，在第6圖的實施例中實質上只有寫入電壓位準L1、L4~L8可以被正確地使用。如此一來，由於快閃記憶體120中的浮動閘極電晶體202只能具有六個寫入電壓位準，因此，快閃記憶體120便無法再以三層式儲存架構來儲存資料(三層式儲存架構需要八個寫入電壓位準)。為了解決此問題，本發明的記憶體控制器110在設計上會將快閃記憶體120改為類似多層式儲存的存取方式，亦即記憶體控制器110只會將來自於一主裝置的資料儲存到對應到一字元線上兩個資料頁中，而由於同一字元線上的三個資料頁(最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁)需要同時被寫入，因此，記憶體控制器110會另外再根據要寫入至上述兩個資料頁中的資料，來另外產生準備寫入至第三個資料頁中的虛擬資料，並將該資料以及 該虛擬資料寫入至該字元線上的儲存單元(浮動閘極電晶體202)中。
類似於第5圖所示的實施例，在記憶體控制器110的設計上，首先需要考慮的是要選擇哪兩個資料頁，由於本發明的記憶體控制器110在設計上會將快閃記憶體120改為類似多層式儲存(MLC)的存取方式，因此這兩個資料頁上的每一個儲存單元必須具有對應至四個位元值組合(1,1)、(1,0)、(0,1)、(0,0)的電壓位準。在第5圖所示的實施例中，就中間有效位元(CSB)與最低有效位元(LSB)來看，由於在寫入電壓位準L1、L4~L8中，中間有效位元(CSB)與最低有效位元(LSB)具有四個位元值組合(1,1)、(1,0)、(0,1)、(0,0)，因此中間有效位元資料頁(CSB page)與最低有效位元資料頁(LSB page)可以作為多層式儲存所選擇的兩個資料頁；接著，就最高有效位元(MSB)與最低有效位元(LSB)來看，最高有效位元(MSB)與最低有效位元(LSB)只具有位元值組合(1,1)、(0,0)、(0,1)，而缺乏了位元值組合(1,0)因此最高有效位元資料頁(MSB page)與最低有效位元資料頁(LSB page)不可作為多層式儲存所選擇的兩個資料頁；最後，就最高有效位元(MSB)與中間有效位元(CSB)來看，由於最高有效位元(MSB)與中間有效位元(CSB)具有四個位元值組合(1,1)、(1,0)、(0,1)、(0,0)，因此最高有效位元資料頁(MSB page)與中間有效位元資料頁(CSB page)也可以作為多層式儲存所選擇的兩個資料頁。如上所述，在第6圖所示之實施例中，當需要將有意義的資料寫入到快閃記憶體120時，記憶體控制器110可以將資料寫入到第6圖所示的中間有效位元與最低有效位元中，或是寫入到第6圖所示的最高有效位元與中間有效位元中。
就第6圖的實施例來說明，假設設計者所選擇的是採用最高有效位元與中間有效位元，則記憶體控制器110僅會使用寫入電壓位準L1~L8中的四個特定寫入電壓位準來將資料寫入到浮動閘極電晶體202中，而這四個 特定寫入電壓位準可以是L1、L4、L6、L8(本發明不以此為限，四個特定寫入電壓位準也可以是L1、L5、L7、L8)。詳細來說，當記憶體控制器110需要將位元“1”、“1”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“1”，以使得記憶體控制器110可以使用寫入電壓位準L1來將資料寫入到該儲存單元中；另外，當記憶體控制器110需要將位元“1”、“0”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“1”，以使得記憶體控制器110可以使用寫入電壓位準L8來將資料寫入到該儲存單元中；且當記憶體控制器110需要將位元“0”、“0”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“0”，以使得記憶體控制器110可以使用寫入電壓位準L4來將資料寫入到該儲存單元中；當記憶體控制器110需要將位元“0”、“1”分別寫入到一儲存單元的最高有效位元(MSB)與中間有效位元(CSB)中時，記憶體控制器110會產生準備寫入最低有效位元(LSB)的一虛擬位元“1”，以使得記憶體控制器110可以使用寫入電壓位準L6來將資料寫入到該儲存單元中。
另外，由於在第6圖的實施例中，選擇中間有效位元與最低有效位元一樣可以完成操作，故設計者也可以選擇採用最高有效位元與中間有效位元來進行記憶體控制器110的設計，且由於本領域具有通常知識者在閱讀過上述說明之後應能了解其實施方式，故細節在此不予贅述。
簡要歸納本發明，在本發明的存取快閃記憶體的方法及相關的控制器與記憶裝置中，可以在三層式儲存架構的快閃記憶體發生品質問題時，將快閃記憶體改為類似多層式儲存的存取方式，因此可以更有效地利用原本 應該要被淘汰的快閃記憶體。此外，將快閃記憶體改為類似多層式儲存的存取方式也可以增加資料寫入的品質，避免後續資料讀取錯誤的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
400~404‧‧‧步驟

Claims (15)

  1. 一種存取一快閃記憶體的方法，其中該快閃記憶體為一三層式儲存(Triple-Level Cell，TLC)快閃記憶體，該快閃記憶體中每一條字元線構成一最低有效位元(Least Significant Bit,LSB)資料頁、中間有效位元(Central Significant Bit,CSB)資料頁與最高有效位元(Most Significant Bit,MSB)資料頁，該快閃記憶體中每一條字元線上的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援至少八個寫入電壓位準，該方法包含有：根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中的資料以產生一虛擬資料(dummy data)，其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁，其中該第一資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中其一，該第二資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之另一，該第三資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之再另一；以及將該資料及該虛擬資料寫入至該快閃記憶體。
  2. 如申請專利範圍第1項所述的方法，其中根據欲寫入該快閃記憶體中該特定字元線所對應的該第一資料頁與該第二資料頁中的該資料以產生該虛擬資料的步驟包含有：針對該特定字元線上的任一個儲存單元，根據對應於該第一資料頁與該第二資料頁的一位元值組合來決定出對應於該第三資料頁的位元值。
  3. 如申請專利範圍第2項所述的方法，其中將該資料及該虛擬資料寫入至該快閃記憶體的步驟包含有：僅以該八個寫入電壓位準中的四個特定寫入電壓位準將該資料及該虛擬資料寫入至該快閃記憶體。
  4. 如申請專利範圍第3項所述的方法，其中該四個特定電壓位準所對應於該第一資料頁與該第二資料頁的四個位元值組合分別為(1,1)、(1,0)、(0,1)、(0,0)。
  5. 如申請專利範圍第1項所述的方法，其中欲寫入該快閃記憶體中該特定字元線所對應的該第一資料頁與該第二資料頁中的該資料係來自於一主裝置(host device)，該第三資料頁不具有該主機的一邏輯位址。
  6. 一種記憶裝置，其包含有：一快閃記憶體(Flash Memory)，其中該快閃記憶體為一三層式儲存(Triple-Level Cell，TLC)快閃記憶體，該快閃記憶體中每一條字元線構成一最低有效位元(Least Significant Bit,LSB)資料頁、中間有效位元(Central Significant Bit,CSB)資料頁與最高有效位元(Most Significant Bit,MSB)資料頁，該快閃記憶體中每一條字元線上的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援至少八個寫入電壓位準；以及一控制器，用來存取該快閃記憶體；其中該控制器根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中的資料以產生一虛擬資料(dummy data)，其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁，其中該第一資料頁為最低有效位元資料頁、中間有效位元資料頁及最 高有效位元資料頁中其一，該第二資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之另一，該第三資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之再另一；以及該控制器將該資料及該虛擬資料寫入至該快閃記憶體。
  7. 如申請專利範圍第6項所述的記憶裝置，其中針對該特定字元線上的任一個儲存單元，該控制器根據對應於該第一資料頁與該第二資料頁的一位元值組合來決定出對應於該第三資料頁的位元值。
  8. 如申請專利範圍第7項所述的記憶裝置，其中該控制器僅以該八個寫入電壓位準中的四個特定寫入電壓位準將該資料及該虛擬資料寫入至該快閃記憶體。
  9. 如申請專利範圍第8項所述的記憶裝置，其中該四個特定電壓位準所對應於該第一資料頁與該第二資料頁的四個位元值組合分別為(1,1)、(1,0)、(0,1)、(0,0)。
  10. 如申請專利範圍第6項所述的記憶裝置，其中欲寫入該快閃記憶體中該特定字元線所對應的該第一資料頁與該第二資料頁中的該資料係來自於一主裝置(host device)，該第三資料頁不具有該主機的一邏輯位址。
  11. 一種記憶裝置之控制器，該控制器係用來存取(Access)一快閃記憶體(Flash Memory)，其中該快閃記憶體為一三層式儲存(Triple-Level Cell，TLC)快閃記憶體，該快閃記憶體中每一條字元線構成一最低有效位元(Least Significant Bit,LSB)資料頁、中間有效位元(Central Significant Bit, CSB)資料頁與最高有效位元(Most Significant Bit,MSB)資料頁，該快閃記憶體中每一條字元線上的每一個儲存單元係以一浮動閘極電晶體來實作，每一個儲存單元支援至少八個寫入電壓位準，且該控制器包含有：一記憶體，用來儲存一程式碼；一微處理器，用來執行該程式碼以控制對該快閃記憶體之存取；其中該微處理器根據欲寫入該快閃記憶體中一特定字元線所對應的一第一資料頁與一第二資料頁中的資料以產生一虛擬資料(dummy data)，其中該虛擬資料係準備寫入至該特定字元線所對應的一第三資料頁，其中該第一資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中其一，該第二資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之另一，該第三資料頁為最低有效位元資料頁、中間有效位元資料頁及最高有效位元資料頁中之再另一；以及該微處理器將該資料及該虛擬資料寫入至該快閃記憶體。
  12. 如申請專利範圍第11項所述的控制器，其中針對該特定字元線上的任一個儲存單元，該微處理器根據對應於該第一資料頁與該第二資料頁的一位元值組合來決定出對應於該第三資料頁的位元值。
  13. 如申請專利範圍第12項所述的控制器，其中該微處理器僅以該八個寫入電壓位準中的四個特定寫入電壓位準將該資料及該虛擬資料寫入至該快閃記憶體。
  14. 如申請專利範圍第13項所述的控制器，其中該四個特定電壓位準所對應於該第一資料頁與該第二資料頁的四個位元值組合分別為(1,1)、(1,0)、(0,1)、(0,0)。
  15. 如申請專利範圍第11項所述的控制器，其中欲寫入該快閃記憶體中該特定字元線所對應的該第一資料頁與該第二資料頁中的該資料係來自於一主裝置(host device)，該第三資料頁不具有該主機的一邏輯位址。
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