KR20150094783A - 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터 - Google Patents

박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터 Download PDF

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도시히로 구기미야
사토시 야스노
재우 박
제훈 이
병두 안
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Abstract

본 발명에 관한 박막 트랜지스터의 반도체층용 산화물은, Zn, Sn 및 In을 포함하고, 산화물에 포함되는 금속 원소의 함유량(원자％)을 각각, [Zn], [Sn] 및 [In]으로 하였을 때, 하기 수학식 1 내지 3을 만족하는 것이다.
[수학식 1]
Figure pat00031

[수학식 2]
Figure pat00032

[수학식 3]
Figure pat00033

본 발명에 따르면, 높은 이동도를 실현할 수 있고, 또한, 스트레스 내성(스트레스 인가 전후의 임계값 전압 시프트량이 적은 것)도 우수한 박막 트랜지스터용 산화물을 제공할 수 있었다.

Description

박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터{OXIDE FOR SEMICONDUCTOR LAYER OF THIN-FILM TRANSISTOR, SPUTTERING TARGET, AND THIN-FILM TRANSISTOR}
본 발명은, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터의 반도체층용 산화물 및 상기 산화물을 성막하기 위한 스퍼터링 타깃 및 박막 트랜지스터에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는, 범용의 아몰퍼스 실리콘(a―Si)에 비해 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있으므로, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등으로의 적용이 기대되고 있다.
산화물 반도체 중에서도 특히, 인듐, 갈륨, 아연 및 산소로 이루어지는 아몰퍼스 산화물 반도체(In―Ga―Zn―O, 이하 「IGZO」라 하는 경우가 있음.)는, 매우 높은 캐리어 이동도를 가지므로, 바람직하게 사용되고 있다. 예를 들어 비특허문헌 1 및 2에는, In:Ga:Zn＝1.1:1.1:0.9(원자％비)의 산화물 반도체 박막을 박막 트랜지스터(TFT)의 반도체층(활성층)에 사용한 것이 개시되어 있다. 또한, 특허문헌 1에는, In, Zn, Sn, Ga 등의 원소와, Mo를 포함하고, 아몰퍼스 산화물 중의 전체 금속 원자수에 대한 Mo의 원자 조성 비율이 0.1 내지 5원자％인 아몰퍼스 산화물이 개시되어 있고, 실시예에는, IGZO에 Mo를 첨가한 활성층을 사용한 TFT가 개시되어 있다.
일본 특허 출원 공개 제2009-164393호 공보
고체 물리, VOL44, P621(2009) Nature, VOL432, P488(2004)
산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용하는 경우, 캐리어 농도가 높을 뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성)이 우수한 것이 요구된다. 구체적으로는, (1) 온 전류[게이트 전극과 드레인 전극에 정(正)전압을 가하였을 때의 최대 드레인 전류]가 높고, (2) 오프 전류[게이트 전극에 부(負)전압을, 드레인 전압에 정전압을 각각 가하였을 때의 드레인 전류]가 낮고, (3) SS(Subthreshold Swing, 서브쓰레홀드 스윙, 드레인 전류를 1자리수 올리는 데 필요한 게이트 전압)값이 낮고, (4) 임계값(드레인 전극에 정전압을 가하고, 게이트 전압에 정부 중 어느 하나의 전압을 가하였을 때에 드레인 전류가 흐르기 시작하는 전압이며, 임계값 전압이라고도 함)이 시간적으로 변화되지 않고 안정적이고(기판 면내에서 균일한 것을 의미함), (5) 이동도가 높고, (6) 광 조사 시의 상기 특성의 변동이 적은 것 등이 요구된다. 전술한 특허문헌 1에 기재된 Mo를 포함하는 ZTO 반도체에 대해, 본 발명자들이 상기 특성을 조사한 바, ZTO에 비해 온 전류의 저하나 SS값의 상승이 보이는 것을 알 수 있었다.
또한, IGZO나 ZTO 등의 산화물 반도체층을 사용한 TFT는, 전압 인가나 광 조사 등의 스트레스에 대한 내성(스트레스 내성)이 우수한 것이 요구된다. 예를 들어, 게이트 전압에 정전압 또는 부전압을 계속해서 인가하였을 때나, 광 흡수가 시작되는 청색대를 계속해서 조사하였을 때에, 임계값 전압이 대폭으로 변화(시프트)되지만, 이에 의해, TFT의 스위칭 특성이 변화되는 것이 지적되고 있다. 또한, 액정 패널 구동 시나, 게이트 전극에 부 바이어스를 가하여 화소를 점등시킬 때 등에 액정 셀로부터 누설된 광이 TFT에 조사되지만, 이 광이 TFT에 스트레스를 부여하여 오프 전류 상승이나 임계값 전압의 시프트, SS값의 증대 등의 특성 열화를 야기한다. 특히 임계값 전압의 시프트는, TFT를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하므로, 스트레스 내성의 향상(스트레스 인가 전후의 변화량이 적은 것)이 요망되고 있다.
본 발명은 상기 사정에 비추어 이루어진 것이며, 그 목적은, 높은 이동도를 실현할 수 있고, 또한, 스트레스 내성(스트레스 인가 전후의 임계값 전압 시프트량이 적은 것)도 우수한 박막 트랜지스터용 산화물, 당해 산화물을 구비한 박막 트랜지스터 및 당해 산화물의 형성에 사용되는 스퍼터링 타깃을 제공하는 것에 있다.
상기 과제를 해결할 수 있었던 본 발명에 관한 박막 트랜지스터의 반도체층용 산화물은, 박막 트랜지스터의 반도체층에 사용되는 산화물이며, 상기 산화물은, Zn, Sn 및 In을 포함하고, 상기 산화물에 포함되는 금속 원소의 함유량(원자％)을 각각, [Zn], [Sn] 및 [In]으로 하였을 때, 하기 수학식 1 내지 3을 만족하는 것에 요지를 갖는 것이다.
Figure pat00001
Figure pat00002
Figure pat00003
상기 산화물은, 하기 수학식 6을 만족하는 것이 바람직하다.
Figure pat00004
본 발명에는, 상기 산화물을 박막 트랜지스터의 반도체층으로서 구비한 박막 트랜지스터도 포함된다.
상기 반도체층의 밀도는 5.8g/㎤ 이상인 것이 바람직하다.
또한, 본 발명의 스퍼터링 타깃은, 상기 산화물을 형성하기 위한 스퍼터링 타깃이며, 상기 스퍼터링 타깃에 포함되는 금속 원소의 함유량(원자％)을 각각, [Zn], [Sn] 및 [In]으로 하였을 때, 하기 수학식 1 내지 3을 만족하는 것에 요지를 갖는 것이다.
[수학식 1]
[수학식 2]
Figure pat00006
[수학식 3]
Figure pat00007
상기 스퍼터링 타깃은, 하기 수학식 6을 만족하는 것이 바람직하다.
[수학식 6]
Figure pat00008
본 발명의 산화물을 사용하면, 이동도가 높고, 또한, 스트레스 내성(스트레스 인가 전후의 임계값 전압 시프트량이 적은 것)이 우수한 박막 트랜지스터를 제공할 수 있었다. 그 결과, 상기 박막 트랜지스터를 구비한 표시 장치는, 광 조사에 대한 신뢰성이 매우 향상된다.
도 1은 본 발명의 산화물 반도체를 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 본 발명에서 규정하는 수학식 1 내지 3의 범위를 만족하는 영역을 나타내는 그래프이다.
도 3은 실시예의 일부의 데이터에 대해, 스트레스 인가 전후의 TFT 특성을 나타내는 도면이다.
본 발명자들은, Zn, Sn 및 In을 포함하는 산화물(이하, 「IZTO」로 대표시키는 경우가 있음.)을 TFT의 활성층(반도체층)에 사용하였을 때의 TFT 특성 및 스트레스 내성을 향상시키기 위해, 다양하게 검토를 거듭해 왔다. 그 결과, IZTO를 구성하는 금속 원소의 조성비가 적절하게 제어된 산화물을 TFT의 반도체층에 사용하면 소기의 목적이 달성되는 것을 발견하고, 본 발명을 완성하였다. 본 발명의 산화물을 사용하면, TFT 특성이 우수하고[구체적으로는, 높은 이동도, 높은 온 전류, 낮은 SS값 및 0V 부근의 임계값 전압(Vth)의 절대값이 작은 것], 또한, 스트레스 인가 전후의 트랜지스터 특성의 변동이 적은[구체적으로는, 광 조사＋부 바이어스의 스트레스를 인가 후의 Vth의 변화율(ΔVth)이 작은 것] TFT가 얻어진다.
상세하게는, TFT 특성 및 스트레스 내성에 미치는 In, Zn, Sn의 영향에 대해, 본 발명자들이 수많은 기초 실험에 기초하여 조사한 바, (가) In은 이동도의 향상에 기여하는 원소이지만, 다량으로 첨가하면, 광 스트레스에 대한 안정성(내성)이 저하되거나, TFT가 도체화되기 쉬워지는 것, (나) 한편, Zn은 광 스트레스에 대한 안정성을 향상시키는 원소이지만, 다량으로 첨가하면, 이동도가 급격하게 저하되거나, TFT 특성이나 스트레스 내성이 저하되어 버리는 것, (다) Sn도, Zn과 마찬가지로, 광 스트레스에 대한 안정성 향상에 유효한 원소이며, Sn의 첨가에 의해 IZTO의 도체화를 억제하는 작용이 있지만, Sn의 다량 첨가에 의해, 이동도가 저하되거나, TFT 특성이나 스트레스 내성이 저하되는 것이 판명되었다.
이들 지식에 기초하여, 또한 본 발명자들이 검토를 거듭한 결과, 산화물 중에 포함되는 금속 원소의 함유량(원자％)을 각각, [Zn], [Sn] 및 [In]으로 하였을 때, [In]/([In]＋[Zn]＋[Sn])으로 나타내어지는 [In]의 비(이하, 단순히 「In비」라 약기하는 경우가 있음.)가, [Zn]/([Zn]＋[Sn])으로 나타내어지는 [Zn]의 비(이하, 단순히 「Zn비」라 약기하는 경우가 있음.)와의 관계에서, 하기 수학식 1 내지 3의 모두를 만족하는 것은, 양호한 특성이 얻어지는 것을 발견하고, 본 발명을 완성하였다.
[수학식 1]
Figure pat00009
[수학식 2]
Figure pat00010
[수학식 3]
Figure pat00011
도 2는 상기 수학식 1 내지 3의 영역을 나타낸 것이며, 도 2 중의 사선 부분이, 상기 수학식 1 내지 3의 관계를 모두 만족하는 영역이다. 도 2에는, 후기하는 실시예의 특성 결과도 플롯하고 있고, 도 2의 사선 부분의 범위 내에 있는 것은, 포화 이동도, TFT 특성 및 스트레스 내성의 모든 특성이 양호(도 2 중, ○)인 것에 반해, 도 2의 사선 밖에 있는 것(즉, 상기 수학식 1 내지 3의 관계 중 어느 하나를 만족하지 않는 것)은, 상기 특성 중 어느 하나가 저하되어 있는(도 2 중, ×) 것을 알 수 있다.
상기 수학식 1 내지 3 중 수학식 1 및 수학식 2는, 주로 이동도에 관련되는 식이며, 수많은 기초 실험에 기초하여, 높은 이동도를 달성하기 위한 In비를, Zn비와의 관계로 규정한 것이다.
또한, 수학식 3은, 주로 스트레스 내성 및 TFT 특성(TFT의 안정성)의 향상에 관련되는 식이며, 수많은 기초 실험에 기초하여, 높은 광 스트레스 내성을 달성하기 위한 In비를, Zn비와의 관계로 규정한 것이다.
상세하게는, 수학식 1 내지 수학식 3의 범위를 만족하지 않는 것은, 대략, 이하의 문제가 있는 것이 판명되었다.
우선, 수학식 2를 만족하지만, 수학식 1 및 수학식 3의 범위를 벗어나는 것은, Sn비가 커지므로(따라서, Zn비는 작아짐), 이동도는 높아지지만, S값이나 Vth값이 증가하여 TFT 특성이 저하되고, 스트레스 내성이 저하되는 경향에 있어, 원하는 특성이 얻어지지 않는다(예를 들어, 후기하는 실시예의 No.13을 참조).
또한, 수학식 1 및 수학식 3을 만족하지만, 수학식 2의 범위를 벗어나는 것은, Zn비가 커지므로(따라서, Sn비는 작아짐), 이동도가 급격하게 저하되거나, S값이나 Vth값이 크게 증가하여 TFT 특성이 저하되고, 스트레스 내성이 저하되는 경향에 있어, 역시, 원하는 특성이 얻어지지 않는다(예를 들어, 후기하는 실시예의 No.14를 참조).
한편, 수학식 1 및 수학식 2를 만족하지만, 수학식 3의 범위를 벗어나는 것 중, In비가 큰 영역에서는, 이동도는 높아지지만, 스트레스 내성이 저하되는 경향에 있어, 역시, 원하는 특성이 얻어지지 않는다(예를 들어, 후기하는 실시예의 No.9, 10을 참조).
본 발명에 관한 TFT의 반도체층용 산화물은, 상기 요건을 만족하는 것이지만, 또한, ([Zn]＋[Sn]＋[In])에 대한 [In]의 비는 0.05 이상인 것이 바람직하다. 즉, 상기 [In]의 비는, 하기 수학식 6을 만족하는 것이 바람직하다.
[수학식 6]
Figure pat00012
상술한 바와 같이 In은 이동도를 높이는 원소이며, 상기 수학식 6으로 나타내어지는 [In]의 비가 0.05 미만에서는, 상기 효과가 유효하게 발휘되지 않는다. 보다 바람직한 In의 비는 0.1 이상이다. 한편, In의 비가 지나치게 높으면, 스트레스 내성이 저하되거나, 도체화되기 쉬워지므로, 대략, 0.5 이하인 것이 바람직하다.
이상, 본 발명의 산화물에 대해 설명하였다.
상기 산화물은, 스퍼터링법에 의해 스퍼터링 타깃(이하 「타깃」이라 하는 경우가 있음.)을 사용하여 성막하는 것이 바람직하다. 도포법 등의 화학적 성막법에 의해 산화물을 형성할 수도 있지만, 스퍼터링법에 따르면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다.
스퍼터링법에 사용되는 타깃으로서, 전술한 원소를 포함하고, 원하는 산화물과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하고, 이에 의해, 조성 어긋남의 우려가 없어, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는 스퍼터링 타깃에 포함되는 금속 원소의 함유량(원자％)을 각각, [Zn], [Sn] 및 [In]으로 하였을 때, 하기 수학식 1 내지 3을 만족하는 것이다.
[수학식 1]
Figure pat00013
[수학식 2]
Figure pat00014
[수학식 3]
Figure pat00015
상기 스퍼터링 타깃은, 하기 수학식 6을 만족하는 것이 바람직하다.
[수학식 6]
Figure pat00016
혹은, 조성이 다른 두 개의 타깃을 동시 방전하는 코-스퍼터법(Co-Sputter법)을 이용하여 성막해도 되고, In2O3나 ZnO, SnO2 등의 타깃 또는 그들의 혼합물의 타깃을 동시 방전시킴으로써 원하는 조성의 막을 얻을 수 있다.
상기 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.
상기 타깃을 사용하여 스퍼터링하는 데 있어서는, 기판 온도를 실온으로 하고, 산소 첨가량을 적절하게 제어하여 행하는 것이 바람직하다. 산소 첨가량은, 스퍼터링 장치의 구성이나 타깃 조성 등에 따라 적절하게 제어하면 되지만, 대략, 산화물 반도체의 캐리어 농도가 1015 내지 1016㎝－ 3로 되도록 산소량을 첨가하는 것이 바람직하다. 본 실시예에 있어서의 산소 첨가량은 첨가 유량비로 O2/(Ar＋O2)＝2％로 하였다.
또한, 상기 산화물을 TFT의 반도체층으로 하였을 때의, 산화물 반도체층의 바람직한 밀도는 5.8g/㎤ 이상이지만(후술함.), 이러한 산화물을 성막하기 위해서는, 스퍼터링 성막 시의 가스압, 스퍼터링 타깃으로의 투입 파워, 기판 온도 등을 적절하게 제어하는 것이 바람직하다. 예를 들어 성막 시의 가스압을 낮게 하면 스퍼터 원자끼리의 산란이 없어져 치밀(고밀도)한 막을 성막할 수 있다고 생각되므로, 성막 시의 전체 가스압은, 스퍼터의 방전이 안정되는 정도로 낮을수록 좋고, 대략 0.5 내지 5mTorr의 범위 내로 제어하는 것이 바람직하고, 1 내지 3mTorr의 범위 내인 것이 보다 바람직하다. 또한, 투입 파워는 높을수록 좋고, 대략 DC 또는 RF로 2.0W/㎠ 이상으로 설정하는 것이 권장된다. 성막 시의 기판 온도도 높을수록 좋고, 대략 실온 내지 200℃의 범위 내로 제어하는 것이 권장된다.
상기한 바와 같이 하여 성막되는 산화물의 바람직한 막 두께는 30㎚ 이상 200㎚ 이하이며, 보다 바람직하게는 35㎚ 이상 80㎚ 이하이다.
본 발명에는, 상기 산화물을 TFT의 반도체층으로서 구비한 TFT도 포함된다. TFT는, 기판 상에, 게이트 전극, 게이트 절연막, 상기 산화물의 반도체층, 소스 전극, 드레인 전극을 적어도 갖고 있으면 되고, 그 구성은 통상 사용되는 것이면 특별히 한정되지 않는다.
여기서, 상기 산화물 반도체층의 밀도는 5.8g/㎤ 이상인 것이 바람직하다. 산화물 반도체층의 밀도가 높아지면 막 중의 결함이 감소하여 막질이 향상되고, 또한 원자간 거리가 작아지므로, TFT 소자의 전계 효과 이동도가 크게 증가하고, 전기 전도성도 높아져, 광 조사에 대한 스트레스로의 안정성이 향상된다. 상기 산화물 반도체층의 밀도는 높을수록 좋고, 보다 바람직하게는 5.9g/㎤ 이상이며, 더욱 바람직하게는 6.0g/㎤ 이상이다. 또한, 산화물 반도체층의 밀도는, 후기하는 실시예에 기재된 방법에 의해 측정한 것이다.
후기하는 실시예에 나타내는 바와 같이, 산화물 반도체층의 밀도가 높아질수록, 스트레스 시험(광 조사＋부 바이어스를 인가) 후의 임계값 전압의 변화량(ΔVth)은 작아지는 경향에 있어, 스트레스 안정성이 향상되어 표시 장치의 신뢰성이 향상된다. 즉, 산화물 반도체층의 밀도의 상승에 수반하여, 스트레스 안정성이 양호한 영역이 증대하게 된다. 따라서, 산화물 반도체층의 밀도에 따라, 바람직한 ΔVth를 얻기 위한, 산화물 반도체층의 바람직한 조성도 변화될 수 있다.
구체적으로는, 후기하는 실시예에 기재된 방법에 기초하여 측정된, 상기 스트레스 시험 후의 ΔVth에 대해, ΔVth의 절대값이 15V 이하인 것을 양호(○), 상세하게는 10.0V 이하인 것을 보다 양호(◎), 더욱 상세하게는 6V 이하인 것을 더욱 양호(☆)로 하였을 때, 산화물 반도체층의 밀도에 따른, ΔVth의 상기 영역(○, ◎, ☆)을 얻기 위한, 산화물 반도체층의 바람직한 조성 범위(이하의 수학식 3 내지 5)는, 이하와 같이 정리할 수 있다. 전술한 도 2에, 후기하는 수학식 4 및 5의 영역도 병기하고 있다.
도 2로부터 명백해진 바와 같이, 상기 수학식 3 내지 5는, 모두 선의 기울기는 동일하며, 절편이 다를 뿐이다. 상기 수학식 3→4→5를 향함에 따라, 허용 가능한 [In]의 비가 엄격하게 제한되게 된다.
(가) 산화물 반도체층의 밀도＝5.8g/㎤ 이상, 5.9g/㎤ 미만일 때,
ΔVth의 절대값이 15V 이하(○)를 만족하는 산화물 반도체층의 조성은, 하기 수학식 3의 범위를 만족하는 것이 바람직하고, ΔVth의 절대값이 10.0V 이하(◎)를 만족하는 산화물 반도체층의 조성은, 수학식 3의 범위를 만족하는 것만으로는 불충분하며, 하기 수학식 4의 범위를 만족하는 것이 바람직하고, ΔVth의 절대값이 6V 이하(☆)를 만족하는 산화물 반도체층의 조성은, 수학식 4의 범위를 만족하는 것만으로는 불충분하며, 하기 수학식 5의 범위를 만족하는 것이 바람직하다.
[수학식 3]
Figure pat00017
Figure pat00018
Figure pat00019
예를 들어 후기하는 표 2의 No.6 및 9는, 모두, 산화물 반도체층의 밀도＝5.8g/㎤이며, 수학식 3의 범위를 만족하고 있으므로, ΔVth의 절대값이 13.4V(No.6), 10.3V(No.9)로, ○의 합격 기준을 만족하고 있다. 이에 반해, 표 2의 No.3은, 산화물 반도체층의 밀도＝5.8g/㎤이며, 수학식 3의 범위는 물론, 수학식 4의 범위도 만족하고 있으므로, ΔVth의 절대값이 7.4V로, ◎의 합격 기준을 만족하고 있다.
(나) 산화물 반도체층의 밀도＝5.9g/㎤ 이상, 6.0g/㎤ 미만일 때,
산화물 반도체층의 밀도가 상기 (나)의 범위에 있을 때에는, ΔVth의 절대값이, 15V 이하(○), 10V 이하(◎)를 만족하는 산화물 반도체층의 조성은, 모두, 상기 수학식 3의 범위를 만족하는 것이 바람직하고, ΔVth의 절대값이 6V 이하(☆)를 만족하는 산화물 반도체층의 조성은, 상기 수학식 4의 범위를 만족하는 것이 바람직하다. 즉, 상기 (가)에 비해 산화물 반도체층의 밀도가 높아지면, 동일한 평가 기준의 ΔVth를 얻기 위한, 산화물 반도체층의 바람직한 조성 범위(허용 범위)는, 보다 확대되고, 수학식 5의 범위를 만족하지 않아도 수학식 4의 범위를 만족하는 것만으로, ΔVth의 절대값이 6V 이하(☆)의 레벨이 얻어지게 된다.
예를 들어 후기하는 표 2의 No.5는, 산화물 반도체층의 밀도＝5.9g/㎤이며, 수학식 3의 범위를 만족하고 있으므로, ΔVth의 절대값이 10.7V로, ○의 합격 기준을 만족하고 있다. 마찬가지로, 표 2의 No.8은, 산화물 반도체층의 밀도＝5.9g/㎤이며, 수학식 3의 범위는 물론, 수학식 4의 범위를 만족하고 있으므로, ΔVth의 절대값이 6.9V로, ◎의 합격 기준을 만족하고 있다.
(다) 산화물 반도체층의 밀도＝6.0g/㎤ 이상일 때,
ΔVth의 절대값이, 15V 이하(○), 10V 이하(◎), 6V 이하(☆)를 만족하는 산화물 반도체층의 조성은, 모두, 상기 수학식 3의 범위를 만족하는 것이 바람직하다. 즉, 상기 (나)에 비해, 더욱 산화물 반도체층의 밀도가 높아지면, 동일한 평가 기준의 ΔVth를 얻기 위한, 산화물 반도체층의 바람직한 조성 범위(허용 범위)는, 한층 더 확대되고, 수학식 4의 범위를 만족하지 않아도 수학식 3의 범위를 만족하는 것만으로, ΔVth의 절대값이 6V 이하(☆)의 레벨이 얻어지게 된다.
예를 들어 후기하는 표 2의 No.1, 4 및 7은, 모두, 산화물 반도체층의 밀도＝6.2g/㎤이며, 수학식 3의 범위를 만족하고 있으므로, ΔVth의 절대값이 1.3V(No.1), 6.0V(No.4), 4.2V(No.7)로, ☆의 합격 기준을 만족하고 있다.
이하, 도 1을 참조하면서, 상기 TFT의 제조 방법의 실시 형태를 설명한다. 도 1 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이것에 한정하는 취지는 아니다. 예를 들어 도 1에는, 보톰 게이트형 구조의 TFT를 도시하고 있지만 이것에 한정되지 않고, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 순서대로 구비하는 톱 게이트형의 TFT여도 된다.
도 1에 도시하는 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 산화물 반도체층(4)이 형성되어 있다. 산화물 반도체층(4) 상에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극으로서, 전기 저항률이 낮은 Al이나 Cu의 금속, 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막으로서는, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등이 대표적으로 예시된다. 그 밖에, TiO2, Al2O3나 Y2O3 등의 금속 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
이어서 산화물 반도체층(4)을 형성한다. 산화물 반도체층(4)은, 상술한 바와 같이, 박막과 동 조성의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막하는 것이 바람직하다. 혹은, 코-스퍼터법에 의해 성막해도 된다.
산화물 반도체층(4)을 습식 에칭한 후, 패터닝한다. 패터닝 직후에, 산화물 반도체층(4)의 막질 개선을 위해 열처리(프리 어닐)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하고, 트랜지스터 성능이 향상되게 된다. 바람직한 프리 어닐의 조건은, 예를 들어, 온도:약 250 내지 350℃, 시간:약 15 내지 120분이다.
프리 어닐 후, 소스·드레인 전극(5)을 형성한다. 소스·드레인 전극의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극과 마찬가지로 Al이나 Cu 등의 금속 또는 합금을 사용해도 되고, 후기하는 실시예와 같이 순 Ti를 사용해도 된다. 나아가서는 금속의 적층 구조 등을 사용할 수도 있다.
소스·드레인 전극(5)의 형성 방법으로서는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 리프트 오프법에 의해 형성할 수 있다. 혹은, 상기한 바와 같이 리프트 오프법에 의해 전극을 형성하는 것이 아니라, 미리 소정의 금속 박막을 스퍼터링법에 의해 형성한 후, 패터닝에 의해 전극을 형성하는 방법도 있지만, 이 방법에서는, 전극의 에칭 시에 산화물 반도체층에 데미지가 들어가므로, 트랜지스터 특성이 저하된다. 따라서, 이러한 문제를 회피하기 위해 산화물 반도체층 상에 미리 보호막을 형성한 후, 전극을 형성하고, 패터닝하는 방법도 채용되고 있고, 후기하는 실시예에서는, 이 방법을 채용하였다.
다음으로, 산화물 반도체층(4) 상에 보호막(절연막)(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. 산화물 반도체막의 표면은, CVD에 의한 플라즈마 데미지에 의해 용이하게 도통화되어 버리므로(아마 산화물 반도체 표면에 생성되는 산소 결손이 전자 도너로 되기 때문이라고 추찰됨.), 상기 문제를 회피하기 위해, 후기하는 실시예에서는, 보호막의 성막 전에 N2O 플라즈마 조사를 행하였다. N2O 플라즈마의 조사 조건은, 하기 문헌에 기재된 조건을 채용하였다.
J.Park 외, Appl. Phys. Lett., 93, 053505(2008).
다음으로, 상법에 기초하여, 콘택트 홀(7)을 통해 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않고, 통상 사용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 전술한 소스·드레인 전극에서 예시한 것을 사용할 수 있다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 제한되지 않고, 전·후기의 취지에 적합할 수 있는 범위에서 변경을 가하여 실시하는 것도 가능하며, 그들은 모두 본 발명의 기술적 범위에 포함된다.
제1 실시예
전술한 방법에 기초하여, 도 1에 도시하는 박막 트랜지스터(TFT)를 제작하고, TFT 특성 및 스트레스 내성을 평가하였다.
우선, 글래스 기판(코닝사제 이글2000, 직경 100㎜×두께 0.7㎜) 상에 게이트 전극으로서 Ti 박막을 100㎚, 및 게이트 절연막 SiO2(200㎚)를 순차적으로 성막하였다. 게이트 전극은 순 Ti의 스퍼터링 타깃을 사용하고, DC 스퍼터법에 의해, 성막 온도:실온, 성막 파워:300W, 캐리어 가스:Ar, 가스압:2mTorr에서 성막하였다. 또한, 게이트 절연막은 플라즈마 CVD법을 이용하고, 캐리어 가스:SiH4와 N2의 혼합 가스, 성막 파워:100W, 성막 온도:300℃에서 성막하였다.
다음으로, 표 1에 기재된 다양한 조성의 산화물(IZTO) 박막을, 스퍼터링 타깃(후기함.)을 사용하여 스퍼터링법에 의해 성막하였다. 비교를 위해, In을 포함하지 않는 ZTO(종래예)를 성막하였다. 스퍼터링에 사용한 장치는 (주) 알박(ULVAC)제 「CS―200」이며, 스퍼터링 조건은 이하와 같다.
기판 온도:실온
가스압:5mTorr
산소 분압:O2/(Ar＋O2)＝2％
막 두께:50㎚
사용 타깃 사이즈:φ4인치×5㎜
투입 파워(DC):2.55W/㎠
조성이 다른 IZTO의 성막에 있어서는, 조성이 다른 두 개의 스퍼터링 타깃(In2O3의 스퍼터링 타깃과, ZnO 및 Zn/Sn의 비가 다른 스퍼터링 타깃)을 사용하고, RF 스퍼터링법을 이용하여 성막하거나, 또는, 원하는 산화물과 동일한 조성으로 이루어지는, 하나의 IZTO 스퍼터링 타깃을 사용하고, RF 스퍼터링법을 이용하여 성막하였다. 또한, ZTO(종래예)의 성막에 있어서는, Zn:Sn의 비(원자％비)가 6:4인 산화물 타깃(Zn―Sn―O)과 ZnO의 산화물 타깃을 동시 방전하는 Co-Sputter법을 이용하여 성막하였다.
이와 같이 하여 얻어진 산화물 박막 중의 금속 원소의 각 함유량은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다.
상기와 같이 하여 산화물 박막을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 에천트로서는, 간또오 가가꾸(關東化學)제 「ITO―07N」을 사용하였다. 본 실시예에서는, 실험을 행한 산화물 박막에 대해 광학 현미경 관찰에 의해 습식 에칭성을 평가하였다. 평가 결과로부터 실험을 행한 모든 조성에서 습식 에칭에 의한 잔사는 없고, 적절하게 에칭할 수 있었던 것을 확인하고 있다.
산화물 반도체막을 패터닝한 후, 막질을 향상시키기 위해 프리 어닐 처리를 행하였다. 프리 어닐은, 대기 중, 350℃에서 1시간 행하였다.
다음으로, 순 Ti를 사용하고, 리프트 오프법에 의해 소스·드레인 전극을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, Ti 박막을 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)하였다. 소스·드레인 전극용 Ti 박막의 성막 방법은, 전술한 게이트 전극의 경우와 동일하다. 이어서, 아세톤 중에 침지하고, 초음파 세정기에 걸어 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 하였다.
이와 같이 하여 소스·드레인 전극을 형성한 후, 산화물 반도체층을 보호하기 위한 보호막을 형성하였다. 보호막으로서, SiO2(막 두께 200㎚)와 SiN(막 두께 200㎚)의 적층막(합계 막 두께 400㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은, 사무코(SAMCO)제 「PD―220NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, N2O 가스에 의해 플라즈마 처리를 행한 후, SiO2 및 SiN막을 순차적으로 형성하였다. SiO2막의 형성에는 N2O, 및 N2 희석 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 N2 희석 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어느 경우나 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음으로 포토리소그래피 및 드라이 에칭에 의해, 보호막에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀을 형성하였다. 다음으로, DC 스퍼터링법을 이용하고, 캐리어 가스:아르곤 및 산소 가스의 혼합 가스, 성막 파워:200W, 가스압:5mTorr에서 ITO막(막 두께 80㎚)을 성막하고, 도 1의 TFT를 제작하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하의 특성을 평가하였다.
(1) 트랜지스터 특성의 측정
트랜지스터 특성(드레인 전류―게이트 전압 특성, Id―Vg 특성)의 측정은 (주) 애질런트 테크놀로지(Agilent Technologies)제 「4156C」의 반도체 파라미터 아날라이저를 사용하였다. 상세한 측정 조건은 이하와 같다. 본 실시예에서는, Vg＝20V일 때의 온 전류(Ion)를 산출하고, Ion≥1×10－5A를 합격으로 하였다.
소스 전압:0V
드레인 전압:10V
게이트 전압:－30 내지 30V(측정 간격:0.25V)
(2) 임계값 전압(Vth)
임계값 전압이라 함은, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값을 말한다. 본 실시예에서는, 드레인 전류가, 온 전류와 오프 전류 사이의 1nA를 초과하였을 때의 전압을 임계값 전압이라 정의하고, 각 TFT마다의 임계값 전압을 측정하였다. 본 실시예에서는, Vth(절대값)가 5V 이하인 것을 합격으로 하였다.
(3) S값
S값(SS값)은, 드레인 전류를 1자리수 증가시키는 데 필요한 게이트 전압의 최소값으로 하였다. 본 실시예에서는, S값이 1V/dec 이하인 것을 합격으로 하였다.
(4) 캐리어 이동도(전계 효과 이동도)
캐리어 이동도(전계 효과 이동도)는, 이하의 수학식 7을 사용하여 포화 영역에서 이동도를 산출하였다. 본 실시예에서는, 이와 같이 하여 얻어지는 포화 이동도가 5㎠/Vs 이상인 것을 합격으로 하였다.
Figure pat00020
COX:절연막의 용량
W:채널 폭
L:채널 길이
Vth:임계값 전압
(5) 스트레스 내성의 평가(스트레스로서 광 조사＋부 바이어스를 인가)
본 실시예에서는, 실제의 패널 구동 시의 환경(스트레스)을 모의하여, 게이트 전극에 부 바이어스를 가하면서 광을 조사하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다. 광의 파장으로서는, 산화물 반도체의 밴드 갭에 가깝고, 트랜지스터 특성이 변동하기 쉬운 400㎚ 정도를 선택하였다.
게이트 전압:－20V
기판 온도:60℃
광 스트레스
파장:400㎚
조도(TFT에 조사되는 광의 강도):0.1μW/㎠
광원:OPTOSUPPLY사제 LED(ND 필터에 의해 광량을 조정)
스트레스 인가 시간:3시간
상세하게는, 스트레스 인가 전후의 임계값 전압(Vth)을 상기한 방법에 기초하여, 측정하고, 그 차(ΔVth)를 측정하였다. 본 실시예에서는, 임계값 시프트량(ΔVth의 절대값)이 15V 이하인 것을 합격으로 하였다.
이들의 결과를 표 1에 나타낸다.
또한, 일부의 예에 대해, 스트레스 인가 전후의 드레인 전류―게이트 전압 특성(Id―Vg 특성)의 결과를 도 3(표 1의 No.2, No.6, No.8, 모두 본 발명예임)에 나타낸다. 이들 도면에서는, 스트레스 인가 전의 결과를 파선으로 나타내고, 스트레스 인가 후(3시간 후)의 결과를 실선으로 나타내고 있다.
Figure pat00021
표 1의 No.1 내지 8, 11 및 12는, 본 발명에서 규정하는 수학식 1 내지 3을 모두 만족하므로, 이동도를 포함시킨 TFT 특성이 우수하고, 또한, ΔVth도 소정 범위로 억제되어 있고, 스트레스 내성도 우수하였다.
도 3은 상기 No.2, 6, 8에 대해, 스트레스 인가 전후의 TFT 특성의 변화를 나타내는 그래프이지만, 모두 본 발명의 요건을 만족하고 있으므로 스트레스 내성이 양호하고, 스트레스 인가 후에도 양호한 스위칭 특성이 얻어졌다.
이에 반해, 표 1의 No.9 및 10은, 상기 수학식 3으로 나타내어지는 In의 비가 본 발명의 요건을 만족하지 않는 예이며, ΔVth가 상승하고, 스트레스 내성이 크게 저하되었다. 또한 표 1의 No.10에서는, No.9에 비해 In비가 크므로, 광 조사 없음의 Vth도 상승하였다.
또한, 표 1의 No.13은, 수학식 1 및 수학식 3의 범위를 벗어나고, Sn비가 커진 예이며, Vth값이 증가하고, TFT 특성은 저하되었다. 본 발명에서는, TFT 특성과 스트레스 내성의 양립을 도모하는 것이며, TFT 특성이 나쁜 것은 스트레스 내성이 좋아도 사용에 적합하지 않으므로, 상기 예에서는, 스트레스 내성 시험은 실시하지 않았다[표 1 중, ΔVth(V)의 란은 「―」이라고 기재, 이하, 동일].
또한, 표 1의 No.14는, 수학식 2의 범위를 벗어나고, Zn비가 커진 예이며, 이동도가 급격하게 저하되고, Vth값이 크게 증가하였다. 그로 인해, 스트레스 내성 시험은 실시하지 않았다.
이상의 실험 결과로부터, 본 발명에서 규정하는 조성비의 IZTO 반도체를 사용하면, 종래의 ZTO와 마찬가지의 높은 이동도를 유지하면서, 스트레스 내성이 높여진 양호한 TFT 특성이 얻어지는 것이 확인되었다. 또한, 습식 에칭 가공도 양호하게 행해졌으므로, 본 발명의 산화물은, 아몰퍼스 구조라고 추찰된다.
제2 실시예
본 실시예에서는, 표 1의 No.3, No.6 및 No.11에 대응하는 조성의 산화물을 사용하고, 스퍼터링 성막 시의 가스압을 1mTorr, 3mTorr 또는 5mTorr로 제어하여 얻어진 산화물막(막 두께 100㎚)의 밀도를 측정하는 동시에, 전술한 제1 실시예와 마찬가지로 하여 작성한 TFT에 대해, 이동도 및 스트레스 시험(광 조사＋부 바이어스를 인가) 후의 임계값 전압의 변화량(ΔVth)을 조사하였다. 막 밀도의 측정 방법은 이하와 같다.
(산화물막의 밀도의 측정)
산화물막의 밀도는, XRR(X선 반사율법)을 이용하여 측정하였다. 상세한 측정 조건은 이하와 같다.
·분석 장치:(주) 리가꾸제 수평형 X선 회절 장치 SmartLab
·타깃:Cu(선원:Kα선)
·타깃 출력:45㎸―200㎃
·측정 시료의 제작
글래스 기판 상에 각 조성의 산화물을 하기 스퍼터링 조건에서 성막한(막 두께 100㎚) 후, 전술한 제1 실시예의 TFT 제조 과정에 있어서의 프리 어닐 처리를 모의하여, 당해 프리 어닐 처리와 동일한 열처리를 실시한 것을 사용
스퍼터 가스압:1mTorr, 3mTorr 또는 5mTorr
산소 분압:O2/(Ar＋O2)＝2％
성막 파워 밀도:DC2.55W/㎠
열처리:대기 분위기에서 350℃로 1시간
이들의 결과를 표 2에 나타낸다. 참고를 위해, 표 2에는, 수학식 4, 수학식 5의 값 및 판정 결과를 병기하고 있다. 예를 들어 표 2의 수학식 4의 란에 있어서 「값」이라 함은, 수학식 4의 우변의 값을 말하며, 「판정」이라 함은 수학식 4의 관계를 만족하고 있는 것을 ○, 만족하지 않는 것을 ×로 하는 것을 말한다. 수학식 5도 마찬가지이다.
Figure pat00022
표 2의 No.3, No.6, No.9는, 각각, 전술한 표 1의 3, 6, 11과 동일하다.
표 2로부터, 본 발명에서 규정하는 요건을 모두 만족하는 표 2의 산화물은, 모두 5.8g/㎤ 이상의 높은 밀도가 얻어졌다. 예를 들어 표 1의 No.3을 사용하였을 때에 대해 고찰하면, 가스압＝5mTorr일 때 (No.3)의 막 밀도는 5.8g/㎤였던 것에 반해, 가스압＝3mTorr일 때 (No.2)의 막 밀도 6.0g/㎤, 가스압＝1mTorr일 때 (No.1)의 막 밀도는 6.2g/㎤이며, 가스 압력이 낮아짐에 따라, 보다 높은 밀도가 얻어졌다. 또한, 막 밀도의 상승에 수반하여, 이동도가 높아지는 동시에, 스트레스 시험에 의한 임계값 변동량(ΔVth의 절대값)도 감소하였다.
이상의 실험 결과로부터, 산화물막의 밀도는 스퍼터링 성막 시의 가스압에 의해 변화되고, 당해 가스압을 낮추면 막 밀도가 상승하고, 이것에 수반하여 전계 효과 이동도도 크게 증가하고, 스트레스 시험(광 조사＋부 바이어스 스트레스)에 있어서의 임계값 전압 시프트량(ΔVth의 절대값)도 감소하는 것을 알 수 있었다. 이것은, 스퍼터링 성막 시의 가스압을 저하시킴으로써, 스퍼터링된 원자(분자)의 동란이 억제되고, 막 중의 결함이 적어져 이동도나 전기 전도성이 향상되고, TFT의 안정성이 향상되었기 때문이라고 추찰된다.
또한, 표 2에는, 표 1의 No.3, 6, 11의 각 산화물을 사용하였을 때의 결과를 나타내고 있지만, 상술한 산화물막의 밀도와, TFT 특성에 있어서의 이동도나 스트레스 시험 후의 임계값 전압 변화량의 관계는, 상기 이외의, 본 발명에서 규정하는 요건을 만족하는 다른 산화물(예를 들어 표 1의 No.1, 2, 4, 5, 7, 8, 12)에 대해서도 마찬가지로 보였다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 산화물 반도체층
5 : 소스·드레인 전극
6 : 보호막(절연막)
7 : 콘택트 홀
8 : 투명 도전막

Claims (3)

  1. 박막 트랜지스터의 반도체층에 사용되는 산화물이며,
    상기 산화물은 분말 소결법에 의해 제조된 스퍼터링 타겟을 사용해 제조된 것으로, 5.8g/㎤ 이상의 밀도를 갖고,
    상기 산화물은, Zn, Sn 및 In을 포함하고,
    상기 산화물에 포함되는 금속 원소의 함유량(원자％)을 각각, [Zn], [Sn] 및 [In]으로 하였을 때, 하기 수학식을 만족하는 것을 특징으로 하는, 박막 트랜지스터의 반도체층에 사용되는 산화물.
    [수학식 1]
    Figure pat00023

    [수학식 2]
    Figure pat00024

    [수학식 4]
    Figure pat00025


    Figure pat00026
  2. 제1항에 기재된 산화물을 박막 트랜지스터의 반도체층으로서 구비한, 박막 트랜지스터.
  3. 제1항에 기재된 산화물을 형성하기 위한 스퍼터링 타깃이며,
    상기 스퍼터링 타깃은 분말 소결법에 의해 제조된 것으로, 5.8g/㎤ 이상의 밀도를 갖고,
    상기 스퍼터링 타깃에 포함되는 금속 원소의 함유량(원자％)을 각각, [Zn], [Sn] 및 [In]으로 하였을 때, 하기 수학식을 만족하는 것을 특징으로 하는, 스퍼터링 타깃.
    [수학식 1]
    Figure pat00027

    [수학식 2]
    Figure pat00028

    [수학식 4]
    Figure pat00029


    Figure pat00030
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