KR20150069509A - 이미지 센서의 단위 화소 - Google Patents

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Abstract

기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소가 제공된다. 단위 화소는 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 및 빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하되, 단위 화소의 바디는 플로팅되고, 전계는 소스에 인가된 전원전압에 의해 소스측으로 집중된 전자와 드레인측으로 집중된 정공에 의해 채널에 전계를 작용하게 한다.

Description

이미지 센서의 단위 화소{Unit Pixel of Image Sensor}
본 발명은 이미지 센서에 관한 것으로, 상세하게는 고감도 특성을 갖는 이미지 센서의 단위 화소에 관한 것이다.
이미지 센서는 빛을 전기 신호로 변환하는 센서이다. 대표적인 이미지 센서로 CMOS를 이용한 APS(Active Pixel Sensor), PPS(Passive Pixel Sensor)가 있다. 이러한 이미지 센서에 사용되는 포토 다이오드는 입사된 빛을 축적하여 전기 신호로 변환한다. 일반적인 포토 다이오드는 적은 광량에 대해서는 낮은 전류를 출력하므로, 신호 처리가 가능하도록 많은 전하를 축적하기 위해서는 노출 시간을 늘려야 한다. 따라서 일반적인 포토 다이오드를 사용하는 이미지 센서를 고속 카메라에 적용하기가 어렵다. 또한, 주변이 어두운 환경에서는 입사되는 빛의 양이 작기 때문에 이러한 이미지 센서를 이용하여 생성된 영상의 품질에 문제가 발생한다. 고감도 특성을 갖는 이미지 센서의 단위 화소에 대한 연구가 진행되고는 있으나, 여전히 잔상 효과나 메모리 효과를 해결하고 있지 못한 실정이다.
한국공개특허 제2005-106192호
본 발명에 따른 이미지 센서는 잔상 효과 및/또는 메모리 효과의 발생을 억제할 수 있는 새로운 구조의 이미지 센서의 단위 화소를 제공하고자 한다. 특히, 잔상 효과를 유발하는 터널링이나 Hot Carrier의 발생을 최소화할 수 있는 새로운 구조의 이미지 센서의 단위 화소를 제공하고자 한다.
본 발명의 일측면에 따르면, 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소가 제공된다. 단위 화소는 전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 및 빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하되, 단위 화소의 바디는 플로팅되고, 전계는 소스에 인가된 전원전압에 의해 소스측으로 집중된 전자와 드레인측으로 집중된 정공에 의해 채널에 전계를 작용하게 한다.
일 실시예에 따르면, 절연층은 플로팅 게이트의 하부에서 연장되도록 형성될 수 있다.
일 실시예에 따르면, 절연층의 두께는 7nm 내지 10nm 일 수 있다.
일 실시예에 따르면, 절연층은 high-K 절연체로 형성될 수 있다.
일 실시예에 따르면, 플로팅 게이트는 진성으로 도핑될 수 있다.
일 실시예에 따르면, 플로팅 게이트의 두께는 100nm 내지 1um 일 수 있다.
일 실시예에 따르면, 플로팅 게이트의 하부 모서리는 면으로 형성되어 전자가 분산되도록 할 수 있다.
일 실시예에 따르면, 절연층은 소스와 드레인 사이에 위치하며 양측면이 경사진 트렌치에 형성될 수 있다.
일 실시예에 따르면, 소스는 플로팅 게이트의 일측 하부에 형성되는 LDD(Lightly doped drain) 영역, LDD 영역의 일측에 형성되는 P+ 영역, 메탈 컨택을 위해서 P+ 영역의 상부의 적어도 일부에 형성되는 실리사이드층을 포함할 수 있다.
일 실시예에 따르면, LDD 영역은 플로팅 게이트의 일측 하부에 일정 깊이로 형성되어 절연층으로부터 이격될 수 있다.
일 실시예에 따르면, LDD 영역은 플로팅 게이트과의 전계를 낮추기 위해 낮은 도핑 농도로 형성될 수 있다.
일 실시예에 따르면, 기판은 Epitaxial wafer 일 수 있다.
일 실시예에 따르면, 기판은 SOI wafer일 수 있다.
본 발명의 다른 측면에 따르면, 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소가 제공된다. 단위 화소는 입사된 빛에 의해 화소 전류를 출력하는 수광부 및 화소 전류의 출력을 제어하는 셀렉트 트랜지스터를 포함하되, 수광부는 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스, 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인, 소스와 드레인 사이에 형성되어 전류가 흐르는 채널, 채널의 상부에 형성되는 절연층, 빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 소스와 드레인 사이에 위치하도록 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하고, 단위 화소의 바디는 플로팅되며, 전계는 소스에 인가된 전원전압에 의해 소스측으로 집중된 전자와 드레인측으로 집중된 정공에 의해 발생된다.
일 실시예에 따르면, 수광부는 기판에 형성된 N-well에 형성될 수 있다.
일 실시예에 따르면, 수광부는 N-well에 형성되며 리셋 신호를 입력 받는 Reset단을 더 포함할 수 있다.
일 실시예에 따르면, N-well에 형성된 드레인, 기판에 형성되며, 전원전압을 입력 받는 소스, 및 드레인과 소스 사이에 위치하며 리셋 신호를 입력 받는 리셋 게이트를 더 포함할 수 있다.
일 실시예에 따르면, 셀렉트 트랜지스터의 바디는 접지에 연결될 수 있다.
일 실시예에 따르면, 수광부와 셀렉트 트랜지스터는 바디를 공유할 수 있다.
일 실시예에 따르면, 셀렉트 트랜지스터의 게이트에 높은 전압을 인가하기 위한 전하 펌프를 더 포함할 수 있다.
일 실시예에 따르면, 플로팅 게이트의 상부로부터 이격되어 형성된 분극 유도 구조를 더 포함할 수 있다.
본 발명에 따르면, 잔상 효과 및/또는 메모리 효과의 발생을 억제할 수 있는 새로운 구조의 이미지 센서의 단위 화소가 제공될 수 있다. 특히, 잔상 효과를 유발하는 터널링이나 Hot Carrier의 발생을 최소화할 수 있는 새로운 구조의 이미지 센서의 단위 화소가 제공된다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1a는 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
도 1b는 도 1a에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.
도 1c는 도 1a에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.
도 2a는 단위 화소의 수광부의 구조를 예시적으로 도시한 도면이다.
도 2b는 도 2a에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 예시도이다.
도 2c는 도 2a에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 다른 예시도이다.
도 3a는 단위 화소의 수광부의 다른 구조를 예시적으로 도시한 도면이다.
도 3b는 도 3a에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 예시도이다.
도 4a 내지 4h는 도 2a에 도시된 이미지 센서의 단위 화소의 수광부를 제조하는 과정을 도시한 예시도이다.
도 5a 내지 5e는 단위 화소의 게이트의 하부 모서리를 면으로 형성하는 과정을 도시한 예시도이다.
도 6a 내지 6d는 단위 화소의 게이트의 하부 모서리를 면으로 형성하는 다른 과정을 도시한 예시도이다.
도 7a 내지 7d는 단위 화소의 게이트의 하부 모서리를 면으로 형성하는 또 다른 과정을 도시한 예시도이다.
도 8a는 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.
도 8b는 도 8a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 8c는 도 1a 또는 도 8a에 도시된 이미지 센서의 단위 화소의 N-Well을 전위적으로 분리하기 위한 구조를 설명하기 위한 예시도이다.
도 9a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 9b는 도 9a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 10a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 10b는 도 10a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 11a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 11b는 도 11a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 12a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 12b는 도 12a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 13a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 13b는 도 13a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 14a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 14b는 도 14a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 15a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 15b는 도 15a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 16a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
도 16b는 도 16a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 17은 SOI 기판에 구현된 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a는 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
단위 화소(100)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(100)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(110)와 PMOS(110)에 연결되어 스위치 역할을 하는 NMOS(120)로 구성된다. 여기서, PMOS(110)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(120)는 셀렉트 트랜지스터로서 화소 전류를 출력할 단위 화소(100)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(120)는 제어 게이트에 인가되는 SEL 제어 신호에 의해 스위칭 동작을 하며, SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다. 여기서, NMOS는 Vth가 낮은 Native 또는 Medium Vt의 트랜지스터일 수 있다.
PMOS(110)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(120)의 드레인에 결합된다. PMOS(110)의 바디는 플로팅 바디로 형성되며, NMOS(120)의 바디는 접지전압 GND에 연결된다. 한편, 화소 영역에서 NMOS(120)의 바디 혹은 P-well은 플로팅 바디로도 형성될 수 있다. NMOS(120)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(I-V Converter)에 인가될 수 있다. PMOS(110) 및 NMOS(120)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
단위 화소(100)의 동작은 다음과 같다. NMOS(120)와 동일한 기판상에 형성된 PMOS(110)의 소스에 전원전압 VDD를 인가하면, N-well과 p형 기판이 대면하는 모든 영역에서 PN접합면이 형성되고 역바이어스로 인해서 전기적으로 중성상태인 공핍영역이 두껍게 형성된다. 또한 전원전압은 PMOS(110)의 소스와 드레인사이에 전계에 의해서 P채널이 유도된다. 이후, 수광부인 PMOS(110)로 빛이 입사되면, 광자가 플로팅 게이트와 공핍영역이 생성된 N-well의 하부 접합면에 입사되어 전자-정공쌍(EHP; Electron hole pair)이 생성된다. PMOS(110)의 플로팅 게이트에서는 분극 현상으로 인해 플로팅 게이트의 하부에 위치한 N-well, 즉, 드레인과 소스 사이에 P채널을 완성하게 된다. PMOS(110)와 연결된 NMOS(120)의 게이트에 전압이 인가되고 NMOS(120)에 형성된 소스와 드레인 사이에 채널이 형성되어 PMOS(110)에 형성된 신호 전하를 받아 화소 전류를 출력한다. 종래의 씨모스 이미지 센서는 하나의 광자가 하나의 전자-정공쌍을 생성시키는 반면, 단위 화소(100)의 PMOS(110)는 하나의 광자가 증폭된 PMOS의 채널전류를 유도한다. 따라서, 광전류의 전류 이득이 100~1000에 달하여 소량의 빛이 입사되는 저조도에서도 영상의 구현이 가능하며, 종래의 센서보다 전하축적시간을 100~1000배 줄일 수 있다. 이로 인해, 전하축적 시간이 1프레임 또는 1라인이 아닌 수십 클럭의 지연만으로 충분하므로 긴 인테그레이션 시간이 불필요하여 고속의 동영상 구현을 가능하게 한다.
도 1b는 도 1a에 도시된 이미지 센서의 단위 화소의 회로 단면을 개략적으로 도시한 예시도이다.
PMOS(110)는 P 형 기판(150)에 형성된 N-well(140)에 형성되며, 바디는 플로팅된다. NMOS(120)는 P 형 기판(150)에 형성되며, 바디는 접지전압 GND에 연결된다. PMOS(110)는 N-well(140)에 형성된 제1 P+ 영역(111)과 제2 P+ 영역(112), 및 제1 P+ 영역(111)과 제2 P+ 영역(112) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(113)로 구성된다. NMOS(120)는 P 형 기판(150)에 형성된 제1 N+ 영역(121)과 제2 N+ 영역(122), 제1 N+ 영역(121)과 제2 N+ 영역(122) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(123), 및 P 형 기판(150)에 형성된 제3 P+ 영역(114)로 구성된다. 제1 P+ 영역(111)은 PMOS(110)의 소스로 동작하며, 전원전압 VDD가 인가된다. 제2 P+ 영역(112)는 PMOS(110)의 드레인으로 동작한다. 제1 N+ 영역(121)은 NMOS(120)의 드레인으로 동작하며, PMOS(110)의 드레인에 연결된다. 제2 N+ 영역(122)은 NMOS(120)의 소스로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제1 N+ 영역(121)과 제2 N+ 영역(122) 사이에 위치한 절연층의 상부에 제어 게이트(123)가 형성된다. 제3 P+ 영역(114)은 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(120)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 또한, 단위 화소 상호간에 고립되는 역할을 할 수 있다. 제1 내지 제3 P+ 영역(111, 112, 113), 제1 및 제2 N+ 영역(121, 122), 및 제어 게이트(123)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(113)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 또한, 실리사이드층은 Ohmic Contact을 위한 목적으로 형성되므로, 실리사이드층은 플로팅 게이트(113)에 자유전자를 공급하는 사이트의 역할을 할 수 있다. 따라서, 플로팅 게이트(113)의 상부에 실리사이드층을 형성하지 않는 Nonsal 구조는 빛의 흡수 및 투과를 용이하게 할 뿐 아니라 자유전자에 의한 영향도 제거할 수 있다. 한편, 픽셀 외부에 공통으로 컬럼라인에 연결된 IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 1c는 도 1a에 도시된 이미지 센서의 단위 화소의 동작 원리를 설명하기 위한 예시도이다.
플로팅 게이트(113)는 N-로 도핑된 폴리실리콘으로 형성될 수 있으며, 빛의 흡수 파장대를 넓게 하기 위해 100nm 내지 1um의 두께로 형성될 수 있다. 일반적인 MOSFET 공정에 따라 제작되는 경우, 플로팅 게이트(113)는 200~300nm의 두께로 형성되며 400nm 이하의 단파장은 대부분 흡수하지만, 가시광의 장파장대역, 예를 들어, 500~1,100nm은 상당량 투과시킨다. 따라서 투과율이 높은 장파장대역의 흡수율을 높이기 위해서 플로팅 게이트(113)의 두께를 증가시킬 수 있다. 플로팅 게이트(113)의 두께 증가로 인해 빛에 의한 플로팅 게이트(113) 내에서의 EHP 생성 확률이 증가될 수 있다. 또한 PIP(polysilicon-insulator-polysilicon) 커패시터 방식을 지원하는 공정에서는, 폴리실리콘을 적층시키고 수직으로 서로 연결하여 게이트로 이용함으로써, 플로팅 게이트(113)의 두께를 증가시킨 것과 같은 효과를 줄 수 있다. 한편, 플로팅 게이트(113)의 두께를 증가시킴으로써, N-well 및/또는 P형 기판 내부까지 입사한 빛에 의한 EHP 생성을 감소시킬 수도 있다.
좌측에 도시된 플로팅 게이트(113a)는 빛이 조사되지 않은 상태에서의 전자 분포를 나타낸다. 계면 전류(Surface current)에 의한 노이즈 발생을 최소화하는 Buried Channel을 PMOS 소스와 PMOS 드레인 사이에 형성하기 위해, 플로팅 게이트(113a)는 N-로 도핑된다. 여기서, 좌측 하단은 PMOS 소스측을 향하고 있으며, 우측 하단은 PMOS 드레인측을 향한다.
중앙에 도시된 플로팅 게이트(113b)는 빛이 입사되어 EHP가 생성되고 전자와 정공이 분극되어 외부 전계에 의해 분포하는 상태를 나타낸다. 플로팅 게이트(113b)에서, 정공에서 분리된 전자는 폴리실리콘의 그레인 경계의 외부에서 자유롭게 이동할 수 있으며, PMOS 소스의 전계효과로 인해 플로팅 게이트(113b)의 좌측 하단, 즉, PMOS 소스에 가까운 위치에 집중된다. 전자가 집중되면서 플로팅 게이트(113b)의 좌측 하부에는 전계가 형성되며, 집중되는 전자의 수가 증가할수록 전계도 강해진다. 한편, 정공은 PMOS 소스와 하부의 채널의 홀 캐리어에 밀려서 플로팅 게이트(113b)의 우측 상단, 즉, PMOS 소스에서 먼 쪽으로 전하(carrier)가 이동하면서 플로팅 게이트(113b) 내부에서 분극 현상이 발생한다. 빛이 사라지면, 분극되었던 전자와 정공은 열적 평형상태가 되기 위해 재결합되어 다시 좌측(113a)과 같은 상태가 된다.
우측은 분극 현상이 발생한 플로팅 게이트(113c)이다. 입사된 빛의 세기가 클수록 EHP 생성이 많아지므로, 따라서 분극 현상도 크게 나타난다. 플로팅 게이트(113c)의 분극 현상으로 인하여 플로팅 게이트(113c)의 하면과 채널의 상면에 전계효과가 작용하면 입사된 빛의 세기에 따라 플로팅 게이트(113c)의 하면의 전하가 증가하여 전계가 크게 걸리는 효과가 나타난다. 이로 인해, PMOS 소스와 PMOS 드레인간 채널이 확장하여 채널을 통해서 흐르는 전류량이 증가하게 된다.
도 2a는 단위 화소의 수광부의 구조를 예시적으로 도시한 도면이다.
도 2a를 참조하면, P형 기판(200)에 N형 불순물을 주입하여 N-well(205)이 형성되며, N-well(205)에 소스 및 드레인으로 구성되며 N-well의 상부에는 절연층이 형성된 후 폴리실리콘으로 증착 형성된 플로팅 게이트가 구비된 PMOS가 형성된다. N-well(205)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(210a)와 제2 P+ 영역인 드레인(210b)을 형성한다. 소스(210a) 및 드레인(210b)은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 소스(210a) 및 드레인(210b)의 상부에는 메탈 컨택을 위한 실리사이드층(235a, 235b)이 각각 형성된다. 실리사이드층(235a, 235b) 사이에 절연층(230)이 위치하며, 절연층(230)의 상부에 폴리실리콘으로 플로팅 게이트(240)가 형성된다. 소스(210a)의 우측 및 드레인(210b)의 좌측에는 각각 LDD(Lightly-doped drain)(215a, 215b)가 형성된다. 플로팅 게이트(240)의 측면에는 LDD(215a, 215b)로의 P+ 불순물 주입을 방지하기 위한 스페이서(245a, 245b)가 형성된다. 한편, N-well(205)은 Buried channel이 형성되는 채널층(225)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(220)이 채널층(225) 하부에 형성된다. 소스(210a)의 좌측 및 드레인(210b)의 우측은 수광부를 구성하는 PMOS를 인접한 다른 MOS와 전기적으로 분리하는 영역(250a, 250b)으로, 예를 들어, Local Oxidation of Silicon (LOCOS) 또는 Shallow Trench Isolation (STI) 방식 등으로 각각 형성될 수 있다. 패시베이션층(255)은 수광부의 상부에 형성된다.
예시적인 실시예로, N-well(205)의 균일성을 위해 Epitaxial wafer가 사용될 수 있다. 도 2a에 도시된 수광부는 빛에 의해 여기된 EHP와 바이어스단과의 상호작용으로 인하여 전하분극 현상이 나타나고, 분극된 전하량에 의해 플로팅 게이트(240)의 하부에 전계에 의해 채널이 형성되는 원리를 이용한다. 여기서, 바이어스단은 PMOS의 경우 소스(210a)이다. 도 2a에 도시된 구조에서의 Vt는 N-well(205)의 도핑농도에 영향을 받는다. 따라서 이미지센서를 위한 화소 어레이에서 각각의 단위 화소의 특성이 균일하지 못하면 영상 품질이 저하될 수 있는 문제가 발생할 수 있다. 단위 화소 특성의 균일도, 예를 들어, Vt의 균일도를 높이기 위하여, Epitaxial wafer가 사용될 수 있다. Vt는 도핑농도에 비례하므로, 수광부의 동작을 위해서 N-well(205)의 도핑농도가 조절될 수 있다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(230)은 High-K Dielectric으로 형성될 수 있다. 여기서, High-K Dielectric은, 예를 들어, Al2O3, HfSiOx, HfSiON (nitrided hafnium silicates) 등일 수 있다.
예시적인 다른 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(230)은 Low-K Dielectric으로 형성될 수 있다. 일반적으로 구리를 사용하지 않는 공정, 예를 들어, 0.11um 공정의 경우에는 Low-K 물질인 fluorine silicon glass (FSG) 또는 undoped silicon dioxide (USG)를 사용하여 Gate Leakage를 줄인다. 수광부를 제조하기 위하여 High-K Dielectric의 적용이 불가하거나 제조비용이 높아지는 공정의 경우, USG 등을 사용함으로써 Low-K Dielectric 물질로도 터널링을 방지할 수 있다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, LDD(215a, 215b)의 도핑 농도를 낮출 수 있다. 여기서, 일반적인 LDD의 도핑 농도는 1x1015 이하이지만, LDD의 도핑 농도는 공정에 따라 달라지므로, 해당 공정에서 적용하는 도핑 농도 이하가 되도록 도핑 농도를 낮출 수 있다. LDD(215a, 215b)의 도핑 농도를 낮추면, 상대적으로 높은 저항으로 인한 전압 강하가 발생하고 이로 인해 LDD(215a)와 게이트(240)간 전계가 낮아질 수 있다. LDD(215a, 215b)의 도핑 농도를 낮추기 위해서, PMOS의 경우 P-가 되도록 light doped할 수 있다.
도 2b는 도 2a에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 예시도이다. 도 2b를 참조하면, 바이어스단으로 동작하는 소스(210a)와 플로팅 게이트(240)의 좌측 하부의 구조가 도시되어 있다. 드레인(210b)과 플로팅 게이트(240)의 우측 하부의 구조는 동일하게 구성되므로 중복된 설명은 생략한다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(230)의 두께 D1이 증가될 수 있다. 여기서, 절연층(230)은 예를 들어, 실리콘 산화물(SiO2)로 형성될 수 있다. 플로팅 게이트(240)와 소스(210a) 사이에 터널링이 발생하여 전자가 소스(210a)로 빠져나가면 플로팅 게이트(240)의 양전하가 증가하게 되어 채널에 흐르는 전류가 감소되는 결과를 초래할 수 있다. 따라서, 터널링은 도 2a에 도시된 단위 화소의 수광부의 동작에 부정적인 효과를 초래할 수 있다. 또한, 터널링에 의해, 전자가 플로팅 게이트(240)에서 소스(210a)로 빠져나가면서 전자의 유출과 유입 지연으로 인한 잔상 효과가 발생할 수 있으며, 메모리효과를 발생시킬 수도 있다. 여기서, 메모리효과는 전하가 플로팅 게이트(240)의 defects site 또는 절연층(230) 내부에 계속 갇혀 있어서 전원이 off가 되었다가 on이 되어도 계속 빛에 노출된 것과 같은 이미지가 보이는 현상이다. 따라서, 절연층(230)을 두께 D1을 증가시켜서 전자가 집중되는 플로팅 게이트(240)의 좌측 하부 모서리와 LDD(215a)간의 거리를 증가시킴으로써, 터널링을 방지할 수 있다. 여기서, 3.3V로 동작하는 일반적인 MOS의 경우 절연층의 두께는 7nm 이하이며, 절연층(230)의 두께는 이에 비해 약 20%까지 증가될 수 있는데, 예를 들어, 7nm~10nm일 수 있다. 한편, 1.5V의 경우 절연층(230)의 두께는, 예를 들어, 4nm~6nm일 수 있다.
예시적인 실시예로, 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 플로팅 게이트(240)는 상부에 실리사이드층이 형성되지 않은 nonsal 구조가 될 수 있다. 플로팅 게이트(240)의 상부에 실리사이드층을 형성하지 않기 위해서, 소스(210a) 및 드레인(210b) 상부에 실리사이드층 형성시 플로팅 게이트(240)의 상부에 실리사이드 보호층(미도시)을 플로팅 게이트(240)의 면적보다 넓게 형성할 수 있다. 여기서, 실리사이드 보호층은 드레인(210a) 및 소스(210b) 상부에 형성된 실리사이드층(235a, 235b)이 메탈 컨택에 문제가 없을 정도까지 확장될 수 있다. 따라서, 절연층(230)의 길이가 D2만큼 증가될 수 있다. 이로 인해, 플로팅 게이트(240)의 상부 일부에 실리사이드층이 형성되거나 플로팅 게이트(240) 하부의 일측이 소스(210a) 또는 드레인(210b) 상부에 형성된 실리사이드층(235a, 235b)에 접촉되지 않도록 할 수 있다. 마스크의 불일치 등으로 인해서 플로팅 게이트(240)의 상부 일부에 실리사이드층이 형성되는 경우, 입사광의 입사를 방해할 수 있다. 한편, 플로팅 게이트(240)의 하부와 실리사이드층(235a, 235b)이 접촉하거나, 플로팅 게이트(240)에 실리사이드층이 형성되면, 자유전자를 공급하는 사이트로서 작용하게 되어 화소간 균일성에 문제를 발생시킬 수 있다. 종래의 마스크와 플로팅 게이트의 면적을 일치시키는 JUST 방식은 양산시 수율문제를 발생할 가능성이 있으며, 플로팅 게이트 일부에 실리사이드층이 형성될 수 있어서 화소간 균일성 문제를 초래할 수 있다.
예시적인 실시예로, 플로팅 게이트(240)는 빛의 흡수율을 높이기 위해 두껍게 형성될 수 있다. 일반적인 MOSFET 공정에 따라 제작되는 경우, 플로팅 게이트(240)는 400nm 이하의 단파장은 대부분 흡수하지만, 가시광의 장파장대역, 예를 들어, 500~1,100nm은 일부 만을 흡수하고 상당량 투과시킨다. 따라서 투과율이 높은 장파장대역의 흡수율을 높이기 위해서 플로팅 게이트(240)의 두께를 증가시킬 수 있다. 플로팅 게이트(240)의 두께 증가로 인해 입사광에 의한 플로팅 게이트(240) 내의 EHP 생성이 증가될 수 있다.
예시적인 실시예로, 플로팅 게이트(240)는 진성(Intrinsic)에 가깝도록 도핑될 수 있다. Buried channel을 형성하기 위해 플로팅 게이트(240)의 극성에 반대로 도핑할 때 플로팅 게이트(240)는 진성에 가깝게 도핑될 수 있다. 예를 들어, PMOS로 수광부를 구현하는 경우, PMOS의 플로팅 게이트는 N형 불순물로 도핑하며, NMOS로 수광부를 구현하는 경우, NMOS의 플로팅 게이트는 P형 불순물로 도핑하여 Buried channel을 형성할 수 있다. 여기서, 진성은 불순물의 농도가 특정 농도, 예를 들어, 1e10/cm3 이하인 경우만을 의미하는 것은 아니며, N형 불순물의 농도와 P형 불순물의 농도가 실질적으로 동일한 경우도 포함할 수 있다. 이로 인해서, 빛이 입사되지 않았을 때 EHP 생성에 의한 전하 분극량을 최소로 유지할 수 있다. 전하 분극량이 최소화되면 LDD(215a, 215b)와 플로팅 게이트(240)간 전계가 낮아질 수 있다.
도 2c는 도 2a에 도시된 게이트의 모서리 부분의 구조를 상세하게 도시한 다른 예시도이다. 도 2c를 참조하면, 바이어스단으로 동작하는 드레인(210a)과 플로팅 게이트(240)의 좌측 하부의 구조가 도시되어 있다. 소스(210b)와 플로팅 게이트(240)의 우측 하부의 구조는 동일하게 구성되므로 중복된 설명은 생략한다.
예시적인 실시예로, 터널링에 의해 플로팅 게이트(240)의 전하량에 변화가 발생하는 것을 방지하기 위해서, LDD(215a)를 깊게 형성할 수 있다. LDD(215a)를 기판의 상부로부터 깊이 D3(>D1)에 형성하기 위해서, LDD accepter Implant 에너지를 높여서 LDD(215a)를 형성한다. LDD accepter Implant 에너지를 높이면, LDD(215a)는 상면이 절연층(230)에 접하지 않는 깊이에 형성될 수 있다. 이로 인해, 플로팅 게이트(240)의 좌측 하부의 모서리로부터 LDD(215a) 사이의 거리 D3가 증가하여 터널링 현상의 발생이 억제될 수 있다.
도 3a는 단위 화소의 수광부의 다른 구조를 예시적으로 도시한 도면이다.
도 3a를 참조하면, 단위 화소의 수광부는 P형 기판(300)에 N형 불순물을 주입하여 형성된 N-well(305), N-well(305)에 형성된 소스와 드레인, 및 소스와 드레인 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(340)로 구성된 PMOS이다. 소스(310a) 및 드레인(310b)은 N-well(305)에 P+ 불순물을 주입하여 형성된다. 소스(310a) 및 드레인(310b)은 서로 대응되는 구조로서 동일한 공정에 의해서 형성될 수 있다. 소스(310a) 및 드레인(310b)의 상부에는 메탈 컨택을 위한 실리사이드층(335a, 335b)이 각각 형성된다. 실리사이드층(335a, 335b) 사이에 절연층(330)이 위치하며, 절연층(330)의 상부에 폴리실리콘으로 플로팅 게이트(340)가 형성된다. 여기서, 플로팅 게이트(340)의 하부 모서리는 면 형상으로 형성될 수 있다. 소스(310a)의 우측 및 드레인(310b)의 좌측에는 각각 LDD(315a, 315b)가 형성된다. 플로팅 게이트(340)의 측면에는 LDD(315a, 315b)로의 P+ 불순물 주입을 방지하기 위한 스페이서(345a, 345b)가 형성된다. 한편, N-well(305)은 Buried channel이 형성되는 채널층(325)과 채널에서 생성된 캐리어가 인접한 MOS에 들어가는 것을 방지하기 위해 도핑 농도를 낮춘 캐리어 이탈 방지층(320)이 채널층(325) 하부에 형성된다. 소스(310a)의 좌측 및 드레인(310b)의 우측은 수광부를 구성하는 PMOS를 인접한 다른 MOS와 전기적으로 분리하는 영역(350a, 350b)으로, 예를 들어, LOCOS 또는 STI 방식 등으로 각각 형성될 수 있다.
예시적인 실시예로, N-well(305)의 균일성을 위해 Epitaxial wafer가 사용될 수 있다. 예시적인 실시예로, 터널링에 의해 플로팅 게이트(340)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(330)은 High-K Dielectric으로 형성될 수 있다. 예시적인 실시예로, 터널링에 의해 플로팅 게이트(340)의 전하량에 변화가 발생하는 것을 방지하기 위해서, 절연층(330)은 Low-K Dielectric으로 형성될 수 있다. 예시적인 실시예로, 터널링에 의해 플로팅 게이트(340)의 전하량에 변화가 발생하는 것을 방지하기 위해서, LDD(315a, 315b)의 도핑 농도를 낮출 수 있다. 예시적인 실시예로, 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 플로팅 게이트(340)는 상부에 실리사이드층이 형성되지 않은 nonsal 구조가 될 수 있다. 예시적인 실시예로, 플로팅 게이트(340)는 빛의 흡수율을 높이기 위해 두껍게 형성될 수 있다. 예시적인 실시예로, 플로팅 게이트(340)는 진성에 가깝도록 도핑될 수 있다.
도 3b는 도 3a에 도시된 게이트 모서리 부분의 구조를 상세하게 도시한 예시도이다. 도 3b를 참조하면, 바이어스단으로 동작하는 소스(310a)와 플로팅 게이트(340)의 좌측 하부의 구조가 도시되어 있다. 드레인(310b)과 플로팅 게이트(340)의 우측 하부의 구조는 동일하게 구성되므로 중복된 설명은 생략한다.
전계가 특정 부분에 집중되지 않도록 하기 위해서, 플로팅 게이트(340)의 좌측 하부 모서리는 면(341)으로 형성될 수 있다. 도 4a 내지 4h에 도시된 바와 같이, 소스(310a)와 드레인(310b) 사이에 얕은 트렌치를 형성한 후 절연층(330)을 형성하거나, 도 5a 내지 5e에 도시된 바와 같이, 플로팅 게이트(340)의 모서리가 위치하는 절연층(330)상의 부분에 돌기를 형성한 후 플로팅 게이트(340)를 형성하는 방식 등을 통해 플로팅 게이트(340)의 모서리를 면(341)으로 형성할 수 있다. 트렌치를 이용하여 플로팅 게이트(340)의 좌측 하부 모서리를 면(341)으로 형성할 때, 절연층(330)은 제1 절연층(331), 제2 절연층(332), 및 제3 절연층(333)으로 구성될 수 있다. 제1 절연층(331)은 플로팅 게이트(340)의 하면과 채널층(325) 사이에 위치하며 제3 절연층(333)에 비해 기판 안쪽으로 깊이 D4에 형성된다. 제2 절연층(332)은 제1 절연층(331)과 제3 절연층(333)을 연결하며, 게이트(340)의 좌측 하부의 면(341) 및 LDD(315a)의 경사면(316a)을 따라 두께 D5로 형성된다. 제3 절연층(333)은 실리사이드층(335a)과 평행하며 길이 D2로 형성된다. 여기서, 두께 D1과 두께 D5는 실질적으로 동일할 수 있어서, 플로팅 게이트(340)의 좌측 하부가 모서리인 경우와 비교할 때, LDD와의 거리는 실질적으로 달라지지 않지만 LDD에 걸리는 전계의 세기는 약해질 수 있다.
플로팅 게이트(340)의 좌측 하부 모서리가 면(341)으로 형성되면 전자가 집중되지 않고 면(341)을 따라 분산되므로, 전계가 특정 부분에 강하게 나타나는 현상이 개선될 수 있다. 일반적인 MOSFET에서, 특정 부분에 전계가 강하게 걸리게 되면 열적 효과에 의한 hot carrier로 인해 leakage가 발생하거나 defect에 전자가 갇히게 되는 문제가 발생할 수 있다. 이에 반해, 제안된 단위 화소는 광자에 의해 매우 적은량의 전류를 제어하는 구조이므로 터널링이나 Hot Carrier에 의해 잔상효과가 발생할 수 있다. 따라서 이를 방지하기 위하여 전계가 집중될 수 있는 플로팅 게이트(340)의 좌측 하부 모서리를 면으로 형성할 수 있다.
도 4a 내지 4h는 도 3a에 도시된 이미지 센서의 단위 화소의 수광부를 제조하는 과정을 도시한 예시도이다.
도 4a에서, P형 기판(300)상에 N-well(305)을 형성한다. N-well(305)은 P 등을 임플란트하여 형성할 수 있다.
도 4b에서, N-well(305)이 형성된 P형 기판(300)의 상면에 질화실리콘층(400)을 형성한다.
도 4c에서, 트렌치를 형성하기 위하여, N-well(305)의 상면에 적층된 실리콘 질화실리콘층(400)의 일부를 제거하여 개구(410)를 형성한다.
도 4d에서, 개구(410)에 위치한 N-well(305)을 에칭하여 트렌치(415)를 형성한다.
도 4e에서, 질화실리콘층(400)을 제거하고 절연층(331, 332, 333)을 트렌치(415)가 형성된 P형 기판(300)의 상면에 형성한다. 절연층(331, 332, 333)은 트렌치(415)의 하면과 경사면에도 형성된다. 또한, LOCOS(420a, 420b)를 트렌치(415)의 좌측과 우측에 각각 형성한다. 절연층(331, 332, 333)이 형성된 후, N-well의 Vt를 조절하기 위한 임플란트를 수행하여 채널층(325)이 형성된다.
도 4f에서, 절연층(331, 332, 333)이 형성된 트렌치(415)에 폴리실리콘으로 게이트(340)를 형성한다. 여기서, 게이트 형성시 게이트 상부를 평탄하게 할 수 있다. 일반적인 MOSFET 공정에 의해 형성된 게이트는 상부가 둥글게 식각된다. 일반적인 전자 소자의 경우에는 게이트 상부가 평탄하지 않더라도 동작에 문제가 없으나, 이미지 센서의 경우에는 화소의 균일성에 큰 문제를 야기할 수 있다. 따라서, 폴리실리콘 증착 후 습식 식각 공정시 포토 레지스트 하부 양단에 위치한 폴리실리콘이 etchant로 인해 식각되는 것을 고려하여 포토 레지스트를 보다 넓게 증착할 수 있다. 또한, 등방성 습식 식각 대신에 건식 식각과 습식 식각을 혼용하여 게이트의 상부 식각면이 평탄해지도록 할 수 있다.
도 4g에서, P- 불순물을 N-well의 상부에 주입하여 LDD(315a, 315b)를 형성한다. 이후 P+ 불순물을 주입하여 소스(310a) 및 드레인(310b)을 형성한다. P- 불순물 및 P+ 불순물 주입시 게이트에도 P형 불순물이 주입될 수 있으며, 별도 공정을 통해 N형 불순물을 주입하여 게이트를 실질적으로 진성에 가깝게 도핑할 수 있다. 한편, P- 불순물 및/또는 P+ 불순물 주입시 게이트가 P형으로 도핑되는 것을 방지하기 위해 하고, 별도의 마스크를 사용할 수도 있다. 소스(310a) 및 드레인(310b) 형성 후, 소스(310a) 및 드레인(310b)의 상부에 메탈 컨택을 위한 실리사이드층(335a, 335b)을 형성한다. 실리사이드층(335a, 335b)은 소스(310a) 및 드레인(310b) 상부의 절연층을 제거한 후 형성된다. 이 때, PMOS의 게이트(340)의 상부에는 실리사이드층을 형성하지 않는다.
도 4h에서, 단위 화소에서 전기 신호를 출력하기 위한 메탈을 배선한다. PMOS의 소스(310a) 및 드레인(310b)과 각각 연결되어 외부로 전기 신호를 전달하는 메탈(430)을 형성한다. 메탈(430)를 이용하여 소스(310a) 및 드레인(310b)과 컨택을 형성할 때 컨택의 위치는 게이트(340)로부터 가능한 멀리 이격시킬 수 있다. 컨택이 게이트(340)로부터 이격될수록 게이트(340)에 미치는 전계가 감소될 수 있다. 한편, 차광을 위한 게이트(340) 주변의 메탈로 분극 현상을 용이하게 하는 분극 유도 구조를 형성할 수 있다. 분극 유도 구조는 게이트(340)의 우측 상단에 전계를 작용시킬 수 있는 위치에 배치된 게이트(340) 주변의 메탈(440)로 구성될 수 있으며, 메탈(440)은 드레인(301b)과는 컨택하지 않는다. 빛이 입사되어 단위 화소로부터 전기 신호가 출력될 때 메탈(440)은 접지전압 GND에 연결되어 정공이 게이트(340)의 우측 상부로 집중되도록 할 수 있다. 이와 반대로, 빛이 입사되지 않거나 광량이 감소했을 때 메탈(440)은 VDD에 연결되어 정공을 게이트(340)의 좌측 하부로 밀어내어 전자-정공의 재결합율 및 결합 속도를 높이도록 할 수 있다. 셀렉트 트랜지스터 NMOS(120)가 Off일 때는 드레인(310b)이 플로팅되어 소스(310a)와 드레인(310b)이 같은 값으로 평형상태를 갖게 된다. 이 때 게이트(340)에서는 도 1(c)와 달리 상하로 전하 분극이 형성될 수 있다. 따라서, 분극 유도 구조를 이용하면, 셀렉트 트랜지스터 NMOS(120)가 Off일 때, 메탈(440)이 전원전압 VDD에 연결되어 도 1(c)의 (113a)와 같은 평형상태로 돌아올 수 있도록 전자-정공의 재결합율 및 결합 속도를 높이도록 전계효과로 유도할 수 있다.
도 5a 내지 5e는 단위 화소의 수광부의 게이트의 하부 모서리를 면으로 형성하는 과정을 도시한 예시도이다. 설명의 중복을 피하기 위해서 NMOS 부분은 생략하고 설명하기로 한다.
도 5a에서, P형 기판(300)상에 N-well(305)을 형성한다. N-well(305)은 P 불순물 등을 주입하여 형성할 수 있다.
도 5b에서, 절연층(330)과 LOCOS(420a, 420b)를 형성하고, N-well의 Vt를 조절하기 위한 임플란트를 수행하여 채널층(325)를 형성한 후, 포토 및 에칭 등과 같은 추가 공정을 통해서 절연층(330)의 상부에 게이트(340)가 형성될 위치에 돌출부(334a, 334b)를 형성한다. 예를 들어, SiO2로 절연층(330)을 형성하는 경우, 절연층(330)을 SiO2 등방성 식각에 의해 게이트(340)의 하부 모서리가 위치하는 곳에 돌출부(334a, 334b)를 형성할 수 있다. 여기서 돌출부(334a, 334b)의 양측면은 경사면으로 형성될 수 있다.
도 5c에서, 돌출부(334a, 334b) 사이에 폴리실리콘으로 게이트(340)를 형성한다. 여기서, 게이트(340)의 하부 모서리는 돌출부(334a, 334b)의 서로 마주보는 경사면에 각각 위치한다. 따라서, 게이트(340)의 하부 모서리는 면으로 형성될 수 있다. 한편, 게이트 형성시 게이트 상부를 평탄하게 할 수 있다. 폴리실리콘 증착 후 습식 식각 공정시 포토 레지스트 하부 양단에 위치한 폴리실리콘이 etchant로 인해 식각되는 것을 고려하여 포토 레지스트를 보다 넓게 증착할 수 있다. 또한, 등방성 습식 식각 대신에 건식 식각과 습식 식각을 혼용하여 게이트(340)의 상부 식각면이 평탄해지도록 할 수 있다.
도 5d에서, 소스와 드레인을 형성하기 위해서 P형 불순물을 주입하여 LDD 영역(315a, 315b), P+ 영역(310a, 310b)을 형성한다. P형 불순물 주입시 게이트에도 P형 불순물이 주입될 수 있으며, 별도 공정을 통해 N형 불순물을 주입하여 게이트를 실질적으로 진성에 가깝게 도핑할 수 있다. 한편, P- 불순물 및/또는 P+ 불순물 주입시 게이트가 P형으로 도핑되는 것을 방지하기 위해 하고, 별도의 마스크를 사용할 수도 있다.
도 5e에서, P+ 영역(310a, 310b)의 상부에 메탈 컨택을 위한 실리사이드층(335a, 335b)을 형성한다. 이 때, 게이트(340)의 상부에는 실리사이드층을 형성하지 않는다.
도 6a 내지 6d는 단위 화소의 수광부의 게이트의 하부 모서리를 면으로 형성하는 다른 과정을 도시한 예시도이다.
도 6a에서, P형 기판(300)의 상면에 질화실리콘층(400)을 형성하고 마스크를 사용하여 얕은 트렌치가 형성될 위치에 개구(410)를 형성한다.
도 6b에서, 개구(410)에 FOX(field oxide)를 형성한다.
도 6c에서, 질화실리콘층(400) 및 FOX를 제거하여 트렌치(415)를 형성한다. 트렌치(415)의 양측면은 경사면으로 형성될 수 있다.
도 6d에서, P 형 기판(300)의 상부 및 트렌치(415)의 양측면 밑 하면에 절연층을 형성한다. 이후 PMOS를 형성하기 위해, N-well, 게이트, LDD 영역, P+ 영역, 실리사이드층을 순차적으로 형성한다. 단계 (a) 내지 단계 (d)는 PMOS 구성부를 형성하기 전에 Bare wafer상에서 수행될 수 있으므로, 이후의 다른 공정에 대한 영향이 적을 수 있다. 한편, FOX를 이용한 본 공정은 LOCOS 공정과 깊이가 다를 뿐 동일한 공정이므로, 도 6a 내지 도 6d 이후에 LOCOS 공정을 진행할 수 있다.
도 7a 내지 7d는 단위 화소의 수광부의 게이트의 하부 모서리를 면으로 형성하는 또 다른 과정을 도시한 예시도이다.
도 7a에서, P형 기판(300)의 상면에 질화실리콘층(400)을 형성하고 마스크를 사용하여 트렌치가 형성될 위치에 개구(410)를 형성한다.
도 7b에서, KOH 등으로 에칭하여 트렌치(415)를 형성한다. 보다 정밀하게 하기 위하여 MEMS공정에서 사용하는 (111)면 이방성식각(anisotropic etching) 방법을 적용하여 얕은 트렌치(415)를 형성할 수 있다. 트렌치(415)의 양측면은 경사면으로 형성될 수 있다.
도 7c에서, 에칭으로 질화실리콘층(400)을 제거하여 일반적인 CMOS 공정이 진행될 수 있도록 웨이퍼를 제공하여 종례의 CMOS 공정을 사용한다.
도 7d에서, P 형 기판(300)의 상부 및 트렌치(415)의 양측면 밑 하면에 절연층을 형성한다. 이후 PMOS를 형성하기 위해, N-well, 게이트, LDD 영역, P+ 영역, 실리사이드층을 순차적으로 형성한다. 도 7a 내지 도 7d는 PMOS 구성부를 형성하기 전에 Bare wafer상에서 수행될 수 있는데, MEMS 공정으로 미리 처리된 웨이퍼를 사용하게 되면 일반적인 CMOS 공정중에 MEMS와 같은 특수공정을 적용할 필요가 없어 다른 공정에 대한 영향이 적을 수 있다. 또한, 이 공정으로 게이트의 상부가 등방성 식각으로 인해 곡면이 되는 현상을 완화시킬 수 있어 곡면생성에 의한 게이트의 부피 편차를 줄일 수 있다.
도 8a는 이미지 센서의 단위 화소의 회로를 도시한 다른 예시도이다.
단위 화소(500)는 빛을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(500)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(510)와 PMOS(510)에 연결되어 스위치 역할을 하는 NMOS(520)로 구성된다. 여기서, PMOS(510)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류량을 제어하며, NMOS(520)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(500)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
PMOS(510)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(520)의 드레인에 결합된다. PMOS(510)의 바디는 외부와 연결을 위해 컨텍이 형성되어 Reset에 연결되며, NMOS(520)의 바디는 접지전압 GND에 연결될 수 있다. NMOS(520)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(I-V Converter)에 입력된다. PMOS(510) 및 NMOS(520)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 8b는 도 8a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 8b를 참조하면, N-well(540)이 P형 기판(550)에 형성되며, 단위 화소(500)를 구성하는 PMOS(510)는 N-well(540)에 형성되고 NMOS(520)는 P형 기판(550)에 형성된다.
PMOS(510)의 소스(511) 및 드레인(512) 사이에 위치한 절연층의 상부에 플로팅 게이트(513)가 형성된다. 게이트(513)가 플로팅됨으로써, 빛이 없는 상태가 되면 열적 평형상태를 유지하기 위해 EHP의 재결합이 용이해질 수 있다. N-well(540)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(511)와 제2 P+ 영역인 드레인(512)을 형성하며, 플로팅 게이트(513)는 폴리실리콘을 N-불순물로 도핑하여 불순물 농도를 조절할 수 있으며 N-불순물의 농도에 따라서 P형, 진성, 또는 N형으로 구성할 수 있다. 소스(511) 및 드레인(513)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(513)의 상부에는 수광에 의한 분극을 높이기 위해 실리사이드층이 형성되지 않는다.
NMOS(520)의 드레인(521) 및 소스(522) 사이에 위치한 절연층의 상부에 제어 게이트(523)가 위치한다. P형 기판(550)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(521)와 제2 N+ 영역인 소스(522)을 형성하며, 제어 게이트(523)는 폴리실리콘을 N- 불순물으로 도핑하여 형성된다. 드레인(521), 제어 게이트(522) 및 소스(522)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(520)의 드레인(521)은 PMOS(510)의 드레인(512)과 연결된다. 또한, NMOS(520)의 바디(530)는 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(520)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
도 1b에 도시된 단위 화소와 비교할 때, 도 8b에 도시된 단위 화소는 N-well(540)에 형성된 Reset 단(514)을 더 포함한다. 단위 화소는 플로팅 게이트를 통하여 단파장 대역의 빛을 흡수하지만 장파장 대역의 빛은 플로팅 게이트를 투과할 수 있다. 투과한 빛은 게이트 하부의 N-well 내부와 더 깊이로는 Nwell과 P형 기판 계면의 공핍층에서 흡수되어 전자-정공쌍이 생성된다. 생성된 정공은 P형 기판으로 이동하지만 전자의 일부는 N-well 내부에 남게 되어 N-well의 전자밀도가 증가하게 된다. N-well의 전자밀도의 증가는 잔상효과를 초래할 수 있다. 이러한 문제를 해결하기 위하여 단위 화소가 동작시에는 N-well을 Floating되도록 하고, 비동작시에는 특정 전압, 예를 들어, 전원전압 또는 전류를 Reset 단(514)을 통해 N-well에 공급하여 N-well 내부에 남은 전자를 지속적으로 제거할 수 있다. 이를 통해서, 매번 단위 화소가 선택되었을 시에 항상 동일 조건에서 동작 할 수 있다.
한편, 화소가 동작하지 않을 때에 Reset 단(514)을 통해 N-well에 공급되는 전압 또는 전류는 가변될 수 있다. 외부 온도 또는 동작 시간에 따라 기판의 온도는 변화할 수 있다. N-well의 Vth는 온도의 반비례 함수이므로 온도변화에 따라 N-well을 Reset하기 위한 전압 또는 또는 전류를 화소 외부에서 조절하여 N-well의 Vth가 온도에 일정하도록 조절할 수 있다. 즉, 온도가 높아질수록 Vth는 낮아지게 되어 전류가 더 많이 흐를 수 있으므로 더 높은 전압으로 Reset할 수 있다.
도 8c는 도 1a 또는 도 8a에 도시된 이미지 센서의 단위 화소의 N-Well을 전위적으로 분리하기 위한 구조를 설명하기 위한 예시도이다.
1 개의 N-well에 1 개의 단위 화소를 구성하거나 1개의 N-well에 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소를 구성할 수 있다. 도 8c에 도시된 바와 같이, 1 개의 N-well에 1 개의 단위 화소를 구성하는 경우에, 인접한 화소간의 Overflow나 간섭성을 없애기 위해 N-well의 주변(4면)에 접지전압 GND에 연결되는 P+ 영역들(560)을 형성하여 N-well을 P형 기판과 전기적으로 분리시킬 수 있다. 한편, 하나의 N-well에 복수의 단위 화소를 구성하는 경우와 같이 단위 화소의 크기를 줄이기 위하여 N-well을 공유하는 방식에서는 LOCOS, STI 등의 isolation방식으로 buried channel을 포함하는 기판 표면에 가깝게 형성되는 채널이 인접 단위 화소에 영향을 주지 않거나 최소화될 수 있다.
도 9a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이다.
단위 화소(600)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(600)는 입사광을 광전변환하는 수광부 역할을 하는 PMOS(610), PMOS(610)에 연결되어 스위치 역할을 하는 NMOS(620), 및 PMOS(610)가 형성된 N-well을 리셋하고 바이어스를 전달하는 NMOS(660)로 구성된다. 여기서, PMOS(610)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(620)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(600)를 선택하고 노출 시간을 결정하는 기능을 수행한다.
PMOS(610)의 소스는 전원전압 VDD에 결합되며, 드레인은 NMOS(620)의 드레인에 결합된다. PMOS(610)의 바디인 N-well은 Reset에 연결을 위하여 컨텍이 형성되어 NMOS(660)의 소스에 결합된다. NMOS(620)의 바디와 NMOS(660)의 바디는 P 형 기판으로 공통의 접지전압 GND에 연결될 수 있다. NMOS(620)의 소스는 화소 전류를 출력하며, 출력된 화소 전류는 IVC(I-V Converter)에 입력된다. NMOS(660)의 드레인은 PMOS(610)의 소스에 전기적으로 연결될 수 있으며, NMOS(660)의 소스는 N-well에 연결된다. PMOS(610), NMOS(620) 및 NMOS(660)는 일반적인 MOSFET 공정을 통해 구현될 수 있다.
도 1b에 도시된 단위 화소와 비교할 때, 도 9b에 도시된 단위 화소는 N-well(640)에 형성된 Reset용 NMOS(660)을 더 포함한다. Reset용 NMOS(660)는 구조적으로 CIS용 4Transistor APS 단위 화소의 Transfer Gate의 구조와 유사하지만 기능적으로 Reset 트랜지스터로 동작하여 EHP로부터 생성된 잉여 전자를 제거할 수 있다. N-well(640)에서 N-well(640)의 전자밀도를 일정하게 유지하기 위하여 단위 화소가 동작시에는 N-well(640)을 Floating되도록 하고, 동작하지 않을 때에는 Reset 신호를 Reset 게이트(663)에 인가하여 N-well(640) 내부에 남은 전자를 지속적으로 제거할 수 있다. 이를 통해서, 매번 단위 화소가 선택되었을 시에 항상 동일 조건에서 동작 할 수 있다.
도 9b는 도 9a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
도 9b를 참조하면, N-well(640)이 P형 기판(650)에 형성되며, 단위 화소(600)를 구성하는 PMOS(610)는 N-well(640)에 형성되고 NMOS(620)은 P형 기판(650)에 형성되며, NMOS(660)은 N-well(640)과 P형 기판(650) 사이에 형성된다.
PMOS(610)의 소스(611) 및 드레인(613) 사이에 위치한 절연층의 상부에 게이트(613)가 위치하며, 게이트(613)는 플로팅 게이트로 형성된다. 게이트(613)가 플로팅됨으로써, 입사광이 없는 상태가 되면 열적 평형상태를 유지하기 위해 EHP의 재결합이 용이해질 수 있다. N-well(640)에 P+ 불순물을 주입하여 제1 P+ 영역인 소스(611)와 제2 P+ 영역인 드레인(612)을 형성하며, 플로팅 게이트(613)는 폴리실리콘을 N-불순물로 도핑하여 불순물 농도를 조절할 수 있으며 N-불순물의 농도에 따라서 P형, 진성, 또는 N형으로 구성할 수 있다. 소스(611) 및 드레인(612)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(613)의 상부에는 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위해 실리사이드층이 형성되지 않는다.
NMOS(620)의 드레인(621) 및 소스(622) 사이에 위치한 절연층의 상부에 제어 게이트(623)가 위치한다. P형 기판(650)에 N+ 불순물을 주입하여 제1 N+ 영역인 드레인(621) 및 제2 N+ 영역인 소스(622)를 형성하며, 게이트(623)는 폴리실리콘을 N- 불순물으로 도핑하여 형성된다. 드레인(621) 및 소스(622), 상부의 제어 게이트(623)에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(620)의 드레인(621)은 PMOS(610)의 드레인(612)과 연결된다. 또한, NMOS(620)의 바디(630)는 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(620)가 스위치로 동작하기 위한 기준 전압이 될 수 있다.
NMOS(660)의 소스(661)는 N-well(640)과 P형 기판에 형성되며, 드레인(662)은 P 형 기판(650)에 형성된다. 소스(661)와 드레인(662)은 N+ 확산층으로 형성되며, 리셋 게이트(663)는 폴리실리콘으로 형성된다. 일반적으로 NMOS는 높은 전압을 잘 전달하지 못해서 초기화시 전자가 드레인(662)으로 잘 빠져나가지 못하는 문제가 발생할 수 있다. 이를 해결하기 위해서, 소스(661)를 N-well(640)과 P형 기판에 걸쳐지게 형성하면, 초기화(reset)시 전자가 전원전압 VDD에 연결된 드레인(662)을 통해 잘 빠져나갈 수 있어서 N-well(640)에 남은 전자를 효과적으로 제거할 수 있다. 드레인(662)과 리셋 게이트(663)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성된다. NMOS(660)에 의해서, N-well(640)과 다른 단위 화소를 독립적으로 플로팅 바디로 유지할 수 있고, Reset이 On일때 전체 단위 화소들을 동일한 조건으로 초기화할 수 있다. 한편, Reset이 Off, 즉, 단위 화소가 동작하고 있을 때, N-well(640) 외곽에서 전원전압 VDD로 역바이어스 조건을 제공하여 공핍층이 하부 주변으로 확산되어 N-well간의 간섭문제를 해결할 수 있다. 즉, 바디(630)인 P형 기판은 접지전압 GND로 연결되어 있지만 초기화를 위한 드레인(662)은 전원전압 VDD가 연결되므로 드레인(662)과 P형 기판(650)간에 역바이어스가 걸리므로 드레인(662) 하부 주변에 공핍층이 증대될 수 있다.
한편, NMOS(620)의 제어 게이트(623)을 통해 높은 전압을 인가하여 PMOS(610)와 NMOS(620)의 연결부에 남아있는 전하를 제거할 수 있다. 단위 화소(600)가 동작할 때, 셀렉트 트랜지스터인 NMOS(620)를 통해서 IVC(미도시)에 연결된 Bottom 전압에 의해 단위 화소의 Vds가 완성되며 NMOS(620)의 스위칭을 통해 화소 전류가 IVC에 전달된다. 그런데, NMOS(620)의 MOSFET 특성으로 인하여 단위 화소(600)의 특성에 영향을 덜 주기 위해서 NMOS(620)의 Vt가 낮을 수 있다. 예를 들어, CIS에서 단위 화소에 사용되는 4개의 NMOS 트랜지스터는 Native 또는 Medium Vt를 가지는데, 일반적인 NMOS에 비해서 Vt가 낮다. 따라서, NMOS(620)의 제어 게이트(623)에 작용하는 SEL 제어 신호는 예를 들어, 전하 펌프(Charge Pump) 등을 이용한 일반적으로 적용되는 3.3V 보다 10-25% 높은 전압으로 인가하여 PMOS(610)와 NMOS(620)의 연결부에서 전하가 완전히 전달되지 못하고 남는 잔류 전하에 의한 문제를 해결할 수 있다. 여기서, SEL 제어 신호는 4-4.5V일 수 있다.
한편, 단위 화소(600)에 의해 발생된 화소전류가 인접한 다른 단위 화소로 넘어가는 현상을 방지하기 위해서, NMOS(620)의 채널 하부에 전기적인 Potential barrier를 설치할 수 있다. 전기적인 Potential barrier는 채널 하부에 HAL implant를 추가하여 형성할 수 있다.
도 10a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 10b는 도 10a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(700)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(700)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(710)와 NMOS(710)에 연결되어 스위치 역할을 하는 NMOS(720)로 구성된다. 여기서, NMOS(710)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(720)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(700)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(720)의 게이트에 인가되는 SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다.
NMOS(710) 및 NMOS(720)의 바디는 P 형 기판을 공유하고, 도핑농도를 달리하는 P-well일 수 있으며 플로팅 바디로 형성된다. 단위 화소(700)는 P 형 기판상에 일정한 거리를 두고 형성된 세 개의 N+ 영역(701, 702, 703) 및 영역들 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(704)와 SEL 제어신호를 입력 받는 제어 게이트(705)로 구성된다. 제1 N+ 영역(701)은 NMOS(710)의 드레인으로 동작하며, 전원전압 VDD가 인가된다. 제2 N+ 영역(702)는 NMOS(710)의 소스 및 NMOS(720)의 드레인으로 동작한다. 제1 N+ 영역(701)과 제2 N+ 영역(702) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(704)가 형성된다. 제3 N+ 영역(703)은 NMOS(720)의 소스로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제2 N+ 영역(702)과 제3 N+ 영역(703) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(705)가 형성된다. 제1 내지 제3 N+ 영역(701, 702, 703) 및 제어 게이트(705)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(704)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위해 실리사이드층이 형성되지 않는다. 이 구조는 NMOS를 레이아웃적으로 구현함에 있어서 2개의 NMOS에 각각 필요한 2개의 N+ 영역을 하나로 합칠 수 있어서 즉, 제2 N+ 영역(702)는 NMOS(710)의 소스 및 NMOS(720)의 드레인으로 동작할 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 한편, IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 11a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 11b는 도 11a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(750)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(750)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(770)와 NMOS(770)에 연결되어 스위치 역할을 하는 NMOS(760)로 구성된다. 여기서, NMOS(770)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(760)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력받을 단위 화소(750)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(760)의 게이트에 인가되는 SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다.
NMOS(760) 및 NMOS(770)의 바디는 P 형 기판을 공유하며, 플로팅 바디로 형성된다. 단위 화소(750)는 P 형 기판상에 일정한 거리를 두고 형성된 세 개의 N+ 영역(751, 752, 753) 및 영역 사이에 위치한 절연층의 상부에 형성된 제어 게이트(754)와 플로팅 게이트(755)로 구성된다. 제1 N+ 영역(751)은 NMOS(760)의 드레인으로 동작하며, 구동전류 I_in이 인가된다. 제2 N+ 영역(752)는 NMOS(760)의 소스 및 NMOS(770)의 드레인으로 동작한다. 제1 N+ 영역(751)과 제2 N+ 영역(752) 사이에 위치한 절연층의 상부에 제어 게이트(754)가 형성된다. 제3 N+ 영역(753)은 NMOS(770)의 소스로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제2 N+ 영역(752)과 제3 N+ 영역(753) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(755)가 형성된다. 제1 내지 제3 N+ 영역(751, 752, 753) 및 제어 게이트(754)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(755)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 이 구조는 NMOS를 레이아웃적으로 구현함에 있어서 2개의 NMOS에 각각 필요한 2개의 N+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 여기서, IVC는 커패시터에 전하를 충전하고 SEL 제어 게이트(754)를 통해서 수광부(770)에 구동전류 I_in을 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(770)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 12a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 12b는 도 12a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(800)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(800)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(810)와 NMOS(810)에 연결되어 스위치 역할을 하는 PMOS(820)로 구성된다. 여기서, NMOS(810)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 드레인과 소스간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, PMOS(820)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(800)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(820)의 게이트에 인가되는 SEL 제어 신호는 접지전압 GND로 On시키며 바디에는 전원전압 VDD 보다 큰 전압을 인가할 수 있다.
NMOS(810)는 P 형 기판에 형성되며, 바디는 플로팅된다. PMOS(820)는 P 형 기판에 형성된 N-well에 형성되며, 바디는 VDD에 연결된다. NMOS(810)는 P 형 기판에 형성된 제1 N+ 영역(811), 제2 N+ 영역(812), 및 제1 N+ 영역(811)과 제2 N+ 영역(812) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(813)로 구성된다. PMOS(820)는 제1 P+ 영역(821), 제2 P+ 영역(822), 제1 P+ 영역(821)과 제2 P+ 영역(822) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(823), 및 제3 N+ 영역(824)으로 구성되며, 제1 P+ 영역(821), 제2 P+ 영역(822) 및 제3 N+ 영역(824)은 N-well에 형성된다. 제1 N+ 영역(811)은 NMOS(810)의 드레인으로 동작하며, 전원전압 VDD가 인가된다. 제2 N+ 영역(812)는 NMOS(810)의 소스로 동작한다. 제1 N+ 영역(811)과 제2 N+ 영역(812) 사이에 플로팅 게이트(813)가 형성된다. 제1 P+ 영역(821)은 소스로 동작하며, NMOS(810)의 소스와 연결된다. 제2 P+ 영역(822)은 PMOS(820)의 드레인으로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제1 P+ 영역(821)과 제2 P+ 영역(822) 사이에 제어 게이트(823)가 형성된다. 제3 N+ 영역(824)은 전원전압 VDD에 연결된다. 여기서, 전원전압 VDD는 PMOS(820)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 제1 내지 제3 N+ 영역(811, 812, 824), 제1 및 제2 P+ 영역(821, 822), 제어 게이트(823)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(813)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 도 12a 및 12b에 도시된 단위 화소는 독립된 1 개의 N-well에 1 개의 단위 화소용 셀렉트 트랜지스터 PMOS를 구성하고 있지만, 1개의 N-well로 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소들의 셀렉트 트랜지스터 PMOS를 구성할 수도 있다. 이 경우, 1개의 N-well에 스위치 기능을 하는 복수의 PMOS를 구현함으로 인해서 단위 화소의 크기를 전체적으로 줄일 수 있다. 한편, IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 13a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 13b는 도 13a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(850)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(850)는 입사된 빛을 광전변환하는 수광부 역할을 하는 NMOS(870)와 NMOS(870)에 연결되어 스위치 역할을 하는 PMOS(860)로 구성된다. 여기서, NMOS(870)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 드레인과 소스간 형성된 채널에 흐르는 화소 전류의 크기를 제어하며, PMOS(860)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력 받을 단위 화소(850)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(860)의 게이트에 인가되는 SEL 제어 신호는 접지전압 GND로 On시키며 바디에는 전원전압 VDD 보다 큰 전압을 인가할 수 있다.
PMOS(860)는 P 형 기판에 형성된 N-well에 형성되며, 바디는 VDD에 연결된다. NMOS(870)는 P 형 기판에 형성되며, 바디는 플로팅된다. PMOS(860)는 제1 P+ 영역(861), 제2 P+ 영역(862), 제1 P+ 영역(861)과 제2 P+ 영역(862) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(863), 및 제3 N+ 영역(864)으로 구성되며, 제1 P+ 영역(861), 제2 P+ 영역(862), 및 제3 N+ 영역(864)은 모두 N-well에 형성된다. NMOS(870)는 P 형 기판에 형성된 제1 N+ 영역(871), 제2 N+ 영역(872), 및 제1 N+ 영역(871)과 제2 N+ 영역(872) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(873)로 구성된다. 제1 P+ 영역(861)은 소스로 동작하며, 구동전류 I_in이 인가된다. 제2 P+ 영역(862)은 PMOS(860)의 드레인으로 동작한다. 제1 P+ 영역(861)과 제2 P+ 영역(862) 사이에 제어 게이트(863)가 형성된다. 제3 N+ 영역(864)은 전원전압 VDD에 연결된다. 여기서, 전원전압 VDD는 PMOS(860)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 제1 N+ 영역(871)은 NMOS(870)의 드레인으로 동작하며, PMOS(860)의 드레인과 연결된다. 제2 N+ 영역(872)는 NMOS(870)의 소스로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제1 N+ 영역(871)과 제2 N+ 영역(872) 사이에 제1 플로팅 게이트(873)가 형성된다. 제1 및 제2 P+ 영역(861, 862), 제1 내지 제3 N+ 영역(871, 872, 864), 및 제어 게이트(863)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 제1 플로팅 게이트(873)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 도 13a 및 13b에 도시된 단위 화소는 독립된 1 개의 N-well에 1 개의 단위 화소용 셀렉트 트랜지스터 PMOS를 구성하고 있지만, 1개의 N-well로 2x2 어레이, 로(row) 또는 컬럼(column)에 속한 복수의 단위 화소들의 셀렉트 트랜지스터 PMOS를 구성할 수도 있다. 이 경우, 1개의 N-well에 스위치 기능을 하는 복수의 PMOS를 구현함으로 인해서 단위 화소의 크기를 전체적으로 줄일 수 있다. 여기서, IVC는 커패시터에 충전된 전하를 구동전류 I_in으로 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(870)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 14a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 14b는 도 14a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(900)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(900)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(910)와 PMOS(910)에 연결되어 스위치 역할을 하는 PMOS(920)로 구성된다. 여기서, PMOS(910)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, PMOS(920)는 셀렉트 트랜지스터로 동작하여 화소 전류를 출력할 단위 화소(900)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(920)가 스위치로 동작할 때 기준전압이 되는 전원전압 VDD이 바디에 연결되지 않으므로, PMOS(920)의 제어 게이트에 인가되는 SEL 제어 신호는 접지전압 GND보다 낮은 (-) 전압으로 PMOS(920)를 On시킬 수 있다, 한편, PMOS(920)의 바디는 수광부인 PMOS(910)과 함께 플로팅되므로, PMOS(910)에 인가되는 전원전압 VDD를 높은 전압으로 인가하면 접지전압 GND으로 PMOS(920)를 On시킬 수 있다.
PMOS(910) 및 PMOS(920)의 바디는 P 형 기판에 형성된 N-well을 공유하며, 플로팅 바디로 형성된다. 단위 화소(900)는 N-well 상에 일정한 거리를 두고 형성된 세 개의 P+ 영역(901, 902, 903) 및 영역들 사이에 형성된 한 개의 플로팅 게이트(904)와 한 개의 제어 게이트(905)로 구성된다. 제1 P+ 영역(901)은 PMOS(910)의 소스로 동작하며, 전원전압 VDD가 인가된다. 제2 P+ 영역(902)는 PMOS(910)의 드레인 및 PMOS(920)의 소스로 동작한다. 이 구조는 PMOS를 레이아웃적으로 구현함에 있어서 2개의 PMOS에 각각 필요한 2 개의 P+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 제1 P+ 영역(901)과 제2 P+ 영역(902) 사이에 위치한 절연층의 상부에 플로팅 게이트(904)가 형성된다. 제3 P+ 영역(903)은 PMOS(920)의 드레인으로 동작하며, IVC에 연결되어 화소 전류를 출력한다. 제2 P+ 영역(902)과 제3 P+ 영역(903) 사이에 위치한 절연층의 상부에 제어 게이트(905)가 형성된다. 제1 내지 제3 P+ 영역(901, 902, 903) 및 제어 게이트(905)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(904)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 한편, IVC는 커패시터 또는 저항을 드라이빙하여 출력된 화소 전류를 전압으로 변환할 수 있다.
도 15a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 15b는 도 15a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(950)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(950)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(970)와 PMOS(970)에 연결되어 스위치 역할을 하는 PMOS(960)로 구성된다. 여기서, PMOS(970)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, PMOS(960)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력 받을 단위 화소(950)를 선택하고 노출 시간을 결정하는 기능을 수행한다. PMOS(960)가 스위치로 동작할 때 기준전압이 되는 전원전압 VDD이 바디에 연결되지 않으므로, PMOS(960)의 제어 게이트에 인가되는 SEL 제어 신호는 접지전압 GND보다 낮은 (-) 전압으로 PMOS(960)를 On시킬 수 있다, 한편, PMOS(960)의 바디는 수광부인 PMOS(970)과 함께 플로팅되므로, 단위 화소(950) 외부에서 I_in을 공급하는 전원전압 VDD를 높은 전압으로 인가하면 접지전압 GND으로 PMOS(960)를 On시킬 수 있다.
PMOS(960) 및 PMOS(970)의 바디는 P 형 기판에 형성된 N-well을 공유하며, 플로팅 바디로 형성된다. 단위 화소(950)는 N-well 상에 일정한 거리를 두고 형성된 세 개의 P+ 영역(951, 952, 953) 및 영역 사이에 형성된 한 개의 제어 게이트(954)와 한 개의 플로팅 게이트(955)로 구성된다. 제1 P+ 영역(951)은 PMOS(960)의 소스로 동작하며, 구동전류 I_in이 인가된다. 제2 P+ 영역(952)는 PMOS(960)의 드레인 및 PMOS(970)의 소스로 동작한다. 이 구조는 PMOS를 레이아웃적으로 구현함에 있어서 2개의 PMOS에 각각 필요한 2 개의 P+ 영역을 하나로 합칠 수 있어서 단위 화소의 크기를 줄일 수 있는 장점이 있다. 제1 P+ 영역(951)과 제2 P+ 영역(952) 사이에 위치한 절연층의 상부에 제어 게이트(954)가 형성된다. 제3 P+ 영역(953)은 PMOS(970)의 드레인으로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제2 P+ 영역(952)과 제3 P+ 영역(953) 사이에 위치한 절연층의 상부에 플로팅 게이트(955)가 형성된다. 제1 내지 제3 P+ 영역(951, 952, 953) 및 제어 게이트(954)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(955)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 여기서, IVC는 커패시터에 충전된 전하를 구동전류 I_in으로 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(770)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 16a는 이미지 센서의 단위 화소의 회로를 도시한 또 다른 예시도이고, 도 16b는 도 16a에 도시된 이미지 센서의 단위 화소의 회로 단면을 예시적으로 도시한 도면이다.
단위 화소(1000)는 입사광을 광전변환하여 화소 전류를 출력한다. 이를 위해, 단위 화소(1000)는 입사된 빛을 광전변환하는 수광부 역할을 하는 PMOS(1020)와 PMOS(1020)에 연결되어 스위치 역할을 하는 NMOS(1010)로 구성된다. 여기서, PMOS(1020)는 입사된 빛으로 분극된 플로팅 게이트에 의한 전계로 소스와 드레인간 형성된 채널을 흐르는 화소 전류의 크기를 제어하며, NMOS(1010)는 셀렉트 트랜지스터로 동작하여 구동전류 I_in를 입력 받을 단위 화소(1000)를 선택하고 노출 시간을 결정하는 기능을 수행한다. NMOS(1010)의 게이트에 인가되는 SEL 제어 신호는 전원전압 VDD보다 큰 전압 신호일 수 있다.
NMOS(1010)는 P 형 기판에 형성되며, 바디는 접지전압 GND에 연결된다. PMOS(1020)는 P 형 기판에 형성된 N-well에 형성되며, 바디는 플로팅된다. NMOS(1010)는 P 형 기판에 형성된 제1 N+ 영역(1011), 제2 N+ 영역(1012), 제1 N+ 영역(1011)과 제2 N+ 영역(1012) 사이에 위치한 절연층의 상부에 형성된 제어 게이트(1013), 및 제3 P+ 영역(1014)로 구성된다. PMOS(1020)는 제1 P+ 영역(1021), 제2 P+ 영역(1022), 및 제1 P+ 영역(1021)과 제2 P+ 영역(1022) 사이에 위치한 절연층의 상부에 형성된 플로팅 게이트(1023)로 구성되며, 제1 P+ 영역(1021)과 제2 P+ 영역(1022)은 N-well에 형성된다. 제1 N+ 영역(1011)은 드레인으로 동작하며, 구동전류 I_in이 인가된다. 제2 N+ 영역(1012)은 NMOS(1010)의 소스로 동작한다. 제1 N+ 영역(1011)과 제2 N+ 영역(1012) 사이에 위치한 절연층의 상부에 제어 게이트(1013)가 형성된다. 제3 P+ 영역(1014)은 접지전압 GND에 연결된다. 여기서, 접지전압 GND는 NMOS(1010)가 스위치로 동작하기 위한 기준 전압이 될 수 있다. 제1 P+ 영역(1021)은 PMOS(1020)의 소스로 동작하며, NMOS(1010)의 소스와 연결된다. 제2 P+ 영역(1022)는 PMOS(1020)의 드레인으로 동작하며, 접지전압 GND에 연결되어 인가된 구동전류 I_in을 소모한다. 제1 P+ 영역(1021)과 제2 P+ 영역(1022) 사이에 위치한 절연층의 상부에 플로팅 게이트(1023)가 형성된다. 제1 및 제2 N+ 영역(1011, 1012), 제1 내지 제3 P+ 영역(1021, 1022, 1014), 및 제어 게이트(1013)의 상부에는 메탈 컨택을 위한 실리사이드층이 형성되나, 플로팅 게이트(1023)의 상부에는 빛의 반사를 억제하고 빛의 흡수 및 투과를 용이하게 하기 위하여 실리사이드층이 형성되지 않는다. 여기서, IVC는 커패시터에 충전된 전하를 구동전류 I_in으로 제공하여 접지전압 GND로 소모시키는 방식으로 리셋으로 충전된 전압이 수광부(770)에 의해 줄어든 전하량 변화를 신호로 생성할 수 있다. 한편, IVC는 회로적으로 전류 미러를 사용하거나 상기 구조에 더 포함할 수 있으며, 미러링된 전류를 전압 신호로 변환할 수도 있다.
도 17은 SOI 기판에 구현된 이미지 센서의 단위 화소의 회로를 도시한 예시도이다.
입사된 빛은 단위 화소의 플로팅 게이트에 완전히 흡수되지 못하고 투과될 수 있다. 특히, 장파장 대역의 가시광은 플로팅 게이트를 투과한 후 N-well과 P형 기판의 계면에 형성된 공핍 영역에 의해 흡수되어 전자-정공 쌍을 생성한다. 생성된 정공은 P형 기판으로 이동하지만 일정량의 전자는 N-well에 잔류할 수 있다. 대부분의 전자는 전원전압이 인가된 소스로 이동하지만 PN 접합면으로 작용하는 계면에 의한 전위 장벽으로 인해서 일정량의 전자가 소스로 이동하지 못하게 된다. 잔류하는 전자로 인해 N-well의 전자밀도가 증가하면 잔상효과와 같은 부정적인 효과가 발생할 수 있다. 전자의 잔류를 방지하기 위한 방법으로, 전원전압 또는 전류를 N-well에 공급하여 N-well 내부에 남은 전자를 지속적으로 제거할 수 있다. 한편, 전자 잔류의 원인인 계면을 형성하지 않기 위해서 SOI 기판을 사용할 수도 있다. SiO2층(1100) 상부에 N-well(1105)이 형성된다. 여기서, N-well(1105)의 하부는 SiO2층(1100)에 접하도록 형성될 수 있으므로, 이종접합(NP) 계면이 생성되지 않는다. 한편, 이외에도 SOI 기판은 온도 변화에 독립적이고, 노이즈 감소 효과가 크다.
일 실시예로, SiO2(1105) 상부의 실리콘층은 100~200nm의 두께 D6로 얇게 형성될 수 있다. 가시광 전용 센서를 제작할 경우, 700nm 이상의 파장을 갖는 근적외선에 의해 검출된 영상에 왜곡이 발생할 수 있다. 즉, 플로팅 게이트를 투과한 근적외선이 플로팅 게이트 및 N-well에 흡수되지 않도록 하기 위하여 SiO2(1105) 상부의 실리콘층의 두께 D6가 얇은 웨이퍼를 사용한다. 실리콘층의 두께 D6가 얇은 웨이퍼를 사용하면, 플로팅 게이트 및 N-well에서 근적외선에 의한 전자-정공 쌍의 생성을 감소시킬 수 있다. 이를 통해, 근적외선에 의한 컬러왜곡을 방지할 수 있으며, 외부 광학 렌즈 하부에 추가로 부착하여 사용하는 적외선 차단 필터를 사용하지 않아도 되는 장점이 있을 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 500, 600, 700, 750, 800, 850, 900, 950, 1000 : 단위 화소

Claims (21)

  1. 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소에 있어서,
    전원전압이 인가되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스;
    상기 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인;
    상기 소스와 상기 드레인 사이에 형성되어 전류가 흐르는 채널;
    상기 채널의 상부에 형성되는 절연층; 및
    빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 상기 소스와 상기 드레인 사이에 위치하도록 상기 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 상기 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하되,
    상기 단위 화소의 바디는 플로팅되고,
    상기 전계는 상기 소스에 인가된 상기 전원전압에 의해 상기 소스측으로 집중된 전자와 상기 드레인측으로 집중된 정공에 의해 채널에 전계를 작용하게 하는 단위 화소.
  2. 제1항에 있어서, 상기 절연층은 상기 플로팅 게이트의 하부에서 연장되도록 형성되는 단위 화소.
  3. 제1항에 있어서, 상기 절연층의 두께는 7nm 내지 10nm인 단위 화소.
  4. 제1항에 있어서, 상기 절연층은 high-K 절연체로 형성되는 단위 화소.
  5. 제1항에 있어서, 상기 플로팅 게이트는 진성으로 도핑되는 단위 화소.
  6. 제1항에 있어서, 상기 플로팅 게이트의 두께는 100nm 내지 1um인 단위 화소.
  7. 제1항에 있어서, 상기 플로팅 게이트의 하부 모서리는 면으로 형성되어 상기 전자가 분산되도록 하는 단위 화소.
  8. 제1항에 있어서, 상기 절연층은 상기 소스와 상기 드레인 사이에 위치하며 양측면이 경사진 트렌치에 형성되는 단위 화소.
  9. 제1항에 있어서, 상기 소스는
    상기 플로팅 게이트의 일측 하부에 형성되는 LDD(Lightly doped drain) 영역;
    상기 LDD 영역의 일측에 형성되는 P+ 영역;
    메탈 컨택을 위해서 상기 P+ 영역의 상부의 적어도 일부에 형성되는 실리사이드층을 포함하는 단위 화소.
  10. 제9항에 있어서, 상기 LDD 영역은 상기 플로팅 게이트의 일측 하부에 일정 깊이로 형성되어 상기 절연층으로부터 이격되는 단위 화소.
  11. 제9항에 있어서, 상기 LDD 영역은 상기 플로팅 게이트과의 전계를 낮추기 위해 낮은 도핑 농도로 형성되는 단위 화소.
  12. 제1항에 있어서, 상기 기판은 Epitaxial wafer인 단위 화소.
  13. 제1항에 있어서, 상기 기판은 SOI wafer인 단위 화소.
  14. 기판상에 형성되며 입사된 빛을 전기 신호로 변환하는 단위 화소에 있어서,
    입사된 빛에 의해 화소 전류를 출력하는 수광부; 및
    상기 화소 전류의 출력을 제어하는 셀렉트 트랜지스터를 포함하되,
    상기 수광부는
    상부에 메탈 컨택을 위한 실리사이드층이 형성된 소스,
    상기 소스로부터 이격되어 형성되며, 상부에 메탈 컨택을 위한 실리사이드층이 형성된 드레인,
    상기 소스와 상기 드레인 사이에 형성되어 전류가 흐르는 채널,
    상기 채널의 상부에 형성되는 절연층,
    빛의 흡수를 용이하게 하기 위해서 상부에 실리사이드층이 형성되지 않은 Nonsal구조를 가지며, 상기 소스와 상기 드레인 사이에 위치하도록 상기 절연층의 상부에 형성되며, 입사된 빛에 의해 발생한 전자-정공쌍에 의한 전계로 상기 채널을 흐르는 전류량을 제어하는 플로팅 게이트를 포함하고,
    상기 단위 화소의 바디는 플로팅되며,
    상기 전계는 상기 소스에 인가된 상기 전원전압에 의해 상기 소스측으로 집중된 전자와 상기 드레인측으로 집중된 정공에 의해 발생되는 단위 소자.
  15. 제14항에 있어서, 상기 수광부는 상기 기판에 형성된 N-well에 형성되는 단위 화소.
  16. 제15항에 있어서, 상기 수광부는 상기 N-well에 형성되며 리셋 신호를 입력 받는 Reset단을 더 포함하는 단위 화소.
  17. 제15항에 있어서,
    상기 N-well에 형성된 드레인,
    상기 기판에 형성되며, 전원전압을 입력 받는 소스, 및
    상기 드레인과 소스 사이에 위치하며 리셋 신호를 입력 받는 리셋 게이트를 더 포함하는 단위 화소.
  18. 제14항에 있어서, 상기 셀렉트 트랜지스터의 바디는 접지에 연결되는 단위 화소.
  19. 제14항에 있어서, 상기 수광부와 상기 셀렉트 트랜지스터는 바디를 공유하는 단위 화소.
  20. 제14항에 있어서, 상기 셀렉트 트랜지스터의 게이트에 높은 전압을 인가하기 위한 전하 펌프를 더 포함하는 단위 화소.
  21. 제14항에 있어서, 상기 플로팅 게이트의 상부로부터 이격되어 형성된 분극 유도 구조를 더 포함하는 단위 화소.
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