JP5246218B2 - 固体撮像装置の製造方法 - Google Patents

Description

本発明は、固体撮像装置の製造方法に関する。より詳細には、本発明は、電荷転送を効率的に行うことができるCMOS型の固体撮像装置の製造方法に関する。

近年、携帯電話等のモバイル機器は多機能化の一途を辿っており、なかでも動画や静止画像を手軽に撮影することができるカメラ付きの携帯電話は、ユーザの嗜好を反映して広く普及している。そのようなモバイル機器は、長時間の使用に耐えられるように省電力化する必要があり、搭載されるカメラ（以下、撮像素子という）としても、CCDと比較して低消費電力化に適したCMOSイメージセンサを採用するのが好ましい。そのCMOSイメージセンサは、消費電力が低いというほかに、周辺回路を形成するのに必要なCMOSプロセスと両立して作製できるので安価という利点も有する。

CMOSイメージセンサの構造には幾つかのタイプがあるが、その一例が特許文献１の図１に開示されている。その構造によれば、フォトダイオードで発生した電子が転送ゲートの下を通って浮遊不純物拡散領域に転送され、該浮遊不純物拡散領域の電荷量が駆動トランジスタにおいて電圧に変換されて、その電圧が信号電圧として外部に出力される。

CMOSイメージセンサは、低電圧化が進んでも電荷転送効率が低下しないようにする必要がある。この点に鑑み、特許文献１では、その図６に示されるように、転送ゲートを浮遊不純物拡散領域上にまで延在させ、それにより転送ゲートと浮遊不純物拡散領域との容量結合を大きくしている。このようにすると、転送ゲートのチャネルがオンしたとき、上記の容量結合によって浮遊不純物拡散領域の電位が転送ゲートの正電位に引き上げられ、転送ゲートのチャネルから浮遊不純物拡散領域に電子が効率良く転送されることになる。

また、特許文献２では、その図１に示されるように、転送ゲートのチャネルとなるシリコン基板の表層の導電性をN型にすることにより、そのチャネルと浮遊不純物拡散領域とを同じ導電型にして、転送ゲートから浮遊不純物拡散領域へ電荷がスムーズに転送されるようにしている。

この他に、本発明に関連する技術が特許文献３〜５にも開示される。

特開２００３−１０１００６号公報 特開２００３−１１５５８０号公報 特開平８−３３５６８８号公報 特開２０００−１５２０８３号公報 特開２００２−１１０９５７号公報

ところが、上記の特許文献１では、転送ゲートを浮遊不純物拡散領域上にまで延在させる構造を開示するに留まり、そのような構造を実現する方法について見出していない。

一方、特許文献２では、転送ゲートの下のシリコン基板の導電性が全てN型にされているため、転送ゲートのチャネルがオンし易くなり、フォトダイオードに蓄積されている電子が転送ゲートを通って浮遊不純物拡散領域に溢れ出し易くなる。こうなると、フォトダイオードに蓄積することができる電子の量が減り、その電子量を電圧に変換した信号電圧値も小さくなるので、該信号電圧値とノイズ電圧値との比（S/N比）が小さくなって、撮像装置の雑音が大きくなる恐れがある。

本発明の目的は、フォトダイオードから浮遊不純物拡散領域への電荷転送を効率良く行うことができる固体撮像装置の製造方法を提供することにある。

本発明の第１の観点によれば、半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する第１窓を備えた第１レジストパターンを前記半導体基板の上方に形成する工程と、前記第１窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、前記第１レジストパターンを除去する工程と、前記第１レジストパターンを除去後、前記転送ゲートの第１側面が露出する第２窓を有し、且つ前記ゲート電極の第２側面を覆う第２レジストパターンを前記半導体基板の上方に形成する工程と、前記第２レジストパターンの第２窓を通じて前記半導体基板の表層に不純物を導入することにより、前記浮遊不純物拡散領域に、前記浮遊不純物拡散領域と同じ導電型を有する高濃度領域を形成する工程と、前記高濃度領域の形成後に、前記半導体基板を熱処理して、前記高濃度領域を前記転送ゲートの下まで延在させる工程と、前記第２レジストパターンを除去する工程と、前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入して、前記リセットトランジスタのドレイン領域を形成する工程とを有する固体撮像装置の製造方法が提供される。

本発明の第２の観点によれば、半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する窓を備えたレジストパターンを前記半導体基板の上方に形成する工程と、前記窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、前記レジストパターンの窓の影が前記ゲート電極の第２側面から現れる方向に前記半導体基板を傾けながら、前記窓を通じて前記半導体基板の表層に不純物をイオン注入することにより、前記浮遊不純物拡散領域に、前記浮遊不純物拡散領域と同じ導電型の高濃度領域を形成する工程と、前記レジストパターンを除去する工程と、前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体 基板の表層にフォトダイオードを形成する工程と、前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入することにより、前記リセットトランジスタのドレイン領域を形成する工程とを有する固体撮像装置の製造方法が提供される。

上記した本発明の第１の観点によれば、浮遊不純物拡散領域に高濃度領域を形成するので、高濃度領域内の不純物が転送ゲートの下方の半導体基板に拡散し、浮遊不純物拡散領域と転送ゲートとの間に大きなオーバーラップ容量を作り出すことができ、電荷転送効率が向上された固体撮像装置を製造することができる。

また、この高濃度領域を形成した後、浮遊不純物拡散領域を第２絶縁膜で覆いつつ、上記ドレイン領域の表層にシリサイド層を形成し、このシリサイド層と浮遊不純物拡散領域とを覆う第３絶縁膜を形成してもよい。この場合、高濃度領域とのコンタクトをとるための第１ホールと、シリサイド層とのコンタクトをとるための第２ホールとを第３絶縁膜に形成するのが好ましい。そして、第１、第２ホールに対し、それぞれ条件の異なる第１、第２エッチング条件を採用することにより、各ホールの下の材料の違いによって、一方のホールが他方のホールよりも深く削れて各ホールのコンタクト特性がばらつくのを防ぐことができる。

上記した本発明の第２の観点によれば、斜めイオン注入により高濃度領域を形成する際、レジストパターンの窓の影により、リセットトランジスタのゲート電極寄りの浮遊不純物拡散領域には高濃度領域が形成されない。そのため、リセットトランジスタのゲート電極の下には不純物が殆ど拡散しないので、そのゲート電極と浮遊不純物拡散領域とのオーバーラップ容量を低減できる。

この場合、転送ゲートの第１側面の下へ不純物が打ち込まれる方向に半導体基板を傾けて斜めイオン注入を行うことにより、転送ゲートの下へ不純物が打ち込まれるので、不純物が拡散する前に高濃度領域を転送ゲートに重複させることができる。従って、熱処理工程により不純物が拡散すると、本発明の第１の観点と比較して高濃度領域が転送ゲートに大きく重複するので、これらの間のオーバーラップ容量が一層大きくなり、電荷転送効率を更に向上させることができる

図１は、本発明の第１実施形態に係る固体撮像装置の回路図である。 図２は、本発明の第１実施形態に係る固体撮像装置の単位画素の回路図である。 図３は、本発明の第１実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 図４（ａ）、（ｂ）は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部断面図（その１）である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部断面図（その２）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部断面図（その３）である。 図７（ａ）、（ｂ）は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部断面図（その４）である。 図８（ａ）、（ｂ）は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部断面図（その５）である。 図９は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部断面図（その６）である。 図１０は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部断面図（その７）である。 図１１は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部平面図（その１）である。 図１２は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部平面図（その２）である。 図１３は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部平面図（その３）である。 図１４は、本発明の第１実施形態に則した製造工程途中の固体撮像装置の要部平面図（その４）である。 図１５は、本発明の第１実施形態に係る固体撮像装置のポテンシャルの様子を示す図である。 図１６（ａ）、（ｂ）は、本発明の第１実施形態の利点を定性的に説明するために、第１実施形態の固体撮像装置の断面に各種の容量を書き加えた図である。 図１７（ａ）は、本発明の第１実施形態において、電荷転送の前後における浮遊不純物拡散領域のポテンシャルの深さの差（VR(2)−VR(0)）のC2（転送ゲート−浮遊不純物拡散領域間のオーバーラップ容量）依存性を示すグラフであり、図１７（ｂ）は、感度のC2依存性を示すグラフである。 図１８は、本発明の第１の実施の形態において、式(7)と式(8)との積のC2依存性を示すグラフである。 図１９は、本発明の第２実施形態に則した製造工程途中の固体撮像装置の要部断面図である。 図２０（ａ）、（ｂ）は、本発明の第１、第２実施形態の両方が好適に適用される固体撮像装置の平面レイアウトであり、図２０（ｃ）は、第１実施形態のみが好適に適用される固体撮像装置の平面レイアウトである。 図２１は、本発明の第３実施形態に係る固体撮像装置の要部平面図である。 図２２（ａ）、（ｂ）は、本発明の第３実施形態に係る固体撮像装置の変形例を示す平面図である。 図２３は、本発明の第４実施形態に係る固体撮像装置の要部断面図である。 図２４は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部断面図（その１）である。 図２５は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部断面図（その２）である。 図２６は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部断面図（その３）である。 図２７は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部断面図（その４）である。 図２８は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部断面図（その５）である。 図２９は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部断面図（その６）である。 図３０は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部断面図（その７）である。 図３１は、本発明の第５実施形態に則した製造工程途中の固体撮像装置の要部平面図である。 図３２は、本発明の第６実施形態に則した製造工程途中の固体撮像装置の要部断面図（その１）である。 図３２は、本発明の第６実施形態に則した製造工程途中の固体撮像装置の要部断面図（その２）である。 図３４（ａ）、（ｂ）は、本発明の第７実施形態に則した製造工程途中の固体撮像装置の要部断面図である。 図３５は、本発明の第７実施形態に則した製造工程途中の固体撮像装置の要部平面図である。 図３６は、本発明の第８実施形態に係る固体撮像装置の回路図である。 図３７は、本発明の第８実施形態に係る固体撮像装置の単位画素と電圧供給回路の回路図である。 図３８は、本発明の第８施形態に係る固体撮像装置の動作を示すタイミングチャートである。 図３９は、本発明の第８実施形態の利点を定性的に説明するために、固体撮像装置の断面に各種の容量を書き加えた図である。 図４０は、本発明の第１０実施形態に係る固体撮像装置の読み出し動作を模式的に示す平面図である。 図４１は、本発明の第１１実施形態に係る固体撮像装置ユニットの断面図である。

以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。

（第１実施形態）
最初に、本発明の第１の実施の形態に係る固体撮像装置について説明する。

図１は、本実施形態に係る固体撮像装置の回路図である。

この固体撮像装置は、CMOSイメージセンサであり、動画、静止画を問わず撮影することができる。

図１に示されるように、このイメージセンサは、平面的には画素領域Aと周辺回路領域Bとに大別され、このうちの画素領域Aには、単位画素Uが行方向と列方向に反復して複数配列される。

一方、周辺回路領域Bには、行選択回路９０、信号読み出し／ノイズキャンセル回路９１、コラムアンプ／AD変換回路９２が図示のように形成される。このうち、行選択回路９０には、一つの行内の単位画素Uに共通の行選択線SEL、リセット線RST、転送ゲート線TG、オーバーフロードレイン線OFDが電気的に接続される。そして、信号読み出し／ノイズキャンセル回路９１には、一つの列内の単位画素Uに共通の垂直信号線CLが電気的に接続される。

各単位画素Uから読み出された信号電圧は、垂直信号線CLを通って信号読み出し／ノイズキャンセル回路９１に入力されるが、各単位画素U内のトランジスタやフォトダイオードの製造バラツキ等により、その信号電圧にはノイズが含まれる。信号読み出し／ノイズキャンセル回路９１は、このノイズを除去するために相関二重サンプリング(CDS: Corelated Double Sampling)を行った後、ノイズの無いクリアな信号電圧をコラムアンプ／AD変換回路９２に出力する。

そのコラムアンプ／AD変換回路９２では、信号電圧が適当な電圧値にまで増幅された後、イメージセンサの外部に出力される。

図２は、単位画素Uの回路図である。

図２に示されるように、単位画素Uは、受光量に応じた量の電子を発生するフォトダイオードPDを有すると共に、該フォトダイオードPDで発生した電子を後段の浮遊不純物拡散領域２２に転送するための転送トランジスタTR_TGを備える。浮遊不純物拡散領域２２は、シリコン基板上にN型の不純物を導入してなり、リセットトランジスタTR_RSTのソースを兼ねると共に、検出トランジスタTR_SFのゲート電極に電気的に接続される。そして、検出トランジスタTR_SFのソースには、選択トランジスタTR_SELのドレインが電気的に接続される。

このような回路構成によれば、検出トランジスタTR_SFがソースフォロワーとして機能するので、浮遊不純物拡散領域２２内に蓄積された電子の量に応じて検出トランジスタTR_SFのゲート電圧が変化し、フォトダイオードの受光量に応じた出力電圧が検出トランジスタTR_SFのソースから得られることになる。

次に、本実施形態に係る固体撮像装置の動作について、図３を参照しながら簡単に説明する。なお、以下の説明では、図１と図２も併せて参照する。

図３は、このCMOSイメージセンサの動作を示すタイミングチャートである。

図３に示されるように、最初のステップでは、全ての行のリセット線RST（図２参照）をハイレベルにし、全行のリセットトランジスタTR_RSTを一括してオン状態にする。これにより、浮遊不純物拡散領域２２に残留していた電荷がリセットトランジスタTR_RSTを通って外部に排出されると共に、全行の浮遊不純物拡散領域２２の電位が電源線VRのリセット電圧VR⁽⁰⁾（例えば１．８V）に一括してリセットされる。この後に、全行のリセット線RSTがローレベルにされ、全ての単位画素UのリセットトランジスタTR_RSTがオフ状態となる。なお、このステップでは、図２中のリセットトランジスタTR_RST以外のトランジスタはオフ状態のままである。

次に、全ての行の転送ゲート線TGをハイレベルにし、転送トランジスタTR_TGを全ての単位画素Uで一括してオン状態にする。その結果、全ての単位画素Uにおいて、フォトダイオードPDに蓄積されていた電子が転送トランジスタTR_TGのチャネルを通って浮遊不純物拡散領域２２に一括して転送される。更に、電子が転送されたことによって、その電子の量に応じて浮遊不純物拡散領域２２の電位がΔＶだけ低下する。

この後に、全行の転送ゲート線TGは再びローレベルに戻され、全ての画素の転送トランジスタTR_TGが一括してオフ状態となる。

次いで、全ての行のオーバーフロードレイン線OFDをハイレベルにし、全て単位画素UのオーバーフロードレイントランジスタTR_OFDを一括してオン状態にし、フォトダイオードPDに残留する電子をオーバーフロードレイントランジスタTR_OFDから外部に排出する。この後に、全行のオーバーフロードレイン線OFDをローレベルにし、オーバーフロードレイントランジスタTR_OFDを全ての行で一括してオフ状態にする。

続いて、第ｎ行目の行選択線SELをハイレベルにし、この行選択線SELに繋がるｎ行目の全ての選択トランジスタTR_SELを一括してオン状態にする。これにより、各列の検出トランジスタTR_SFのソース電圧が、その列に繋がる垂直信号線CLに信号電圧として一斉に出力されることになる。出力された信号電圧は、フォトダイオードPDの受光量を反映したものとなっており、信号読み出し／ノイズキャンセル回路９１（図１参照）内においてサンプルホールドされる。その後、ｎ行目の行選択線SELをローレベルにし、ｎ行目の選択トランジスタTR_SELをオフ状態にする。

次に、第ｎ行目のリセット線RSTを再びハイレベルにし、第ｎ行目のリセットトランジスタTR_RSTをオン状態にする。その結果、浮遊不純物拡散領域２２内の電子がリセットトランジスタTR_RSTを通って外部に排出されると共に、浮遊不純物拡散領域２２の電位がリセット電圧VR⁽⁰⁾（約１．８V）に再びリセットされる。この後に、リセット線RSTをローレベルにし、リセットトランジスタTR_RSTをオフ状態にする。

次いで、第ｎ行目の行選択線SELを再びハイレベルにし、第ｎ行目の選択トランジスタTR_SELをオン状態にする。これにより、浮遊不純物拡散領域２２に電子が存在しない場合の信号電圧（以下、暗時電圧と言う）が、各列の垂直信号線CLから信号読み出し／ノイズキャンセル回路９１（図１参照）に出力される。

信号読み出し／ノイズキャンセル回路９１では、そこにおいて既にサンプルホールドされていた信号電圧と、上記の暗時電圧との差をとるCDSを行うことにより、信号電圧に含まれているノイズをキャンセルし、ノイズが低減された信号電圧を後段に出力する。

上記のようにして第ｎ行目の信号を読み出した後は、第ｎ＋１行目以降の行に対してもこれと同じことを順次行うことにより、全画素の信号電圧を得て、一つの静止画像を得る。

次に、本実施形態に係る固体撮像装置の製造方法について説明する。

図４〜図１０は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。

なお、以下では、図１１〜図１４も併せて参照する。図１１〜図１４は、本実施形態に則した製造工程途中の固体撮像装置の要部平面図である。

最初に、図４（ａ）に示す断面構造を得るまでの工程について説明する。

まず、P型シリコン基板１の表面にSTI(Shallow Trench Isolation)用の溝を形成し、その溝の中に素子分離絶縁膜４としてSiO₂膜を埋め込む。素子分離の構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)を用いても良い。

次に、画素領域Aの全面をレジストパターン（不図示）で覆いながらイオン注入を行うことにより、周辺回路領域Bのシリコン基板１にPウエル２とNウエル３とを形成する。なお、P型不純物としてはボロン、N型不純物としてはリンが使用され、各不純物に対して別々のレジストパターンを使用することにより、これらの不純物の打ち分けが行われる。

次に、周辺回路領域Bの全面を覆うレジストパターンをシリコン基板１の上に形成した後、画素領域AにP型不純物としてボロンをイオン注入することにより、画素領域AにPウエル２ａを形成する。

その後に、シリコン基板１の表面に熱酸化膜を厚さ５〜１０nmに形成し、それを第１絶縁膜５とする。

次に、SiH₄ガスを使用する熱CVD法により、第１絶縁膜５の全面にポリシリコン膜を厚さ１００〜２５０nmに形成する。その後に、このポリシリコン膜をフォトリソグラフィ法によりパターニングすることにより、第１絶縁膜５の上に第１〜第６ゲート電極６〜１１及び転送ゲート１２を間隔をおいて形成する。これらのうち、転送ゲート１２は、転送トランジスタTR_TG（図２参照）のゲート電極として機能する。

次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。まず、Nウエル３の上に窓を有するレジストパターン（不図示）をシリコン基板１上に形成し、そのレジストパターンをマスクに使用しながら、P型不純物としてボロンをNウエル３にイオン注入する。これにより、第１ゲート電極６の両側方には、第１、第２P型不純物拡散領域１３、１４が形成されることになる。この後に、上記のレジストパターンは除去される。

次いで、第３ゲート電極８から第４ゲート電極９に至る部分のシリコン基板１と、Nウエル３とを覆う第１レジストパターン４３を形成し、該第１レジストパターン４３をマスクにしながら加速エネルギ２０keV、ドーズ量４×１０¹³cm^-2の条件でシリコン基板１にリンをイオン注入する。このイオン注入の際、第２〜第４ゲート電極７〜９と転送ゲート１２とがマスクとなるので、これらのゲート電極の側方には第１〜第６N型不純物拡散領域１５〜２０がセルフアライン的に形成されることになる。

この後に、第１レジストパターン４３は除去される。

次に、図５（ａ）に示されるように、転送ゲート１２と第４ゲート電極９との間に第１窓２１ａを有する第２レジストパターン２１を半導体基板１の上方に形成する。その第１窓２１ａは、転送ゲート１２の第１側面１２ａと、これに対向する第４ゲート電極９の第２側面９ａとが露出するだけの大きさを有するように開口される。

その後に、第１〜第６N型不純物拡散領域１５〜２０よりも不純物濃度が薄くなるような条件、例えば加速エネルギ２０keV、ドーズ量０．５〜１×１０¹³cm^-2の条件を用い、第１窓２１ａを通じてリン等のN型不純物を半導体基板１の表層にイオン注入することにより、第１窓２１に露出する各ゲート９、１２をマスクとしながらこれらの側方に浮遊不純物拡散領域２２をセルフアライン的に形成する。

その後に、第２レジストパターン２１は除去される。

この工程を終了後の平面図は図１１のようになり、先の図５（ａ）の周辺回路領域Bの断面図は図１１のI−I線に沿う断面に相当し、画素領域Aの断面図は図１１のII−II線に沿う断面に相当する。

図１１に示されるように、単位画素Uは、その周囲が素子分離絶縁膜４で囲まれると共に、浮遊不純物拡散領域２２と第４N型不純物拡散領域１８がともにL字状に屈曲した平面レイアウトとなっている。このような平面レイアウトを採用すると、第３ゲート電極８と転送ゲート１２との間に後で形成されるフォトダイオードの受光面積を広くしながら、単位画素Uを縦横に高密度に配列することができ、デバイスの高密度化を図ることができる。

ところで、上記のイオン注入を終了した後に熱処理工程を行うと、浮遊不純物拡散領域２２内のリンがシリコン基板１の横方向に拡散して転送ゲート１２や第４ゲート電極９の下にまで拡散する。従って、シリコン基板１の上から見ると、浮遊不純物拡散領域２２は、転送ゲート１２や第４ゲート電極９と第１の幅ｄ１で重なることになる。その幅ｄ１は、上記のイオン注入条件では０．００〜０．０５μmとなるが、そのイオン注入条件を適当に最適化することにより、０．０３μmとするのが好ましい。

同様の理由より、浮遊不純物拡散領域２２よりも前に形成しておいた第１〜第６N型不純物拡散領域１５〜２０も、第２〜第６ゲート電極７〜１１と第２の幅ｄ２で重なって見える。ところが、これら第１〜第６N型不純物拡散領域１５〜２０の不純物濃度は浮遊不純物拡散領域２２よりも高いので、各N型不純物拡散領域１５〜２０の横方向の広がりは浮遊不純物拡散領域２２よりも大きくなる。その結果、重なりの幅ｄ２は、第１の幅ｄ１よりも広くなって、約０．０５μm程度となる。

次いで、図５（ｂ）に示されるように、転送ゲート１２の第１側面１２ａが露出する第２窓２３ａを有し、且つ第４ゲート電極９の第２側面９ａを覆う第３レジストパターン２３をシリコン基板１の上方に形成する。その第２窓２３ａは、第２側面９ａから十分な距離Ｄ、例えば０．２μm以上の距離をおいて形成される。

そして、第１〜第６N型不純物拡散領域１５〜２０や浮遊不純物拡散領域２２を形成したときよりも不純物濃度が高くなる条件、例えば加速エネルギ２０keV、ドーズ量１〜２×１０¹⁵cm^-2の条件を採用して、第２窓２３ａを通じてリン等のN型不純物を半導体基板１の表層にイオン注入することにより、転送ゲート１２寄りの浮遊不純物拡散領域２２に高濃度領域２２ａを形成する。

このイオン注入の際、第２窓２３ａに露出する転送ゲート１２がマスクとなるので、イオン注入の直後では、高濃度領域２２ａが転送ゲート１２に対してセルフアライン的に形成されるが、その高濃度領域２２ａのリン濃度が高いので、熱処理工程を行うと、高濃度領域２２ａ内のリンが転送ゲート１２の下に多く拡散し、高濃度領域２２ａが転送ゲート１２の下に延長された構造が得られる。

一方、第４ゲート電極９寄りの高濃度領域２２ａでは、第２窓２２ａを第４ゲート電極９から十分な距離Ｄだけ離したので、高濃度領域２２ａ内のリンが第４ゲート電極９の下にまで拡散せず、高濃度領域２２ａが第４ゲート電極９の下にまで延長されることは無い。

この後に、第３レジストパターン２３は除去される。

この工程を終了後の平面図は図１２のようになり、先の図５（ｂ）の周辺回路領域Bの断面図は図１２のI−I線に沿う断面に相当し、画素領域Aの断面図は図１２のII−II線に沿う断面に相当する。

図１２に示されるように、高濃度領域２２ａの両側の縁は素子分離絶縁膜４によって画定される。そして、高濃度領域２２ａは転送ゲート１２と第３の幅ｄ３で重なるが、第１〜第６N型不純物拡散領域１５〜２０や浮遊不純物拡散領域２２と比較して高濃度領域２２の不純物濃度を高くしたので、その幅ｄ３は、既述の幅ｄ１、ｄ２よりも広くなる。上記のイオン注入条件では、幅ｄ３は約０．０５〜０．３０μmとなるが、そのイオン注入条件を適当に最適化することにより、約０．１５μmとするのが好ましい。

なお、上記した工程によれば、各幅ｄ１〜ｄ３の大小関係は、ｄ１＜ｄ２＜ｄ３となることに注意されたい。

次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第３ゲート電極８と転送ゲート１２との間のフォトダイオード形成領域に、加速エネルギ３０〜３００keV、ドーズ量１〜５×１０¹²cm^-2の条件でリンを複数回、例えば２〜４回イオン注入し、埋め込みN型不純物拡散層２４を形成する。このようにイオン注入を複数回に分けて行うことにより、埋め込みN型不純物拡散層２４を基板深くに形成することができると共に、不純物の濃度プロファイルを深さ方向で一様に均すことができる。

その後に、加速エネルギ１０〜３０keV、ドーズ量約１×１０¹³cm^-2の条件で、埋め込みN型不純物拡散層２４の表層にボロンをイオン注入してP⁺シールド層２５を形成する。これにより、転送ゲート１２の側面のうち、第１側面１２ａとは反対側の第３側面１２ｂの側方に、P型のシリコン基板１、埋め込みN型不純物拡散層２４、及びP⁺シールド層２５で構成されるP⁺NP型の埋め込みフォトダイオードPDが形成される。P⁺シールド層２５は、その下の埋め込みN型不純物拡散層２４がSiO₂よりなる第１絶縁膜５と広く接するのを防止し、埋め込みN型不純物拡散層２４と第１絶縁膜５との界面に沿ったジャンクションリークを低減する役割を担う。

なお、上記したリンやボロンの打ち分けは、各不純物に別々のレジストを用いて行われる。

次いで、図６（ｂ）に示すように、第１〜第６ゲート電極６〜１１、各不純物拡散領域１３〜２０、及び浮遊不純物拡散領域２２を覆う第２絶縁膜２６としてSiO₂膜をCVD法により厚さ約１００nm程度に形成する。なお、減圧CVD法により形成されたシリコン窒化膜を第２絶縁膜２６として用いてもよい。このようにシリコン窒化膜を形成する場合、成膜時の基板温度は例えば７００〜８００℃に保持される。

その後、図７（ａ）に示すように、浮遊不純物拡散領域２２の上の第２絶縁膜２６を覆う第４レジストパターン２７を形成した後、この第４レジストパターン２７をマスクに使用しながら、RIE(Reactive Ion Etching)によって第１、第２絶縁膜５、２６を異方的にエッチングする。その結果、各ゲート電極６〜１１の側面において第２絶縁膜２６が絶縁性サイドウォール２６ａ〜２６ｊとして残されると共に、第１絶縁膜５がパターニングされて各ゲート電極６〜１１の下にゲート絶縁膜５ａ〜５ｅとして残される。

なお、第４レジストパターン２７の下の第２絶縁膜２６はエッチングされずに残る。また、ゲート絶縁膜５ｃは、第３、第４ゲート電極８、９及び転送ゲート１２に共通となる。

この後に、第４レジストパターン２７は除去される。

次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、第２〜第６ゲート電極７〜１１と、その側面に形成された絶縁性サイドウォール２６ｃ〜２６ｊとをマスクに使用しながら、加速エネルギ２０keV、ドーズ量２×１０¹⁵cm^-2の条件で、第１〜第６N型不純物拡散領域１５〜２０にリンを高濃度に注入し、各N型不純物拡散領域１５〜２０をLDD(Lightly Doped Drain)構造にする。更に、これと同程度の条件で、第１、第２P型不純物拡散１３、１４にボロンをイオン注入し、P型不純物拡散１３、１４もLDD構造にする。

続いて、各不純物拡散層１３〜２０と各ゲート電極６〜１１のそれぞれの表面に形成された自然酸化膜をHF処理等によって除去した後、スパッタ法によりコバルト層を全面に約５〜３０nmの厚さに形成する。なお、コバルト層に代えて、チタン層やニッケル層等の高融点金属層を形成してもよい。

次に、基板温度６５０〜７５０℃、処理時間約３０〜９０秒のRTA(Rapid Thermal Anneal)を行うことにより、コバルト層とシリコンとを反応させ、各不純物拡散層１３〜２０の表面にコバルトシリサイド層２８ａ〜２８ｈを形成する。そのコバルトシリサイド層は、各ゲート電極６〜１１の上面にも形成され、これらのゲート電極６〜１１が低抵抗化される。この後に、未反応のコバルト層をウエットエッチングして除去する。

ここまでの工程により、周辺回路領域Bには、Pチャネル型、Nチャネル型の周辺トランジスタTR_P、TR_Nが隣り合ったCMOS(Complementary MOS)構造が形成される。各周辺トランジスタTR_P、TR_Nは、それぞれP型不純物拡散領域１３、２４やN型不純物拡散領域１５、１６をソース／ドレイン領域とする。

また、画素領域Aにおいては、オーバーフロードレイントランジスタTR_OFD、転送トランジスタTR_TG、リセットトランジスタTR_RST、検出トランジスタTR_SF、選択トランジスタTR_SELが図示のように形成される。これらのトランジスタのうち、転送トランジスタTR_TGは、フォトダイオードPDをソース領域とし、浮遊不純物拡散領域２２をドレイン領域とする。

なお、第４ゲート電極９の側面のうち、第２側面９ａとは反対側の第４側面９ｂの側方に露出する第４N型不純物拡散領域１８は、リセットトランジスタTR_RSTのドレイン領域として機能する。そして、浮遊不純物拡散領域２２は、このリセットトランジスタTR_RSTのソース領域として機能する。

そして、検出トランジスタTR_SFは、第４N型不純物拡散領域１８をソース領域とすると共に、第５N型不純物拡散領域１９をドレイン領域とする。

この工程を終了後の平面図は図１３のようになり、先の図７（ｂ）の周辺回路領域Bの断面図は図１３のI−I線に沿う断面に相当し、画素領域Aの断面図は図１３のII−II線に沿う断面に相当する。

次に、図８（ａ）に示す断面構造を得るまでの工程について説明する。

まず、シリコン基板１の全面に、第３絶縁膜２９としてSiO₂膜をHDPCVD(High Density Plasma CVD)法により形成し、各トランジスタTR_P、TR_N、TR_OFD、TR_TG、TR_RST、TR_SF、TR_SELの間のスペースをその第３絶縁膜２９で埋め込む。その後に、CMP(Chemical Mechanical Polishing)法により第３絶縁膜２９の上面を研磨して平坦化すると共に、シリコン基板１の平坦面上での第３絶縁膜２９の厚さを約７００nm程度にする。

その後に、第３絶縁膜２９の上にフォトレジストを塗布し、それを露光・現像することにより、高濃度領域２２ａ上にホール形状の窓を備えたレジストパターン（不図示）を形成する。次いで、CF₄とCHF₃との混合ガスをエッチングガスとして使用すると共に、SiO₂のエッチレートがシリコンのエッチレートよりも高くなるような第１のエッチング条件を用いるRIEにより、高濃度領域２２ａ上のゲート絶縁膜５ｃ、第２絶縁膜２６、及び第３絶縁膜２９に第１ホール２９ａを形成する。

この後に、第３絶縁膜２９上のレジストパターンは除去される。

次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、各コバルトシリサイド２８ａ〜２８ｆ、２８ｈの上にホール形状の窓を備えたレジストパターン（不図示）を第３絶縁膜２９の上に形成する。そして、CF₄とCHF₃との混合ガスをエッチングガスとして使用し、SiO₂のエッチレートがコバルトシリサイドのエッチレートよりも高くなるような第２のエッチング条件を用いるRIEにより、各コバルトシリサイド層２８ａ〜２８ｆ、２８ｈの上に第２ホール２９ｂ〜２９ｈを形成する。

ところで、上記では、第１ホール２９ａと第２ホール２９ｂ〜２９ｈとを別々のエッチング条件で形成したが、これに代えて、各ホール２９ａ、２９ｂを同じエッチング条件で同時に形成することも考えられる。しかしながら、この方法では、エッチングストッパとなるコバルトシリサイド層２８ａ〜２８ｆ、２８ｈによって第２ホール２９ｂ〜２９ｈの下ではエッチングが停止するのに対し、第１ホール２９ａの下にはエッチングストッパとなる膜が無いので、第１ホール２９ａ下のシリコン基板１が掘られてしまい、第１ホール２９ａのコンタクト特性がばらつくという不都合を招いてしまう。

これに対し、上記のように、第１ホール２９ａと第２ホール２９ｂ〜２９ｈとを別々に形成し、シリコンがエッチングストッパとなる第１のエッチング条件で第１ホール２９ａを形成することにより、第１ホール２９ａのエッチングをシリコン基板１の上面上で停止させることができ、第１ホール２９ａのコンタクト特性が単位画素U毎にばらつくのを防ぐことができる。

なお、ホールの形成順序を上とは逆にし、第２のエッチング条件で第２ホール２９ｂ〜２９ｈを形成した後に、第１のエッチング条件で第１ホール２９ａを形成しても上記と同様の利点を得ることができる。

次に、図９に示す断面構造を得るまでの工程について説明する。

最初に、第１、第２ホール２９ａ、２９ｂ〜２９ｈの内面と第３絶縁膜２９の上面に、グルー膜としてスパッタ法によりTi膜とTiN膜を順に形成する。そのTi膜とTiN膜は、例えば、共に３０nm程度の厚さに形成される。次いで、WF₆ガスを使用するCVD法によりこのグルー膜上にW（タングステン）膜を形成し、第１、第２ホール２９ａ、２９ｂ内をこのW膜で完全に埋め込む。その後に、第３絶縁膜２９の上面に形成された余分なグルー膜とW膜とをCMP法により除去し、これらの膜を第１、第２導電性プラグ３０ａ、３０ｂ〜３０ｈとして第１、第２ホール２９ａ、２９ｂ〜２９ｈの中に残す。

その第１導電性プラグ３０ａは、高濃度領域２２ａと電気的に接続され、第２導電性プラグ３０ｂ〜３０ｈは、その下にあるコバルトシリサイド層２８ａ〜２８ｈを介して各不純物拡散領域１３〜２０と電気的に接続される。

続いて、第３絶縁膜２９と各導電性プラグ３０ａ、３０ｂ〜３０ｈのそれぞれの上面上に、金属積層膜として厚さ３０nmのTi膜、厚さ３０nmのTiN膜、厚さ３００〜５００nmのAl膜、厚さ５〜１０nmのTi膜、厚さ５０〜１００nmのTiN膜をこの順にスパッタ法により形成する。その後に、この金属積層膜をフォトリソグラフィ法によりパターニングして、各導電性プラグ３０ａ、３０ｂ〜３０ｈと電気的に接続される一層目金属配線３１とする。

この工程を終了後の平面図は図１４のようになり、先の図９の周辺回路領域Bの断面図は図１４のI−I線に沿う断面に相当し、画素領域Aの断面図は図１４のII−II線に沿う断面に相当する。但し、図１４では、第２、第３絶縁膜２６、２９を省略してある。

図１４に示されるように、各ゲート６〜１１の上には、第３導電性プラグ３０ｐ〜３０ｖが形成されるが、これらの導電性プラグは第２導電性プラグ３０ｂ〜３０ｈ（図９参照）と同時に形成される。そして、第１導電性プラグ３０ａ上の一層目金属配線３１は、第５ゲート電極１０上の第３導電性プラグ３０ｕ上にまで延在し、これにより浮遊不純物拡散領域２２と検出トランジスタTR_SFのゲート（第５ゲート電極１０）とが電気的に接続された構造が得られる。なお、これ以外の一層目金属配線３１は、図の簡略化のため、図１４では省略してある。

次に、図１０に示す断面構造を得るまでの工程について説明する。

まず、一層目金属配線３１と第３絶縁膜２９の上に、第４絶縁膜３２としてHDPCVD法によりSiO₂膜を形成した後、その第４絶縁膜膜３２の上面をCMP法により研磨して平坦化する。その後、第１、第２導電性プラグ３０ａ、３０ｂや一層目金属配線３１と同じような工程を行うことにより、第４導電性プラグ３３と二層目金属配線３４を形成する。

更に、このような工程を繰り返し行い、第５絶縁膜３５、第５導電性プラグ３６、三層目金属配線３７、第６絶縁膜３８、第６導電性プラグ３９、四層目金属配線４０をこの順に形成する。

これらのうち、最上層の金属配線となる四層目金属配線４０は、フォトダイオードPDの上に窓４０ａを有すると共に、フォトダイオードPD以外の部分の画素領域Aを覆うように形成され、フォトダイオードPDに不要な光が入射するのを防ぐ遮光膜としての機能も兼ねる。

続いて、この四層目金属配線４０を覆う第７絶縁膜４１としてSiO₂膜をHDPCVD法により形成した後、その第７絶縁膜４１の上面をCMP法により研磨して平坦化する。

そして最後に、デバイスを保護するカバー膜４２としてSiN膜を第７絶縁膜４１上にプラズマCVD法により厚さ３００〜７００nm程度に形成する。

以上により、本実施形態に係る固体撮像装置基本構造が完成する。この固体撮像装置は、CMOSプロセスと両立して作製されたCMOSイメージセンサである。

上記した本実施形態によれば、図１３の平面図に示したように、浮遊不純物拡散領域２２に高濃度領域２２ａを設け、該高濃度領域２２ａからの不純物の拡がりを利用して転送ゲート１２の側面１２ａが浮遊不純物拡散領域２２に重なるようにし、且つ、その重なりの幅ｄ３を周辺トランジスタにおける重なり幅ｄ２よりも広くした。

このようにすると、図１５のポテンシャル図に示されるように、転送ゲート１２に正電位を与えて転送ゲート１２下のチャネルをオンすると、転送ゲート１２と浮遊不純物拡散領域２２とのオーバーラップ容量によって、浮遊不純物拡散領域２２の電位が転送ゲート２２の正電位側に引き上げられる。従って、フォトダイオードPDから浮遊不純物拡散領域２２転送される電子から見ると、不純物拡散領域２２のポテンシャルが深くなるので、電子の転送経路に沿ってポテンシャルの勾配が急になり、フォトダイオードPDから不純物拡散領域２２に電子をスムーズに転送することができる。

更に、図３のタイミングチャートに示したように、電荷転送以外のときには、転送ゲート線TGがローレベルになるので、上記のオーバーラップ容量を通じて浮遊不純物拡散領域２２の電位も下がり、浮遊不純物拡散領域２２とシリコン基板１との間の電位差を下げることができ、これらの間のジャンクションリークを低減することができる。

しかも、図１３に示した第３の幅ｄ３は、転送ゲート１２のゲート長よりも短く、特許文献２のように転送ゲート１２の下の全面の導電性をN型にしていないので、転送ゲート１２を接地電位にすることでその下のチャネルを完全にオフ状態にすることができる。そのため、フォトダイオードPDで発生した電子が、特許文献２のように転送前に転送ゲート１２の下を通って浮遊不純物拡散領域２２に溢れ出すことが無いので、特許文献２よりも多くの電子を転送前にフォトダイオードPDに蓄積することができる。この結果、その電子を電圧に変換してなる信号電圧の大きさが特許文献２よりも大きくなるので、信号電圧のS/N比が小さくなるのを防ぎつつ、電子の転送効率を向上させることができる。

更に、本実施形態では、図１３の平面図に示したように、浮遊不純物拡散領域２２の第４ゲート電極９側の不純物濃度を、周辺トランジスタTR_NのN型不純物拡散領域１５、１６よりも薄くすることにより、浮遊不純物拡散領域２２の不純物が第４ゲート電極９の下に拡散するのを抑え、第４ゲート電極９と浮遊不純物拡散領域２２との重なりの幅ｄ１を周辺回路における重なり幅ｄ２よりも狭くした。

これによれば、浮遊不純物拡散領域２２をリセットする際に、リセットトランジスタTR_RSTの第４ゲート電極９をオンからオフにしたとき、第４ゲート電極９と浮遊不純物拡散領域２２との対向面積が小さいので、これらの間のオーバーラップ容量が小さくなり、そのオーバーラップ容量を通じて不純物拡散領域２２の電位が第４ゲート電極９の接地電位側に引き下げられ難くなる。そのため、電子を浮遊不純物拡散領域２２に転送する際、その浮遊不純物拡散領域２２の深いポテンシャルを維持することが可能となるので、電子をスムーズに転送することができる。

更にまた、図１３の平面図に示したように、転送ゲート１２のチャネル幅W1を第４ゲート９のチャネル幅W2よりも広くしたので、転送ゲート１２が浮遊不純物拡散領域２２に重なる面積を、第４ゲート９が浮遊不純物拡散領域２２に重なる面積よりも相対的に大きくすることができる。これにより、浮遊不純物拡散領域のポテンシャルを深くすることが容易となり、電荷転送が一層効率的になる。

そして、本実施形態では、図１４の平面図に示したように、第５ゲート電極１０を浮遊不純物拡散領域２２に電気的に接続するための第３導電性プラグ３０ａを高濃度領域２２ａ上に設ける。このようにすると、第３導電性プラグ３０ａを埋め込むための第１ホール２９ａ（図９参照）が、転送ゲート１２のゲート長方向に位置ずれして素子分離絶縁膜４（図１４参照）の端にかかり、素子分離絶縁膜４がある程度削られても、高濃度領域２２ａが高濃度で深く形成されているので、高濃度領域２２ａ下のシリコン基板１に第３導電性プラグ３０ａが到達し難くなる。その結果、高濃度領域２２ａを形成せずに、薄くて浅い浮遊不純物拡散領域２２のみを形成する場合と比較して、P型のシリコン基板１とN型の浮遊不純物拡散領域２２とのジャンクションリークが第３導電性プラグの下において生じ難くなり、イメージセンサの画質を高めることができる。

更に、この第３導電性プラグ３０ａは、幅がＷ１（図１３参照）と広くなっている部分の高濃度領域２２ａ上に形成されるので、幅方向の位置合わせマージンを広くすることができる。

また、転送ゲート１２のゲート長方向に第１ホール２９ａが位置ずれをしない場合であっても、その第１ホール２９ａを高濃度領域２２ａ上に形成することで、第１ホール２９ａのエッチングの際にシリコン基板１の表層が多少削られても、第１導電性プラグ３０ａがシリコン基板１と直接コンタクトすることが無い。よって、高濃度領域２２ａを形成しない場合に必要な、第１ホール２９ａ内へのリンのコンタクト補償イオン注入（加速エネルギ３０keV、ドーズ量１×１０¹⁴cm^-2程度）や、注入されたリンを活性化するための活性化アニール（基板温度８００℃、処理時間３０秒程度）等の工程を省くことができ、工程の簡略化を図ることができる。

図１６（ａ）、（ｂ）は、上記の利点を定性的に説明するために、本実施形態のCMOSイメージセンサの断面に各種の容量C₂、C₃、C₅を書き加えた図である。各結合容量の意味は次の通りである。
C₂…転送ゲート１２と浮遊不純物拡散領域２２とのオーバーラップ容量
C₃…第４ゲート電極９と浮遊不純物拡散領域２２とのオーバーラップ容量
C₅…浮遊不純物拡散領域２２とシリコン基板１との間のジャンクション容量
図１６（ａ）は、浮遊不純物拡散領域２２のリセット動作を終了する時の断面図である。この動作は、第４ゲート電極９のゲート電圧を、正電位のVg⁽¹⁾から０Vにし、オン状態にあったリセットトランジスタTR_RSTをオフ状態にすることにより行われる。

このとき、リセットトランジスタTR_RSTがオン状態、オフ状態における浮遊不純物拡散領域２２内の電子の量は、リセット電圧をVR⁽⁰⁾(＞0)、リセット後の浮遊不純物拡散領域２２の電位をVR⁽¹⁾として、
TR_RSTがオン状態：C₂(VR⁽⁰⁾−0)+C₃(VR⁽⁰⁾−Vg⁽¹⁾)+C₅(VR⁽⁰⁾−0) …(1)
TR_RSTがオフ状態：C₂(VR⁽¹⁾−0)+C₃(VR⁽¹⁾−0)+C₅(VR⁽⁰⁾−0) …(2)
となるので、(1)、(2)を等しいとすると、
VR⁽⁰⁾−VR⁽¹⁾ = C₃・Vg⁽¹⁾／(C₂+C₃+C₅) …(3)
を得る。

なお、実際には、TR_RSTがオン状態になると、TR_RSTのチャネル部の反転層に元々存在していた電荷も浮遊不純物拡散領域２２に流れ込むので、TR_RSTがオン状態とオフ状態のそれぞれにおける浮遊不純物拡散領域２２内の電荷は上記のように等しくはならない。但し、実使用条件では、浮遊不純物拡散領域２２にVR⁽⁰⁾を書き込んだ後、TR_RSTのチャネル部が弱反転に近い状態になるので、(1)と(2)を等しいとしてもその誤差は小さい。

次に、フォトダイオードPDから浮遊不純物拡散領域２２に電荷を転送する場合（図１５（ｂ）参照）を考える。この転送動作は、転送ゲート１２の電圧を０Vから正電位のVg⁽²⁾にし、オフ状態にあった転送ゲート１２下のチャネルをオン状態にすることにより行われる。

このようにゲート１２がオン状態になると、フォトダイオードPDに蓄積されていた全ての電子が浮遊不純物拡散領域２２に転送され、フォトダイオードPDと転送ゲート１２下のチャネルは空乏化した状態となる。

また、転送ゲート１２下のチャネルがオン状態とオフ状態のそれぞれの場合における浮遊不純物拡散領域２２内の電子の量は、転送後の浮遊不純物拡散領域２２の電位がVR⁽²⁾になるとすると、
転送ゲート１２がオフ状態：C₂(VR⁽¹⁾−0)+C₃(VR⁽¹⁾−0)+C₅(VR⁽¹⁾−0) …(4)
転送ゲート１２がオン状態：C₂(VR⁽²⁾−Vg⁽¹⁾)+C₃(VR⁽²⁾−0)+C₅(VR⁽²⁾−0) …(5)
となる。

フォトダイオードPDから浮遊不純物拡散領域２２に転送されてきた電子の量をQ(電子なので＜0)とすると、転送によって増大した浮遊不純物拡散領域２２の電子の量がQに等しいので、
（転送ゲート１２がオン状態での浮遊不純物拡散領域２２内の電子量）＝（転送ゲート１２がオフ状態での浮遊不純物拡散領域２２内の電子量）+Q
となり、これと(4)、(5)より、
VR⁽²⁾−VR⁽¹⁾=C₂・Vg⁽²⁾／(C₂+C₃+C₅)+Q／(C₂+C₃+C₅) …(6)
を得る。

そして、リセット電圧VR⁽⁰⁾と、電荷転送後の浮遊不純物拡散領域２２の電圧VR⁽²⁾との差は、(3)、(6)より、
VR⁽²⁾−VR⁽⁰⁾=(C₂・Vg⁽²⁾+Q−C₃・Vg⁽¹⁾)／(C₂+C₃+C₅) …(7)
となる。

この(7)式より、VR⁽²⁾−VR⁽⁰⁾は、転送されてきた電子の量Qに比例することが理解される。そして、その比例係数を、電子の量から電圧への変換効率（又は感度）と解釈すると、
変換効率（感度）=1／(C₂+C₃+C₅) …(8)
となる。

図１７（ａ）は、VR⁽²⁾−VR⁽⁰⁾のC₂依存性を示すグラフであり、図１７（ｂ）は、変換効率（感度）のC₂依存性を示すグラフである。

これらのグラフでは、いずれも、Vg⁽¹⁾=Vg⁽²⁾=2.8V、C₃=0.3fF、C₅=0.7fF、Q=−8×10^-16(電子5000個の電荷量)としている。

図１７（ａ）に示されるように、VR⁽²⁾−VR⁽⁰⁾は、C₂が大きいほど大きくなる。VR⁽²⁾−VR⁽⁰⁾は、電荷転送時に浮遊不純物拡散領域２２のポテンシャルがどのくらい深くなるかを示すので、C₂が大きいほど、すなわち転送ゲート１２が浮遊不純物拡散領域２２により広い面積で重なるほど、フォトダイオードPDから浮遊不純物拡散領域２２に電子を効率良く転送できることになる。

一方、図１７（ｂ）に示されるように、変換効率（感度）はC₂が大きいほど小さくなって、感度が低下する。

そこで、転送効率と感度の両方が考慮された一つの指標として、(7)式と(8)式との積を考える。その積は、C₂に対して単調増加の(7)と、単調減少の(8)との積なので、最大値を持つ。その最大値を与えるC₂の値をC_2maxとすると、d((7)×(8))／d(C₂)=0の条件より、
C_2max=(1+2 Vg⁽¹⁾／Vg⁽²⁾)C₃+C₅−2Q／Vg⁽²⁾ …(9)
を得る。

(7)×(8)のグラフは、図１８のようになり、C₂＜C_2maxの範囲（ハッチングをかけた部分）でC₂を調節することにより、電荷転送効率と感度との両立を図ることができる。

また、浮遊不純物拡散領域２２と第４ゲート電極９との重なりの幅ｄ１を狭くしてC₃を小さくすると、(9)式からC_2maxが小さくなるので、(8)式からより感度の高い領域で画素の性能を最適化することができる。

（第２実施形態）
次に、本発明の第２実施形態について、図５（ａ）と図１９を参照しながら説明する。図１９は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。

第１実施形態では、二枚のレジストパターン（第２、第３レジストパターン２１、２３）を用いてイオン注入を二回行うことにより、高濃度領域２２ａを備えた浮遊不純物拡散領域２２を形成した。

これに対し、本実施形態では、以下のような方法で高濃度領域２２ａを形成する。

まず、第１実施形態で説明した図５（ａ）の工程を行い、厚さが約１μmの第１レジストパターン２１を用いて浮遊不純物拡散領域２２を形成する。

次いで、図１９に示すように、その第１レジストパターン２１を除去せずに、第４ゲート電極９の第２側面９ａから第１レジストパターン２１の影が延びるような方向（例えばチルト角２０度）にシリコン基板１を傾けながら、加速エネルギ２０keV、ドーズ量１〜２×１０¹⁵cm^-2の条件で、シリコン基板１の表層に第１窓２１ａを通じてリンを斜めイオン注入することにより、高濃度領域２２ａを形成する。

なお、この斜めイオン注入におけるチルト角とは、リンの導入方向がシリコン基板１の法線と成す角（＜９０度）のことを言う。

上記の方法によれば、第１窓２１ａの影が第２側面９ａから長さL、例えば約０．３６μmで現れ、影となった部分には高濃度領域２２ａが形成されずにリンの濃度は薄いままとなり、浮遊不純物拡散領域２２と第４ゲート電極４とのオーバーラップ容量を低減でき、第１実施形態と同様の利点を得ることができる。

特に、影の長さLを十分に長く、例えば０．２μm以上とすることにより、高濃度領域２２ａのリンが拡散しても第４ゲート電極９の下にまでは至らなくなるので、浮遊不純物拡散領域２２と第４ゲート電極９とのオーバーラップ容量を確実に低減できる。

なお、第１レジストパターン２１の厚さが１μmの場合は、チルト角を１０度以上とすることにより、第１レジストパターン２１の影の長さLを０．２μm以上にすることができる。

更に、この方法によれば、転送ゲート１２の第１側面１２ａの下へリンが打ち込まれるので、リンが拡散する前に高濃度領域２２ａを転送ゲート１２に重複させることができる。従って、時間が経過してリンが拡散すると、第１実施形態と比較して高濃度領域２２ａが転送ゲート１２に大きく重複するので、これらの間のオーバーラップ容量が一層大きくなり、第１実施形態よりも電荷転送効率を更に向上させることができる。

ところで、二枚のレジストレジストパターンを用いる方法（第１実施形態）と、斜めイオン注入を用いる方法（本実施形態）のどちらを採用するかについては、単位画素Uの平面レイアウトに基づいて決定するのが好ましい。

図２０（ａ）、（ｂ）に示すように、各ゲート９、１２下を流れる電荷の移動方向の単位ベクトルn₁、n₂を考えたとき、n₁、n₂の内積n₁・n₂が０又は正の値になる平面レイアウトでは、第１実施形態と本実施形態のいずれを採用しても良い。

ところが、図２０（ｃ）に示すように、上記の内積n₁・n₂が負になるようなレイアウトで斜めイオン注入を行うと、第１レジストパターン２１の第１窓２１ａの影が転送ゲート１２寄りの浮遊不純物拡散領域２２にもできてしまうので、高濃度領域２２ａが転送ゲート１２から離れ、これらの間に大きなオーバーラップ容量を作り出せなくなる恐れがある。よって、この場合は、第１実施形態のように、二枚のレジストパターンを用いて浮遊不純物拡散領域２２と高濃度領域２２ａとを形成するのが好ましい。

（第３実施形態）
本実施形態では、第１実施形態で説明した転送ゲート１２の平面レイアウトの変形例について説明する。

図２１は、本実施形態に係る固体撮像装置の要部平面図である。図２１では、第１実施形態で説明した部材には、第１実施形態と同様の符号を付してある。

図２１に示すように、本実施形態では、シリコン基板１の上から見た場合に、浮遊不純物拡散領域２２の縁に沿って延びる延長部１２ｃを転送ゲート１２に設ける。このようにすると、第１実施形態と比較して、転送ゲート１２と浮遊不純物拡散領域２２との対向面積を広げることができ、これらの間のオーバーラップ容量が更に大きくなるので、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送効率を一層向上させることができる。

なお、このように転送ゲート１２を凹凸状にすることにより、転送ゲート１２と浮遊不純物拡散領域２２とのオーバーラップ容量を十分大きく確保できるなら、高濃度領域２２ａを形成しなくてもよい。

また、上記の平面レイアウトに代えて、図２２（ａ）に示すように、浮遊不純物拡散領域２２の側に張り出した凸部を転送ゲート１２に設けてもよい。

更に、図２２（ｂ）に示すように、浮遊不純物拡散領域２２と重なる部分の転送ゲートに、フォトダイオードPD側に凹んだ凹部を設けてもよい。

図２２（ａ）、（ｂ）のようにしても、図２１の場合と同じ利点を得ることができる。

（第４実施形態）
第１、第２実施形態では、転送ゲート１２のゲート長を、リセットトランジスタTR_RSTを構成する第４ゲート１０のゲート長と略同じに描いたが、本発明はこれに限定されない。

例えば、図２３に示されるように、転送ゲート１２のゲート長L1を第４ゲート１０のゲート長L2よりも長くしてもよい。

このようにすると、転送ゲート１２と高濃度領域２２ａとを大きく重複させても、各ゲート１０、１２のゲート長が同じ場合と比較して、転送ゲート１２下のチャネル長が長くなるので、転送ゲート１２下でのショートチャネル効果を抑止でき、転送ゲート１２の特性が単位画素U毎に大きくばらつくのを防ぐことができる。

（第５実施形態）
次に、本発明の第５の実施の形態に係る固体撮像装置の製造方法について説明する。

図２４〜図３０は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。これらの図において、第１実施形態で既に説明した部材には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

なお、これらの図においては、発明の理解を助けるために、画素領域Aの第１断面と第２断面とを併記してある。これらのうち、第１断面は、図１１のII−II線に沿う断面図に相当し、第２断面は、図１１のIII−III線に沿う断面図に相当する。

また、以下では、必要に応じて図３１も参照する。図３１は、本実施形態に則した製造工程途中の固体撮像装置の要部平面図である。

まず、第１実施形態で説明した図６（ｂ）の工程を行った後、図２４に示すように、SiH₄とPH₃との混合ガスを使用する熱CVD法により、基板温度を４００〜６００℃に保持しながら第２絶縁膜２６上にリンドープトアモルファスシリコン膜を厚さ５０nmに形成し、それを第１導電膜５０とする。

次に、図２５に示す断面構造を得るまでの工程について説明する。

まず、第１導電膜５０の上に不図示のレジストパターンを形成する。そのレジストパターンには、ホール形状の窓が高濃度領域２２ａ上と第５ゲート電極１０上とに形成される。次いで、このレジストパターンをマスクとして使用しながら、塩素を含むガスをエッチングガスとして使用するRIEにより、レジストパターンの窓の下の第１導電膜５０にホールを形成する。次いで、CF₄とCHF₃との混合ガスをエッチングガスとするRIEにより、第１導電膜５１のこのホール下の第１、第２絶縁膜５、２６に第３ホール２６ｋと第４ホール２６ｍを形成する。この後に、レジストパターンは除去される。

続いて、第３、第４ホール２６ｋ、２６ｍの底面に形成された数nmの厚さの自然酸化膜をHF溶液でエッチングし、各ホール２６ｋ、２６ｍ内にシリコンの清浄面を出す。そのHF溶液の濃度は、例えば数％に調整される。

このHF処理の際、SiO₂よりなる第２絶縁膜２６は、HFに対してエッチング耐性のある第１導電膜５０で覆われているので、エッチングされて膜減りすることが無い。但し、その膜減りを予め見込み、第２絶縁膜２６を十分厚く形成しておけば、第１導電膜５０を省略してもよい。

この後に、第１導電膜５０と同じ成膜条件を採用して、第３、第４ホール２６ｋ、２６ｍの内面と第１導電膜５０上とにリンドープトアモルファスシリコン膜を厚さ５０nmに形成し、それを第２導電膜５１とする。

次いで、図２６に示すように、浮遊不純物拡散領域２２を覆う第５レジストパターン５３を第２導電パターン５１の上に形成する。そして、CF₄とCHF₃との混合ガスをエッチングガスとするRIEにより、第５レジストパターン５３で覆われていない部分の第１、第２導電膜５０、５１をエッチングして除去すると共に、各導電膜５０、５１を第４レジストパターン５３の下に導電パターン５２として残す。

この導電パターン５２は、第３、第４ホール２６ｋ、２６ｍを介して高濃度領域２２ａと第５ゲート電極１０とを電気的に接続する配線として機能する。

この後に、第４レジストパターン５３は除去される。

この工程を終了後の平面図を示すと図３１のようになり、先の図２６における周辺回路領域Bの断面は図３１のI−I線に沿う断面図に相当する。そして、図２６の画素領域Ａ（第１断面）は、図３１のII−II線に沿う断面図に相当し、画素領域（第２断面）は図３１のIII−III線に沿う断面図に相当する。

次に、図２７に示すように、フォトダイオードPD、浮遊不純物拡散領域２２、及び導電パターン５２を覆う第６レジストパターン５４を第２絶縁膜２６の上に形成した後、この第６レジストパターン５４をマスクに使用しながらRIEによって第１、第２絶縁膜５、２６を異方的にエッチングする。その結果、各ゲート電極６〜１１の側面において第２絶縁膜２６が絶縁性サイドウォール２６ａ〜２６ｊとして残されると共に、第１絶縁膜５がパターニングされ、各ゲート電極６〜１１の下面にゲート絶縁膜５ａ〜５ｅとして残される。

なお、第６レジストパターン５４の下の第２絶縁膜２６はエッチングされずに残る。また、ゲート絶縁膜５ｃは、第３、第４ゲート電極８、９及び転送ゲート１２に共通となる。

この後に、第６レジストパターン５４は除去される。

続いて、図２８に示す断面構造を得るまでの工程について説明する。

まず、第２〜第６ゲート電極７〜１１と、その側面に形成された絶縁性サイドウォール２６ｃ〜２６ｊとをマスクに使用しながら、加速エネルギ２０keV、ドーズ量２×１０¹⁵cm^-2の条件で、第１〜第６N型不純物拡散領域１５〜２０にリンを高濃度に注入し、各N型不純物拡散領域１５〜２０をLDD構造にする。更に、これと同程度の条件で、第１、第２P型不純物拡散１３、１４にボロンをイオン注入し、これらのP型不純物拡散１３、１４もLDD構造にする。

続いて、不純物拡散層１３〜２０、ゲート電極６〜１１、及び導電パターン５２のそれぞれの表面に形成された自然酸化膜をHF処理等によって除去した後、スパッタ法によりコバルト層を全面に約５〜３０nmの厚さに形成する。

次に、基板温度６５０〜７５０℃、処理時間約３０〜９０秒のRTAを行うことにより、コバルトとシリコンとを反応させる。その結果、各不純物拡散層１３〜２０、導電パターン５２、及び第６ゲート絶縁膜１１は、それらの表面にコバルトシリサイド層２８ａ〜２８ｈ、５５ａ、５５ｂが形成されて低抵抗化されることになる。この後に、未反応のコバルト層をウエットエッチングして除去する。

次に、図２９に示す断面構造を得るまでの工程について説明する。

まず、第２絶縁膜２６、絶縁性サイドウォール２６ａ〜２６ｊ、及びコバルトシリサイド層２８ａ〜２８ｈのそれぞれの上に、第３絶縁膜２９としてSiO₂膜をHDPCVD法により形成し、各トランジスタTR_P、TR_N、TR_OFD、TR_TG、TR_RST、TR_SF、TR_SELの間のスペースを第３絶縁膜２９で埋め込む。その後に、CMP法により第３絶縁膜２９の上面を研磨して平坦化すると共に、シリコン基板１の平坦面上での第３絶縁膜２９の厚さを約７００nm程度にする。

続いて、第３絶縁膜２９の上にフォトレジストを塗布し、それを露光・現像することにより、コバルトシリサイド層２８ａ〜２８ｆ、２８ｈの上にホール形状の窓を備えたレジストパターン（不図示）を形成する。

その後、上記のレジストパターンをマスクとして使用しながら、CF₄とCHF₃との混合ガスをエッチングガスとするRIEにより第３絶縁膜２９をエッチングして、コバルトシリサイド層２８ａ〜２８ｆ、２８ｈ上に第２ホール２９ｂ〜２９ｈを形成する。

次に、図３０に示す断面構造を得るまでの工程について説明する。

最初に、第２ホール２９ｂ〜２９ｈの内面と第３絶縁膜２９の上面に、グルー膜としてスパッタ法によりTi膜とTiN膜を順に形成する。そのTi膜とTiN膜の膜厚は、例えば、共に３０nmとする。次いで、WF₆ガスを使用するCVD法によりこのグルー膜上にW膜を形成し、第２ホール２９ｂ〜２９ｈ内をこのW膜で完全に埋め込む。その後に、第３絶縁膜２９の上面に形成された余分なグルー膜とW膜とをCMP法により除去し、これらの膜を第２導電性プラグ３０ｂ〜３０ｈとして各ホール２９ｂ〜２９ｈの中に残す。

続いて、第３絶縁膜２９と第１導電性プラグ３０ｂ〜３０ｈのそれぞれの上面上に、金属積層膜として厚さ３０nmのTi膜、厚さ３０nmのTiN膜、厚さ３００〜５００nmのAl膜、厚さ５〜１０nmのTi膜、厚さ５０〜１００nmのTiN膜をこの順にスパッタ法により形成する。その後に、この金属積層膜をフォトリソグラフィ法によりパターニングして、第１導電性プラグ３０ｂ〜３０ｈと電気的に接続される一層目金属配線３１とする。

この後は、第１実施形態で説明した図１０の工程を行い、本実施形態に係る個体撮像装置の基本構造を完成させる。

上記した実施形態によれば、図３０に示したように、転送ゲート１２を覆うように導電パターン５２を形成するので、導電パターン５２と転送ゲート１２との間に大きなオーバーラップ容量を作り出すことができる。そのオーバーラップ容量は、転送ゲート１２と高濃度領域２２ａとのオーバーラップ容量と協同して、電荷転送時における浮遊不純物拡散領域２２の電位を、第１実施形態よりも転送ゲート１２の正電位側に更に大きく引き付けるので、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送をより一層スムーズに行うことができる。

しかも、平坦化されずに凹凸状となっている第２絶縁膜２６の上面上にその導電パターン５２を形成するので、第２絶縁膜２６が平坦化されている場合と比較して、導電パターン５２の下面の面積を大きくすることができ、導電パターン５２と転送ゲート１２との間のオーバーラップ容量を大きくすることができる。

更に、本実施形態では、転送ゲート１２と浮遊不純物拡散領域２２とを覆うように導電パターン５２を形成するので、浮遊不純物拡散領域２２に入ろうとする不要な光を導電パターン５２で遮ることができ、浮遊不純物拡散領域２２でノイズが発生するのを防止することができる。

また、第２絶縁膜２６の上に平坦化用の絶縁膜を形成せず、第２絶縁膜２６の上に導電パターン５２を直接形成するので、平坦化用の絶縁膜を形成してその上に導電パターン５２を形成する場合と比較して、導電パターン５２と浮遊不純物拡散領域２２との距離を短くすることができる。その結果、余計な光が浮遊不純物拡散領域２２により一層侵入し難くなり、上記した遮光の効果を高めることができる。

ところで、本実施形態では、導電パターン５２をリンドープトアモルファスシリコンで構成し、更に導電パターン５２を第３ホール２６ｋの中に形成して高濃度領域２２ａとコンタクトさせている。

このような構造に代えて、第３ホール２６ｋ内に導電性プラグを形成した後、その導電性プラグと第２絶縁膜２６のそれぞれの上面にアルミニウム膜を主とする金属積層膜を形成し、その金属積層膜をパターニングして導電パターン５２とすることも考えられる。このような構造は、特許文献１の図７の構造に相当する。

ところが、この構造では、導電性プラグのグルー膜としてTi膜を第３ホール２６ｋ内に形成する必要があり、第３ホール２６ｋの底面に露出するシリコン基板１がそのTi膜と反応してチタンシリサイド層を形成してしまう。そのチタンシリサイド層は、シリコン基板１の表面からある程度の深さにまで達するため、このチタンシリサイド層の下面が、N型の高濃度領域２２ａとP型のシリコン基板１とのPN接合に近づくことになる。こうなると、導電性の高いチタンシリサイド層にある電荷が上記のPN接合を通過してシリコン基板１に逃げ易くなるので、このPN接合でのジャンクションリークが増大する恐れがある。

これに対し、本実施形態では、導電パターン５２の最下層としてアモルファスシリコン膜よりなる第１導電膜５０を形成し、且つ、その第１導電膜５０を第３ホール２６ｋ内において浮遊不純物拡散領域２２に直接接触させているため、上記のようなシリサイド層が第３ホール２６ｋの底面に形成されず、ジャンクションリークが増大するのを抑えることができ、信頼性の良いCMOSイメージセンサを提供することができる。

（第６実施形態）
第５実施形態では、図３０に示したように、導電パターン５２を第５ゲート電極１０の上にまで延在させ、その導電パターン５２によって浮遊不純物拡散領域２２と第５ゲート電極１０とを電気的に接続した。

本実施形態では、導電パターン５２を介してではなく、一層目金属配線３１を介して浮遊不純物拡散領域２２と第５ゲート電極１０とを電気的に接続する。

図３２、図３３は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図である。

まず、図３２に示す断面構造を得るまでの工程について説明する。

第５実施形態の図２９の工程に従い、第２ホール２９ｂ〜２９ｈの形成と同時に、導電パターン５２と第５ゲート電極１０の上に、第１ホール２９ａと第５ホール２９ｉを形成する。

次に、図３３に示す断面構造を得るまでの工程について説明する。

最初に、各ホール２９ａ〜２９ｉの内面と第３絶縁膜９の上面にグルー膜としてTi膜とTiN膜をこの順にスパッタ法により積層し、更にその上にW膜をCVD法で形成して各ホール２９ａ〜２９ｉを完全に埋め込む。CVD法で形成されるW膜は、スパッタ法により形成されるAl膜よりもステップカバレッジが良く、狭いホール２９ａ〜２９ｉ内を良好に埋め込むことができる。また、グルー膜中のTiN膜は、W膜との密着性を良好にし、W膜が剥離するのを防止すると共に、W膜の拡散防止膜としての機能も有する。

なお、W膜に代えて、ドープトポリシリコン膜、タングステンシリサイド膜、コバルトシリサイド膜、窒化タングステン膜、Ta膜、Ru膜、Ir膜、Os膜、及びPt膜のいずれかを形成しても良い。

続いて、第３絶縁膜２９の上面の余分なグルー膜とW膜とをCMP法により除去して各ホール２９ａ〜２９ｉ内にのみ残す。残されたグルー膜とW膜は、第１ホール２９ａ内において第１導電性プラグ３１ａになり、第２ホール２９ｂ〜２９ｈ内において第２導電性プラグ３０ｂ〜３０ｈとなる。そして、第５ホール２９ｉの中に残されたこれらの膜は第７導電性プラグ３０ｉとなる。

その後に、第５実施形態と同様の工程を行い、第３絶縁膜２９上と各導電性プラグ３０ａ〜３０ｉの上に第１金属配線３１を形成する。

この第１配線３１は、第１導電性プラグ３０ａ上から第７導電性プラグ３０ｉに延在し、それにより浮遊不純物拡散領域２２と第５ゲート電極１０とが電気的に接続されることになる。

以上説明した本実施形態によれば、全てのホール２９ａ〜２９ｉの下にシリサイド層２８ａ〜２８ｈ、５５ａ、５５ｂが露出し、そのシリサイド層がホール形成時のエッチングストッパとなるので、全てのホール２９ａ〜２９ｉを同じエッチング条件で同時に形成することができる。従って、各ホールの下に異種の材料が露出する第１実施形態のように、エッチング条件を変えて各ホールを別々に形成する必要が無いので、工程の簡略化を図ることができる。

（第７実施形態）
次に、本発明の第７の実施の形態に係る固体撮像装置の製造方法について説明する。図３４（ａ）、（ｂ）は、本実施形態に則した製造工程途中の固体撮像装置の要部断面図であり、図３５はその要部平面図である。なお、これらの図において、第１実施形態で説明した部材には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

最初に、図３４（ａ）に示す断面工程を得るまでの工程について説明する。

第１実施形態で説明した図４（ａ）の工程を行った後、Nウエル３上に窓を有するレジストパターン（不図示）をマスクに用い、ボロン等のP型不純物をNウエル３にイオン注入して、第１、第２P型不純物拡散領域１３、１４を第１ゲート電極６に対してセルフアライン的に形成する。その後、上記のレジストパターンは除去される。

次いで、第３ゲート電極８から第６ゲート電極１１に至る部分のシリコン基板１を覆う第７レジストパターン６０を形成し、この第７レジストパターン６０をマスクにしながら加速エネルギ２０keV、ドーズ量４×１０¹³cm^-2の条件でシリコン基板１にリンをイオン注入する。このイオン注入の際、第２〜第３ゲート電極７〜８、及び第６ゲート電極１１がマスクとなり、これらのゲート電極の側方に第１〜第３N型不純物拡散領域１５〜１７、及び第６N型不純物拡散領域２０がセルフアライン的に形成される。

この後に、第７レジストパターン６０は除去される。

次に、図３４（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、シリコン基板１の全面にフォトレジストを塗布し、それを露光・現像することにより、第３窓６１ａを備えた第７レジストパターン６１を形成する。第３窓６１ａは、その側面が転送ゲート１２と第６ゲート電極１１の各上面に重なり、且つ、その内部に第４、第５ゲート電極９、１０の各上面が露出するように形成される。

次いで、この第８レジストパターン６１をマスクとして使用し、図３４（ａ）の工程よりも不純物濃度が低くなる条件、例えば加速エネルギ２０keV、ドーズ量０．５〜１×１０¹³cm^-2の条件を採用し、シリコン基板１にリンをイオン注入する。これにより、転送ゲート１２と第４ゲート電極９の間には低濃度の浮遊不純物拡散領域２２がセルフアライン的に形成されると共に、第４〜第６ゲート電極９〜１１の間に第４、第５N型不純物拡散領域１８、１９が形成される。

この後は、第１実施形態で説明した図５〜図６（ａ）の工程を行うことにより、浮遊不純物拡散領域２２に高濃度領域２２ａを形成したり、フォトダイオードPDを形成する。

その工程を終了後の平面図は図３５のようになり、先の図３４（ａ）、（ｂ）の周辺回路領域Bの断面図は図３５のI−I線に沿う断面に相当し、画素領域Aの断面図は図３５のII−II線に沿う断面に相当する。

上記したように、本実施形態では、検出トランジスタTR_SFのソース／ドレイン領域となる第４、第５N型不純物拡散領域１８、１９を、低濃度の浮遊不純物領域２２と同時に形成することにより、その不純物濃度を周辺回路領域Bの第１、第２N型不純物拡散領域１５、１６よりも低くする。

このようにすると、第４、第５N型不純物拡散領域１８、１９の不純物は、周辺回路の第１、第２N型不純物拡散領域１５、１６と比較して、シリコン基板１の横方向に広く拡散しない。従って、図３５に示されるように、検出トランジスタTR_SFのソース領域とゲート電極との重なり幅（すなわち、第４N型不純物拡散領域１８と第５ゲート電極１０との重なり幅）は、周辺トランジスタTP_Nにおける重なりの幅ｄ２よりも狭い第４の幅ｄ４となる。

図２から理解されるように、検出トランジスタTR_SFのソース−ゲート間のオーバーラップ容量は、浮遊不純物拡散領域２２に蓄積された電荷を検出トランジスタTR_SFのゲート電圧に変換するキャパシタの一部として機能する。そして、そのゲート電圧の変化量ΔVは、浮遊不純物拡散領域２２内の電荷量Qに比例し、その比例係数はこのキャパシタの静電容量値Cの逆数C^-1になる。

本実施形態では、検出トランジスタTR_SFのソース領域とゲート電極との重なり幅ｄ４を周辺トランジスタの重なり幅ｄ２よりも狭くしたので、そのソース−ゲート間のオーバーラップ容量の静電容量値を小さくすることができる。その結果、上記の比例係数C^-1の値が第１実施形態よりも大きくなるので、浮遊不純物拡散領域２２内の電荷量Qの変動に対して、検出トランジスタTR_SFのゲート電圧を敏感に反応させることができ、第１実施形態よりも感度の高いCMOSイメージセンサを提供することができる。

しかも、検出トランジスタTR_SFのソース／ドレイン領域（第４、第５N型不純物拡散領域１８、１９）の不純物濃度を周辺トランジスタTR_Nよりも薄くしたので、検出トランジスタTR_SFのソース／ドレイン領域からチャネルへの不純物の拡散が少なくなる。その結果、イメージセンサの微細化が進んで検出トランジスタTR_SFのゲート長が短くなっても、検出トランジスタTR_SFのショートチャネル効果を周辺トランジスタTR_Nよりも抑えることができ、単位画素U間で検出トランジスタTR_SFの特性がばらつくのを防ぐことができる。

（第８実施形態）
図３６は、本実施形態に係る固体撮像装置の回路図である。

図３６において、図１で既に説明した回路素子については図１と同じ符号を付し、以下ではその説明を省略する。

図３６に示すように、本実施形態では、周辺回路領域Bに電圧供給回路９３が設けられ、その電圧供給回路９３からの電圧が垂直信号線CLに印加される。また、信号読み出し／ノイズキャンセル回路９１に入る前の垂直信号線CLには、第１トランジスタTR1が列毎に設けられる。

図３７は、本実施形態における単位画素Uと電圧供給回路９３の回路図である。

図３７に示されるように、電圧供給回路９３は、第２トランジスタTR2と第３トランジスタTR3とを列毎に有し、各トランジスタTR2、TR3のドレインには互いに異なる値の第２電圧VR₂と第３電圧VR₃とが印加される。そして、各トランジスタTR2、TR3のソースは、垂直信号線CLに共通に接続される。

これらのトランジスタTR2、TR3のゲートには、周辺回路領域Ｂに形成された制御回路９４から信号電圧S2、S3が印加される。その信号電圧S2、S3により各トランジスタTR2、TR3のオン、オフが制御されて、第２電圧VR₂と第３電圧VR₃が垂直信号線CLに選択的に出力されることになる。なお、制御回路９４は、第１トランジスタTR1のゲートにも信号電圧S1を出力し、第１トランジスタTR1のオン、オフを制御する。

一方、単位画素Uにおいては、検出トランジスタTR_SFと選択トランジスタTR_SELとの接続順序が第１実施形態と逆になっており、検出トランジスタTR_SFのソースが垂直信号線CLに直接接続されて、検出トランジスタTR_SFのソース電圧が垂直信号線CLに直接読み出されるようになっている。

なお、電源線VRは、第１電圧VR₁が常に印加された状態となっている。

次に、この固体撮像装置の動作について、図３８を参照しながら説明する。図３８は、本実施形態に係る固体撮像装置の動作を示すタイミングチャートである。

図３８に示すように、最初のステップ(i)では、第２トランジスタTR₂をオン状態、第３トランジスタTR₃をオフ状態にすることにより、電圧供給回路９３から垂直信号線CLに第２電圧VR₂を出力し、検出トランジスタTR_SFのソースにその第２電圧VR₂を印加する。

次のステップ(ii)では、リセット線RSTにハイレベルの電圧（２．８Ｖ）を印加し、リセットトランジスタTR_RSTをオン状態にする。これにより、浮遊不純物拡散領域２２は、リセットトランジスタTR_RSTのドレイン電圧、すなわち電源線VRの第１電圧VR₁にリセットされると共に、その第１電圧VR₁が検出トランジスタTR_SFのゲートに印加される。

これにより、検出トランジスタTR_SFは、そのソースに第２電圧VR₂が印加され、ゲートに第１電圧VR₁が印加された状態となる。本実施形態では、第２電圧VR₂の値として、この状態における検出トランジスタTR_SFのチャネルがオンするような値、例えば０．５〜１Vを採用する。これにより、ステップ(ii)において浮遊不純物拡散領域２２をリセットしたのと同時に、検出トランジスタTR_SFがオン状態になる。

この後に、ステップ(iii)において、リセット線RSTをローレベルに戻し、リセットトランジスタTR_RSTをオフ状態にする。この状態では、浮遊不純物拡散領域２２にリセット電圧（第１電圧VR₁）が書き込まれたままとなっている。

次のステップ(iv)では、第２トランジスタTR₂をオフ状態、第３トランジスタTR₃をオン状態にすることにより、垂直信号線CLに第３電圧VR₃を出力する。本実施形態では、その第３電圧VR₃の値として、第２電圧VR₂（０．５〜１V）よりも高い１．８Vを採用する。その結果、検出トランジスタTR_SFのオン状態が維持されると共に、該検出トランジスタTR_SFのチャネル−ゲート間容量によって、浮遊不純物拡散領域２２の電位が上昇させられることになる。

次いで、ステップ(v)において、転送ゲート線TGをハイレベル（２．８V）にし、それにより転送トランジスタTR_TGをオン状態にする。その結果、フォトダイオードPDに蓄積されている電荷（今の場合電子）は、転送トランジスタTR_TGを介して浮遊不純物拡散領域２２に転送され、浮遊不純物拡散領域２２の電位は、転送されてきた電子の量に応じてΔVだけ減少する。

その後に、ステップ(vi)において転送ゲート線TGの電圧を再びローレベル（０V）に戻し、電荷転送を停止する。

続いて、ステップ(vii)において、再び第２トランジスタTR₂をオン状態、第３トランジスタTR₃をオフ状態にすることにより、垂直信号線CLの電圧を第２電圧V₂に戻す。これにより、浮遊不純物拡散領域２２の電圧は、転送された電子の量に応じ、最初の状態（ステップ(i)）よりもΔVだけ低い電圧となる。

そして、ステップ(vii)の状態（待機状態）が所定時間経過した後、次のステップ(viii)において、第２、第３トランジスタTR₂、TR₃をオフ状態とする。その後、第１トランジスタTR₁をオン状態にすると共に、行選択線SELをハイレベルにして選択トランジスタTR_SELもオン状態にし、検出トランジスタTR_SFのソース電圧を信号電圧として垂直信号線CLに読み出す。

以上により、電荷転送と信号読み出しとが終了する。

以上説明した本実施形態によれば、ステップ(ii)、(iii)において、検出トランジスタTR_SFのソースに第２電圧VR₂が印加された状態で、浮遊不純物拡散領域２２のリセット電圧（第１電圧VR₁）を検出トランジスタTR_SFのゲートに印加して検出トランジスタTR_SFをオン状態にし、該検出トランジスタTR_SFのチャネル−ゲート間容量を作り出す。そして、ステップ(iv)において、第２電圧VR₂よりも高い第３電圧VR₃を検出トランジスタTR_SFのソースに印加し、上記のチャネル−ゲート間容量を利用して、検出トランジスタTR_SFのゲートに繋がる浮遊不純物拡散領域２２を正電位側に引き上げる。

このようにすると、電子から見た場合の浮遊不純物拡散領域２２のポテンシャルが深くなるので、フォトダイオードPDと浮遊不純物拡散領域２２との間のポテンシャルの落差が多くなり、フォトダイオードPDから浮遊不純物拡散領域２２に電子を効果的に転送することができる。

更に、このように浮遊不純物拡散領域２２が高くなるのは、上記のステップ(iv)〜(vi)の期間のみであるため、電荷を浮遊不純物拡散領域２２に転送してから信号を読み出すまでの待機状態（ステップ(vii)）の間に、浮遊不純物拡散領域２２とシリコン基板１との間にジャンクションリークが発生するのを防止でき、CMOSイメージセンサの信頼性を向上させることができる。

しかも、これによれば、第１実施形態のように転送ゲート１２と浮遊不純物拡散領域２２との間に大きなオーバーラップ容量を設ける必要が無いので、そのオーバーラップ容量によって浮遊不純物拡散領域２２の全容量が増加するのを防止でき、感度が低下しない。

図３９は、上記の利点を定性的に説明するために、本実施形態の固体撮像装置の断面に各種の容量C₂、C₃、C₅、C₆を書き加えた図である。これらのうち、C₂、C₃、C₅の意味は第１実施形態と同じである。そして、C₆は、検出トランジスタTR_SFのチャネル−ゲート間容量である。

既述のように、検出トランジスタTR_SFのソースに印加される第２電圧VR₂は、浮遊不純物拡散領域２２が第１電圧VR₁（約１．８V）にリセットされたときに、検出トランジスタTR_SFのチャネルがオンとなるような値（０．５〜１V）に設定されている。従って、上記のステップ(ii)で浮遊不純物拡散領域２２の電圧を第１電圧VR₁にリセットすると、検出トランジスタTR_SFはオン状態となる。

その後、上記のステップ(iii)でリセットトランジスタTR_RSTをオフ状態とすると、今までリセットトランジスタTR_RSTの反転層にあった電子が浮遊不純物拡散領域２２に流れ込むので、浮遊不純物拡散領域２２の電位は、第１電圧VR₁よりも若干低いVR⁽¹⁾となる。

更に、ステップ(iv)において、垂直信号線CLの電位を第２電圧VR₂から第３電圧VR₃にすると、浮遊不純物拡散領域２２の電位は、チャネル−ゲート間容量C₆を介して上昇し、VR⁽¹⁾よりも高いVR⁽²⁾となる。

このステップ(iv)の前後では、検出トランジスタTR_SFの第５ゲート１０と浮遊不純物拡散領域２２は電気的にフローティング状態なので、これらの中にある電子の総量Qは変化しないとしてよい。

このQは、ステップ(iv)の前では
Q = C_total・VR⁽¹⁾+ C₆・(VR⁽¹⁾−VR₂) …(10)
(但し、C_total=C₂+C₃+C₅)
と書ける。

一方、ステップ(iv)の後では、
Q = C_total・VR⁽²⁾+ C₆・(VR⁽²⁾−VR₃) …(11)
と書ける。

よって、これら(10)、(11)の右辺を等しいと置けば、
VR⁽²⁾= VR⁽¹⁾+ C₆・(VR₃−VR₂)／(C_total + C₆) …(12)
を得る。

従って、この式(12)から、垂直信号線CLの電位を第２電圧VR₂から第３電圧VR₃に変化させることにより、垂直信号線CLの電位を固定する場合と比較して、浮遊不純物拡散領域２２の電位がC₆・(VR₃−VR₂)／(C_total + C₆)だけ高くなることが理解される。

なお、本実施形態では、第１実施形態で説明したオーバーフロードレイントランジスタTR_OFD（図２参照）やオーバーフロードレイン線OFDを使用していないが、勿論これらを本実施形態のCMOSイメージセンサに設けてもよい。

（第９実施形態）
第８実施形態では、第２電圧VR₂として、浮遊不純物拡散領域２２に第１電圧VR₁が書き込まれている状態で検出トランジスタTR_SFがオンするような電圧を採用し、その検出トランジスタTR_SFのチャネル−ゲート間容量を利用して浮遊不純物拡散領域２２の電位を引き上げた。

これに代えて、本実施形態では、検出トランジスタTR_SFのソース−ゲート間のオーバーラップ容量を利用し、浮遊不純物拡散領域２２の電位を引き上げる。そのオーバーラップ容量は、第１実施形態のように意図的に作り出されたものではなく、通常のプロセスで自然に生じたものなので、本実施形態の素子構造を実現するための新たなプロセスは不要である。

また、本実施形態では、第２電圧VR₂の値として第８実施形態と異なるものを採用しさえすればよく、回路構成や動作タイミングは第８実施形態と同じでよい。よって、以下では、第６実施形態で参照した図３６〜図３８を再び参照しながら説明を行う。

図３８の最初のステップ(i)では、第２トランジスタTR₂をオン状態、第３トランジスタTR₃をオフ状態にすることにより、電圧供給回路９３から垂直信号線CLに第２電圧VR₂を出力する。

次いで、ステップ(ii)において、リセット線RSTにハイレベルの電圧（２．８Ｖ）を印加することによりリセットトランジスタTR_RSTをオン状態にし、浮遊不純物拡散領域２２の電位を第１電圧VR₁にリセットする。これにより、検出トランジスタTR_SFは、そのゲートとソースのそれぞれに第１電圧VR₁、第２電圧VR₂が印加された状態となる。

本実施形態では、第８実施形態と異なり、この状態の検出トランジスタTR_SFがオフしたままとなるよう電圧、例えば１〜２Vの電圧を第２電圧VR₂として採用する。従って、このステップ(ii)では、第８実施形態のようなチャネル−ゲート間容量が検出トランジスタTR_SFに形成されない。

続いて、ステップ(iii)において、リセット線RSTをローレベルにし、リセットトランジスタTR_RSTをオフ状態とする。

次いで、ステップ(iv)において、第２トランジスタTR₂をオフ状態、第３トランジスタTR₃をオン状態にすることにより、第２電圧VR₂よりも高い電圧の第３電圧VR₃を垂直信号線CLに出力する。この結果、検出トランジスタTR_SFのソース−ゲート間のオーバーラップ容量によって、浮遊不純物拡散領域２２の電位が、垂直信号線CLの電圧（第３電圧VR₃）側に引き上げられると共に、検出トランジスタTR_SFがオン状態となる。

次に、ステップ(v)において、転送ゲート線TGをハイレベルにすることにより転送トランジスタTR_TGをオン状態にし、フォトダイオードPDに蓄積されている電子を浮遊不純物拡散領域２２に転送する。これにより、浮遊不純物拡散領域２２の電位は、転送されてきた電子の量に応じ、ΔVだけ減少する。

その後に、ステップ(vi)において転送ゲート線TGの電圧を再びローレベル（０V）に戻し、電荷転送を停止する。

続いて、ステップ(vii)において、再び第２トランジスタTR₂をオン状態、第３トランジスタTR₃をオフ状態にすることにより、垂直信号線CLの電圧を第２電圧V₂に戻す。

次に、ステップ(viii)において、第２、第３トランジスタTR₂、TR₃をオフ状態とする。その後、第１トランジスタTR₁をオン状態にすると共に、行選択線SELをハイレベルにして選択トランジスタTR_SELもオン状態にし、検出トランジスタTR_SFのソース電圧を信号電圧として垂直信号線CLに読み出す。

以上により、電荷転送と信号読み出しとが終了する。

以上説明した本実施形態によれば、検出トランジスタTR_SFのソース−ゲート間のオーバーラップ容量を介して、浮遊不純物拡散領域２２の電圧を垂直選択線CLの第２電圧VR₂の側に引き上げる。そのオーバーラップ容量は、垂直信号線CLの寄生容量に寄与するが、その静電容量値はチャネル−ゲート間容量よりも小さいので、チャネル−ゲート間容量を利用する第８実施形態よりも垂直信号線CLの寄生容量を小さくすることができ、信号電圧を高速に読み出すことができる。

（第１０実施形態）
第１〜第９実施形態では、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送時のみ、浮遊不純物拡散領域２２の（電子から見た）ポテンシャルを深くすることができる。そして、電荷転送が終了してから、電荷量に応じた出力電圧が読み出される前までの待機状態においては、浮遊不純物拡散領域２２のポテンシャルが深くならないため、N型の浮遊不純物拡散領域２２とP型のシリコン基板１とのジャンクションリークを防止できる。

本実施形態では、このような利点を有効に利用できる固体撮像装置の読み出し動作を提供する。

図４０は、本実施形態に係る固体撮像装置の読み出し動作を模式的に示す平面図であって、ハッチングの掛けられた矩形は現在読み出し中の単位画素Uを示し、点線で示される矩形は読み出しが終了した単位画素Uを示す。そして、実線で示される矩形は、これから読み出される待機状態の単位画素Uを示す。

図４０に示されるように、信号電圧の読み出しは、フォトダイオードPDから浮遊不純物拡散領域２２への電荷転送を全行で同時に行った後（図３参照）、第１行目から順に行単位で行われる。電荷転送をこのように全行で一括に行うことは、電荷転送前に画素領域に結像していたイメージを全行の浮遊不純物拡散領域２２に保存することに等しいので、電気的な「一括シャッタ」とも呼ばれる。各行の信号の読み出しは、その一括シャッタの後に行単位で行われるが、この方式では、図４０のように、待機状態の持続時間（以下、待機時間と言う）の長さが行によって異なり、第１行目が最も短く、最終行が最も長くなる。

もし、浮遊不純物拡散領域２２に高電位が印加された状態でその待機時間が長く続くと、浮遊不純物拡散領域２２とシリコン基板１との間のジャンクションリークが増え、CMOSイメージセンサの信頼性が低下してしまう。よって、第１〜第９実施形態のような構成を採用せず、浮遊不純物拡散領域２２に常に高電位を印加して電荷転送効率を改善する場合では、上記の一括シャッタを採用することができない。従って、この場合は、露光を行いながら第１行目から順に電荷転送を行うことにより、待機状態が長くなる行を作り出さないようにする必要がある。このような電荷転送の方式は、「ローリングシャッタ」とも呼ばれる。

しかしながら、このローリングシャッタでは、行毎に露光期間が異なるため、動く物体を撮影する際に、"ぶれ"や"ゆがみ"が生じ易く、ユーザに不快感を与えてしまう。

これに対し、第１〜第９実施形態では、待機状態にある単位画素Uの浮遊不純物拡散領域２２に高電圧を印加しないので、本実施形態の一括シャッタ方式を採用して待機時間が長くなっても、浮遊不純物拡散領域２２とシリコン基板１との間のジャンクションリークはそれ程発生しない。よって、第１〜第９実施形態は、上記の一括シャッタを好適に採用することができ、それにより露光時間が全ての行で等しくなり、動画を撮影する場合に像を流れ難くすることができる。

本実施形態では、一括シャッタ方式を採用した結果、待機時間が１ミリ秒以上となる単位画素Uがあっても、上記のジャンクションリークを防止することができる。

（第１１実施形態）
本実施形態では、第１〜第１０実施形態の固体撮像装置を光学レンズ等と組み合わせて、固体撮像装置ユニットを提供する。

図４１に示されるように、その固体撮像装置ユニット１００は、基板１０１と、この基板１０１上に実装された固体撮像装置１０２と、固体撮像装置１０２の出力信号を処理する信号処理IC１０３と、被写体からの光を固体撮像装置１０２上に集光するレンズ１０４と、紫外線等をカットするフィルタ１０５と、筐体１０６等から構成されている。

被写体からの光は、レンズ１０４によって集光され、フィルタ１０５で紫外線又は赤外線がカットされた後、固体撮像装置１０２上に結像する。固体撮像装置１０２は、光学像を信号電圧に変換した後、その信号電圧を信号処理IC１０３に出力する。信号処理IC１０３では、その信号電圧に対して所定の処理が施される。

このような固体撮像装置ユニット１００は、低消費電力が要求される携帯電話やノート型パソコン等に組み込まれて使用され、電荷転送効率が改善された良好な画像を作成することができる。

以下に、本発明の特徴を付記する。

（付記１） 半導体基板の画素領域の表層に、互いに間を隔てて形成されたフォトダイオード及び浮遊不純物拡散領域と、
前記フォトダイオードと前記浮遊不純物拡散領域との間の前記半導体基板上に、ゲート絶縁膜を介して形成され、前記浮遊不純物拡散領域側に向けて凹凸を有する転送ゲートと
を有する固体撮像装置。

（付記２） 前記半導体基板の上から見た場合に、前記転送ゲートは、前記浮遊不純物拡散領域の縁に沿って延びる延長部を有することを特徴とする付記１に記載の固体撮像装置。

（付記３） 前記半導体基板の上から見た場合に、前記転送ゲートは、浮遊不純物拡散領域の側に張り出した凸部を有することを特徴とする付記１に記載の固体撮像装置。

（付記４） 前記半導体基板の上から見た場合に、前記転送ゲートは、前記フォトダイオード側に凹んだ凹部を前記浮遊不純物拡散領域と重なる部分に有することを特徴とする付記１に記載の固体撮像装置。

（付記５） 前記半導体基板の前記画素領域に形成され、前記浮遊不純物拡散領域をソース領域とするリセットトランジスタと、
前記半導体基板の周辺回路領域に形成された周辺トランジスタとを有し、
前記半導体基板の上から見た場合に、前記リセットトランジスタのゲート電極が前記浮遊不純物拡散領域と第１の幅で重なると共に、前記周辺トランジスタのゲート電極が、前記第１の幅よりも広い第２の幅で前記周辺トランジスタのソース領域又はドレイン領域と重なることを特徴とする付記１に記載の固体撮像装置。

（付記６） 前記半導体基板の上から見た場合に、前記転送ゲートが、前記第２の幅よりも長く、且つ前記転送ゲートのゲート長よりも短い第３の幅で前記浮遊不純物拡散領域と重なることを特徴とする付記５に記載の固体撮像装置。

（付記７） 前記転送ゲートのゲート長が、前記リセットトランジスタのゲート長よりも長いことを特徴とする付記６に記載の固体撮像装置。

（付記８） 前記転送ゲートのチャネル幅が、前記リセットトランジスタのチャネル幅よりも広いことを特徴とする付記５に記載の固体撮像装置。

（付記９） 前記転送ゲート寄りの前記浮遊不純物拡散領域に形成され、該浮遊不純物拡散領域の他の部分よりも不純物濃度が高い高濃度領域と、
前記半導体基板の表層に形成され、前記高濃度領域の少なくとも一つの縁を画定する素子分離絶縁膜と、
前記高濃度領域を覆う絶縁膜と、
前記高濃度領域上の前記絶縁膜に形成されたホールと、
前記ホール内に形成され、前記高濃度領域と電気的に接続された導電性プラグとを有することを特徴とする付記５に記載の固体撮像装置。

（付記１０） 前記半導体基板の前記画素領域に形成され、ゲート電極が前記浮遊不純物拡散領域と電気的に接続された検出トランジスタを有し、
前記半導体基板の上から見た場合に、前記検出トランジスタのゲート電極が、前記第２の幅よりも狭い第４の幅で前記検出トランジスタのソース領域又はドレイン領域と重なることを特徴とする付記５に記載の固体撮像装置。

（付記１１） 前記リセットトランジスタのドレイン領域と前記浮遊不純物拡散領域とを共にL字型に屈曲させたことを特徴とする付記５に記載の固体撮像装置。

（付記１２） 前記転送ゲートと前記浮遊不純物拡散領域とを覆い、上面が凹凸状の絶縁膜と、
前記浮遊不純物拡散領域の上の前記絶縁膜に形成されたホールと、
前記絶縁膜上と前記ホール内とに形成されて前記浮遊不純物拡散領域に電気的に接続されると共に、前記転送ゲートと前記浮遊不純物拡散領域とを覆う導電パターンと
を有することを特徴とする付記１に記載の固体撮像装置。

（付記１３） 前記浮遊不純物拡散領域の他の部分よりも不純物濃度が高い高濃度領域を、前記転送ゲートの側方から前記ホールの下に至る部分における前記浮遊不純物拡散領域に形成したことを特徴とする付記１２に記載の固体撮像装置。

（付記１４） 前記導電パターンの最下層にアモルファスシリコン膜が形成されたことを特徴とする付記１２に記載の固体撮像装置。

（付記１５） 前記導電パターンの最上層にシリサイド層が形成されたことを特徴とする付記１４に記載の固体撮像装置。

（付記１６） フォトダイオードと、
浮遊不純物拡散領域と、
前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送する転送トランジスタと、
第１電圧が印加される電源線と、
前記浮遊不純物拡散領域の電圧を前記第１電圧にリセットするリセットトランジスタと、
信号線と、
ドレインが前記電源線に電気的に接続された選択トランジスタと、
ドレインが前記選択トランジスタのソースに電気的に接続され、ソースが前記信号線に電気的に接続されて、ゲートが前記浮遊不純物拡散領域に電気的に接続された検出トランジスタと、
第２電圧、及び該第２電圧よりも電圧の高い第３電圧を前記信号線に選択的に出力する電圧供給回路と
を有し、
前記第２電圧は、該第２電圧が前記信号線に出力され、前記浮遊不純物拡散領域が前記第１電圧にリセットされ、且つ前記選択トランジスタがオフ状態のときに、前記検出トランジスタがオン状態になる電圧であることを特徴とする固体撮像装置。

（付記１７） フォトダイオードと、
浮遊不純物拡散領域と、
前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送する転送トランジスタと、
第１電圧が印加される電源線と、
前記浮遊不純物拡散領域の電圧を前記第１電圧にリセットするリセットトランジスタと、
信号線と、
ドレインが前記電源線に電気的に接続された選択トランジスタと、
ドレインが前記選択トランジスタのソースに電気的に接続され、ソースが前記信号線に電気的に接続されて、ゲートが前記浮遊不純物拡散領域に電気的に接続された検出トランジスタと、
第２電圧、及び該第２電圧よりも電圧の高い第３電圧を前記信号線に選択的に出力する電圧供給回路と
を有し、
前記第２電圧は、該第２電圧が前記信号線に出力され、前記浮遊不純物拡散領域が前記第１電圧にリセットされ、且つ前記選択トランジスタがオフ状態のときに、前記検出トランジスタがオフ状態のままになる電圧であることを特徴とする固体撮像装置。

（付記１８） 前記選択トランジスタをオフ状態にし、
前記電圧供給回路から前記信号線に前記第２電圧を供給し、
前記リセットトランジスタをオン状態にすることにより、前記浮遊不純物拡散領域の電圧を前記第１電圧にリセットし、
前記リセットトランジスタをオフ状態にし、
前記電圧供給回路から前記信号線に前記第３電圧を供給することにより前記浮遊不純物拡散領域の電圧を上昇させ、
前記転送トランジスタをオン状態にすることにより、前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送し、
前記選択トランジスタをオン状態にすることにより、前記検出トランジスタのソース電圧を出力電圧として読み出すことを特徴とする付記１６又は付記１７に記載の固体撮像装置。

（付記１９） 少なくとも一つの単位画素において、前記フォトダイオードで発生した電荷を前記浮遊不純物拡散領域に転送した後、１ミリ秒以上の待機時間の後に、前記検出トランジスタのソース電圧を信号電圧として読み出すことを特徴とする付記１０、１６、１７のいずれかに記載の固体撮像装置。

（付記２０） 前記フォトダイオードから前記浮遊不純物拡散領域への電荷転送を全行で一括して行い、その後に、前記検出トランジスタのソース電圧を信号電圧として１行毎に読み出すことを特徴とする付記１０、１６、１７のいずれかに記載の固体撮像装置。

（付記２１） 半導体基板の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する第１窓を備えた第１レジストパターンを前記半導体基板の上方に形成する工程と、
前記第１窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去後、前記転送ゲートの第１側面が露出する第２窓を有し、且つ前記ゲート電極の第２側面を覆う第２レジストパターンを前記半導体基板の上方に形成する工程と、
前記第２レジストパターンの第２窓を通じて前記半導体基板の表層に不純物を導入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、
前記第２レジストパターンを除去する工程と、
前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、
前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入して、前記リセットトランジスタのドレイン領域を形成する工程と
を有する固体撮像装置の製造方法。

（付記２２） 前記高濃度領域を形成した後、前記転送ゲート、前記ゲート電極、前記浮遊不純物拡散領域、及び前記ドレイン領域を覆う第２絶縁膜を形成する工程と、
前記浮遊不純物拡散領域の上の前記第２絶縁膜を覆う第３レジストパターンを形成する工程と、
前記第３レジストパターンをマスクに使用して前記第２絶縁膜をエッチングすることにより、前記浮遊不純物拡散領域上の前記第２絶縁膜を残しながら、前記ドレイン領域上の前記第２絶縁膜を絶縁性サイドウォールとして前記ゲート電極の第４側面に残す工程と、
前記絶縁性サイドウォールの側方に露出する前記第ドレイン領域の表層にシリサイド層を形成する工程と、
前記第２絶縁膜上、前記絶縁性サイドウォール上、及び前記シリサイド層上に第３絶縁膜を形成する工程と、
前記高濃度領域上の前記第２絶縁膜と前記第３絶縁膜に、第１のエッチング条件により第１ホールを形成する工程と、
前記シリサイド層上の前記第３絶縁膜に、第２のエッチング条件により第２ホールを形成する工程と、
前記高濃度領域と電気的に接続する第１導電性プラグを前記第１ホールの中に形成する工程と、
前記シリサイド層と電気的に接続される第２導電性プラグを前記第２ホールの中に形成する工程とを有することを特徴とする付記２１に記載の固体撮像装置の製造方法。

（付記２３） 前記高濃度領域を形成した後、前記転送ゲート、前記ゲート電極、前記浮遊不純物拡散領域、及び前記ドレイン領域を覆う第２絶縁膜を形成する工程と、
前記高濃度領域上の前記第２絶縁膜に第３ホールを形成する工程と、
前記第２絶縁膜上と前記第３ホール内に導電膜を形成する工程と、
前記導電膜をパターニングして前記浮遊不純物拡散領域を覆う導電パターンにする工程と
を有することを特徴とする付記２１に記載の固体撮像装置の製造方法。

（付記２４） 前記第１絶縁膜上に検出トランジスタのゲート電極を形成し、該ゲート電極上に前記第２絶縁膜を形成し、該ゲート電極上の該第２絶縁膜に第４ホールを形成し、前記導電パターンを該第４ホール内に形成することにより、前記導電パターンを介して前記高濃度領域と前記検出トランジスタのゲート電極とを電気的に接続することを特徴とする付記２３に記載の固体撮像装置の製造方法。

（付記２５） 前記第１絶縁膜上に検出トランジスタのゲート電極を形成し、該ゲート電極上に第３絶縁膜を形成し、該ゲート電極上の該第３絶縁膜に第５ホールを形成し、前記導電パターン上の前記第３絶縁膜に第６ホールを形成し、前記第５ホール内に第３導電性プラグを形成し、前記第６ホール内に第４導電性プラグを形成し、前記第３導電性プラグ上、前記第４導電性プラグ上、及び前記第３絶縁膜上に金属配線層を形成し、該金属配線を介して前記高濃度領域と前記検出トランジスタのゲート電極とを電気的に接続することを特徴とする付記２３に記載の固体撮像装置の製造方法。

（付記２６） 半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する窓を備えたレジストパターンを前記半導体基板の上方に形成する工程と、
前記窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
前記レジストパターンの窓の影が前記ゲート電極の第２側面から現れる方向に前記半導体基板を傾けながら、前記窓を通じて前記半導体基板の表層に不純物をイオン注入することにより、前記浮遊不純物拡散領域に高濃度領域を形成する工程と、
前記レジストパターンを除去する工程と、
前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、
前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入することにより、前記リセットトランジスタのドレイン領域を形成する工程と
を有する固体撮像装置の製造方法。

（付記２７） 前記浮遊不純物拡散領域に高濃度領域を形成する工程において、前記影の長さが０．２μm以上となるように前記半導体基板を傾けることを特徴とする付記２６に記載の固体撮像装置の製造方法。

（付記２８） 前記浮遊不純物拡散領域に高濃度領域を形成する工程において、前記半導体基板の法線方向が、不純物の導入方向と１０度以上の角を成すように前記半導体基板を傾けることを特徴とする付記２７に記載の固体撮像装置の製造方法。

（付記２９） 前記浮遊不純物拡散領域の高濃度領域を形成する工程において、前記転送ゲートの第１側面の下へ不純物が打ち込まれる方向に前記半導体基板を傾けることを特徴とする付記２６に記載の固体撮像装置の製造方法。

（付記３０） 前記転送ゲートの下を流れる電荷の移動方向を示す単位ベクトルと、前記リセットトランジスタのゲート電極の下を流れる電荷の移動方向を示す単位ベクトルとの内積が、０又は正の値であることを特徴とする付記２６に記載の固体撮像装置の製造方法。

（付記３１） 前記浮遊不純物拡散領域の電圧をリセットする前と後での該浮遊不純物拡散領域の電圧差を電荷の転送効率として採用し、該転送効率を前記転送ゲートと前記浮遊不純物拡散領域とのオーバーラップ容量の関数として求め、
前記フォトダイオードから前記浮遊不純物拡散領域に転送された電荷の量の前記電圧差における比例係数を、前記電荷の量を電圧に変換する際の感度として採用し、前記感度を前記オーバーラップ容量の関数として求め、
前記転送効率と前記感度との積の最大値を与える前記オーバーラップ容量の最大値を求め、
前記最大値を超えない範囲で前記オーバーラップ容量を調節することにより、前記転送効率と前記感度との両立を図るようにすることを特徴とする付記２１に記載の固体撮像装置の製造方法。

１・・・シリコン基板、２・・・Pウエル、３・・・Nウエル、４…素子分離絶縁膜、５…第１絶縁膜、５ａ〜５ｃ…ゲート絶縁膜、６〜１１…第１〜第６ゲート電極、９ａ…第２側面、９ｂ…第４側面、１２…転送ゲート、１２ａ…第１側面、１２ｂ…第３側面、１２ｃ…延長部、１３…第１P型不純物拡散領域、１４…第２P型不純物拡散領域、１５〜２０…第１〜第６N型不純物拡散領域、２１…第２レジストパターン、２１ａ…第１窓、２２…浮遊不純物拡散領域、２２ａ…高濃度領域、２３…第３レジストパターン、２３ａ…第２窓、２４…埋め込みN型不純物拡散層、２５…P+シールド層、２６…第２絶縁膜、２６ａ〜２６ｊ…絶縁性サイドウォール、２６ｋ…第３ホール、２６ｍ…第４ホール、２７…第４レジストパターン、２８ａ〜２８ｈ…コバルトシリサイド層、２９…第３絶縁膜、２９ａ…第１ホール、２９ｂ〜２９ｈ…第２ホール、２９ｉ…第５ホール、３０ａ…第１導電性プラグ、３０ａ〜３０ｈ…第２導電性プラグ、３０ｐ〜３０ｖ…第３導電性プラグ、３０ｉ…第７導電性プラグ、３１…一層目金属配線、３２…第４絶縁膜、３３…第４導電性プラグ、３４…二層目金属配線、３５…第５絶縁膜、３６…第５導電性プラグ、３７…三層目金属配線、３８…第６絶縁膜、３９…第６導電性プラグ、４０…四層目金属配線、４１…第７絶縁膜、４２…カバー膜、４３…第１レジストパターン、５０…第１導電膜、５１…第２導電膜、５２…導電パターン、５３…第５レジストパターン、５４…第６レジストパターン、５５ａ、５５ｂ…コバルトシリサイド層、６０…第７レジストパターン、６１…第８レジストパターン、６１ａ…第３窓、９０…行選択回路、９１…信号読み出し／ノイズキャンセル回路、９２…コラムアンプ／AD変換回路、９３…電圧供給回路、９４…制御回路、１００…イメージセンサユニット、１０１…基板、１０２…固体撮像装置、１０３…信号処理IC、１０４…レンズ、１０５…フィルタ、１０６…筐体、A…画素領域、B…周辺回路領域、U…単位画素、SEL…行選択線、RST…リセット線、TG…転送ゲート線、OFD…オーバーフロードレイン線、CL…垂直信号線、VR…電源線、PD…フォトダイオード、TR_RST…リセットトランジスタ、TR_SF…検出トランジスタ、TR_OFD…オーバーフロードレイントランジスタ、TR_SEL…選択トランジスタ。

Claims (11)

1. 半導体基板の上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
   前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する第１窓を備えた第１レジストパターンを前記半導体基板の上方に形成する工程と、
   前記第１窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
   前記第１レジストパターンを除去する工程と、
   前記第１レジストパターンを除去後、前記転送ゲートの第１側面が露出する第２窓を有し、且つ前記ゲート電極の第２側面を覆う第２レジストパターンを前記半導体基板の上方に形成する工程と、
   前記第２レジストパターンの第２窓を通じて前記半導体基板の表層に不純物を導入することにより、前記浮遊不純物拡散領域に、前記浮遊不純物拡散領域と同じ導電型を有する高濃度領域を形成する工程と、
   前記高濃度領域の形成後に、前記半導体基板を熱処理して、前記高濃度領域を前記転送ゲートの下まで延在させる工程と、
   前記第２レジストパターンを除去する工程と、
   前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体基板の表層にフォトダイオードを形成する工程と、
   前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入して、前記リセットトランジスタのドレイン領域を形成する工程と
   を有する固体撮像装置の製造方法。
2. 前記高濃度領域を形成した後、前記転送ゲート、前記ゲート電極、前記浮遊不純物拡散領域、及び前記ドレイン領域を覆う第２絶縁膜を形成する工程と、
   前記浮遊不純物拡散領域の上の前記第２絶縁膜を覆う第３レジストパターンを形成する工程と、
   前記第３レジストパターンをマスクに使用して前記第２絶縁膜をエッチングすることにより、前記浮遊不純物拡散領域上の前記第２絶縁膜を残しながら、前記ドレイン領域上の前記第２絶縁膜を絶縁性サイドウォールとして前記ゲート電極の第４側面に残す工程と、
   前記絶縁性サイドウォールの側方に露出する前記第ドレイン領域の表層にシリサイド層を形成する工程と、
   前記第２絶縁膜上、前記絶縁性サイドウォール上、及び前記シリサイド層上に第３絶縁膜を形成する工程と、
   前記高濃度領域上の前記第２絶縁膜と前記第３絶縁膜に、第１のエッチング条件により第１ホールを形成する工程と、
   前記シリサイド層上の前記第３絶縁膜に、第２のエッチング条件により第２ホールを形成する工程と、
   前記高濃度領域と電気的に接続する第１導電性プラグを前記第１ホールの中に形成する工程と、
   前記シリサイド層と電気的に接続される第２導電性プラグを前記第２ホールの中に形成する工程とを有することを特徴とする請求項１に記載の固体撮像装置の製造方法。
3. 前記高濃度領域を形成した後、前記転送ゲート、前記ゲート電極、前記浮遊不純物拡散領域、及び前記ドレイン領域を覆う第２絶縁膜を形成する工程と、
   前記高濃度領域上の前記第２絶縁膜に第３ホールを形成する工程と、
   前記第２絶縁膜上と前記第３ホール内に導電膜を形成する工程と、
   前記導電膜をパターニングして前記浮遊不純物拡散領域を覆う導電パターンにする工程と
   を有することを特徴とする請求項１に記載の固体撮像装置の製造方法。
4. 前記第１絶縁膜上に検出トランジスタのゲート電極を形成し、該ゲート電極上に前記第２絶縁膜を形成し、該ゲート電極上の該第２絶縁膜に第４ホールを形成し、前記導電パターンを該第４ホール内に形成することにより、前記導電パターンを介して前記高濃度領域と前記検出トランジスタのゲート電極とを電気的に接続することを特徴とする請求項３に記載の固体撮像装置の製造方法。
5. 前記第１絶縁膜上に検出トランジスタのゲート電極を形成し、該ゲート電極上に第３絶縁膜を形成し、該ゲート電極上の該第３絶縁膜に第５ホールを形成し、前記導電パターン上の前記第３絶縁膜に第６ホールを形成し、前記第５ホール内に第３導電性プラグを形成し、前記第６ホール内に第４導電性プラグを形成し、前記第３導電性プラグ上、前記第４導電性プラグ上、及び前記第３絶縁膜上に金属配線層を形成し、該金属配線を介して前記高濃度領域と前記検出トランジスタのゲート電極とを電気的に接続することを特徴とする請求項３に記載の固体撮像装置の製造方法。
6. 前記浮遊不純物拡散領域の電圧をリセットする前と後での該浮遊不純物拡散領域の電圧差と、前記フォトダイオードから前記浮遊不純物拡散領域に転送された電荷の量の、前記電荷の転送前と後の前記不純物拡散領域の電圧差における比例係数との積の最大値を与えるオーバーラップ容量の最大値を求め、
   前記最大値を超えない範囲で前記オーバーラップ容量を調節することを特徴とする請求項１に記載の固体撮像装置の製造方法。
7. 半導体基板の上に絶縁膜を形成する工程と、
   前記絶縁膜上に、転送ゲートと、リセットトランジスタのゲート電極とを間隔をおいて形成する工程と、
   前記転送ゲートの第１側面と、該第１側面に対向する前記ゲート電極の第２側面とが露出する窓を備えたレジストパターンを前記半導体基板の上方に形成する工程と、
   前記窓を通じて前記半導体基板の表層に不純物を導入することにより、前記転送ゲートと前記ゲート電極との間の前記半導体基板の表層に浮遊不純物拡散領域を形成する工程と、
   前記レジストパターンの窓の影が前記ゲート電極の第２側面から現れる方向に前記半導体基板を傾けながら、前記窓を通じて前記半導体基板の表層に不純物をイオン注入することにより、前記浮遊不純物拡散領域に、前記浮遊不純物拡散領域と同じ導電型の高濃度領域を形成する工程と、
   前記レジストパターンを除去する工程と、
   前記転送ゲートの側面のうち、前記第１側面とは反対側の第３側面の側方の前記半導体 基板の表層にフォトダイオードを形成する工程と、
   前記ゲート電極の側面のうち、前記第２側面とは反対側の第４側面の側方の前記半導体基板の表層に不純物を導入することにより、前記リセットトランジスタのドレイン領域を形成する工程と
   を有する固体撮像装置の製造方法。
8. 前記浮遊不純物拡散領域に高濃度領域を形成する工程において、前記影の長さが０．２μm以上となるように前記半導体基板を傾けることを特徴とする請求項７に記載の固体撮像装置の製造方法。
9. 前記浮遊不純物拡散領域に高濃度領域を形成する工程において、前記半導体基板の法線方向が、不純物の導入方向と１０度以上の角を成すように前記半導体基板を傾けることを特徴とする請求項８に記載の固体撮像装置の製造方法。
10. 前記浮遊不純物拡散領域の高濃度領域を形成する工程において、前記転送ゲートの第１側面の下へ不純物が打ち込まれる方向に前記半導体基板を傾けることを特徴とする請求項７に記載の固体撮像装置の製造方法。
11. 前記転送ゲートの下を流れる電荷の移動方向を示す単位ベクトルと、前記リセットトランジスタのゲート電極の下を流れる電荷の移動方向を示す単位ベクトルとの内積が、０又は正の値であることを特徴とする請求項７に記載の固体撮像装置の製造方法。

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