KR20150067574A - 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 - Google Patents

반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 Download PDF

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Abstract

본 발명은 반도체 패키지를 박형화할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다. 또한, 본 발명은 회로기판(PCB)을 제거할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
이를 위해 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 본드 패드가 노출된 제1면이 상부로 향하도록 제1반도체 다이를 캐리어 상에 배치하는 단계(A), 본드 패드가 노출된 제1면이 하부로 향하도록 제 2반도체 다이를 상기 제1반도체 다이 상에 어긋나게 배치하는 단계(B), 상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐란트로 인캡슐레이션하는 단계(C) 및 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각이 노출되도록 상기 인캡슐란트에 관통홀을 형성하는 단계(D)를 포함한다.

Description

반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지{Method for fabricating semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
국내등록특허공보 제10-1153000호(20120529)
본 발명은 반도체 패키지를 박형화할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
또한, 본 발명은 회로기판(PCB)을 제거할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 본드 패드가 노출된 제1면이 상부로 향하도록 제1반도체 다이를 캐리어 상에 배치하는 단계(A), 본드 패드가 노출된 제1면이 하부로 향하도록 제 2반도체 다이를 상기 제1반도체 다이 상에 어긋나게 배치하는 단계(B), 상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐란트로 인캡슐레이션하는 단계(C) 및 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각이 노출되도록 상기 인캡슐란트에 관통홀을 형성하는 단계(D)를 포함한다.
상기 제1반도체 다이의 제1면과 제 2반도체 다이의 제1면 사이에는 접착 부재가 개재될 수 있다.
상기 (C)단계 이후, 상기 제1반도체 다이의 제2면과 제 2반도체 다이의 제2면 각각을 그라인딩하는 단계(C-1)를 더 포함할 수 있다.
상기 (D)단계에서는, 상기 제1반도체 다이의 본드 패드가 상부로 노출되도록 제1관통홀을 형성하고, 상기 제2반도체 다이의 본드 패드가 하부로 노출되도록 제2관통홀을 형성하고, 상기 제1반도체 다이의 본드 패드와 인접한 위치에서 상기 인캡슐란트의 상면에서 하면까지 관통하도록 제3관통홀을 형성할 수 있다.
상기 (D)단계 이후, 상기 관통홀의 내면에 제1도전층을 형성하는 단계(E)를 더 포함할 수 있다.
상기 제1도전층은 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각에 전기적으로 연결될 수 있다.
상기 제1관통홀의 제1도전층은 제3관통홀의 제1도전층에 전기적으로 연결될 수 있다.
상기 (E)단계 이후, 상기 관통홀 내부를 제2도전층으로 충진하는 단계(F)를 더 포함할 수 있다.
상기 (E)단계 이후, 상기 제1도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 솔더볼을 부착하는 단계(G)를 더 포함할 수 있다.
상기 (F)단계 이후, 상기 제2도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 솔더볼을 부착하는 단계(G-1)를 더 포함할 수 있다.
상기 제2도전층에 전기적으로 연결되도록, 상기 인캡슐란트 상부에 제3반도체 다이를 배치하는 단계(H)를 더 포함할 수 있다.
상기 인캡슐란트 상면을 보호 필름으로 덮는 단계(H-1)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 본드 패드가 노출된 제1면이 상부로 향하도록 배치된 제1반도체 다이, 본드 패드가 노출된 제1면이 하부로 향하고, 상기 제1반도체 다이의 제1면에 어긋나게 배치된 제2반도체 다이 및 상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 인캡슐란트에는 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각이 노출되도록 관통홀이 형성된다.
상기 제1반도체 다이의 제1면과 제 2반도체 다이의 제1면 사이에는 접착 부재가 개재될 수 있다.
상기 관통홀은 상기 제1반도체 다이의 본드 패드가 상부로 노출되도록 형성된 제1관통홀, 상기 제2반도체 다이의 본드 패드가 하부로 노출되도록 형성된 제2관통홀 및 상기 제1반도체 다이의 본드 패드와 인접한 위치에서 상기 인캡슐란트의 상면에서 하면까지 관통하도록 형성된 제3관통홀을 포함할 수 있다.
상기 관통홀의 내면에 형성된 제1도전층을 더 포함할 수 있다.
상기 제1도전층은 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각에 전기적으로 연결될 수 있다.
상기 제1관통홀의 제1도전층은 제3관통홀의 제1도전층에 전기적으로 연결될 수 있다.
상기 관통홀 내부에 충진된 제2도전층을 더 포함할 수 있다.
상기 제1도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 부착된 솔더볼을 더 포함할 수 있다.
상기 제2도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 부착된 솔더볼을 더 포함할 수 있다.
상기 제2도전층에 전기적으로 연결되도록, 상기 인캡슐란트 상부에 적층된 제3반도체 다이를 더 포함할 수 있다.
상기 인캡슐란트 상면을 덮는 보호 필름을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 본드 패드가 노출된 제1면이 상부로 향하도록 제1반도체 다이를 캐리어 상에 배치하는 단계(a), 본드 패드가 노출된 제1면이 하부로 향하도록 제 2반도체 다이를 상기 제1반도체 다이 상에 어긋나게 배치하는 단계(b), 상기 제1반도체 다이의 본드 패드 및 제 2반도체 다이의 본드 패드에 전기적으로 연결된 와이어를 하부로 연장하는 단계(c) 및 상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐란트로 인캡슐레이션하는 단계(d)를 포함하고, 상기 (d)단계에서 상기 제1반도체 다이의 와이어 및 제 2반도체 다이의 와이어는 상기 인캡슐란트의 하면으로 노출된다.
상기 제1반도체 다이의 제1면과 제 2반도체 다이의 제1면 사이에는 접착 부재가 개재될 수 있다.
상기 제1반도체 다이의 와이어 및 제 2반도체 다이의 와이어 각각에 전기적으로 연결되도록 상기 인캡슐란트의 하면에 범프 패드를 형성하는 단계(e)를 더 포함할 수 있다.
상기 범프 패드에 솔더볼을 부착하는 단계(f)를 더 포함할 수 있다.
본 발명에 다른 실시예에 따른 반도체 패키지는 본드 패드가 노출된 제1면이 상부로 향하도록 배치된 제1반도체 다이, 본드 패드가 노출된 제1면이 하부로 향하고, 상기 제1반도체 다이의 제1면에 어긋나게 배치된 제2반도체 다이 및 상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 제1반도체 다이 및 상기 제2반도체 다이 각각은 상기 본드 패드에 전기적으로 연결되며, 상기 인캡슐란트의 하면으로 노출된 와이어를 포함한다.
상기 제1반도체 다이의 상면과 제 2반도체 다이의 상면 사이에는 접착 부재가 개재될 수 있다.
상기 제1반도체 다이의 와이어 및 제 2반도체 다이의 와이어 각각에 전기적으로 연결되도록 상기 인캡슐란트의 하면에 형성된 범프 패드를 더 포함할 수 있다.
상기 범프 패드에 부착된 솔더볼을 더 포함할 수 있다.
본 발명에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 반도체 패키지를 박형화할 수 있다.
또한, 본 발명에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 회로기판(PCB)을 제거할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
다음은 도 1 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 설명한다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 1에 도시된 바와 같이, 캐리어(10) 상에 제1반도체 다이(110) 및 제2반도체 다이(120)를 순서대로 적층한다.
구체적으로 설명하면, 상기 제1반도체 다이(110)는 액티브층(미도시)에 전기적으로 연결된 본드 패드(111)가 노출된 제1면(110a)을 가지며, 상기 제1반도체 다이(110)의 제1면(110a)이 캐리어(10)의 상부를 향하도록, 캐리어(10) 상에 안착된다. 달리 말하면, 상기 제1반도체 다이(110)의 제2면(110b)이 캐리어(10)의 상면과 마주보도록 안착된다.
여기서, 상기 본드 패드(111)는 알루미늄 패드 또는 주석-납(Sn-Pb), 주석-납-은(Sn-Pb-Ag), 주석-납-비스무트(Sn-Pb-Bi, 주석-구리(Sn-Cu), 주석-은(Sn-Ag), 주석- 비스무트(Sn-Bi), 주석-구리-은(Sn-Ag-Cu), 주석-은-비스무트(Sn-Ag-Bi), 주석-아연(Sn-Zn)을 포함하는 솔더 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이후, 상기 제2반도체 다이(120)가 제1반도체 다이(110) 상에 어긋나게 안착된다.
상기 제2반도체 다이(120)는 제1반도체 다이(110)와 동일한 구성으로 180도 회전하여, 제1반도체 다이(110) 상에 안착된다. 구체적으로 설명하면, 상기 제2반도체 다이(120)는 액티브층(미도시)에 전기적으로 연결된 본드 패드(121)가 노출된 제1면(120a)을 가지며, 상기 제2반도체 다이(120)의 제1면(120a)이 하부를 향하도록, 제1반도체 다이(110)의 제1면(110a)에 안착된다. 달리 말하면, 상기 제2반도체 다이(120)의 제1면(120a)이 제1반도체 다이(110)의 제1면(110a)과 마주보도록 안착된다. 물론, 제1반도체 다이(110)와 제2반도체 다이(120)는 서로 어긋나게 배치되므로, 본드 패드(111, 121) 사이의 중첩이 발생하지 않는다.
여기서, 상기 제2반도체 다이(120)의 제1면(120a)과 제1반도체 다이(110)의 제1면(110a) 사이에는 접착 부재(20)가 개재된다.
여기서 상기 접착 부재(20)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다.
여기서, 상기 본드 패드(121)는 본드 패드(111)와 동일한 구성으로 자세한 설명은 생략한다.
이후, 도 2를 참조하면, 상기 캐리어(10) 상에서, 제1반도체 다이(110)와 제2반도체 다이(120)를 함께 인캡슐란트(30)로 인캡슐레이션한다.
상기 인캡슐란트(30)는 상기 제1반도체 다이(110)와 제2반도체 다이(120)를 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 인캡슐란트(30)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(30)의 재질을 한정하는 것은 아니다.
이후, 도 3을 참조하면, 상기 캐리어(10)를 제거하고, 상기 제1반도체 다이(110)의 제2면(110b)과 제2반도체 다이(120)의 제2면(120b) 각각을 일정 두께만큼 그라인딩하여 불필요한 부분을 제거한다. 여기서, 상기 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다.
이후, 도 4를 참조하면, 상기 제1반도체 다이(110)의 본드 패드(111) 및 제2반도체 다이(120)의 본드 패드(121) 각각이 외부로 노출되도록 상기 인캡슐란트(30)에 관통홀(31, 32, 33)이 형성된다. 여기서, 관통홀(31, 32, 33)은 레이저 드릴(Laser Drill) 또는 화학적 에칭 등의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 관통홀(31, 32, 33)은 제1관통홀(31), 제2관통홀(32) 및 제3관통홀(33)을 포함한다.
상기 제1관통홀(31)은 제1반도체 다이(110)의 본드 패드(111)에 대응되는 위치에 형성되며, 인캡슐란트(30)의 상면으로부터 본드 패드(111)가 외부 노출되는 깊이까지 관통 형성된다.
상기 제2관통홀(32)은 제2반도체 다이(120)의 본드 패드(121)에 대응되는 위치에 형성되며, 인캡슐란트(30)의 하면으로부터 본드 패드(121)가 외부 노출되는 깊이까지 관통 형성된다.
상기 제3관통홀(33)은 제1반도체 다이(110)의 본드 패드(111)에 인접한 위치에 형성되며, 인캡슐란트(30)의 상면으로부터 하면까지 관통 형성된다.
이후, 도 5를 참조하면, 상기 관통홀(31, 32, 33)의 내주면에는 제1도전층(41)이 형성된다. 물론, 본드 패드(111, 121)의 노출된 영역에도 제1도전층(41)이 형성된다.
여기서, 상기 제1도전층(41)은 일종의 씨드층으로 후술할 제2도전층(42)을 형성하기 위한 씨드(Seed)로서 기능을 한다. 즉, 제1도전층(41)은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성될 수 있다. 하지만, 이러한 물질 및 방법으로 본 발명의 제1도전층(41)을 한정하는 것은 아니다.
여기서, 상기 제1관통홀(31)에 형성된 제1도전층(41)과 제3관통홀(33)에 형성된 제1도전층(41)이 전기적으로 연결되기 위하여, 인캡슐란트(30) 상면에서 제1관통홀(31)과 제3관통홀(33)의 사이 영역에는 제1도전층(41)이 형성될 수 있다. 이로써, 제1반도체 다이(110)의 본드 패드(111)는 제1관통홀(31), 제3관통홀(33) 및 제1관통홀(31)과 제3관통홀(33)의 사이 영역에 형성된 제1도전층(41)을 통하여, 하부 방향으로 신호 경로를 생성할 수 있다.
이후, 도 6을 참조하면, 관통홀(31, 32, 33)에 제2도전층(42)이 각각 충진된다.
여기서, 상기 제2도전층(42)은 제1도전층(41) 상에 구리층이 전해 도금 방식으로 형성되는 것이 바람직하다. 즉, 제1도전층(41)은 제2도전층(42)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, 제1도전층(41) 상에 제2도전층(42)이 형성될 수 있도록 한다. 하지만, 이러한 물질 및 방법으로 본 발명의 제2도전층(42)을 한정하는 것은 아니다.
물론, 도시하지 않았지만, 상기 제2도전층(42) 없이 후술할 솔더볼(50)이 제1도전층(41)에 직접 부착될 수 있다. 즉, 솔더볼(50)의 일부가 직접 제2관통홀(32) 및 제3관통홀(33)으로 충진될 수 있다.
이후, 도 7을 참조하면, 제1관통홀(31) 및 제3관통홀(33)의 하측에 솔더볼(50)이 각각 부착된다.
여기서, 상기 솔더볼(50)은 납/주석(Pb/Sn), 납 없는 주석(Leadless Sn) 등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이후, 도 8을 참조하면, 상기 인캡슐란트(30) 상부에 제3반도체 다이(130)를 적층하여 반도체 패키지(100)를 형성한다.
여기서, 상기 제3반도체 다이(130)는 관통홀(31, 32, 33)을 통해 상기 솔더볼(50)에 전기적으로 연결되도록 배치되며, 이러한 경우, 상술한 제1관통홀(31)과 제3관통홀(33)의 사이 영역에 형성된 제1도전층(41)은 단락 방지를 위하여 제거될 수 있다.
또한, 도 9를 참조하면, 상기 인캡슐란트(30) 상부에는 보호 필름(60)이 부착되어 반도체 패키지(100')를 형성한다.
상기 보호 필름(60)은 그라인딩 공정에 의해 노출된 상기 제2반도체 다이(120)의 제2면(120b), 제1도전층(41) 및 제2도전층(42)을 외부환경으로부터 보호한다.
다음은 도 10 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 설명한다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 10에 도시된 바와 같이, 캐리어(10) 상에 제1반도체 다이(210) 및 제2반도체 다이(220)를 순서대로 적층한다.
구체적으로 설명하면, 상기 제1반도체 다이(210)는 액티브층(미도시)에 전기적으로 연결된 본드 패드(211)가 노출된 제1면(210a)을 가지며, 상기 제1반도체 다이(210)의 제1면(210a)이 캐리어(10)의 상부를 향하도록, 캐리어(10) 상에 안착된다. 달리 말하면, 상기 제1반도체 다이(210)의 제2면(210b)이 캐리어(10)의 상면과 마주보도록 안착된다.
여기서, 상기 본드 패드(211)는 알루미늄 패드 또는 주석-납(Sn-Pb), 주석-납-은(Sn-Pb-Ag), 주석-납-비스무트(Sn-Pb-Bi, 주석-구리(Sn-Cu), 주석-은(Sn-Ag), 주석- 비스무트(Sn-Bi), 주석-구리-은(Sn-Ag-Cu), 주석-은-비스무트(Sn-Ag-Bi), 주석-아연(Sn-Zn)을 포함하는 솔더 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이후, 상기 제2반도체 다이(220)가 제1반도체 다이(210) 상에 어긋나게 안착된다.
상기 제2반도체 다이(220)는 제1반도체 다이(210)와 동일한 구성으로 180도 회전하여, 제1반도체 다이(210) 상에 안착된다. 구체적으로 설명하면, 상기 제2반도체 다이(220)는 액티브층(미도시)에 전기적으로 연결된 본드 패드(221)가 노출된 제1면(220a)을 가지며, 상기 제2반도체 다이(220)의 제1면(220a)이 하부를 향하도록, 제1반도체 다이(210)의 제1면(210a)에 안착된다. 달리 말하면, 상기 제2반도체 다이(220)의 제1면(220a)이 제1반도체 다이(210)의 제1면(210a)과 마주보도록 안착된다. 물론, 제1반도체 다이(210)와 제2반도체 다이(220)는 서로 어긋나게 배치되므로, 본드 패드(211, 221) 사이의 중첩이 발생하지 않는다.
여기서, 상기 제2반도체 다이(220)의 제1면(220a)과 제1반도체 다이(210)의 제1면(210a) 사이에는 접착 부재(20)가 개재된다.
여기서 상기 접착 부재(20)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다.
여기서, 상기 본드 패드(221)는 본드 패드(211)와 동일한 구성으로 자세한 설명은 생략한다.
또한, 상기 제1반도체 다이(210)의 본드 패드(211)에는 와이어(212)가 부착되어 상부로 연장된다. 여기서, 상기 와이어(212)의 길이는 대략 제1반도체 다이(210)의 높이에 대응된다.
이후, 도 11을 참조하면, 제1반도체 다이(210)와 제2반도체 다이(220)는 캐리어(10) 상에서 180도 뒤집어지고, 제2반도체 다이(220)의 본드 패드(221)에는 와이어(222)가 부착되며 캐리어(10)의 상면에 맞닿도록 연장된다.
이후, 도 12를 참조하면, 상기 캐리어(10) 상에서, 제1반도체 다이(210)와 제2반도체 다이(220)를 함께 인캡슐란트(30)로 인캡슐레이션한다.
상기 인캡슐란트(30)는 상기 제1반도체 다이(210)와 제2반도체 다이(220)를 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 인캡슐란트(30)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(30)의 재질을 한정하는 것은 아니다.
여기서, 와이어(212, 222) 각각은 상기 인캡슐란트(30)에 의해 인캡슐레이션되지만, 와이어(212, 222)의 일단은 인캡슐란트(30) 하면으로 노출된다.
또한, 상기 와이어(212, 222)의 노출된 일단 각각에는 범프 패드(223)가 형성된다. 여기서, 상기 범프 패드(223)는 구리 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이후, 도 13을 참조하면, 범프 패드(223)의 하측에 솔더볼(50)을 각각 부착하여, 반도체 패키지(200)를 형성한다.
여기서, 상기 솔더볼(50)은 납/주석(Pb/Sn), 납 없는 주석(Leadless Sn) 등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
10; 캐리어 20; 접착 부재
30; 인캡슐란트 41; 제1도전층
42; 제2도전층 50; 솔더볼
60; 보호 필름
110, 210; 제1반도체 다이 120, 220; 제2반도체 다이
100, 200; 반도체 패키지

Claims (31)

  1. 본드 패드가 노출된 제1면이 상부로 향하도록 제1반도체 다이를 캐리어 상에 배치하는 단계(A);
    본드 패드가 노출된 제1면이 하부로 향하도록 제 2반도체 다이를 상기 제1반도체 다이 상에 어긋나게 배치하는 단계(B);
    상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐란트로 인캡슐레이션하는 단계(C); 및
    상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각이 노출되도록 상기 인캡슐란트에 관통홀을 형성하는 단계(D); 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1항에 있어서,
    상기 제1반도체 다이의 제1면과 제 2반도체 다이의 제1면 사이에는 접착 부재가 개재되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 1항에 있어서,
    상기 (C)단계 이후, 상기 제1반도체 다이의 제2면과 제 2반도체 다이의 제2면 각각을 그라인딩하는 단계(C-1)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제 1항에 있어서,
    상기 (D)단계에서는,
    상기 제1반도체 다이의 본드 패드가 상부로 노출되도록 제1관통홀을 형성하고,
    상기 제2반도체 다이의 본드 패드가 하부로 노출되도록 제2관통홀을 형성하고,
    상기 제1반도체 다이의 본드 패드와 인접한 위치에서 상기 인캡슐란트의 상면에서 하면까지 관통하도록 제3관통홀을 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 4항에 있어서,
    상기 (D)단계 이후,
    상기 관통홀의 내면에 제1도전층을 형성하는 단계(E)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 5항에 있어서,
    상기 제1도전층은 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6항에 있어서,
    상기 제1관통홀의 제1도전층은 제3관통홀의 제1도전층에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 7항에 있어서,
    상기 (E)단계 이후,
    상기 관통홀 내부를 제2도전층으로 충진하는 단계(F)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 7항에 있어서,
    상기 (E)단계 이후,
    상기 제1도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 솔더볼을 부착하는 단계(G)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 8항에 있어서,
    상기 (F)단계 이후,
    상기 제2도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 솔더볼을 부착하는 단계(G-1)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제10항에 있어서,
    상기 제2도전층에 전기적으로 연결되도록, 상기 인캡슐란트 상부에 제3반도체 다이를 배치하는 단계(H)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제10항에 있어서,
    상기 인캡슐란트 상면을 보호 필름으로 덮는 단계(H-1)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 본드 패드가 노출된 제1면이 상부로 향하도록 배치된 제1반도체 다이;
    본드 패드가 노출된 제1면이 하부로 향하고, 상기 제1반도체 다이의 제1면에 어긋나게 배치된 제2반도체 다이; 및
    상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐레이션하는 인캡슐란트; 를 포함하고,
    상기 인캡슐란트에는 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각이 노출되도록 관통홀이 형성된 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 제1반도체 다이의 제1면과 제 2반도체 다이의 제1면 사이에는 접착 부재가 개재되는 것을 특징으로 하는 반도체 패키지.
  15. 제13항에 있어서,
    상기 관통홀은
    상기 제1반도체 다이의 본드 패드가 상부로 노출되도록 형성된 제1관통홀,
    상기 제2반도체 다이의 본드 패드가 하부로 노출되도록 형성된 제2관통홀 및
    상기 제1반도체 다이의 본드 패드와 인접한 위치에서 상기 인캡슐란트의 상면에서 하면까지 관통하도록 형성된 제3관통홀을 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 관통홀의 내면에 형성된 제1도전층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1도전층은 상기 제1반도체 다이의 본드 패드 및 제2반도체 다이의 본드 패드 각각에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 제1관통홀의 제1도전층은 제3관통홀의 제1도전층에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 관통홀 내부에 충진된 제2도전층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제18항에 있어서,
    상기 제1도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제19항에 있어서,
    상기 제2도전층에 직접 연결되도록, 제2관통홀 및 제3관통홀의 하부에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제21항에 있어서,
    상기 제2도전층에 전기적으로 연결되도록, 상기 인캡슐란트 상부에 적층된 제3반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제21항에 있어서,
    상기 인캡슐란트 상면을 덮는 보호 필름을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  24. 본드 패드가 노출된 제1면이 상부로 향하도록 제1반도체 다이를 캐리어 상에 배치하는 단계(a);
    본드 패드가 노출된 제1면이 하부로 향하도록 제 2반도체 다이를 상기 제1반도체 다이 상에 어긋나게 배치하는 단계(b);
    상기 제1반도체 다이의 본드 패드 및 제 2반도체 다이의 본드 패드에 전기적으로 연결된 와이어를 하부로 연장하는 단계(c); 및
    상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐란트로 인캡슐레이션하는 단계(d); 를 포함하고,
    상기 (d)단계에서 상기 제1반도체 다이의 와이어 및 제 2반도체 다이의 와이어는 상기 인캡슐란트의 하면으로 노출되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  25. 제 24항에 있어서,
    상기 제1반도체 다이의 제1면과 제 2반도체 다이의 제1면 사이에는 접착 부재가 개재되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  26. 제 24항에 있어서,
    상기 제1반도체 다이의 와이어 및 제 2반도체 다이의 와이어 각각에 전기적으로 연결되도록 상기 인캡슐란트의 하면에 범프 패드를 형성하는 단계(e)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  27. 제 26항에 있어서,
    상기 범프 패드에 솔더볼을 부착하는 단계(f)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  28. 본드 패드가 노출된 제1면이 상부로 향하도록 배치된 제1반도체 다이;
    본드 패드가 노출된 제1면이 하부로 향하고, 상기 제1반도체 다이의 제1면에 어긋나게 배치된 제2반도체 다이; 및
    상기 제1반도체 다이와 제 2반도체 다이를 함께 인캡슐레이션하는 인캡슐란트; 를 포함하고,
    상기 제1반도체 다이 및 상기 제2반도체 다이 각각은 상기 본드 패드에 전기적으로 연결되며, 상기 인캡슐란트의 하면으로 노출된 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  29. 제 28항에 있어서,
    상기 제1반도체 다이의 상면과 제 2반도체 다이의 상면 사이에는 접착 부재가 개재된 것을 특징으로 하는 반도체 패키지.
  30. 제 28항에 있어서,
    상기 제1반도체 다이의 와이어 및 제 2반도체 다이의 와이어 각각에 전기적으로 연결되도록 상기 인캡슐란트의 하면에 형성된 범프 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  31. 제 30항에 있어서,
    상기 범프 패드에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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