KR20150066006A - 캐리어 및 이를 이용하는 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 캐리어 및 이를 이용하는 반도체 장치의 제조 방법을 제공한다. 이 캐리어는 가장자리에 인접한 리세스 영역을 포함함으로써, 접착층을 상기 리세스 영역 안에 가둘 수 있다. 이로써 공정 불량을 감소시킬 수 있다.

Description

캐리어 및 이를 이용하는 반도체 장치의 제조 방법{Carrier and a method of fabricating a semiconductor device}
본 발명은 캐리어 및 이를 이용하는 반도체 장치의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 반도체 칩의 크기의 소형화가 요구되고 있다. 이를 위해 반도체 공정에 있어서 백 그라인딩 공정 등으로 웨이퍼의 두께를 얇게 가공한다. 이때 접착제를 이용하여 웨이퍼에 이를 지지할 수 있는 캐리어를 접합한다.
본 발명이 해결하고자 하는 과제는 설비 에러와 파티클 오염을 줄일 수 있는 캐리어를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정 불량을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 캐리어는, 웨이퍼에 접착막을 개재하여 부착되며, 단부에 인접하여 배치되는 적어도 하나의 리세스 영역을 포함한다.
상기 리세스 영역은 상기 단부를 따라 연속적으로 연장되는 호(arc) 또는 원(circle) 형태를 가질 수 있다. 상기 리세스 영역의 폭은 위치에 따라 다를 수 있다.
또는 상기 리세스 영역은 복수개이며, 상기 단부를 따라 연속적으로 연장되는 다중 호(arc) 또는 다중 원(circle) 형태를 가질 수 있다.
또는 상기 리세스 영역들은 서로 이격된 복수개의 섬 형태를 가질 수 있다. 상기 리세스 영역들은 십자, 'T'자, 'I'자 및 사각형 중 적어도 하나의 형태를 가질 수 있다.
상기 리세스 영역의 바닥면은 굴곡질 수 있다.
상기 캐리어는 웨이퍼의 형태를 가질 수 있다. 상기 캐리어는 투명할 수 있다.
상기 캐리어는 상부면 상에 배치되는 마스크 패턴을 더 포함할 수 있으며 상기 마스크 패턴의 측벽은 상기 리세스 영역의 측벽과 정렬될 수 있다.
상기 리세스 영역은 상기 캐리어의 최단부와 이격될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 웨이퍼에 접착막을 개재하여 캐리어를 부착시키는 단계; 및 상기 웨이퍼의 일부를 그라인딩 공정으로 제거하는 단계를 포함하되, 상기 캐리어는 단부에 인접하여 배치되는 적어도 하나의 리세스 영역을 포함한다.
상기 접착막은 상기 리세스 영역을 채울 수 있다.
상기 웨이퍼는 디바이스부와 이와 단차진 가장자리부를 포함하며, 상기 리세스 영역은 상기 디바이스부와 상기 가장자리부 사이의 경계면과 수직적으로 중첩될 수 있다.
상기 접착막과 접하는 상기 가장자리부의 하부면의 폭은 상기 가장자리부와 중첩되는 상기 리세스 영역의 바닥면의 폭 보다 좁을 수 있다.
상기 웨이퍼는 관통 비아를 포함하며, 상기 그라인딩 공정으로 상기 관통 비아의 하부면을 노출시킬 수 있다.
상기 방법은, 상기 관통 비아의 하부면과 접하는 도전 패드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 캐리어는 가장자리에 인접한 리세스 영역을 포함함으로써, 접착층을 상기 리세스 영역 안에 가둘 수 있다. 이로써 접착층이 상기 캐리어의 뒷면까지 흘러 넘치지 않아 공정 설비 문제를 해결할 수 있다. 상기 접착층이 리세스 영역으로 들어가서 웨이퍼의 가장자리부와 접하는 면적이 상대적으로 줄어들게 된다. 이로써 웨이퍼의 두께를 줄이는 그라인딩 공정시 노출되는 접착층이 상대적으로 줄어들게 되어 파티클 오염을 줄일 수 있다. 이로써 공정 불량을 감소시킬 수 있다. 상기 캐리어는 재활용이 가능하다.
도 1은 본 발명의 일 예에 따른 캐리어의 평면도이다.
도 2는 도 1을 I-I' 선으로 자른 단면도이다.
도 3a 및 도 3b는 도 1의 'P1' 부분을 확대한 도면들이다.
도 4a 내지 도 4d는 본 발명의 예들에 따라 도 2의 'P2' 부분을 확대한 도면이다.
도 5a 내지 도 5f는 본 발명의 다른 예들에 따른 캐리어의 평면도들을 나타낸다.
도 6a 내지 도 6e는 본 발명의 또 다른 예들에 따른 캐리어의 리세스 영역의 평면도들을 나타낸다.
도 7a 및 도 7b는 캐리어의 제조 과정을 나타내는 단면도들이다.
도 8a 내지 도 8g는 본 발명의 일 예에 따라 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 9a는 도 8a의 'P3' 부분을 확대한 도면이다.
도 9b 및 도 9c는 도 8c의 'P3' 부분을 확대한 도면들이다.
도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 예에 따른 캐리어의 평면도이다. 도 2는 도 1을 I-I' 선으로 자른 단면도이다. 도 3a 및 도 3b는 도 1의 'P1' 부분을 확대한 도면들이다. 도 4a 내지 도 4d는 본 발명의 예들에 따라 도 2의 'P2' 부분을 확대한 도면이다.
도 1, 2, 3a, 3b 및 도 4a 내지 도 4d를 참조하면, 본 예에 따른 캐리어(10)는 예를 들면 그라인딩 공정과 같은 웨이퍼의 가공을 위하여 웨이퍼와 접착되어 웨이퍼를 지지하는 역할을 한다. 상기 캐리어(10)는 웨이퍼의 형태를 가질 수 있다. 상기 캐리어(10)는 빛이 투과될 수 있는 유리기판 등으로 형성될 수 있다. 상기 캐리어(10)는 단부에 인접하는 리세스 영역(20)을 포함한다. 상기 캐리어(10)는 방향성 또는 위치를 알기 위해 노치(notch) 영역(22)을 포함한다. 상기 리세스 영역(20)은 도 3a에서처럼 상기 노치 영역(22)에 의해 잘리지 않거나 또는 도 3b에서처럼 잘릴 수도 있다. 본 예에서 상기 리세스 영역(20)은 평면적으로 원 또는 호(arc) 형태를 가질 수 있다. 상기 캐리어(10) 상에는 도 4b처럼 상기 리세스 영역(20)을 형성하기 위한 마스크 패턴(12)이 잔존할 수 있다. 상기 마스크 패턴(12)은 PSPI(photosensitive polyimide), 실리콘 산화막, 실리콘 질화막 또는 실리콘산화질화막과 같은 물질로 형성될 수 있다. 이때 상기 마스크 패턴(12)의 측벽은 상기 리세스 영역(20)의 측벽과 정렬될 수 있다. 또는 도 4c처럼 상기 리세스 영역(20)의 바닥면은 굴곡질 수 있다. 또는 도 4d처럼 상기 리세스 영역(20)은 상기 캐리어(10)의 최단부까지 연장될 수 있다. 이외에도 상기 캐리어(10)의 단부의 단면은 다양할 수 있다.
상기 리세스 영역(20)의 평면 형태는 다양할 수 있다.
도 5a 내지 도 5f는 본 발명의 다른 예들에 따른 캐리어의 평면도들을 나타낸다. 도 6a 내지 도 6e는 본 발명의 또 다른 예들에 따른 캐리어의 리세스 영역의 평면도들을 나타낸다.
도 5a를 참조하면, 본 예에 따른 캐리어(10a)에서는 리세스 영역(20a)은 평면적으로 원이나 호(arc) 형태를 가질 수 있으며 안쪽 측벽이 굴곡을 가질 수 있다. 즉 상기 리세스 영역(20a)의 폭이 위치에 따라 다를 수 있다.
또는 도 5b를 참조하면, 본 예에 따른 캐리어(10b)에서는 리세스 영역들(20b, 20c)은 평면적으로 이중 원 또는 이중 호(arc) 형태를 가질 수 있으며 이들의 폭이 서로 다를 수 있다.
또는 도 5c를 참조하면, 본 예에 따른 캐리어(10c)에서는 리세스 영역(20d)은 평면적으로 원이나 호(arc) 형태를 가질 수 있으며 바깥쪽 측벽이 굴곡을 가질 수 있다. 즉 상기 리세스 영역(20d)의 폭이 위치에 따라 다를 수 있다.
또는 도 5d를 참조하면, 본 예에 따른 캐리어(10d)에서는 리세스 영역(20e)은 평면적으로 원이나 호(arc) 형태를 가질 수 있으며 안쪽과 바깥쪽 측벽들이 모두 굴곡을 가질 수 있다. 즉 상기 리세스 영역(20e)의 폭이 위치에 따라 다를 수 있다.
또는 도 5e를 참조하면, 본 예에 따른 캐리어(10e)에서는 리세스 영역(20f)은 평면적으로 원이나 호(arc) 형태를 가지되, 사다리 또는 기찻길 형태를 가질 수 있다.
또는 도 5f 및 6a 내지 6e를 참조하면, 본 예에 따른 캐리어(10f)에서는 리세스 영역(20g)은 서로 이격된 복수개의 섬 형태를 가질 수 있다. 이때 상기 리세스 영역(20g)은 도 6a처럼 사각형이거나 도 6b처럼 'T'자 형태, 도 6c처럼 역'T'자 형태, 도 6d처럼 'I'자 형태 또는 도 6e처럼 '+'자 형태를 가질 수 있다. 상기 리세스 영역(20g)의 평면 형태는 이 외에도 다양할 수 있다.
도 7a 및 도 7b를 참조하여 상기 캐리어(10)를 제조하는 과정을 설명하기로 한다. 도 7a 및 도 7b는 이해를 돕기 위하여 도 2에 비하여 단부의 형태와 두께가 과장되었다.
도 7a를 참조하면, 캐리어(10)는 캐리어 기판(10a) 상에 단부에 인접한 영역을 노출시키는 개구부를 가지는 마스크 패턴(12)을 형성한다. 상기 마스크 패턴(12)은 상기 캐리어 기판(10a)과 식각 선택비를 가지는 물질로 예를 들면 PSPI(photosensitive polyimide), 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 7b를 참조하면, 상기 마스크 패턴(12)을 식각 마스크로 이용하여 상기 캐리어 기판(10a)의 일부를 패터닝하여 단부에 인접한 리세스 영역(20)을 포함하는 캐리어(10)를 형성한다. 상기 마스크 패턴(12)을 제거하여 상기 캐리어(10)의 상부면을 노출시킨다. 또는 상기 마스크 패턴(12)은 제거되지 않고 남을 수도 있다.
또는 상기 마스크 패턴(12)의 형성 없이 상기 캐리어(10)의 상기 리세스 영역(10)은 레이저 그루빙(laser grooving)이나 블레이드를 이용하여 형성될 수 있다.
상기 리세스 영역(20, 20a~20g)의 역할은 후속의 접착막(40)을 가두는 역할을 한다.이로써 상기 접착막(40)의 오버플로우를 제어할 수 있다. 상기 리세스 영역(20, 20a~20g)으로 또한 마이크로보이드(microvoid)나 에지 글루(edge glue)를 최소화할 수 있다. 이로써 후속 공정에서 파티클 오염을 최소화하고 설비 에러 문제를 해결할 수 있다. 이로써 아웃개싱(outgassing) 및 에어벤트(airvent)가 용이하여 견고한 캐리어 투 웨이퍼 본딩(carrier to wafer bonding)이 가능하다. 상기 캐리어(10)는 리사이클이 가능하여 경제적이다.
다음은 상기 캐리어(10)를 이용하여 웨이퍼를 가공하고 반도체 장치(또는 반도체 패키지)를 제조하는 과정을 설명하기로 한다.
도 8a 내지 도 8g는 본 발명의 일 예에 따라 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다. 도 9a는 도 8a의 'P3' 부분을 확대한 도면이다. 도 9b 및 도 9c는 도 8c의 'P3' 부분을 확대한 도면들이다.
도 8a를 참조하면, 상기 캐리어(10) 상에 웨이퍼(30)를 접착막(40)을 개재하여 접착시킨다. 도시하지는 않았지만, 상기 접착막(40)은 릴리즈 (release)막과 글루(glue) 막을 포함할 수 있다. 상기 릴리즈막과 상기 글루막은 열가소성 수지, 열경화성 수지, 광경화성 수지 중 적어도 하나로 이루어질 수 있다. 상기 웨이퍼(30)는 후에 잘려져 반도체 칩들로 사용되는 디바이스부(30a)와 가장자리부(30b)를 포함한다. 상기 디바이스부(30a)의 일부분(P3)을 확대하면 도 9a와 같다.
도 9a를 참조하면, 디바이스부 기판(30a) 상에 트랜지스터들(TR)이 배치된다. 상기 트랜지스터들(TR)은 층간절연막들(34)로 덮인다. 상기 층간절연막들(34) 사이에는 배선들(33)이 배치된다. 첫번째 층간절연막(34)과 상기 디바이스부 기판(30a)의 일부를 관통하는 관통비아(35)가 배치되어 첫번째 배선(33)과 접할 수 있다. 상기 관통비아(35)는 구리와 같은 금속으로 형성될 수 있다. 상기 관통비아(35)와 상기 디바이스부 기판(30a) 사이 그리고 상기 관통비아(35)와 상기 층간절연막(34) 사이에는 확산방지막(32)과 절연막(31)이 콘포말하게 개재된다. 최상층의 층간절연막(34) 상에는 제 1 도전 패드(36)가 배치된다. 상기 도전 패드(36)의 일부와 상기 최상층의 층간절연막(34)은 제 1 패시베이션막(37)으로 덮인다. 그리고 상기 제 1 페시베이션막(34)을 관통하여 상기 제 1 도전 패드(36)과 접하는 도전 범프(38)이 배치된다.
다시 도 8a를 참조하면, 상기 가장자리부(30b)는 상기 디바이스부(30a)와 단차진다. 상기 디바이스부(30a)가 상기 가장자리부(30b) 보다 제 1 두께(T1) 만큼 돌출된다. 상기 가장자리부(30b)는 베벨(bevel) 영역 또는 경사진 측면을 포함한다. 상기 가장자리부(30b)와 상기 디바이스부(30a) 사이의 경계는 상기 리세스 영역(20)과 중첩된다. 상기 접착막(40)은 상기 리세스 영역(20)을 채울 수 있다. 상기 접착막(40)은 상기 캐리어(10)의 리세스 영역(20)에 의해 상기 가장자리부(30b)와 접하는 면적이 좁아지게 된다. 즉, 상기 접착막(40)과 접하는 상기 가장자리부(30b)의 하부면의 제 1 폭(W1)은 상기 가장자리부(30b)와 중첩되는 상기 리세스 영역(20)의 바닥면의 제 2 폭(W2) 보다 좁을 수 있다. 상기 접착막(40)의 측면은 경사질 수 있다. 상기 접착막(40)은 상기 리세스 영역(20)의 공간에 의해 상기 캐리어(10)의 측면 및 하부면 쪽으로 넘치지 않을 수 있다. 상기 리세스 영역(20)은 상기 가장자리부(30b)를 따라 연속적으로 연장되는 호(arc) 또는 원(circle) 형태를 가진다.
도 8b를 참조하면, 상기 웨이퍼(30)가 부착된 상기 캐리어(10)를 백그라인딩 장비 내로 로딩한다. 상기 캐리어(10)는 척(chuck, 100) 상에 로딩된다. 상기 척(100)은 예를 들면 진공척일 수 있다. 이때 상기 접착막(40)이 상기 리세스 영역(20)에 의해 상기 캐리어(10)의 하부면 쪽으로 넘치지 않으므로 상기 캐리어(10)의 하부면이 상기 척(100) 상부면에 잘 밀착될 수 있어 척 에러(chuck error)가 발생되지 않는다. 상기 척(100) 상에는 회전하는 그라인딩 휠(120)이 배치될 수 있다. 상기 그라인딩 휠(120)의 직경은 상기 웨이퍼(30)의 직경보다 크거나 작거나 또는 이와 같을 수 있다.
도 8c를 참조하면, 상기 웨이퍼(30)에 대하여 백그라인딩 공정을 진행하여 상기 디바이스부(30a)를 제 2 두께(T2) 만큼 남긴다. 상기 제 2 두께(T2)는 상기 제 1 두께(T1) 보다 얇을 수 있다. 이때 상기 가장자리부(30b)는 제거된다. 상기 그라인딩 휠(120)이 상기 웨이퍼(30)의 뒷부분을 제거할 때 상기 접착막(40)도 노출된다. 이때 상기 리세스 영역(20)에 의해 상기 디바이스부(20a)의 측벽을 덮는 상기 접착막(40)의 양이 상대적으로 작아지게 되어 상기 접착막(40)의 파티클 발생도 상대적으로 줄어들게 된다. 이로써 장비 내의 파티클 오염을 줄일 수 있다.
도 9b를 참조하여, 상기 백 그라인딩 공정으로 인해 상기 관통비아(35)의 하부면이 노출된다. 상기 캐리어(10)를 상기 백그라인딩 장비로부터 언로딩한 후에 상기 디바이스부 기판(30a)의 일부를 에치백하여 상기 절연막(31)의 측벽을 일부 노출시킬 수 있다.
도 9c를 참조하여, 상기 디바이스부 기판(30a)의 뒷면에 제 2 패시베이션막(39)을 형성한다. 그리고 상기 관통 비아(35)와 접하는 제 2 도전 패드(41)를 형성한다. 도시하지는 않았지만 후속으로 상기 제 2 도전 패드(41)와 접하는 재배선 형성 공정을 진행할 수 있다.
도 8d를 참조하면, 상기 웨이퍼(30a)를 상기 캐리어(10)로부터 분리한다. 이를 위해 상기 접착막(40)에 열을 가하거나, 또는 광을 조사할 수 있다. 또는 상기 접착막(40)에 물리적인 힘을 인가할 수 있다. 상기 캐리어(10)는 상기 웨이퍼(30a)로부터 분리된 후에 재활용될 수 있다.
도 8e를 참조하면, 상기 웨이퍼(30a)를 다이 본더 설비 안에 로딩하여 칩 접착용 테이프(50) 상에 올려놓는다.
도 8f를 참조하면, 상기 웨이퍼(30a)를 쏘잉하여 개별 반도체 칩들(30c)로 분리한다.
도 8g를 참조하면, 분리된 상기 반도체 칩(30c)은 인쇄회로기판과 같은 패키지 기판(51) 상에 실장된다. 몰딩 공정을 진행하여 상기 반도체 칩(30c)과 상기 패키지 기판(51)을 덮는 몰드막(60)을 형성한다. 그리고 상기 패키지 기판(51) 하부에 솔더볼(55)을 부착한다. 이로써 반도체 패키지(70)를 형성할 수 있다.
본 예에서 상기 웨이퍼(30) 내에 관통 비아(35)가 형성되었으나 이는 예시적인 것으로 관통비아(35)가 형성되지 않을 수도 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 10은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 10을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 11을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 12를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10, 10a~10f: 캐리어
12: 마스크 패턴
20, 20a~20g: 리세스 영역
22: 노치 영역
30: 웨이퍼
30a: 디바이스부
30b: 가장자리부
30c: 반도체 칩
31: 절연막
32: 확산방지막
33; 배선
34: 층간절연막
35: 관통비아
37, 39: 패시베이션막
36, 41: 도전 패드
38: 도전 범프
40: 접착막
50: 칩 접착용 테이프
51: 패키지 기판
60: 몰드막
70: 반도체 패키지
100: 척
120: 그라인딩 휠
TR: 트랜지스터

Claims (17)

  1. 웨이퍼에 접착막을 개재하여 부착되는 캐리어로서,
    단부에 인접하여 배치되는 적어도 하나의 리세스 영역을 포함하는 캐리어.
  2. 제 1 항에 있어서,
    상기 리세스 영역은 상기 단부를 따라 연속적으로 연장되는 호(arc) 또는 원(circle) 형태를 가지는 캐리어.
  3. 제 2 항에 있어서,
    상기 리세스 영역의 폭은 위치에 따라 다른 캐리어.
  4. 제 1 항에 있어서,
    상기 리세스 영역은 복수개이며, 상기 단부를 따라 연속적으로 연장되는 다중 호(arc) 또는 다중 원(circle) 형태를 가지는 캐리어.
  5. 제 1 항에 있어서,
    상기 리세스 영역들은 서로 이격된 섬 형태를 가지는 캐리어.
  6. 제 5 항에 있어서
    상기 리세스 영역들은 십자, 'T'자, 'I'자 및 사각형 중 적어도 하나의 형태를 가지는 캐리어.
  7. 제 1 항에 있어서,
    상기 리세스 영역의 바닥면은 굴곡지는 캐리어.
  8. 제 1 항에 있어서,
    상기 캐리어는 웨이퍼의 형태를 가지는 캐리어.
  9. 제 1 항에 있어서,
    상기 캐리어는 투명한 캐리어.
  10. 제 1 항에 있어서,
    상기 캐리어는 상부면에 배치되는 마스크 패턴을 더 포함하되,
    상기 마스크 패턴의 측벽은 상기 리세스 영역의 측벽과 정렬되는 캐리어.
  11. 제 1 항에 있어서,
    상기 리세스 영역은 상기 캐리어의 최단부와 이격되는 캐리어.
  12. 웨이퍼에 접착막을 개재하여 캐리어를 부착시키는 단계;
    상기 웨이퍼의 일부를 그라인딩 공정으로 제거하는 단계를 포함하되,
    상기 캐리어는 단부에 인접하여 배치되는 적어도 하나의 리세스 영역을 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 접착막은 상기 리세스 영역을 채우는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 웨이퍼는 디바이스부와 이와 단차진 가장자리부를 포함하며,
    상기 리세스 영역은 상기 디바이스부와 상기 가장자리부 사이의 경계면과 수직적으로 중첩되는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 접착막과 접하는 상기 가장자리부의 하부면의 폭은 상기 가장자리부와 중첩되는 상기 리세스 영역의 바닥면의 폭 보다 좁은 반도체 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 웨이퍼는 관통 비아를 포함하며,
    상기 그라인딩 공정으로 상기 관통 비아의 하부면을 노출시키는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 관통 비아의 하부면과 접하는 도전 패드를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.





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