KR20150065168A - 칩 저항기 및 그 제작 방법 - Google Patents

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Abstract

본 발명의 칩 저항기(2)는 절연 기판(21),두 개의 오목 패턴(22) 및 저항 유닛을 포함한다. 절연 기판(21)은 두 개의 대향하는 제1 및 제2 표면(211, 212)을 포함한다. 제1 표면은 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역(215)을 포함한다. 오목 패턴(22)은 제1 표면(211)의 전극 형성 구역(215) 내에서 각각 형성되고 제1 표면(211)으로부터 오목하게 형성된다. 저항 유닛은 제1 표면(211)의 전극 형성 구역(215)에 각각 형성되어 오목 패턴(22)에 채워지는 두 개의 접촉 전극(23) 및 두 개의 접촉 전극(23) 사이의 제1 표면(211) 상에 형성되고 접촉 전극(23)에 전기적으로 연결되는 저항을 포함한다.

Description

칩 저항기 및 그 제작 방법{CHIP RESISTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 수동 소자 및 그 제작 방법에 관한 것으로, 특히 칩 저항기 및 그 제작 방법에 관한 것이다.
도 1 및 2는 저항의 범위를 제공하기 위하여 복수의 수동 부품을 가지는 종래의 칩 저항기를 나타낸다. 종래의 칩 저항기(1)는 네 개의 저항 유닛 및 절연 세라믹 기판(11)을 포함한다.
절연 세라믹 기판(11)은 사각형 박판(thin plate)으로, 제1 표면(111), 제1 표면과 대향하는 제2 표면(112), 각각이 제1 및 제2 표면(111, 112)의 짧은 모서리를 서로 연결하는 한 쌍의 짧은 측면(113) 각각이 제1 및 제2 표면(111, 112)의 긴 모서리를 서로 연결하는 및 한 쌍의 대향하는 긴 측면(114)을 포함한다.
각 저항 유닛은 두 개의 일반적인 C-형태이며 서로 떨어져 있는 전극(12) 및 하나의 저항(14)을 포함한다. 각 저항 유닛의 전극(12)은 두 개의 대향하는 긴 측면(114) 상에 각각 형성되어 있고, 근접하는 하나의 저항 유닛의 전극(12)으로부터 떨어져 있다. 저항 유닛의 각각의 전극(12)은 제1 및 제2 표면(111, 112)로 각각 연장되는 두 개의 단부를 가진다. 각 저항 유닛의 저항(14)은 제1 표면(111) 상에 형성되어 있고, 대응하는 전극(12) 사이에 배치되어 전기적으로 연결되어 있다.
사용시, 제1 표면(11)로 연장되어 잇는 각 전극(12)의 단부는 납땜되어 회로 기판(미도시)에 전기적으로 연결되어 저항 유닛이 회로 기판에 두 대응하는 전극(12) 사이의 저항(14)에 의해서 원하는 저항을 제공할 수 있다. 즉, 각 저항 유닛의 전기 궤도(path)가 제1 표면(111) 및 저항(14) 상에 형성되어 있는 전극(12)의 단부에 의해 형성된다. 긴 측면(114) 및 제2 표면(112) 상에 형성되어 있는 각 저항 유닛의 전극(12)의 일부는 전기 궤도를 구성하지는 않지만 전극(12)과 절연 세라믹 기판(11) 사이에 접합 강도를 제공한다. 그러나, 그러한 전극 디자인은 제조 단가를 증가시켜 높은 저항 온도 계수(TCR: temperature coefficient of resistance)를 야기한다. 게다가, 테스트 또는 사용시, 긴 측면(114) 및 제2 측면(112) 상에 형성되어 있는 전극(12)의 일부의 충돌이 칩 저항기(1)의 고장 또한 야기한다.
게다가, 종래 칩 저항기(1)가 더 작아지면, 인접한 저항 유닛들 간의 거리가 과도하게 좁기 때문에 단락 문제가 발생할 수 있다.
또한, 종래의 칩 저항기(1) 제작은, 핀홀(pin-holes)이 형성되어, 변형을 소결시키고, 절연 세라믹 기판(11)의 사용가능한 영역이 줄어드는 것을 야기한다. 0201x2 사이즈의 칩 저항기를 예로 들면, 사용 가능한 영역의 비율은 15%이다.
따라서, 본 발명의 목적은 상술한 종래 기술의 문제점을 극복할 수 있는 칩 저항기를 제공하는 것이다. 본 발명의 또 다른 목적은 상술한 종래 기술의 문제점을 극복할 수 있는 칩 저항기 제작 방법을 제공하는 것이다.
따라서, 본 발명은 칩 저항기는 절연 표면, 두 개의 오목 패턴 및 저항 유닛을 포함한다. 절연 기판(21)은 두 개의 대향하는 제1 표면 및 상기 제1 표면에 ㄷ대향하는 제2 표면을 포함한다. 제1 표면은 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역을 포함한다. 오목 패턴은 제1 표면의 전극 형성 구역 내에서 각각 형성되고 제1 표면으로부터 오목하게 형성된다. 저항 유닛은 제1 표면의 전극 형성 구역에 각각 형성되어 오목 패턴에 채워지는 두 개의 접촉 전극 및 두 개의 접촉 전극 사이의 제1 표면 상에 형성되고 접촉 전극에 전기적으로 연결되는 저항을 포함한다.
본 발명의 칩 저항기 제작 방법은, (a) 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역을 포함하는 제1 표면 및 제1 표면에 대향하는 제2 표면을 가지는 각각의 기판을 절연 필름 상에서 복수의 서로 떨어져 꼬여있는 분리 홈에 의해 규정하는 단계, (b) 각각의 기판의 제1 표면의 전극 형성 구역 내에서, 제1 표면으로부터 오목하게 형성되는 두 개의 오목 패턴을 형성하는 단계, (c) 각각의 기판의 오목 패턴 상의 두 개의 접촉 전극 성장 필름을 형성하기 위해, 제1 패스티 도전 물질을 두 개의 오목 패턴에 채우는 단계, (d) 두 개의 접촉 전극 성장 필름 사이의 각각의 기판의 제1 표면 상에, 제2 패스티 도전 물질로 이루어지고 접촉 전극 성장 필름에 전기적으로 연결되는 대향하는 두 개의 단부를 포함하는 저항을 형성하는 단계, 및 (e) 분리 홈을 따라 절연 필름을 절단하는 단계, 및 (f) 각각의 기판의 전극 형성 구역 상에 두 개의 전극을 각각 형성하기 위하여, 각각의 기판의 접촉 전극 성장 필름을 도전 물질로 코팅하는 단계를 포함한다.
본 발명의 특징 및 효과는, 첨부한 도면을 참조하여, 후술하는 발명의 실시례의 상세한 설명에 의해 명백해 질 것이다.
도 1은 종래의 칩 저항기의 사시도이다.
도 2는 종래의 칩 저항기의 단면도이다.
도 3은 본 발명에 따른 제1 실시례의 칩 저항기의 사시도이다.
도 4는 제1 실시례의 칩 저항기의 단면도이다.
도 5는 본 발명에 따른 제1 실시례의 칩 저항기 제작 방법의 순서도이다.
도 6은 제1 실시례의 칩 저항기 제작 방법의 기판 정의 단계를 설명하는 개략도이다.
도 7은 제1 실시례의 칩 저항기 제작 방법의 오목(indented) 패턴 형성 단계를 설명하는 개략도이다.
도 8은 제1 실시례의 칩 저항기 제작 방법의 접촉 전극 성장 필름(contact electrode growing films) 형성 단계를 설명하는 개략도이다.
도 9는 제1 실시례의 칩 저항기 제작 방법의 저항 형성 단계를 설명하는 개략도이다.
도 10은 제1 실시례의 칩 저항기 제작 방법의 절연 필름 절단 단계를 설명하는 개략도이다.
도 11은 제1 실시례의 칩 저항기 제작 방법의 전극 형성 단계를 설명하는 개략도이다.
도 12는 본 발명에 따른 제2 실시례의 칩 저항기의 단면도이다.
도 13은 제2 실시례의 칩 저항기 제작 방법의 순서도이다.
본 발명이 뒤따르는 실시례에 따라 자세히 설명되기 전에, 본 발명의 기재 전체에서 동일한 참조 번호에 의해 표시된 구성 요소는 유사한 것임을 밝힌다.
도 3 및 4를 참조하면, 본 발명의 제1 실시례에 따른 칩 저항기(2)는 절연 기판(21), 여덟 개의 오목 패턴(22) 및 네 개의 저항 유닛을 포함한다.
절연 기판(21)은 예를 들면 산화 알루미늄과 같은 물질로 이루어진, 사각형의 박판이다. 절연 기판(21)은 제1 표면(211) 및 제1 표면(211)에 대향하는 제2 표면(212)을 가진다. 제1 표면(211)은 두 개의 대향하는 모서리 및 여덟 개의 서로 떨어져 있는 전극 형성 구역(215)을 포함한다. 전극 형성 구역(215)은 두 개의 대향하는 모서리에 근접하며 모서리를 각각 따라서 배치되어 있다.
오목 패턴(22)은 제1 표면(211)의 전극 형성 구역(215)에 형성되어 있고 제1 표면(211)으로부터 움푹 들어가게 만들어진다. 각각의 오목 패턴(22)은 다이아몬드 날 또는 레이저를 사용하여 형성된 적어도 하나의 새김눈(notch)을 포함한다.
각 저항 유닛은 두 개의 접촉 전극(23) 및 저항(24)을 포함한다. 각 저항 유닛의 두 개의 접촉 전극(23)은 두 개의 전극 형성 구역(215) 각각에 형성되고 각각의 오목 패턴(22)에 채워진다. 각 저항 유닛의 저항(24)은 두 개의 접촉 전극(23) 사이의 제1 표면(211) 상에 형성되고 접촉 전극(23)과 전기적으로 접촉한다.
사용시에, 본 실시례의 칩 저항기(2)의 접촉 전극(23)은 회로 기판(미도시)에 납땜되어, 칩 저항기(2)는 저항(24)과 접촉 전극(23) 사이의 전기적 연결 및 접촉 전극(23)과 회로 기판 사이의 전기적 연결에 의해 회로 기판에 저항 범위를 제공할 수 있다.
도 5를 참조하면, 본 발명에 따른 제1 실시례의 칩 저항기 제조 방법은 기판 규정 단계(31), 오목 패턴 형성 단계(32), 접촉 전극 성장 필름 형성 단계(33), 저항 형성 단계(34), 절연 필름 절단 단계(35) 및 전극 형성 단계(36)를 포함한다.
도 5 및 6을 참조하면, 단계 31에서, 복수의 절연 기판(21)은 산화 알루미늄과 같은 절연 물질로 이루어진 절연 필름(41) 상에서 복수의 서로 떨어져 꼬여있는 분리 홈(42)에 의해 규정된다. 분리 홈(42)은 다이아몬드 날 또는 레이저를 사용하여 형성된다. 각각의 분리 홈(42)은 절연 필름(41)의 두께보다 짧은 깊이를 가진다. 각각의 절연 기판(21)은 대향하는 제1 및 제2 표면(211, 212)을 가진다(도 7 참조). 각각의 절연 기판(21)의 제1 표면(211)은 두 개의 대향하는 모서리 및 두 개의 대향하는 모서리 근처에서 그를 따라 형성된 네 쌍의 전극 형성 구역(215)을 포함한다.
도 5 및 7을 참조하면, 단계 32에서는, 여덟 개의 오목 패턴(22)이 각 기판(21)의 제1 표면(211)의 전극 형성 구역(215)에 다이아몬드 날 또는 레이저를 사용하여 각각 형성되어 있다. 오목 패턴(22)은 제1 표면(211)으로부터 움푹 들어가게 만들어진다.
도 5 및 8을 참조하면, 단계 33에서는, 제1 패스티(pasty) 도전 물질이 각 절연 기판(21)의 여덟 개의 오목 패턴(22)에 채워져, 네 쌍의 전극 형성 영역(215) 에서 네 쌍의 접촉 전극 성장 필름(232)을 오목 패턴(22) 상에 형성한다. 구체적으로는, 예를 들면 은 및 팔라듐과 같은 제1 패스티 도전 물질이 전극 형성 영역(215)에 인쇄되어 오목 패턴(22)을 채우고, 그 후 베이킹되어 전극 형성 영역(215)에서의 각각의 오목 패턴(22) 상의 서브 필름(231)을 형성한다. 동일한 프로세스를 사용하여 또 다른 서브 필름(231)이 상술한 서브 필름(231) 상에 형성되어 각 접촉 전극 성장 필름(232)을 형성한다.
도 5 및 9를 참조하면, 단계 34에서는, 산화 루테늄(ruthenium oxide, RuO2)와 같은 제2 패스티 도전 물질로 이루어진 네 개의 떨어져 있는 저항(24)이 각 절연 기판(21)의 제1 표면(211) 상의 네 쌍의 접촉 전극 성장 필름(232) 사이에 각각 형성된다. 각각의 저항(24)은 한 쌍의 접촉 전극 성장 필름(232)의 각각 하나에 전기적으로 연결되는 대향하는 두 개의 단부를 가진다. 이 실시례에서는, 제2 패스티 도전 물질은 접촉 전극 성장 필름(232)들 사이에 스크린 인쇄되고 베이킹되어 저항(24)을 형성한다.
도 5와 10을 참조하면, 단계 35에서는, 절연 필름(41)이 분리 홈(42)을 따라 절단되어 각각이 기판(21), 네 쌍의 접촉 전극 성장 필름(232) 및 네 개의 저항(24)을 포함하는 복수의 칩 저항기 준-생산물(43)을 획득한다.
도 5 및 11을 참조하면, 단계 36에서는, 칩 준-생산물(43)이 각각의 절연 기판(21)의 접촉 전극 성장 필름(232) 상에서 전기 도금(electroplating)에 의해 도전 물질로 코팅되어 여덟 개의 접촉 전극(23)을 각각의 절연 기판(21)의 전극 형성 구역(215) 상에 형성한다.
단계 36은 단계35의 이전에 수행될 수 있다는 것이 이해되어야 할 것이다.
도 12을 참조하면, 본 발명에 따른 제2 실시례의 칩 저항기(2)는 제1 실시례의 그것과 이하의 차이를 제외하고는 유사하다. 본 실시례에서, 칩 저항기(2)는 유리 또는 레진으로 이루어지고 저항(24)을 덮어 저항(24)을 손상으로부터 보호하여 저항 안정성을 유지하는 절연 보호 층(25)을 더 포함한다. 또한, 절연 보호 층(25) 및 저항(24) 상에서 레이저 트리밍 절차가 수행되어 저항(24)의 저항을 조정한다.
도 13을 참조하면, 본 발명에 따른 제2 실시례의 칩 저항기(2)는 제1 실시례의 그것과 이하의 차이를 제외하고는 유사하다. 본 실시례의 방법은, 단계 34와 단계 35의 사이에, 절연 보호 층 형성 단계(37)을 포함하고 있다. 단계 37에서, 절연 보호 층(25)은 각각의 절연 표면(21)의 저항(24)을 덮도록 형성되어 있다.
본 발명에서, 오목 패턴(22)으로, 접촉 전극(23)은 절연 기판(21)에 단단히 부착될 수 있고, 따라서, 접촉 전극(23)은 절연 기판(21)의 제1 기판(211) 상에만 형성되도록, 예를 들면 접촉 전극(23)을 절연 기판(21)의 측면 또는 제2 표면(212)으로 연장하지 않고, 설계될 수 있다. 따라서, 제조 단가 및 저항 온도 계수(TCR: temperature coefficient of resistance)가 낮아질 수 있다. 게다가, 전극 영역이 줄어 있으므로, 회로 단락 및 충돌 위험 및 그에 따라 가능한 고장이 경감될 수 있다. 게다가, 본 발명에서는 핀홀(pin-holes)이 형성되지 않으므로, 칩 저항기(2)는 상대적으로 넓은 사용 가능한 영역을 가지며, 절연 기판(21)의 변형을 소결시키는 문제가 없어질 수 있다. 본 발명에서는, 절연 기판(21)의 사용가능한 영역의 비율은 80%가 넘는다.
본 발명은 가장 혈실적이고 바람직하다고 생각되는 실시례들로 설명되었으나, 본 발명은 기재되어 있는 실시례에 한정되지 않고, 등가의 배열 및 가장 넓은 해석의 범위 내에 포함되는 다양한 배열을 포함한다는 것이 이해되어야 할 것이다.

Claims (3)

  1. 칩 저항기(2) 제작 방법에 있어서,
    (a) 두 개의 대향하는 모서리 및 상기 두 개의 대향하는 모서리에 각각 인접하는 두 개의 전극 형성 구역(215)을 포함하는 제1 표면(211) 및 상기 제1 표면(211)에 대향하는 제2 표면(212)을 가지는 각각의 기판(21)을 절연 필름(41) 상에서 복수의 서로 떨어져 꼬여있는 분리 홈(42)에 의해 규정하는 단계;
    (b) 상기 각각의 기판(21)의 상기 제1 표면(211)의 상기 전극 형성 구역(215) 내에서, 상기 제1 표면(211)으로부터 오목하게 형성되는 두 개의 오목 패턴(22)을 형성하는 단계;
    (c) 상기 각각의 기판(21)의 상기 오목 패턴(22) 상의 두 개의 접촉 전극 성장 필름(232)을 형성하기 위해, 제1 패스티(pasty) 도전 물질을 상기 두 개의 오목 패턴(22)에 채우는 단계;
    (d) 상기 두 개의 접촉 전극 성장 필름(232) 사이의 상기 각각의 기판(21)의 상기 제1 표면(211) 상에, 제2 패스티 도전 물질로 이루어지고 상기 접촉 전극 성장 필름(232)에 전기적으로 연결되는 대향하는 두 개의 단부를 포함하는 저항(24)을 형성하는 단계; 및
    (e) 상기 분리 홈(42)을 따라 상기 절연 필름(41)을 절단하는 단계; 및
    (f) 상기 각각의 기판(21)의 상기 전극 형성 구역(215) 상에 두 개의 전극(23)을 각각 형성하기 위하여, 상기 각각의 기판(21)의 상기 접촉 전극 성장 필름(232)을 도전 물질로 코팅하는 단계
    를 포함하는 칩 저항기 제작 방법.
  2. 제1항에 있어서,
    상기 단계 (d) 와 (e) 사이에,
    (g) 각각의 상기 기판(21) 상의 저항(24) 상에 절연 보호 층(25)을 형성하고 덮는 단계
    를 더 포함하는 칩 저항기 제작 방법.
  3. 제1항에 있어서,
    상기 단계 (b)에서,
    상기 두 개의 오목 패턴(22)을 형성하는 단계는 다이아몬드 날 또는 레이저를 사용하여 수행되는, 칩 저항기 제작 방법.
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