KR20150065075A - 칩 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 칩 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 코일 패턴이 노출되는 절연층 미형성부 없이 코일 패턴의 하부까지도 절연층을 형성하도록 하여 외부 자성체 재료와 코일 패턴이 직접 접촉하지 않으면서도, 절연층의 폭을 감소시킨 박막의 절연층을 형성하여 고주파에서의 파형 불량을 방지하고, 인덕터의 용량 등을 향상시킬 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
Description
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
이러한 박막형 인덕터는 절연 기판 상에 코일 패턴을 형성한 후 외부 자성체 재료와의 접촉을 방지하기 위하여 절연층을 형성시킨다.
그러나 절연체를 라미네이션(Lamination) 방법 등으로 형성하는 종래의 경우 코일 하부까지 절연층을 형성하기 위해서는 충분한 절연층 폭이 필요하였고, 절연층 폭이 커질수록 외부 자성체가 차지하는 부피가 감소하기 때문에 인덕터의 용량이 저하되는 등의 문제가 발생하였다.
또한, 코일 하부에 부분적으로 절연층이 미형성되고, 공극(void)이 발생하였다. 이와 같은 절연층 미형성부의 발생으로 인하여 자성체 재료인 금속자성체 등과의 직접적인 접촉으로 인하여 누설 전류가 생기고, 이에 따라 1MHz에서는 인덕턴스(Inductance)가 정상이나 고주파 사용 조건 하에서 인덕턴스(Inductance)가 급격히 낮아지고 파형 불량이 발생하는 문제가 있었다.
아래의 특허문헌 1 및 특허문헌 2는 절연 기판 상하면에 도금으로 내부 코일 패턴을 형성하는 박막형 인덕터를 개시하고 있으나, 특허문헌 1 및 특허문헌 2에 개시된 공정으로는 절연층 미형성부 없이 박막의 절연층을 형성하는데에는 한계가 있는 문제가 있었다.
본 발명의 일 실시형태는 코일 패턴이 노출되는 절연층 미형성부 없이 코일 패턴의 하부까지도 절연층을 형성하도록 하여 외부 자성체 재료와 코일 패턴이 직접 접촉하지 않으면서도, 절연층의 폭을 감소시킨 박막의 절연층을 형성하여 고주파에서의 파형 불량을 방지하고, 인덕터의 용량 등을 향상시킬 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 코일 패턴부; 상기 코일 패턴부를 피복하는 박막 고분자 절연막; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 코일 패턴부와 접속하는 외부전극;을 포함하며, 상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성되는 칩 전자부품을 제공한다.
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성될 수 있다.
상기 코일 패턴부의 코일 간 사이의 영역에 자성체가 충진될 수 있다.
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하일 수 있다.
상기 박막 고분자 절연막은 폴리(파라-크실릴렌)(poly(p-xylylene)), 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 및 폴리카보네이트(polycarbonate) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 코일 패턴부; 상기 코일 패턴부를 피복하는 박막 고분자 절연막; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 코일 패턴부와 접속하는 외부전극;을 포함하며, 상기 박막 고분자 절연막은 3㎛ 이하로 형성되는 칩 전자부품을 제공한다.
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성될 수 있다.
상기 코일 패턴부의 코일 간 사이의 영역에 자성체가 충진될 수 있다.
상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성될 수 있다.
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하일 수 있다.
상기 박막 고분자 절연막은 폴리(파라-크실릴렌)(poly(p-xylylene)), 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 및 폴리카보네이트(polycarbonate) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 코일 패턴부; 상기 코일 패턴부를 피복하는 박막 고분자 절연막; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 코일 패턴부와 접속하는 외부전극;을 포함하며, 상기 박막 고분자 절연막이 피복된 코일 패턴부의 코일 간 사이의 영역이 자성체로 충진되는 칩 전자부품을 제공한다.
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성될 수 있다.
상기 코일 패턴부의 코일 간 간격은 3㎛ 내지 15㎛일 수 있다.
상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성될 수 있다.
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하일 수 있다.
상기 박막 고분자 절연막은 폴리(파라-크실릴렌)(poly(p-xylylene)), 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 및 폴리카보네이트(polycarbonate) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 일 실시형태는 절연 기판의 적어도 일 면에 코일 패턴부를 형성하는 단계; 상기 코일 패턴부를 피복하는 박막 고분자 절연막을 형성하는 단계; 상기 코일 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계; 및 상기 자성체 본체의 적어도 일 단면에 상기 내부 코일부와 접속되도록 외부전극을 형성하는 단계;를 포함하며, 상기 박막 고분자 절연막을 형성하는 단계는, 상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성되도록 하는 칩 전자부품의 제조방법을 제공한다.
상기 박막 고분자 절연막은 화학 증착(Chemical Vapor Depsition, CVD)으로 형성할 수 있다.
상기 박막 고분자 절연막은 2량체(dimer)가 120℃ 내지 180℃에서 기체상으로 존재하며, 650℃ 내지 700℃에서 단량체(monomer)로 열분해되는 화합물을 적용하여 형성할 수 있다.
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성할 수 있다.
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하로 형성될 수 있다.
상기 자성체 본체를 형성하는 단계에 있어서, 박막 고분자 절연막이 피복된 코일 패턴부의 코일 간 사이의 영역이 자성체로 충진될 수 있다.
본 발명의 일 실시형태의 칩 전자부품 및 그 제조방법에 따르면, 코일 패턴이 노출되는 절연층 미형성부 없이 코일 패턴의 하부까지도 절연층을 형성하도록 하여 외부 자성체 재료와 코일 패턴이 직접 접촉하지 않으면서도, 절연층의 폭을 감소시킨 박막의 절연층을 형성하여 고주파에서의 파형 불량을 방지하고, 인덕터의 용량 등을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일 패턴부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 1의 I-I'선에 의한 본 발명의 다른 일 실시형태의 단면도이다.
도 4는 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 5는 도 3의 B 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 박막 고분자 절연막이 형성된 코일 패턴 부분을 확대 관찰한 주사전자현미경(SEM)사진이다.
도 7은 본 발명의 일 실시형태의 칩 전자부품의 제조방법을 나타내는 공정도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 1의 I-I'선에 의한 본 발명의 다른 일 실시형태의 단면도이다.
도 4는 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 5는 도 3의 B 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 박막 고분자 절연막이 형성된 코일 패턴 부분을 확대 관찰한 주사전자현미경(SEM)사진이다.
도 7은 본 발명의 일 실시형태의 칩 전자부품의 제조방법을 나타내는 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품의 코일 패턴부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이고, 도 3은 도 1의 I-I'선에 의한 본 발명의 다른 일 실시형태의 단면도이다.
도 1 내지 도 3을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(20), 내부 코일부(40) 및 외부전극(80)을 포함한다.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다. 상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있고, 상기 금속계 연자성 재료로, Fe-Si-B-Cr 계 비정질 금속 파우더 재료를 이용할 수 있으며, 이에 제한되는 것은 아니다.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직 육면체의 형상을 가질 수 있다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(20)은 얇은 박막으로 형성되고 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부를 형성할 수 있다. 자성체로 충진되는 코어부를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(20)의 일면에는 코일 형상의 패턴을 가지는 코일 패턴부(40)가 형성될 수 있으며, 상기 절연 기판(20)의 반대 면에도 코일 형상의 코일 패턴부(40)가 형성될 수 있다.
상기 코일 패턴부(40)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 코일 패턴부(40)는 상기 절연 기판(20)에 형성되는 비아 전극(45)을 통해 전기적으로 접속될 수 있다.
상기 코일 패턴부(40) 및 비아 전극(45)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 코일 패턴부(40)의 표면에는 코일 패턴부(40)를 피복하는 박막 고분자 절연막(30)이 형성될 수 있다.
박막 고분자 절연막(30)의 표면은 코일 패턴부(40) 표면의 형상을 따라 형성될 수 있다. 코일 패턴부(40) 표면의 형상을 따라 형성되는 것은 도 2 및 도 3에 도시된 바와 같이 박막 고분자 절연막(30) 표면의 형상이 코일 패턴부(40) 표면의 형상대로 얇게 코팅되듯이 형성되는 것을 말한다.
박막 고분자 절연막(30)은 코일 패턴부(40) 표면의 형상을 따라 코일의 하부까지도 형성되어 코일 패턴부(40)의 노출 부위가 발생하는 것을 방지하고, 누설 전류의 발생 및 파형 불량을 방지할 수 있다.
이와 같이 본 발명의 일 실시형태에 따른 박막 고분자 절연막(30)은 화학 증착법(Chemical Vapor Depsition, CVD) 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 형성할 수 있다.
박막 고분자 절연막(30)은 3㎛ 이하의 두께로 형성될 수 있으며, 보다 바람직하게는 1㎛ 내지 3㎛의 두께로 형성될 수 있다.
박막 고분자 절연막(30)이 1㎛ 미만으로 형성될 경우 자성체 층의 적층 및 압착 과정에서 절연막이 파괴되어 외부 자성체 재료와의 접촉으로 인한 파형 불량이 발생할 수 있으며, 3㎛를 초과하는 경우 절연막의 두께가 증가한 만큼 자성체가 차지하는 부피가 감소하여 인덕턴스 향상에 한계가 발생할 수 있다.
박막 고분자 절연막(30)는 두께 편차가 1㎛ 이하를 만족하도록 균일하게 형성될 수 있다. 두께 편차는, 코일 패턴부(40)의 단면을 관찰했을 때 각 코일 패턴에 피복된 박막 고분자 절연막(30)에 있어서 최후막 부분과 최박막 부분의 차를 말한다.
박막 고분자 절연막(30)의 두께 편차가 1㎛를 초과할 경우 자성체 층의 적층 및 압착 과정에서 절연막이 파괴되거나 코일 패턴부(40)의 노출부위가 발생하여 외부 자성체 재료와의 접촉으로 인한 파형 불량이 발생할 수 있다.
박막 고분자 절연막(30)은 폴리(파라-크실릴렌)(poly(p-xylylene)), 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 또는 폴리카보네이트(polycarbonate) 수지 등의 단독 또는 혼합 형태를 포함할 수 있으며, 이에 특별히 제한되지는 않는다.
도 4는 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이며, 도 5는 도 3의 B 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4를 참조하면, 코일 패턴부(40)의 코일 간 사이의 영역에 상기 박막 고분자 절연막(30)만이 형성될 수 있다. 이와 같이 코일 패턴부(40)의 코일 간 간격(d1)이 좁게 형성되면 코일 간 사이의 영역에 박막 고분자 절연막(30)만이 형성된 구조일 수 있다.
한편, 도 5를 참조하면 코일 패턴부(40)의 코일 간 사이의 영역에 자성체가 충진될 수 있다.
상기 박막 고분자 절연막(30)의 표면은 코일 패턴부(40) 표면의 형상을 따라 얇게 형성되기 때문에 코일 간 사이의 영역에 공간이 형성될 수 있다. 상기 공간에 자성체가 충진됨으로써 자성체가 차지하는 부피가 증가하고, 자성체 부피가 증가하는 만큼 인덕턱스 향상의 효과가 발생할 수 있다.
박막 고분자 절연막(30)은 코일 패턴부(40)의 표면을 따라 코일 하부까지 균일하게 형성되기 때문에 코일 간 사이의 영역에 충진된 자성체에 의한 파형 불량 등을 방지하면서도 용량이 향상될 수 있다.
코일 패턴부(40)의 코일 간 사이의 영역에 자성체가 충진되는 구조의 실시형태의 경우 코일 패턴부(40)의 코일 간 간격(d2)은 3㎛ 내지 15㎛일 수 있으며, 충진되는 자성체의 입경은 0.1㎛ 내지 15㎛일 수 있다.
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 박막 고분자 절연막이 형성된 코일 패턴 부분을 확대 관찰한 주사전자현미경(SEM)사진이다.
도 6을 참조하면, 박막 고분자 절연막(30)의 표면은 코일 패턴부(40) 표면의 형상을 따라 얇게 형성된 구조를 확인할 수 있다. 도 6은 코일 간 간격에 박막 고분자 절연막(30)만이 형성된 구조이나, 코일 간 간격이 증가될 경우 코일 간 사이의 공간에 자성체가 충진될 수 있다.
절연 기판(20)의 일면에 형성되는 코일 패턴부(40)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 코일 패턴부(40)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 코일 패턴부(40)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성될 수 있다. 상기 외부 전극(80)은 상기 자성체 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
칩 전자부품의 제조방법
도 8은 본 발명의 일 실시형태의 칩 전자부품의 제조방법을 나타내는 공정도이다.
도 8을 참조하면, 먼저 절연 기판(20)의 적어도 일면에 코일 패턴부(40)를 형성할 수 있다.
상기 절연 기판(20)은 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있으며, 40 내지 100 ㎛의 두께일 수 있다.
상기 코일 패턴부(40)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 코일 패턴부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
상기 절연 기판(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(45)을 형성할 수 있으며, 상기 비아 전극(45)을 통해 절연 기판(20)의 일면과 반대 면에 형성되는 코일 패턴부(40)를 전기적으로 접속시킬 수 있다.
상기 절연 기판(20)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(20)을 관통하는 홀을 형성할 수 있다.
다음으로, 상기 코일 패턴부(40)의 표면을 따라 박막 고분자 절연막(30)을 형성할 수 있다.
상기 박막 고분자 절연막(30)은 화학 증착법(Chemical Vapor Depsition, CVD) 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 형성할 수 있다.
화학 증착법(Chemical Vapor Depsition, CVD) 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 박막 고분자 절연막(30)을 형성함에 따라 박막 고분자 절연막(30)의 표면이 상기 코일 패턴부(40) 표면의 형상을 따라 얇게 형성되도록 할 수 있고, 코일의 하부까지도 형성되어 코일 패턴부(40)의 노출 부위가 발생하는 것을 방지하고, 누설 전류의 발생 및 파형 불량을 방지할 수 있다.
화학 증착법(CVD)을 적용할 경우, 2량체(dimer)가 120℃ 내지 180℃에서 기체상으로 존재하며, 650℃ 내지 700℃에서 단량체(monomer)로 열분해되는 화합물을 적용하여 형성할 수 있으며 예를 들어, 폴리(파라-크실릴렌)(poly(p-xylylene))을 사용할 수 있다.
저점도 고분자 딥핑(dipping)법에 사용되는 고분자로는 박막의 절연막을 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 또는 폴리카보네이트(polycarbonate) 등의 단독 또는 혼합 형태일 수 있다.
상기 박막 고분자 절연막(30)은 3㎛ 이하의 두께로 형성할 수 있으며, 보다 바람직하게는 1㎛ 내지 3㎛의 두께로 형성할 수 있다.
박막 고분자 절연막(30)이 1㎛ 미만으로 형성될 경우 자성체 층의 적층 및 압착 과정에서 절연막이 파괴되어 외부 자성체 재료와의 접촉으로 인한 파형 불량이 발생할 수 있으며, 3㎛를 초과하는 경우 절연막의 두께가 증가한 만큼 자성체가 차지하는 부피가 감소하여 인덕턴스 향상에 한계가 발생할 수 있다.
상기 박막 고분자 절연막(30)는 두께 편차가 1㎛ 이하를 만족하도록 균일하게 형성할 수 있다.
박막 고분자 절연막(30)의 두께 편차가 1㎛를 초과할 경우 자성체 층의 적층 및 압착 과정에서 절연막이 파괴되거나 코일 패턴부(40)의 노출부위가 발생하여 외부 자성체 재료와의 접촉으로 인한 파형 불량이 발생할 수 있다.
다음으로, 상기 코일 패턴부(40)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다.
자성체 층을 절연 기판(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다.
이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.
또한, 코일 패턴부(40)의 코일 간 사이의 영역에도 자성체가 충진될 수 있다.
상기 박막 고분자 절연막(30)의 표면은 코일 패턴부(40) 표면의 형상을 따라 얇게 형성되기 때문에 코일 간 사이의 영역에 공간이 형성될 수 있다. 상기 공간에 자성체 층의 적층, 압착 과정에서 자성체가 충진될 수 있다. 코일 패턴부(40)의 코일 간 사이의 영역에도 자성체가 충진됨에 따라 자성체가 차지하는 부피가 증가하고, 자성체 부피가 증가하는 만큼 인덕턱스 향상의 효과가 발생할 수 있다.
박막 고분자 절연막(30)은 코일 패턴부(40)의 표면을 따라 코일 하부까지 균일하게 형성되기 때문에 코일 간 사이의 영역에 충진된 자성체에 의한 파형 불량 등을 방지하면서도 용량이 향상될 수 있다.
다음으로, 상기 자성체 본체(50)의 적어도 일 단면에 노출되는 코일 패턴부(40)와 접속되도록 외부전극(80)을 형성할 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 박막형 인덕터 45 : 비아 전극
20 : 절연 기판 50 : 자성체 본체
30 : 절연층 80 : 외부전극
40 : 코일 패턴부
20 : 절연 기판 50 : 자성체 본체
30 : 절연층 80 : 외부전극
40 : 코일 패턴부
Claims (23)
- 절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 적어도 일면에 형성되는 코일 패턴부;
상기 코일 패턴부를 피복하는 박막 고분자 절연막; 및
상기 자성체 본체의 일 단면에 형성되며, 상기 코일 패턴부와 접속하는 외부전극;을 포함하며,
상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성되는 칩 전자부품.
- 제 1항에 있어서,
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성되는 칩 전자부품.
- 제 1항에 있어서,
상기 코일 패턴부의 코일 간 사이의 영역에 자성체가 충진되는 칩 전자부품.
- 제 1항에 있어서,
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하인 칩 전자부품.
- 제 1항에 있어서,
상기 박막 고분자 절연막은 폴리(파라-크실릴렌)(poly(p-xylylene)), 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 및 폴리카보네이트(polycarbonate) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 적어도 일면에 형성되는 코일 패턴부;
상기 코일 패턴부를 피복하는 박막 고분자 절연막; 및
상기 자성체 본체의 일 단면에 형성되며, 상기 코일 패턴부와 접속하는 외부전극;을 포함하며,
상기 박막 고분자 절연막은 3㎛ 이하로 형성되는 칩 전자부품.
- 제 6항에 있어서,
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성되는 칩 전자부품.
- 제 6항에 있어서,
상기 코일 패턴부의 코일 간 사이의 영역에 자성체가 충진되는 칩 전자부품.
- 제 6항에 있어서,
상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성되는 칩 전자부품.
- 제 6항에 있어서,
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하인 칩 전자부품.
- 제 6항에 있어서,
상기 박막 고분자 절연막은 폴리(파라-크실릴렌)(poly(p-xylylene)), 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 및 폴리카보네이트(polycarbonate) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 적어도 일면에 형성되는 코일 패턴부;
상기 코일 패턴부를 피복하는 박막 고분자 절연막; 및
상기 자성체 본체의 일 단면에 형성되며, 상기 코일 패턴부와 접속하는 외부전극;을 포함하며,
상기 박막 고분자 절연막이 피복된 코일 패턴부의 코일 간 사이의 영역이 자성체로 충진되는 칩 전자부품.
- 제 12항에 있어서,
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성되는 칩 전자부품.
- 제 12항에 있어서,
상기 코일 패턴부의 코일 간 간격은 3㎛ 내지 15㎛인 칩 전자부품.
- 제 12항에 있어서,
상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성되는 칩 전자부품.
- 제 12항에 있어서,
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하인 칩 전자부품.
- 제 12항에 있어서,
상기 박막 고분자 절연막은 폴리(파라-크실릴렌)(poly(p-xylylene)), 에폭시(epoxy) 수지, 폴리이미드(polyimid) 수지, 페녹시(phenoxy) 수지, 폴리설폰(polysulfone) 수지 및 폴리카보네이트(polycarbonate) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 절연 기판의 적어도 일 면에 코일 패턴부를 형성하는 단계;
상기 코일 패턴부를 피복하는 박막 고분자 절연막을 형성하는 단계;
상기 코일 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계; 및
상기 자성체 본체의 적어도 일 단면에 상기 내부 코일부와 접속되도록 외부전극을 형성하는 단계;를 포함하며,
상기 박막 고분자 절연막을 형성하는 단계는, 상기 박막 고분자 절연막의 표면이 상기 코일 패턴부 표면의 형상을 따라 형성되도록 하는 칩 전자부품의 제조방법.
- 제 18항에 있어서,
상기 박막 고분자 절연막은 화학 증착(Chemical Vapor Depsition, CVD)으로 형성하는 칩 전자부품의 제조방법.
- 제 18항에 있어서,
상기 박막 고분자 절연막은 2량체(dimer)가 120℃ 내지 180℃에서 기체상으로 존재하며, 650℃ 내지 700℃에서 단량체(monomer)로 열분해되는 화합물을 적용하여 형성하는 칩 전자부품의 제조방법.
- 제 18항에 있어서,
상기 박막 고분자 절연막은 1㎛ 내지 3㎛로 형성하는 칩 전자부품의 제조방법.
- 제 18항에 있어서,
상기 박막 고분자 절연막은 두께 편차가 1㎛ 이하로 형성되는 칩 전자부품의 제조방법.
- 제 18항에 있어서,
상기 자성체 본체를 형성하는 단계에 있어서,
박막 고분자 절연막이 피복된 코일 패턴부의 코일 간 사이의 영역이 자성체로 충진되는 칩 전자부품의 제조방법.
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