JPH056832A - 平面コイルの製造方法 - Google Patents
平面コイルの製造方法Info
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- JPH056832A JPH056832A JP15801991A JP15801991A JPH056832A JP H056832 A JPH056832 A JP H056832A JP 15801991 A JP15801991 A JP 15801991A JP 15801991 A JP15801991 A JP 15801991A JP H056832 A JPH056832 A JP H056832A
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- coil
- film
- conductor
- resist
- groove
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- Coils Or Transformers For Communication (AREA)
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- Manufacturing Cores, Coils, And Magnets (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 本発明は、平面インダクタなどのＱ値の向上
と、作製工程の簡素化を目的とする。 【構成】 平面インダクタなどに代表される磁気素子内
の平面コイルを作製する際 に、あらかじめ作製するべ
きコイル導体幅と等しい幅のスペースを取るようなパタ
ーンを作製しておき、それに基づいて下地表面にコイル
導体を形成し、その後にコイル導体部分の表面全体を覆
うように薄い絶縁層５を形成し、最後に残りのスペース
部分を金属材料で埋めて、コイルを作製する方法に関す
る物である。本発明によれば隣接するコイル導体間の絶
縁膜５の厚さを非常に薄くすることができ、その結果高
いＱ値を有する平面インダクタの作製が、シンプルな工
程で可能となる。絶縁層２の形成方法としては、熱およ
びプラズマＣＶＤ法などの気相成長法や、コイル導体自
身の酸化によるものなどが代表例としてあげられる。
と、作製工程の簡素化を目的とする。 【構成】 平面インダクタなどに代表される磁気素子内
の平面コイルを作製する際 に、あらかじめ作製するべ
きコイル導体幅と等しい幅のスペースを取るようなパタ
ーンを作製しておき、それに基づいて下地表面にコイル
導体を形成し、その後にコイル導体部分の表面全体を覆
うように薄い絶縁層５を形成し、最後に残りのスペース
部分を金属材料で埋めて、コイルを作製する方法に関す
る物である。本発明によれば隣接するコイル導体間の絶
縁膜５の厚さを非常に薄くすることができ、その結果高
いＱ値を有する平面インダクタの作製が、シンプルな工
程で可能となる。絶縁層２の形成方法としては、熱およ
びプラズマＣＶＤ法などの気相成長法や、コイル導体自
身の酸化によるものなどが代表例としてあげられる。
Description
【０００１】
【産業上の利用分野】本発明は平面インダクタや平面ト
ランス等の平面型磁気素子に用いる平面コイルの製造方
法に関する。
ランス等の平面型磁気素子に用いる平面コイルの製造方
法に関する。
【０００２】
【従来の技術】近年、ＬＳＩなどに代表される集積回路
技術の進歩に伴い各種電子機器の小型化が盛んに進めら
れている。ところが機器全体おける電源部の容積率増大
の傾向が顕著になってきた。これは電源部に必須なイン
ダクタやトランスなどの磁気部品の小型・集積化が他の
部品と比較して著しく遅れているためである。最近、こ
の課題を解決するために平面コイルと磁性体を組み合わ
せた平面型の磁気素子が提案され、その高性能化の検討
が進められている。平面磁気素子は各種プレーナ技術を
用いて製造しているが、コイルのパターニングはその中
でも重要な要素である。スパイラル型コイルパターンは
インダクタンスを大きくとることができ、その結果品質
係数Ｑが高くなり、素子化を考えた場合有利な形状であ
る。
技術の進歩に伴い各種電子機器の小型化が盛んに進めら
れている。ところが機器全体おける電源部の容積率増大
の傾向が顕著になってきた。これは電源部に必須なイン
ダクタやトランスなどの磁気部品の小型・集積化が他の
部品と比較して著しく遅れているためである。最近、こ
の課題を解決するために平面コイルと磁性体を組み合わ
せた平面型の磁気素子が提案され、その高性能化の検討
が進められている。平面磁気素子は各種プレーナ技術を
用いて製造しているが、コイルのパターニングはその中
でも重要な要素である。スパイラル型コイルパターンは
インダクタンスを大きくとることができ、その結果品質
係数Ｑが高くなり、素子化を考えた場合有利な形状であ
る。
【０００３】スパイラル型コイルにおいて、コイル作製
時に大きなインダクタンスを得るためには幾つかのパラ
メータの最適値を押さえておく必要がある。重要なパラ
メータとしては(1) コイルの膜厚、(2) コイルのライン
／スペース、(3) スパイラルコイル外形寸法、(4) 平面
インダクタの外形寸法、などが代表例としてあげられ
る。この中で(2) 以外はコイルの動作周波数が決まれば
自ずと最適値を導くことが可能である。ところが(2) の
コイルのライン（δ）スペース（ｓ）の関係に注目する
と以下の様であることが分かる。図４は磁性体外形寸法
ｗ＝５mm□、スパイラルコイルのターン数Ｎ＝10、スパ
イラルコイルの内径寸法ai＝0.2mm ，コイル導体の厚み
tc＝10μｍ，磁性体間ギャップｇ＝12μｍとして、δ−
ｓ平面内におけるインダクタンス（Ｌ）および抵抗
（Ｒ）の等高線を結んだものである。（実線：Ｌ、破
線：Ｒ）また、図中の(a)は磁性体の透磁率・磁性体厚
さの積μ・st＝1000μｍ、（ｂ）はμ・st＝5000μｍの
場合である。なお、コイルの実用可能なライン／スペー
ス（δ／ｓ）の範囲は Ｎδ＋（Ｎ−１）ｓ≦（ｗ−ai）／２ となり上記条
件下では １０δ＋９ｓ≦２４００μｍ となる。 図中の点線は、スパイラルコイル外形寸法ａ0 が磁性体
外形寸法ｗに等しい場合のδ−ｓ直線を示す。図４から
明らかなように、インダクタンスＬはδとｓの値によっ
て種々変化するが、コイル抵抗Ｒはｓが小さくδが大き
いほど小さくなる。δとｓの影響はＬよりもＲのほうが
著しく、インダクタのＱ値を高くするにはｓ→０（また
はδ／ｐ→１；ここでｐはコイルピッチでｐ＝δ＋ｓ）
近傍でδおよびｓを設定すれば良い。図５は、図４の結
果を元にδ／ｐ→１の値で規格化したＬ／Ｒのδ／ｐ依
存性を示すもので インダクタの外形寸法 ：ｗ＝１〜５mm スパイラルコイルの内径寸法：ai＝0.2mm スパイラルコイルの外形寸法：ao＝0.9 ｗ 磁性体の厚さ・透磁率積 ：μ・st＝103 〜104 μｍ の種々の場合について計算したものである。データはす
べて図中の太い実線でかこまれる斜線領域に含まれる。
Ｑ値に比例するＬ／Ｒはδ／ｓが小さくなるといずれの
場合も減少する。Ｌ／Ｒはδ／ｓが１の時最大であり、
この事よりＱ値の高い平面インダクタを構成するには、
δ／ｐ＝１近傍でコイルのライン（δ）／スペース
（ｓ）を決定することが重要になる。
時に大きなインダクタンスを得るためには幾つかのパラ
メータの最適値を押さえておく必要がある。重要なパラ
メータとしては(1) コイルの膜厚、(2) コイルのライン
／スペース、(3) スパイラルコイル外形寸法、(4) 平面
インダクタの外形寸法、などが代表例としてあげられ
る。この中で(2) 以外はコイルの動作周波数が決まれば
自ずと最適値を導くことが可能である。ところが(2) の
コイルのライン（δ）スペース（ｓ）の関係に注目する
と以下の様であることが分かる。図４は磁性体外形寸法
ｗ＝５mm□、スパイラルコイルのターン数Ｎ＝10、スパ
イラルコイルの内径寸法ai＝0.2mm ，コイル導体の厚み
tc＝10μｍ，磁性体間ギャップｇ＝12μｍとして、δ−
ｓ平面内におけるインダクタンス（Ｌ）および抵抗
（Ｒ）の等高線を結んだものである。（実線：Ｌ、破
線：Ｒ）また、図中の(a)は磁性体の透磁率・磁性体厚
さの積μ・st＝1000μｍ、（ｂ）はμ・st＝5000μｍの
場合である。なお、コイルの実用可能なライン／スペー
ス（δ／ｓ）の範囲は Ｎδ＋（Ｎ−１）ｓ≦（ｗ−ai）／２ となり上記条
件下では １０δ＋９ｓ≦２４００μｍ となる。 図中の点線は、スパイラルコイル外形寸法ａ0 が磁性体
外形寸法ｗに等しい場合のδ−ｓ直線を示す。図４から
明らかなように、インダクタンスＬはδとｓの値によっ
て種々変化するが、コイル抵抗Ｒはｓが小さくδが大き
いほど小さくなる。δとｓの影響はＬよりもＲのほうが
著しく、インダクタのＱ値を高くするにはｓ→０（また
はδ／ｐ→１；ここでｐはコイルピッチでｐ＝δ＋ｓ）
近傍でδおよびｓを設定すれば良い。図５は、図４の結
果を元にδ／ｐ→１の値で規格化したＬ／Ｒのδ／ｐ依
存性を示すもので インダクタの外形寸法 ：ｗ＝１〜５mm スパイラルコイルの内径寸法：ai＝0.2mm スパイラルコイルの外形寸法：ao＝0.9 ｗ 磁性体の厚さ・透磁率積 ：μ・st＝103 〜104 μｍ の種々の場合について計算したものである。データはす
べて図中の太い実線でかこまれる斜線領域に含まれる。
Ｑ値に比例するＬ／Ｒはδ／ｓが小さくなるといずれの
場合も減少する。Ｌ／Ｒはδ／ｓが１の時最大であり、
この事よりＱ値の高い平面インダクタを構成するには、
δ／ｐ＝１近傍でコイルのライン（δ）／スペース
（ｓ）を決定することが重要になる。
【０００４】現在、このように理論設計された平面イン
ダクタを実際に作製する場合、コイルの部分は集積回路
作製工程における薄膜作製技術および各種リソグラフィ
技術を用いて作製されている。これら技術における加工
限界を決定する要因としては、露光方法の選定、レジス
ト材料の選定、エッチング方法の選定など様々なものが
あげられるが、フォトリソグラフィ技術を使用する限
り、露光に用いる光源の波長が最も大きな要因となる。
光源として、現在用いられているｇ線またはｉ線によっ
て得られる最小線幅は0.5 μｍ程度であるが、今後エキ
シマレーザやＳＯＲ光による露光では0.1 μｍ以下の解
像度が得られるであろうと予測している。また、生産性
は悪くなるが電子ビーム直接露光によれば0.05μｍ程度
の線幅を得ることができる。
ダクタを実際に作製する場合、コイルの部分は集積回路
作製工程における薄膜作製技術および各種リソグラフィ
技術を用いて作製されている。これら技術における加工
限界を決定する要因としては、露光方法の選定、レジス
ト材料の選定、エッチング方法の選定など様々なものが
あげられるが、フォトリソグラフィ技術を使用する限
り、露光に用いる光源の波長が最も大きな要因となる。
光源として、現在用いられているｇ線またはｉ線によっ
て得られる最小線幅は0.5 μｍ程度であるが、今後エキ
シマレーザやＳＯＲ光による露光では0.1 μｍ以下の解
像度が得られるであろうと予測している。また、生産性
は悪くなるが電子ビーム直接露光によれば0.05μｍ程度
の線幅を得ることができる。
【０００５】一方、平面インダクタにおいてコイル導体
の厚みは、最低でも使用する周波数帯によって決定され
るスキンデプス程度に設定する必要がある。実際の値
は、使用周波数以外にコイル導体材料の比抵抗によって
も変化するために固定は出来ないが、例えばＡｌを用い
た場合、使用周波数帯10〜100MHzではほぼ10μｍ程度と
なる。
の厚みは、最低でも使用する周波数帯によって決定され
るスキンデプス程度に設定する必要がある。実際の値
は、使用周波数以外にコイル導体材料の比抵抗によって
も変化するために固定は出来ないが、例えばＡｌを用い
た場合、使用周波数帯10〜100MHzではほぼ10μｍ程度と
なる。
【０００６】先に触れた理論値に近いような高いＱ値を
得るために、現在使用可能なリソグラフィー技術を用い
て、コイル導体間の幅を狭くし、かつ十分なコイル導体
厚みを確保するには、アスペクト比が10〜100 となって
しまう。現在、導体膜をこのように高いアスペクト比で
エッチングする技術は化学的エッチング技術（ＣＤＥや
ＲＩＥなど）、物理的エッチング技術（イオンビームエ
ッチングなど）どちらにおいても確立されていないため
に、実際の試作例ではコイル導体間の幅とコイル導体の
厚みのアスペクト比を大きくすることが出来ず、その結
果高いＱ値を有する実用レベルの平面インダクタは作製
されていない。
得るために、現在使用可能なリソグラフィー技術を用い
て、コイル導体間の幅を狭くし、かつ十分なコイル導体
厚みを確保するには、アスペクト比が10〜100 となって
しまう。現在、導体膜をこのように高いアスペクト比で
エッチングする技術は化学的エッチング技術（ＣＤＥや
ＲＩＥなど）、物理的エッチング技術（イオンビームエ
ッチングなど）どちらにおいても確立されていないため
に、実際の試作例ではコイル導体間の幅とコイル導体の
厚みのアスペクト比を大きくすることが出来ず、その結
果高いＱ値を有する実用レベルの平面インダクタは作製
されていない。
【０００７】また、エッチングによってできた導体間の
隙間を絶縁物によって埋めることもアスペクト比が大き
くなるにつれて困難になる。例えば図６に断面図を示す
ような外鉄型平面インダクタにおいて、コイル導体間の
幅とコイル導体厚みのアスペクト比が２を越えると通常
の成膜プロセスを用いてコイル導体間を絶縁体で埋める
ことは不可能となる。また、絶縁物成膜後の平面の平坦
化も必要であり、作製プロセスを複雑化している。この
点もプレーナ技術を用いて平面インダクタ用コイルを形
成する際の大きな問題点となっている。
隙間を絶縁物によって埋めることもアスペクト比が大き
くなるにつれて困難になる。例えば図６に断面図を示す
ような外鉄型平面インダクタにおいて、コイル導体間の
幅とコイル導体厚みのアスペクト比が２を越えると通常
の成膜プロセスを用いてコイル導体間を絶縁体で埋める
ことは不可能となる。また、絶縁物成膜後の平面の平坦
化も必要であり、作製プロセスを複雑化している。この
点もプレーナ技術を用いて平面インダクタ用コイルを形
成する際の大きな問題点となっている。
【０００８】
【発明が解決しようとする課題】以上に述べたように、
従来平面インダクタなどを製造する際に、コイル導体間
を小さくし、かつ十分なコイル導体の厚みを有するコイ
ルを製造する方法はなかった。本発明は上記の問題に鑑
み、コイル導体間を小さくし、かつ十分なコイル導体の
厚みを有する平面型磁気素子に用いる平面コイルを単純
なプロセスで製造する方法を提供するものである。
従来平面インダクタなどを製造する際に、コイル導体間
を小さくし、かつ十分なコイル導体の厚みを有するコイ
ルを製造する方法はなかった。本発明は上記の問題に鑑
み、コイル導体間を小さくし、かつ十分なコイル導体の
厚みを有する平面型磁気素子に用いる平面コイルを単純
なプロセスで製造する方法を提供するものである。
【０００９】
【課題を解決するための手段及び作用】本発明は、磁性
膜上に絶縁膜を形成した下地表面に導体膜を形成する工
程と導体膜にコイル導体幅以上の幅の溝をエッチング等
により形成する工程と、溝形成後に残存した導体膜を絶
縁膜で被覆する工程と、溝に導体膜を充填する工程を行
うことを特徴とする平面コイル作成法である。本発明の
製造方法を図１を用いて説明する。図１は本発明の製造
方法の手順を示す模式図である。
膜上に絶縁膜を形成した下地表面に導体膜を形成する工
程と導体膜にコイル導体幅以上の幅の溝をエッチング等
により形成する工程と、溝形成後に残存した導体膜を絶
縁膜で被覆する工程と、溝に導体膜を充填する工程を行
うことを特徴とする平面コイル作成法である。本発明の
製造方法を図１を用いて説明する。図１は本発明の製造
方法の手順を示す模式図である。
【００１０】まず図１(a) に示すようにＳｉ等の基板10
上に形成された磁性膜３上に絶縁膜２を形成した下地の
上にコイル導体となる導体膜１を形成する（導体膜形成
工程）。
上に形成された磁性膜３上に絶縁膜２を形成した下地の
上にコイル導体となる導体膜１を形成する（導体膜形成
工程）。
【００１１】次に図１(b) に示すように導体膜１上にレ
ジスト４を塗付し、フォトグラフィーを行うことにより
レジストパターンを形成し、レジストパターンに沿っ
て、導体膜をエッチングし、図１(c) のように、コイル
導体幅以上の幅を有する溝(a)を形成する（エッチング
工程）。レジストを除去した後、図１(d) に示すように
エッチング工程で残存した導体膜１を絶縁膜５で被覆す
る（絶縁工程）。
ジスト４を塗付し、フォトグラフィーを行うことにより
レジストパターンを形成し、レジストパターンに沿っ
て、導体膜をエッチングし、図１(c) のように、コイル
導体幅以上の幅を有する溝(a)を形成する（エッチング
工程）。レジストを除去した後、図１(d) に示すように
エッチング工程で残存した導体膜１を絶縁膜５で被覆す
る（絶縁工程）。
【００１２】次に、素子表面全体をレジストで被い残存
した導体膜１の上のみにレジストが残存するように露光
して現像する。その後に、再び導体用薄膜を成膜する
と、図１(e) に示すように、溝の部分が導体膜（１´）
で埋められ、またレジスト上にも導体（１″）が積まれ
る。最後にレジスト上に残った導体膜（１″）をレジス
トごと除去することにより、溝部分が導体膜で充填され
る（導体膜充填工程）。以上のような工程を行うことに
より、コイル導体間の幅が絶縁工程で導体膜の被覆に用
いた絶縁膜の厚み分であり、かつコイル導体の厚みが導
体膜形成工程で成膜した導体膜の厚みであるコイルを製
造することができる。以下に本発明の製造方法につい
て、さらに詳しく説明する。
した導体膜１の上のみにレジストが残存するように露光
して現像する。その後に、再び導体用薄膜を成膜する
と、図１(e) に示すように、溝の部分が導体膜（１´）
で埋められ、またレジスト上にも導体（１″）が積まれ
る。最後にレジスト上に残った導体膜（１″）をレジス
トごと除去することにより、溝部分が導体膜で充填され
る（導体膜充填工程）。以上のような工程を行うことに
より、コイル導体間の幅が絶縁工程で導体膜の被覆に用
いた絶縁膜の厚み分であり、かつコイル導体の厚みが導
体膜形成工程で成膜した導体膜の厚みであるコイルを製
造することができる。以下に本発明の製造方法につい
て、さらに詳しく説明する。
【００１３】導体膜形成工程及び導体膜充填工程におい
て形成する導体膜の材質すなわちコイル導体の材質とし
ては抵抗率の低い材料である事が好ましい。具体的に
は、ＡｌおよびＡｌ合金、ＣｕおよびＣｕ合金、Ａｇお
よびＡｇ合金、ＰｄおよびＰｄ合金、ＰｔおよびＰｔ合
金などがあげられるがこれらに限定されないことは当然
である。
て形成する導体膜の材質すなわちコイル導体の材質とし
ては抵抗率の低い材料である事が好ましい。具体的に
は、ＡｌおよびＡｌ合金、ＣｕおよびＣｕ合金、Ａｇお
よびＡｇ合金、ＰｄおよびＰｄ合金、ＰｔおよびＰｔ合
金などがあげられるがこれらに限定されないことは当然
である。
【００１４】また、導体膜の膜厚は少くともコイルの周
波数帯によって決定されるスキンデプス程度に設定する
必要がある。また使用周波数以外にもコイル材料の比抵
抗によっても変化するが、10〜100MHzの間では約10μｍ
もの厚さが必要である。
波数帯によって決定されるスキンデプス程度に設定する
必要がある。また使用周波数以外にもコイル材料の比抵
抗によっても変化するが、10〜100MHzの間では約10μｍ
もの厚さが必要である。
【００１５】また導体膜は、高配向膜か、望ましくは単
結晶または多少の欠陥を含むものの単結晶に近い薄膜を
作製することが好ましい。なぜならば、微細な幅のコイ
ル導体をエッチングにより作製するためには高い加工性
が要求される。また磁気素子の小型化が進むに連れて、
導体内を流れる電流密度も高くなり、また素子からの発
熱量も非常に大きくなる。すると、コイル導体自体のエ
レクトロマイグレーションや、サーモマイグレーション
への耐性も非常に重要な要素となるが、高配向膜や単結
晶に近い導体膜は上記の要求に適しているためである。
しかし多結晶薄膜を材料として用いても差支えないこと
は当然である。導体膜の製膜法としては、真空蒸着法、
イオンプレーティング法、スパッタリング法、ＣＶＤ法
などの気相成長法や、各種めっき法があげられる。
結晶または多少の欠陥を含むものの単結晶に近い薄膜を
作製することが好ましい。なぜならば、微細な幅のコイ
ル導体をエッチングにより作製するためには高い加工性
が要求される。また磁気素子の小型化が進むに連れて、
導体内を流れる電流密度も高くなり、また素子からの発
熱量も非常に大きくなる。すると、コイル導体自体のエ
レクトロマイグレーションや、サーモマイグレーション
への耐性も非常に重要な要素となるが、高配向膜や単結
晶に近い導体膜は上記の要求に適しているためである。
しかし多結晶薄膜を材料として用いても差支えないこと
は当然である。導体膜の製膜法としては、真空蒸着法、
イオンプレーティング法、スパッタリング法、ＣＶＤ法
などの気相成長法や、各種めっき法があげられる。
【００１６】一方、エッチング工程において、導体に設
ける溝は、後の絶縁工程及び導体膜形成工程においてコ
イル導体間を絶縁する絶縁膜と、コイル導体となる導体
膜を形成するスペースであるから、溝の幅は所望のコイ
ル導体の幅と、コイル導体の両側の絶縁膜の厚みの和で
ある。当然ながら残存する導体膜の幅も所望のコイル導
体幅とする。
ける溝は、後の絶縁工程及び導体膜形成工程においてコ
イル導体間を絶縁する絶縁膜と、コイル導体となる導体
膜を形成するスペースであるから、溝の幅は所望のコイ
ル導体の幅と、コイル導体の両側の絶縁膜の厚みの和で
ある。当然ながら残存する導体膜の幅も所望のコイル導
体幅とする。
【００１７】導体膜のエッチングの方法としては、化学
的ドライエッチング（ＣＤＥ）、反応性イオンエッチン
グ（ＲＩＥ）、イオンビームエッチングなどが挙げられ
る。次に絶縁膜の作製方法であるが、これはコイル間の
電気的な絶縁が取れるような方法であれば特に限定され
ないが、大別すると、コイル導体自身の表面を酸化する
ことによって絶縁酸化膜を形成する方法と、何等かの成
膜法を用いてコイルの表面に絶縁膜を形成することの２
つに分けられる。前者は、酸素プラズマによる気相成長
法を用いる方法、酸化雰囲気中での熱酸化など様々な方
法によって作製が可能である。
的ドライエッチング（ＣＤＥ）、反応性イオンエッチン
グ（ＲＩＥ）、イオンビームエッチングなどが挙げられ
る。次に絶縁膜の作製方法であるが、これはコイル間の
電気的な絶縁が取れるような方法であれば特に限定され
ないが、大別すると、コイル導体自身の表面を酸化する
ことによって絶縁酸化膜を形成する方法と、何等かの成
膜法を用いてコイルの表面に絶縁膜を形成することの２
つに分けられる。前者は、酸素プラズマによる気相成長
法を用いる方法、酸化雰囲気中での熱酸化など様々な方
法によって作製が可能である。
【００１８】Ａｌのコイル導体を酸化することによりコ
イル導体表面に形成された酸化アルミ（アルミナ）を絶
縁膜として用いることがあげられる。後者はＣＶＤやス
パッタリングに代表される各種気相成長法や、液相成長
法などが用いられる。絶縁膜の種類としては、Ｓｉ
Ｏ2 、ポリイミドに代表される耐熱性樹脂などが挙げら
れる。また、コイル導体表面に形成された絶縁膜の厚さ
は、各コイル導体間にかかる電界強度に対して絶縁破壊
がおこらない程度の厚みにすることが望ましい。コイル
を形成する基板の材料は、特に限定されない。Ｓｉ、Ｇ
ａＡｓなどに代表される半導体プロセスで用いられる基
板材料などがあげられる。
イル導体表面に形成された酸化アルミ（アルミナ）を絶
縁膜として用いることがあげられる。後者はＣＶＤやス
パッタリングに代表される各種気相成長法や、液相成長
法などが用いられる。絶縁膜の種類としては、Ｓｉ
Ｏ2 、ポリイミドに代表される耐熱性樹脂などが挙げら
れる。また、コイル導体表面に形成された絶縁膜の厚さ
は、各コイル導体間にかかる電界強度に対して絶縁破壊
がおこらない程度の厚みにすることが望ましい。コイル
を形成する基板の材料は、特に限定されない。Ｓｉ、Ｇ
ａＡｓなどに代表される半導体プロセスで用いられる基
板材料などがあげられる。
【００１９】平面コイルの形状としては外鉄型、内鉄
型、どちらでも良く、また外鉄型の場合のコイルパター
ンとしてはスパイラル型、つづらおれ型が代表例として
考えられるが、高いＱ値を得るためにはスパイラル型が
望ましい。
型、どちらでも良く、また外鉄型の場合のコイルパター
ンとしてはスパイラル型、つづらおれ型が代表例として
考えられるが、高いＱ値を得るためにはスパイラル型が
望ましい。
【００２０】平面型磁気素子の小型化のためには、前述
のようにコイル導体間の幅をできるだけ狭くし、かつコ
イル導体の幅を小さくすることが望まれる。同時にコイ
ル導体の厚みを大きくしてコイルの抵抗をおさえること
が望ましい。そのため、高アスペクト比のコイル導体間
のスペースを絶縁膜で埋めることのできる本発明の製造
方法は有効である。
のようにコイル導体間の幅をできるだけ狭くし、かつコ
イル導体の幅を小さくすることが望まれる。同時にコイ
ル導体の厚みを大きくしてコイルの抵抗をおさえること
が望ましい。そのため、高アスペクト比のコイル導体間
のスペースを絶縁膜で埋めることのできる本発明の製造
方法は有効である。
【００２１】
【実施例】（実施例１）
【００２２】図２(a) に示すような構造の下地表面にＤ
Ｃマグネトロンスパッタリング法を用いてＡｌ−Ｓｉ−
Ｃｕ合金（１）を平均膜厚10μｍ成膜した。本実施例で
用いた下地は、表面に熱酸化層を形成したＳｉ基板10上
にＲＦスパッタ法により磁性膜３を１μｍ厚さで形成
し、さらにＴＥＯＳ（テトラエトキシシラン）を用いた
ＣＶＤ法によりＳｉＯ2 膜２を１μｍの厚さで形成した
ものである。その後、Ａｌ−Ｓｉ−Ｃｕ合金膜上にレジ
スト（４）を塗布してライン幅10μｍ、スペース幅10μ
ｍのパターンを形成して、ＲＩＥによりＡｌ−Ｓｉ−Ｃ
ｕ合金膜をエッチングし、図２(b)に示すようなコイル
パターンを形成した。次に、コイル上に残ったレジスト
を除去してから、原料としてＴＥＯＳ（テトラエトキシ
シラン）を用いたＣＶＤ法によりＳｉＯ2 膜（5a) を図
２(c) に示すように、コイル全面を覆うように成膜し
た。ＳｉＯ2 膜の膜厚は2000Aであった。さらにＰＥＰ
プロセスによりレジスト（６）をコイル上にのみ形成し
て、その上面にＡｌ−Ｓｉ−Ｃｕ合金（１´）を平均膜
厚10μｍ形成し、図２(d) に示すような構造とした。最
後に、リフトオフ法によりレジスト上のＡｌ膜を除去し
て図２(e) に示すようなコイルを形成し た。さらにＴ
ＥＯＳを用いたＣＶＤ法によりＳｉＯ2 膜（２）を図２
(f) に示す様に１μｍ厚みで形成し、その上にＰＦスパ
ッタ法により磁性膜（３）を１μｍの厚みで形成し、平
面コイルを得た。以上のように作製したコイルの、隣接
する導体間に100Vの電圧を印加したところ、電流のリー
クは観察されなかった。
Ｃマグネトロンスパッタリング法を用いてＡｌ−Ｓｉ−
Ｃｕ合金（１）を平均膜厚10μｍ成膜した。本実施例で
用いた下地は、表面に熱酸化層を形成したＳｉ基板10上
にＲＦスパッタ法により磁性膜３を１μｍ厚さで形成
し、さらにＴＥＯＳ（テトラエトキシシラン）を用いた
ＣＶＤ法によりＳｉＯ2 膜２を１μｍの厚さで形成した
ものである。その後、Ａｌ−Ｓｉ−Ｃｕ合金膜上にレジ
スト（４）を塗布してライン幅10μｍ、スペース幅10μ
ｍのパターンを形成して、ＲＩＥによりＡｌ−Ｓｉ−Ｃ
ｕ合金膜をエッチングし、図２(b)に示すようなコイル
パターンを形成した。次に、コイル上に残ったレジスト
を除去してから、原料としてＴＥＯＳ（テトラエトキシ
シラン）を用いたＣＶＤ法によりＳｉＯ2 膜（5a) を図
２(c) に示すように、コイル全面を覆うように成膜し
た。ＳｉＯ2 膜の膜厚は2000Aであった。さらにＰＥＰ
プロセスによりレジスト（６）をコイル上にのみ形成し
て、その上面にＡｌ−Ｓｉ−Ｃｕ合金（１´）を平均膜
厚10μｍ形成し、図２(d) に示すような構造とした。最
後に、リフトオフ法によりレジスト上のＡｌ膜を除去し
て図２(e) に示すようなコイルを形成し た。さらにＴ
ＥＯＳを用いたＣＶＤ法によりＳｉＯ2 膜（２）を図２
(f) に示す様に１μｍ厚みで形成し、その上にＰＦスパ
ッタ法により磁性膜（３）を１μｍの厚みで形成し、平
面コイルを得た。以上のように作製したコイルの、隣接
する導体間に100Vの電圧を印加したところ、電流のリー
クは観察されなかった。
【００２３】また、図２(e) に示すような構造におい
て、Ａｌ−Ｓｉ−Ｃｕ導体間の空げきをエッチングによ
って形成するといった従来の方法は、アスペクト比が50
という非常に深い溝の加工になってしまうために、エッ
チングおよびその後の絶縁物の堆積はどちらも不可能で
あった。 （実施例２）
て、Ａｌ−Ｓｉ−Ｃｕ導体間の空げきをエッチングによ
って形成するといった従来の方法は、アスペクト比が50
という非常に深い溝の加工になってしまうために、エッ
チングおよびその後の絶縁物の堆積はどちらも不可能で
あった。 （実施例２）
【００２４】図３(a) に示すような構造の下地表面にＤ
Ｃマグネトロンスパッタリング法を用いてＡｌ−Ｓｉ−
Ｃｕ合金（１）を平均膜厚10μｍ成膜した。本実施例で
用いた下地は、表面に熱酸化層を形成したＳｉ基板10上
にＲＦスパッタ法により磁性膜３を１μｍの厚さで形成
し、さらにＣＶＤ法によりＳｉＯ2 膜２を１μｍの厚み
で形成したものである。その後、Ａｌ−Ｓｉ−Ｃｕ合金
膜上にレジスト（４）を塗布してライン幅10μｍ、スペ
ース幅10μｍ、のパターンを形成して、ＲＩＥによりＡ
ｌ−Ｓｉ−Ｃｕ合金膜をエッチングし、図３(b) に示す
ようなコイルパターンを形成した。次に、コイル上に残
ったレジストを除去してから、酸素プラズマ中で表面の
酸化を行った。その結果、図３(c) に示すようにコイル
導体の表面層約500A (５(b))一様に酸化された。さらに
ＰＥＰプロセスによりレジスト（６）をコイル上にのみ
形成して、その上面にＡｌ−Ｓｉ−Ｃｕ合金（１´）を
平均膜厚10μｍ形成し、図３(d) に示すような構造とし
た。最後に、リフトオフ法によりレジスト６上のＡｌ−
Ｓｉ−Ｃｕ合金膜を除去して図３(e) に示すようなコイ
ルを形成した。以上のように作製したコイルの、隣接す
る導体間に30V の電圧を印加したところ、電流のリーク
は観察されなかった。
Ｃマグネトロンスパッタリング法を用いてＡｌ−Ｓｉ−
Ｃｕ合金（１）を平均膜厚10μｍ成膜した。本実施例で
用いた下地は、表面に熱酸化層を形成したＳｉ基板10上
にＲＦスパッタ法により磁性膜３を１μｍの厚さで形成
し、さらにＣＶＤ法によりＳｉＯ2 膜２を１μｍの厚み
で形成したものである。その後、Ａｌ−Ｓｉ−Ｃｕ合金
膜上にレジスト（４）を塗布してライン幅10μｍ、スペ
ース幅10μｍ、のパターンを形成して、ＲＩＥによりＡ
ｌ−Ｓｉ−Ｃｕ合金膜をエッチングし、図３(b) に示す
ようなコイルパターンを形成した。次に、コイル上に残
ったレジストを除去してから、酸素プラズマ中で表面の
酸化を行った。その結果、図３(c) に示すようにコイル
導体の表面層約500A (５(b))一様に酸化された。さらに
ＰＥＰプロセスによりレジスト（６）をコイル上にのみ
形成して、その上面にＡｌ−Ｓｉ−Ｃｕ合金（１´）を
平均膜厚10μｍ形成し、図３(d) に示すような構造とし
た。最後に、リフトオフ法によりレジスト６上のＡｌ−
Ｓｉ−Ｃｕ合金膜を除去して図３(e) に示すようなコイ
ルを形成した。以上のように作製したコイルの、隣接す
る導体間に30V の電圧を印加したところ、電流のリーク
は観察されなかった。
【００２５】また、図３(e) に示すような構造におい
て、Ａｌ−Ｓｉ−Ｃｕ導体間の空げきをエッチングによ
って形成するといった従来の方法は、アスペクト比が20
0 という非常に深い溝の加工になってしまうために、エ
ッチングおよびその後の絶縁物の堆積はどちらも不可能
であった。
て、Ａｌ−Ｓｉ−Ｃｕ導体間の空げきをエッチングによ
って形成するといった従来の方法は、アスペクト比が20
0 という非常に深い溝の加工になってしまうために、エ
ッチングおよびその後の絶縁物の堆積はどちらも不可能
であった。
【００２６】
【発明の効果】以上説明したように、本発明による平面
コイル作製法は、隣接するコイル導体間のスペースを狭
めることにより、より広いコイル断面積を得ることによ
りコイル抵抗を低減すると共に、高いＱ値を有する平面
インダクタの作製を可能とするものである。コイル導体
間のスペースを狭め、十分なコイル導体厚みを持ったコ
イルを現在のプロセスによって作製しようとすること
は、限界をはるかに越えた加工技術であるためにほとん
ど不可能であり、よって本発明による平面コイル作製法
は、平面型磁気素子の実用化と素子の性能向上に著しく
貢献するものである。また、作製プロセスに関してもコ
イル導体間の狭小なスペースに絶縁膜をうめこみ、また
表面の平坦化という工程を省き簡便なプロセスで製造で
きる。
コイル作製法は、隣接するコイル導体間のスペースを狭
めることにより、より広いコイル断面積を得ることによ
りコイル抵抗を低減すると共に、高いＱ値を有する平面
インダクタの作製を可能とするものである。コイル導体
間のスペースを狭め、十分なコイル導体厚みを持ったコ
イルを現在のプロセスによって作製しようとすること
は、限界をはるかに越えた加工技術であるためにほとん
ど不可能であり、よって本発明による平面コイル作製法
は、平面型磁気素子の実用化と素子の性能向上に著しく
貢献するものである。また、作製プロセスに関してもコ
イル導体間の狭小なスペースに絶縁膜をうめこみ、また
表面の平坦化という工程を省き簡便なプロセスで製造で
きる。
【図１】 (a) 及至(f) は、本発明のコイル導体の作成
過程を示す模式図。
過程を示す模式図。
【図２】 (a) 及至(e) は、本発明の実施例１における
平面コイル導体の作製過程を示す模式図。
平面コイル導体の作製過程を示す模式図。
【図３】 (a) 及至(e) は、本発明の実施例２における
平面コイル導体の作製過程を示す模式図。
平面コイル導体の作製過程を示す模式図。
【図４】 平面コイルにおいて、ライン（δ）スペース
（ｓ）平面内におけるインダクタンス（Ｌ）および抵抗
（Ｒ）を等高線で結んだ特性図。
（ｓ）平面内におけるインダクタンス（Ｌ）および抵抗
（Ｒ）を等高線で結んだ特性図。
【図５】 第４図の結果を元にライン（δ）／ピッチ
（ｐ＝δ＋ｓ）→１の値で規格化したＬ／Ｒのδ／ｐ依
存性
（ｐ＝δ＋ｓ）→１の値で規格化したＬ／Ｒのδ／ｐ依
存性
【図６】 外鉄型平面コイルの断面図。
１ …導体膜 ２ …絶縁膜 ３ …磁性膜 ４ …レジスト（１層目） ５ …絶縁膜 ５(a) …ＳｉＯ2 膜 ５(b) …コイル導体の酸化膜 ６ …レジスト（２層目） ７ …コイル導体 ８ …絶縁体 ９ …磁性体 １０…基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 迪雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 溝口 徹彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 金子 尚史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【特許請求の範囲】 【請求項１】 磁性膜上に絶縁膜を形成した下地裏面に
導体膜を形成する工程と、導体膜にコイル導体幅以上の
幅の溝を形成する工程と、溝形成後に残存した導体膜を
絶縁膜で被覆する工程と、溝に導体膜を充填する工程を
行うことを特徴とする平面コイルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15801991A JPH056832A (ja) | 1991-06-28 | 1991-06-28 | 平面コイルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15801991A JPH056832A (ja) | 1991-06-28 | 1991-06-28 | 平面コイルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056832A true JPH056832A (ja) | 1993-01-14 |
Family
ID=15662496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15801991A Pending JPH056832A (ja) | 1991-06-28 | 1991-06-28 | 平面コイルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056832A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963858A (en) * | 1987-09-08 | 1990-10-16 | Chien Fong K | Changeable input ratio mouse |
| WO1995017760A1 (fr) * | 1993-12-20 | 1995-06-29 | The Nippon Signal Co., Ltd. | Relais a aimant plongeur plan et procede de production dudit relais |
| CN105448467A (zh) * | 2015-12-21 | 2016-03-30 | 深圳顺络电子股份有限公司 | 一种电子元器件电极的制作方法 |
| US9773611B2 (en) | 2013-10-22 | 2017-09-26 | Samsung Electro-Mechanics Co., Ltd. | Chip electronic component and manufacturing method thereof |
| US9899143B2 (en) | 2013-12-04 | 2018-02-20 | Samsung Electro-Mechanics Co., Ltd. | Chip electronic component and manufacturing method thereof |
| KR20180113452A (ko) | 2017-04-06 | 2018-10-16 | 도쿄엘렉트론가부시키가이샤 | 가동체 구조 및 성막 장치 |
-
1991
- 1991-06-28 JP JP15801991A patent/JPH056832A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963858A (en) * | 1987-09-08 | 1990-10-16 | Chien Fong K | Changeable input ratio mouse |
| WO1995017760A1 (fr) * | 1993-12-20 | 1995-06-29 | The Nippon Signal Co., Ltd. | Relais a aimant plongeur plan et procede de production dudit relais |
| US9773611B2 (en) | 2013-10-22 | 2017-09-26 | Samsung Electro-Mechanics Co., Ltd. | Chip electronic component and manufacturing method thereof |
| US9899143B2 (en) | 2013-12-04 | 2018-02-20 | Samsung Electro-Mechanics Co., Ltd. | Chip electronic component and manufacturing method thereof |
| CN105448467A (zh) * | 2015-12-21 | 2016-03-30 | 深圳顺络电子股份有限公司 | 一种电子元器件电极的制作方法 |
| KR20180113452A (ko) | 2017-04-06 | 2018-10-16 | 도쿄엘렉트론가부시키가이샤 | 가동체 구조 및 성막 장치 |
| US10847399B2 (en) | 2017-04-06 | 2020-11-24 | Tokyo Electron Limited | Movable structure and film forming apparatus |
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