KR20150052275A - 특정한 결정학적 특징을 갖는 iii-v족 기판 물질 및 제조 방법 - Google Patents

특정한 결정학적 특징을 갖는 iii-v족 기판 물질 및 제조 방법 Download PDF

Info

Publication number
KR20150052275A
KR20150052275A KR1020157008699A KR20157008699A KR20150052275A KR 20150052275 A KR20150052275 A KR 20150052275A KR 1020157008699 A KR1020157008699 A KR 1020157008699A KR 20157008699 A KR20157008699 A KR 20157008699A KR 20150052275 A KR20150052275 A KR 20150052275A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
semiconductor
growth
base substrate
forming
Prior art date
Application number
KR1020157008699A
Other languages
English (en)
Inventor
장-피에르 포리
베르나르 보몽
Original Assignee
쌩-고벵 크리스톡스 에 드테끄퇴르
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쌩-고벵 크리스톡스 에 드테끄퇴르 filed Critical 쌩-고벵 크리스톡스 에 드테끄퇴르
Publication of KR20150052275A publication Critical patent/KR20150052275A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/205—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 반도체 기판을 형성하는 방법으로서, 반도체 물질을 포함하는 베이스 기판을 제공하는 단계, 그리고 수소기상증착(HVPE, hydride vapor phase epitaxy)를 통해 13-15족 물질을 갖는 상기 베이스 기판 위에 놓인 제1 반도체 층을 형성하는 단계를 포함하며, 상기 제1 반도체 층은 N-면 배향(N-face orientation)을 갖는 상부면을 갖는 방법에 관한 것이다.

Description

특정한 결정학적 특징을 갖는 III-V족 기판 물질 및 제조 방법{A GROUP III-V SUBSTRATE MATERIAL WITH PARTICULAR CRYSTALLOGRAPHIC FEATURES AND METHODS OF MAKING}
본 발명은 반도체 기판을 형성하는 방법 그리고 특히 기판을 성형하는 방법 및 이러한 기판들로부터 형성된 장치들을 개선하는 방법에 관한 것이다.
질화 갈륨(GaN) 같은 III-V족 물질들을 포함하는 반도체 원료 화합물(semiconductive-based compound), 질화 인듐 갈륨(InGaN) 및 질화 갈륨 알루미늄(GaAlN)과 같은 3원 화합물, 그리고 질화 알루미늄 갈륨 인듐(AlGaInN)과 같은 4원 화합물은 다이렉트 밴드갭 반도체(direct band gap semiconductor)이다. 이러한 물질들은 단파장 방출에 대해 큰 포텐셜을 가지고 있어, 발광 다이오드(LED), 레이저 다이오드(LD), UV 감지기 및 고온 전자 기기들의 제조에 사용되기 적절한 것으로 인식되어 왔다.
그러나 이런 반도체 물질들의 개발은 물질들의 처리, 특히 광전자기기에서의 단파장 방출의 제조에 요구되는 물질의 고품질 단결정형(single crystalline form)들의 형성의 어려움 때문에 방해되어왔다. 질화 갈륨(GaN)는 자연발생 화합물로 발견되지 않았기 때문에, 실리콘, 갈륨 비소(gallium arsenide), 사파이어처럼 용융되어 부울(boule)에서 추출될 수 없다. 이는 보통 압력에서 그 이론적 용융 온도가 그 해리 온도를 초과하기 때문이다. 대안으로, 업계는 에피택셜(epitaxial) 성장 공정을 이용하여 벌크 질화 갈륨(GaN)을 형성하는 것으로 전환하였다. 하지만 에피택셜(epitaxial) 접근에도 적합한 저결함 밀도의 벌크 질화 갈륨(GaN) 물질의 형성 및 결정휨(crystalline bow)을 포함하는 다른 결정 형태의 차이의 존재를 포함하는 문제가 여전히 존재한다.
확대된 결함들(스레딩 전위(threading dislocation), 적층 결함(stacking fault), 그리고 역위상 경계(antiphase boundary))의 존재는 중대한 성능의 악화로 이어져, 장비들의 작동 수명의 단축을 초래한다. 보다 구체적으로, 전위(dislocation)는 비 방사성 중심(non-radiative center)로 행동하여, 따라서 이러한 물질로부터 만들어진 발광 다이오드 및 레이저 다이오드의 발광 효율을 감소시킨다. 뿐만 아니라, 결정 배향과 같은 다른 요인들은 질화갈륨(GaN) 위에 형성된 장치들의 성능에 부정적인 영향을 끼칠 수 있다.
동반된 도면들을 참조하면, 본 개시는 더욱 잘 이해될 수 있으며 통상의 기술자들에게 본 발명의 복수의 특징들 및 장점들이 명백해진다.
도 1은 실시예에 따라 반도체 기판을 형성하는 방법을 도시한 흐름도를 포함한다.
도 2a 및 2b는 본 명세서의 실시예들에 따른 특정 층들(layers)의 도해를 포함한다.
도 3a 및 3b는 각각 질화갈륨(GaN) 결정 조직의 Ga-면 배향(Ga-face orientation) 및 N면 배향(N-face orientation)의 도해를 제공한다.
도 4는 c-평면, a-평면 및 m-평면의 식별을 포함하는 질화갈륨(GaN) 결정 조직의 도해를 제공한다.
도 5는 실시예에 따른 반도체 층의 단면도를 포함한다.
도 6은 실시예에 따라 완성된 반도체 웨이퍼의 단면도를 포함한다.
도 7은 실시예에 다른 부울(boule)의 단면도를 포함한다.
일 실시예에서, 반도체 기판을 형성하는 방법은 베이스 기판을 제공하는 단계, 그리고 수소기상증착(HVPE, hydride vapor phase epitaxy)를 통해 13-15족 물질을 갖는 상기 베이스 기판 위에 놓인 제1 반도체 층을 형성하는 단계를 포함한다. 상기 제1 반도체 층은 N-면 배향(N-face orientation)을 갖는 상부면을 가진다.
또다른 실시예에서, 반도체 기판을 형성하는 방법은 질소를 포함하는 반도체 물질을 갖는 베이스 기판을 제공하는 단계를 포함하며, 상기 베이스 기판은 또한 N-면 배향(N-face orientation)을 갖는 성장면을 갖는다. 이 실시예의 방법은 또한 수소기상증착(HVPE, hydride vapor phase epitaxy)를 통해 질화갈륨(GaN)을 갖는 상기 베이스 기판 위에 놓인 제1 반도체 층을 형성하는 단계를 포함한다. 상기 제1 반도체 층은 N-면 배향(N-face orientation)을 갖은 상부면을 가진다.
또다른 실시예에서, 단일 형성 공정을 이용하여 일련의 반도체 기판들을 형성하는 방법은 질소를 포함하는 반도체 물질을 갖는 베이스 기판을 제공하는 단계를 포함한다. 상기 베이스 기판은 N-면 배향(N-face orientation)을 갖는 성장 표면을 가진다. 이 실시예의 방법은 또한 상기 베이스 기판 위에 놓인 부울(boule)을 형성하는 단계, 그리고 상기 부울을 복수의 개별 반도체 기판들을 형성하기 위해 절단하는 단계를 포함한다.
또다른 실시예에서, 반도체 물품은 질화갈륨(GaN)을 갖는 부울(boule), 적어도 1cm의 평균 두께, 그리고 N-면 배향(N-face orientation)을 갖는 상부면을 포함한다.
하기의 내용은 일반적으로 기판 물질들에 관한 것이며, 그리고 특히, 반도체 물질들을 포함하고 복수의 반도체 층들(즉, 반도체 기판들)을 포함할 수 있는 기판들, 그리고 그런 물품들을 형성하는 방법들에 관한 것이다. 상기 반도체 기판은 예를 들어 질화갈륨(GaN)을 포함하는 13-15족 물질들을 포함할 수 있다. 13-15족 물질에 대한 참조는, 2011년 1월 21일자 버전의 IUPAC 주기율표를 기초로 하는, 주기율표의 13족 원소를 적어도 하나 포함하고 주기율표의 15족 원소를 적어도 하나 포함하는 화합물을 포함하는 것으로 이해될 것이다. 또한 본 명세서의 실시예들은 단일 형성 공정을 이용하여 복수의 기판들의 형성을 촉진할 수 있는 부울의 형성에 관한 것임이 이해될 것이다.
도 1은 실시예에 따라 반도체 기판을 형성하는 방법을 도시한 흐름도를 포함한다. 도 2a 및 2b는 본 명세서의 실시예들에 따른 특정 층들의 도해들을 포함한다. 도 1을 참고하면, 반도체 기판을 형성하는 공정은 베이스 기판(201)을 제공하는 단계(101)에서 시작될 수 있다. 상기 베이스 기판(201)은 그 위의 복수의 층들을 지지하기에 적합한 구조일 수 있으며, 그 위의 하나 또는 여러 개의 층들의 형성에 적합한 성장면(202)을 가질 수 있다.
일 실시예에 따르면, 베이스 기판(201)은 반도체 물질을 포함할 수 있다. 몇몇 적합한 반도체 물질들은 13-15족 화합물 물질들을 포함할 수 있다. 일 실시예에 따르면, 베이스 기판(201)은 갈륨을 포함할 수 있다. 또다른 예에서, 베이스 기판(201)은 질소를 포함할 수 있다. 하나의 특정한 실시예에서, 베이스 기판(201)은 질화갈륨(GaN)을 포함할 수 있으며, 그리고 특히, 본질적으로 질화갈륨으로 구성될 수 있다.
도 3a 및 3b는 질화갈륨의 결정 조직의 Ga-극 배향(Ga-polar orientation, Ga-면 배향(Ga-face orientation)으로도 불림) 및 N-극 배향(N-polar orientation)의 도해들을 제공한다. 도 2a를 참고하면, 특정 실시예들에서 베이스 기판(201)의 바닥면(220)은 Ga-면 배향(Ga-face orientation)을 가질 수 있으며, 여기서 결정 조직의 갈륨 원자들은 바닥면(220)을 정의하고 이와 교차(intersect)한다. 다른 실시예들에서 베이스 기판(201)은 -c 배향(-c oriented) 또는 N-극 배향(N-polar orientation, N-면 배향(N-face orientation)으로도 불림)을 갖는 성장된 표면을 가질 수 있다. 도 3b는 N-면 배향을 도해하며, 여기서 결정 조직의 질소 원자들은 베이스 기판(201)의 성장 표면(202)을 정의하고 이와 교차(intersect)한다. 특히, 예를 들어 우르츠광(wurtzite) 구조에서의 (0002) c-평면과 같은 극 평면(polar plane)들의 경우, 베이스 기판(201)은 극성에 관해 성장면(202)과 서로 반대인 바닥면(220)을 가질 것이다.
추가적인 실시예들에서, 베이스 기판(201)은 N-면 배향을 같은 성장면을 가질 수 있다. 특정 실시예들에서, 베이스 기판(201)은 에피-레디 N-극 c-평면 배향(epi-ready N-polar c-plane oriented) 벌크 질화갈륨(GaN) 기판이다. 에피-레디 N-극 c-평면 배향 벌크 질화갈륨 기판과 함께 시작됐을 때의 에피택셜(epitaxial) 층의 압력이 사파이어 기판과 함께 시작됐을 때의 에피택셜 층의 압력보다 상당히 작음이 이해될 것이다. 또한 N-면 배향 성장면의 결함 밀도는 그 것에 대응되는 Ga-면 배향 후면(backside surface)의 결함밀도보다 작음이 이해될 것이다.
일 실시예에 따르면, 베이스 기판(201)은 본질적으로 도펀트(dopant) 물질이 없을 수 있다. 그런데 다른 예들에서는, 베이스 기판(201)은 예를 들어 산소(O), 규소(Si), 게르마늄(Ge) 또는 이들의 조합 같은 원소들을 포함하는 n-타입 도펀트(n-type dopant)를 가질 수 있다. 베이스 기판(201)은 적어도 약 1×1017cm-3이며 약 1×1022cm-3 이하인 n-타입 도펀트의 도펀트 농도를 가질 수 있다. 대안적인 설계에서, 베이스 기판(201)은 p-타입 도펀트(p-type dopant)를 가질 수 있다. 하나의 적합한 p-타입 도펀트는 마그네슘(Mg), 철(Fe), 그리고 아연(Zn)을 포함할 수 있다. 적어도 하나의 실시예에 대해서, 베이스 기판(201) 내의 p-타입 도펀트의 도펀트 농도는 적어도 약 1×1017cm-3이며 약 1×1022cm- 3이하 일 수 있다.
또다른 실시예에 따르면, 도 3b에 나타난 결정 방위(crystallographic orientation)처럼, 베이스 기판(201)은 c-평면 결정 방위(c-plane crystallographic orientation)를 가질 수 있다. 특정한 예에서, 베이스 기판(201)은 베이스 기판(201)의 상부 외부면을 한정하는 성장면(202)을 가질 수 있다. 더욱이, 특정 예들에서, 베이스 기판(201)은 성장면(202)과 결정 물질(crystalline material) 내의 결정학적 기준면 사이의 각도로 정의되는 오프컷 각도(offcut angle)를 가질 수 있다. 예를 들어, 베이스 기판(201)은 a-평면 또는 m-평면을 향해 예를 들어 적어도 약 0.08도, 적어도 약 0.1도, 또는 심지어 적어도 약 0.3도와 같이 적어도 약 0.05도의 오프컷 각도를 갖는 c평면 배향을 가질 수 있다. 하나의 비제한적인 실시예에서, 오프컷(offcut) 각도는 예를 들어 약 3도 이하, 약 1도 이하, 또는 심지어 약 0.8도 이하와 같이 약 5도 이하일 수 있다. 오프컷(offcut) 각도는 전술한 임의의 최소 및 최대값 사이의 범위 내에 있을 수 있음이 또한 이해될 것이다. 또다른 비제한적인 실시예에서, 오프컷(offcut) 각도는 예를 들어 약 8도 이하, 약 5도 이하, 그리고 약 3도 이하와 같이 10도 이하일 수 있다. 또한, 도 4는 c-평면, a-평면 그리고 m-평면의 식별을 포함하는 질화갈륨(GaN) 결정 조직의 도해를 제공하며, 상기 a-평면과 m-평면은 비극성 평면(non-polar plane)들일 수 있다.
다시 도 1를 참조하면, 기판을 제공하는 단계(101) 후에, 공정은 베이스 기판(201) 위에 놓인 반도체 층(205)을 형성하는 단계(103)에서 계속될 수 있다. 몇몇 실시예들에서, 반도체층(205)은 베이스 기판(201)의 성장면(202) 바로 위에 형성될 수 있다. 도 2b는 이러한 실시예들에 따라 형성된 반도체 기판의 도해를 포함한다. 그러나, 몇몇 실시예들은 예를 들어 버퍼 층 같은 베이스 기판(201)과 반도체 층(205) 사이에 개재된 하나 또는 복수의 층들을 이용할 수 있음이 이해될 것이다.
하나의 특정 예에서, 반도체 층(205)은 13-15족 물질로 제조될 수 있다. 몇몇 적합한 13-15족 물질은 질화물들을 포함할 수 있다. 뿐만 아니라 반도체 층(205)은 갈륨을 포함할 수 있다. 특정 예들에서, 반도체 층(205)은 질화 갈륨(GaN)을 포함할 수 있으며, 그리고 특히 본질적으로 질화갈륨으로 구성될 수 있다.
반도체 층(205)을 형성하는 특정 방법들이 수행될 수 있다. 예를 들어, 수소기상증착(HVPE) 공정을 이용함에 있어, 베이스 층 물질의 형성은 다양한 성장 모드들에서 수행될 수 있다. 예를 들어, 일 실시예에서 베이스 층은 3차원 성장 모드에서 성장된 에피택셜(epitaxial) 층으로 처음에 형성될 수 있다. 3차원 성장 모드는 복수의 결정학적 방향들을 따라서 반도체 층(205) 물질의 동시적인 성장을 포함할 수 있다. 3차원 성장 모드에서, c-축 쪽으로의 성장이 횡 방향들에서의 성장보다 빠르다. 결과적으로, 3차원 성장 모드에서 패싯(facet) 평면들의 발달이 c-평면보다 선호되며, 이는 메사(mesa)들 사이의 복수의 패싯(facet)들과 계곡(valley)들을 갖는 작은 c-평면(mesas)를 보여주는 층 형태로 반영될 것이다.
대안적으로, 또는 추가적으로, 반도체 층(205)의 형성은 2차원 성장 모드에서의 에피택셜(epitaxial) 성장을 포함할 수 있다. 2차원 성장 모드는 이른바 레이어 바이 레이어(layer by layer) 성장 모드가 특징이다. 실제로 2차원 성장모드에서, c-축 방향으로의 성장은 측면 방향들에서의 성장보다 느리다. 그 결과, 2차원 성장 모드에서, c-평면의 발달은 패싯(facet) 평면들의 발달보다 선호된다. 예를 들어, 일 실시예에서, 2차원 성장 모드에서 질화갈륨(GaN)을 포함하는 반도체층(205)의 형성은 반도체층(205)이 c-평면 방향의 평면 형태를 표시하도록 c-평면(0001)에서의 질화갈륨의 우선적인 성장을 포함한다.
실시예들에서, 반도체 층(205)의 형성은 3차원과 2차원 성장 모드들의 조합을 포함할 수 있음이 이해될 것이다. 예를 들어, 반도체 층(205)는 초기에 3차원 성장 모드에서 형성될 수 있으며, 거기에서 섬 특징(island feature)들이 성장의 아주 초기 단계들 동안에 비연속적인 물질 층으로 버퍼 층(203)(또는 베이스 기판(201)) 위에 자발적으로 생성된다.
3차원 성장 모드를 포함하는 실시예들에서, 성장면은 구덩이(pit)들, 패싯(facet)들, 및/또는 테라스(terrace)들이 있는 거칠고 평평하지 않은 3차원 형태를 발달시킬 수 있다. 반도체 층(205)의 성장은 c-축을 따라서 진행할 수 있으나, 여러 결정학적 방향들을 따라서 동시적인 성장을 통해 진행할 수도 있다 . 횡방향들에서보다 c-축 방향으로 더 빠른 성장 속도로 인해, 반도체 층(205)에서 반극성(semi-polar) 평면 패싯(facet)들은 c-평면 테라스(terrace)들보다 빠르게 발달한다.
대안적으로, 또는 추가적으로, 특정 실시예들에서 반도체 층(205)은 2차원 에피택셜(epitaxial) 성장 모드를 이용하여 형성될 수 있다. 2차원 성장 모드에서, 성장하는 표면은 성장 공정 동안 대체로 매끈하면서 본질적으로 평탄함을 유지할 수 있다.
반도체 층의 형성은 성장 온도, 성장 속도, 기체상태 반응물과 비반응 물질들의 압력, 반응 압력내에서 반응물과 비반응 물질들의 비율, 성장실(growth chamber) 압력, 그리고 이들의 조합을 포함하는 특정한 성장 공정 매개변수들을 제어함으로써 달성될 수 있다. 본 명세서에서 반응물에 대한 참조는 예를 들어 질소 함유 물질(예를 들어 암모니아 같은)들 같은 반응물들을 포함한다. 다른 반응물들은 예를 들어 금속 할라이드(metal halide) 성분(예컨대 염화 갈륨(gallium chloride) 같은)들을 포함하는, 할라이드 상(halide phase) 성분들을 포함할 수 있다. 비반응 물질은 예를 들어 불활성 기체(noble gas) 및 비활성 기체(inert gas) 등을 포함하는 기체들의 특정 종류들을 포함할 수 있다. 특정 예들에서, 비반응 물질은 질소 및/또는 수소 같은 기체들을 포함할 수 있다.
실시예들에서, 반도체 층(205)을 3차원 성장 모드에서 생산하는 것을 포함하여, 반도체 층(205)이 형성되는 동안 성장 온도는 적어도 약 750℃일 수 있다. 다른 실시예들에서, 성장 온도는 예를 들어 적어도 약 800℃, 적어도 약 850℃, 적어도 약 875℃, 적어도 약 900℃, 또는 심지어 적어도 약 925℃와 같이 더 높을 수 있다. 한 형성방법에 따르면, 반도체 층(205)이 형성되는 동안 성장 온도는 예를 들어 약 1150℃ 이하, 약 1125℃ 이하, 약 1050℃ 이하, 심지어 약 1000℃ 이하와 같이 약 1200℃ 이하일 수 있다. 또 다른 실시예들에서, 반도체 층(205)이 형성되는 동안 성장 온도는 예를 들어 적어도 약 980℃, 적어도 약 1000℃, 적어도 약 1020℃, 적어도 약 1050℃, 또는 심지어 적어도 약 1100℃과 같이 적어도 약 950℃일 수 있다. 또 다른 실시예들에서, 성장 온도는 약 1500℃ 이하, 약 1400℃ 이하, 약 1350℃ 이하, 약 1300℃이하, 또는 약 1250℃ 이하 일 수 있다. 하나의 특정 실시예에서, 반도체 층(205)이 형성되는 동안 성장 온도는 약 1020℃에서 약 1080℃까지의 범위 내일 수 있다. 성장온도는 전술한 임의의 최소값과 최대값들 사이의 범위 내일 수 있음이 이해될 것이다.
특정 공정들에 있어, 성장 온도는 3차원과 2차원 성장 모드들 사이의 변경을 촉진하게 하기 위해 변경될 수 있다. 이러한 레이어-바이-레이어(layer by layer) 성장 모드는 c-축을 따라서보다 반도체 층(205)의 높은 측면 성장 속도로 특징지을 수 있으며, 이로 인해 c-평면(0001) 발달이 반 극성 평면(semi polar plane, facet)들보다 선호된다.
예를 들어, 3차원에서 2차원 성장 모드로 변경하는 데 있어, 온도는 예를 들어 적어도 약 10℃, 적어도 약 15℃, 적어도 약 20℃, 적어도 약 30℃, 적어도 약 35℃ 또는 심지어 적어도 약 40℃와 같이 적어도 약 5℃만큼 변화될 수 있다. 또 다른 실시예들에서, 3차원에서 2차원 성장 모드로 변경하는데 있어, 성장 온도는 예를 들어 약 90℃ 이하, 약 80℃ 이하, 약 70℃ 이하 또는 심지어 약 60℃ 이하와 같이 약 100℃이하만큼 변경될 수 있다. 성장 온도의 변경은 3차원에서 2차원 성장 모드로의 변경에 있어 성장 온도의 상승을 포함할 수 있다. 성장 온도의 변경은 전술한 임의의 최소값과 최대값들 사이의 범위 내에 있을 수 있음이 이해될 것이다.
특정 실시예들에 따르면, 반도체 층(205)의 형성 공정은 적어도 50micron/hr의 성장 속도로 수행될 수 있다. 다른 실시예들에서, 반도체 층(205) 형성의 속도는 예를 들어 적어도 약 75micron/hr, 적어도 약 100micron/hr, 적어도 약 150 micron/hr, 적어도 약 200micron/hr, 또는 심지어 적어도 약 250micron/hr와 같이 더 클 수 있다. 또 다른 실시예들에서, 반도체 층(205)의 형성 공정은 예를 들어 750micron/hr 이하, 500micron/hr 이하, 또는 심지어 300micron/hr 이하와 같이 1mm/hr 이하의 속도로 수행될 수 있다. 베이스 층의 형성 공정은 전술한 임의의 최소값과 최대값들 내의 범위 내의 속도로 건설될 수 있음이 이해될 것이다.
특정 공정들의 경우, 성장 속도는 3차원과 2차원 성장 모드들 사이의 변경을 촉진하게 하기 위해 변경될 수 있다. 예를 들어, 3차원에서 2차원 성장으로 변경하는 데에 있어, 성장 속도는 예를 들어 적어도 약 10micron/hr, 적어도 약 15micron/hr, 적어도 약 20micron/hr, 적어도 약 40micron/hr, 적어도 약 50micron/hr, 또는 심지어 적어도 약 75micron/hr과 같이 적어도 약 5micron/hr 만큼 변경될 수 있다. 또 다른 실시예들에서, 3차원에서 2차원 성장 모드로 변경하는 데 있어, 성장 속도는 예를 들어 약 175micron/hr 이하, 약 150micron/hr 이하, 약 125micron/hr, 또는 심지어 약 100micron/hr 이하와 같이 약 200micron/hr 이하만큼 변경될 수 있다. 3차원에서 2차원 성장 모드로 변경할 때 성장 속도의 변경은 성장 속도의 감소가 될 수 있음이 이해될 것이다. 성장 속도의 변경은 전술한 임의의 최소값과 최대값 사이의 범위 내에 있을 수 있음이 이해될 것이다.
다른 실시예들에 따르면, 3차원에서 2차원 성장 모드로의 변경 과정은 적어도 2배만큼의 성장 속도의 변화에 의해 유도될 수 있다. 예를 들어, 성장 속도는 3차원 성장 모드에서 2차원 성장 모드로 변경하는 데 있어 적어도 2배만큼 감소될 수 있다. 다른 실시예들에서, 성장 속도는 적어도 약 3배, 적어도 약 4배, 또는 심지어 적어도 약 5배만큼 감소될 수 있다. 특정 예들에서, 성장 속도의 감소는 약 8배 이하, 약 7배 이하, 또는 약 6배 이하이다.
성장 모드의 변경에 있어, 상기 식별된 인자들의 하나 이상이 변경 될 수 있음이 이해될 것이다. 예를 들어, 성장 속도가 일정하게 유지되는 동안 성장 온도가 변경될 수 있다. 그 대신, 성장 온도가 유지되는 동안 성장 속도가 변경될 수 있다. 그리고 다른 실시예에서, 성장 모드의 변화를 유발하기 위해 성장 속도와 성장 온도가 둘 다 변경될 수 있다. 3차원에서 2차원 성장 모드로 변경함으로써, 수직/측면 성장 속도 비율은 1 초과에서 1 미만으로 감소할 것이다. 이러한 변경 중에, 결정체가 성장하는 동안, 표면 형태(작은 테라스들(terrace), 잘 성장된 반극성 패싯들(semi-polar facet)과 골짜기들(valley)을 포함하는)는 평탄한 c-면쪽으로 발달할 것이다. 정반대가 2차원에서 3차원 성장모드로 변경할 때 일어날 것이다. 따라서, 이는 반극성 패싯(semi-polar facet)들과 골짜기(valley)들이 “영구적인 결함(permanent defect)들”을 나타내지 않음을 보여준다. “영구적 결함”이라는 단어는, 예를 들어 3차원과 2차원 성장 모드들 사이에서의 변경 같은 종래의 성장 기술들을 통해 제거될 수 없는 결함으로 표현될 수 있다.
Ga-면 배향(Ga-face oriented) 성장 표면 위에서 성장할 때, 결과 웨이퍼는 반도체층(205) 안에 다양한 결함들을 포함할 수 있다. 예를 들어, 결함은 두께(ti)로 정의되며, 반도체층(205)의 용적 안으로 확장된 구덩이(pit)의 형태일 수 있다. 이러한 결함은 또한 영구적인 구덩이(영구적인 결함)의 형태를 가질 수 있다. 몇몇 예들에서, 영구적인 구덩이는 거시적인 구덩이일 수 있다. 거시적인 구덩이의 모양은 변화할 수 있으며, 예를 들어 반전된 6각 피라미드 또는 반전된 12각 피라미드와 같은 모양들을 포함한다.
영구적인 구덩이들은 또한 패싯(facet)에 의해 한정되는 옆면들을 포함할 수 있다. 보다 구체적으로, 구덩이의 바닥면과 반도체층(205)의 상부면을 연결하기 위해 패싯(facet)들이 생성된다. 이러한 패싯들은, 예를 들어 {11-22} 평면, {1-101} 평면, 그리고 이들의 조합을 포함하는 반도체 물질의 특정 결정(crystalline) 평면들로 한정될 수 있는 반극성(semi-polar) 패싯들일 수 있다.
추가적으로, Ga-면 배향(Ga-face oriented) 성장면 위에서 성장할 때 발생할 수 있는 결함들은 또한 영구적인 결함 영역(permanent defect region)을 포함할 수 있다. 특정 예들에서, 영구적인 결함 영역은 결함의 바닥 면을 포함할 수 있으며, 몇몇 예들에서, 결함의 상기 바닥 면으로 정의될 수 있다. 예를 들어, 영구적인 결함 영역의 바닥 면이 특정 종류의 결함을 정의하는데 제공되는 곳인 경우들에서, 결함이 인클루전(inclusion), 다결정 그레인(polycrystalline grain), 단결정 그레인(single crystalline grain), 층(205)의 반도체 물질을 둘러싼 공통 c-축(common c-axis)의 유무에 관계 없이, 반전 도메인(inversion domain), 바운더리(boundary, 예를 들어 역위상(anti-phase) 바운더리, 이중(twin) 바운더리, 그레인(grain) 바운더리), 및/또는 이것들의 조합이 되는 것을 초래할 수 있다.
바운더리(boundary)들에 대하여, 바운더리는 결정질 상(crystalline phase)들의 일반적인 배열의 변화를 나타내는 반도체층의 영역을 규정할 수 있다. 예를 들어, 결정 구조의 극성 도치(polarity inversion), 예를 들어 결정 구조의 Ga-극 면(Ga-polar face)와 N-극 면(N-polar face)과 같은 극 평면들의 순서의 변화 같은 것을 포함하는, 는 역위상 바운더리(anti-phase boundary)를 초래할 수 있다. 이중 관계(twin relation)를 가진 결정면 사이의 변화는 이중 바운더리(twin boundary)로 불리는 바운더리를 생성한다. 뿐만 아니라, 결함 영역 내의 단결정과 인근의 반도체층(205)의 반도체 물질의 결정 구조 사이의 결정 배향(crystal orientation)에서의 변화는 그레인 바운더리(grain boundary)의 형태인 영구적인 결함을 규정할 수 있다. 결함(247)은 반도체층(205)의 결정 구조 내에서의 영구적이고 비가역적인 영역을 규정할 수 있으며, 상기 영역은 이후의 성장을 통해 구조 사이로 전파될 수 있으며, 연속적인 성장 기술들을 통해 쉽게 제거될 수 없다.
특히, 영구적인 결함 위에서 발생한 성장은 반도체층(205)의 결정 구조 내에서의 영구적이고 비가역적인 영역과 대응될 수 있다. 영구적인 결함(Ga-면 배향 성장 표면 위에서 성장할 때 발생할 수 있는 결함들) 위에서의 성장은 N-극성(N-polarity)의 반전 도메인(inversion domain) 또는 다결정 그레인(polycrystalline grain)의 형태일 수 있다.
뿐만 아니라, N-극성(N-polarity)과는 대조적으로, Ga-극성(Ga-polarity)을 따라서보다 상기 성장 속도가 느림이 이해될 것이다. 이런 성장 속도의 차이 때문에, Ga-극성(Ga-polarity)을 따르는 성장에 대해서, 구덩이(pit)의 깊이와 너비는 반도체층(205)의 두께와 함께 증가한다. 몇몇 예들에서, Ga-면 배향 성장면(Ga-face oriented growth surface) 위에서 성장할 때, 반도체 상부 층(205)의 약 60%가 구덩이(pit)들을 포함한다. 이러한 결함 있는 상부 층의 제거와 관련된 물질 손실은 에피-레디 질화갈륨 기판(epi-ready GaN substrate) 가격에 중대한 영향을 가진다.
N-극 (N-polarity)를 따라서 성장하는 것(Ga-극을 따라서 성장하는 것과 대조적으로) 또한 반도체층(205) 내의 결함들을 생성한다. N-극을 따라서 성장하는 것과 관련된 영구적인 결함들은, Ga-극을 드러내는 끝부분들(tips) 위의 반전 도메인(inverse domain)이 있는 피라미드(pyramid), 작은 언덕(hillock), 돌출부(protrusion)의 형태를 가질 수 있다.
작은 언덕(hillock), 돌출부(protrusion), 피라미드(pyramid)의 성장 속도는 N-극(N-polarity)를 따라서 성장하는 반도체층(205)에 대해서 더 빠름이 이해될 것이다. 따라서, Ga-극성(Ga-polarity)를 따라서 성장하는 데 있어 관찰되는 것과 비교해서, 반도체층(205)의 상당히 적은 양이 영구적인 결함들을 제거하는 과정에서 손실되기 때문에, 중대한 비용 이득을 제공한다.
실시예들에서, 반도체층(205)은 앞으로의 공정들과 본 명세서에 기재된 실시예들에 따른 고품질 물질의 형성을 촉진하기 위해 특정 두께를 가지도록 형성될 수 있다. 예를 들어, 반도체층(205)은 예를 들어 적어도 약 0.5mm, 적어도 약 1mm, 적어도 약 2mm 또는 심지어 적어도 약 3mm와 같이 적어도 약 0.1mm의 평균 두께를 가질 수 있다. 또한 다른 실시예들에서, 반도체층(205)은 예를 들어 약 40mm 이하 또는 심지어 약 20mm 이하와 같이 약 50mm 이하의 평균 두께를 가지도록 형성될 수 있다. 반도체층(205)는 상기 기재된 임의의 최소값과 최대값 사이의 범위 내의 평균 두께를 가지도록 형성될 수 있음이 이해될 것이다.
실시예들에서, 반도체층(205)는 특정 전위(dislocation) 밀도를 가지도록 형성될 수 있다. 베이스(205)의 전위(dislocation) 밀도는 형성되는 동안 베이스 층의 상부면에서 측정될 수 있다. 전위(dislocation) 밀도의 적절한 측정 방법은 상온에서 동작하는 음극관 루미네선스 현미경(cathode luminescence microscopy)과 10keVe-beam, 스폿 사이즈(spot size) 70 하에서 단색화 장치(monochromator)이 없는 다색 광검출(polychromatic light detection)의 사용을 포함할 수 있고, 상기 장치는 JEOL사로부터 상업적으로 이용가능한 SEM JSM-5510이다. 약 108cm-2의 전위(dislocation) 밀도 측정에 있어서, 확대율은 4000X이고 면적은 일반적으로 700μm2이다. 약 106cm-2의 전위(dislocation) 밀도 측정에 있어서, 확대율은 500-1000X이고 면적은 일반적으로 0.1mm2이다.
예를 들어, 반도체층(205)의 상부면에서 측정했을 때, 반도체층(205)은 약 1×108dislocation/cm2 이하의 전위(dislocation) 밀도를 가질 수 있다. 다른 실시예들에서, 반도체층(205)의 전위밀도는 약 1×107dislocation/cm2 이하, 5×106dislocation/cm2 또는 심지어 1×106dislocation/cm2와 같이 더 작을 수 있다. 또한 반도체층(205)은 적어도 약 1×104dislocation/cm2, 또는 심지어 적어도 약 1×105dislocation/cm2인 전위(dislocation) 밀도를 가질 수 있다. 반도체층(205)은 상기 기재된 임의의 최소값과 최대값 내의 범위 안에 있는 전위(dislocation) 밀도를 가질 수 있음이 이해될 것이다.
특정 예들에서, 반도체층(205)은 N-면 배향(N-face orientation)을 갖는 상부면(210)을 가질 수 있다. 도면 3b를 다시 참조하면, 질화갈륨(GaN) 결정의 Ga-면 배향(Ga-face orientation)의 도해가 제공된다. 하나의 특정 실시예에 따르면, 결정 구조의 질소 원자들은 반도체층(205)의 상부면(210)을 정의하고 이와 교차(intersect)한다.
일 실시예에 따르면, 제1 반도체층(205)은 n타입 도펀트(n-type dopant) 또는 p타입 도펀트(p-type dopant) 같은 도펀트를 포함할 수 있다. 적합한 n타입 도펀트(n-type dopant)들은 산소(O), 규소(Si), 게르마늄(Ge), 그리고 이것들의 조합들을 포함할 수 있다. p타입 도펀트(p-type dopant)의 적합한 예들은 마그네슘(Mg), 철(Fe), 그리고 아연(Zn)을 포함할 수 있다. 또한, 반도체층(205)는 예를 들어 적어도 약 1×1018cm-3, 또는 심지어 적어도 약 1×1019cm-3와 같이 적어도 약 1×1017cm-3의 n타입 또는 p타입 도펀트의 농도를 포함할 수 있다. 또한, 하나의 비제한적인 실시예에서, 반도체층(205) 내의 n타입 또는 p타입 도펀트의 농도는 1×1022cm-3이하일 수 있다.
본 개시에 따른 특정 실시예들에서, 템플릿 기판 구조는 버퍼층의 사용없이 N-면 배향(N-face orientation)을 갖는 베이스 기판(201) 위에 바로 형성된 반도체층(205)을 포함하도록 생산될 수 있다. 이 실시예들에서, 성장은 N-극 배향 벌크 질화갈륨 베이스 기판(N-polar oriented bulk GaN base substrate)을 이용하여 -c-평면 (-c-plane)을 따라 발생한다. 특정 실시예들에서, N-극 배향(N-polar orientation) 내의 성장은 벌크 질화갈륨 기판의 N-극 에피-레디 후면(N-polar epi-ready backside surface) 위에서 달성될 수 있다.
하나의 특정 실시예에서, 제1 반도체 층의 상부면은 복수의 피라미드(pyramid) 및/또는 작은 언덕(hillock)을 포함한다. 피라미드들(pyramids) 및/또는 작은 언덕(hillock)들은 특정 크기일 수 있으며, 또한 반도체층(205)의 상부면(210)의 N-면(N-face)에서 뻗어나간 돌출부(protrusion)들로 지칭될 수 있다. 하나의 특정 실시예에 따르면, 돌출부(protrusion)들은 약 0.6 이하의 평균 높이 비율(h/ti)을 가질 수 있으며, 상기 h는 복수의 돌출부(protrusion)들의 평균 높이를 나타내며 ti는 반도체층(205)의 두께를 나타낸다. 또한 다른 예들에서, 돌출부(protrusion)들의 평균 높이 비율은 약 0.5 이하, 약 0.4이하, 약 0.3이하, 약 0.2이하, 또는 약 0.1 이하일 수 있다. 특히, Ga-면(Ga-face)을 상부면으로 한 특정 질화갈륨(GaN) 기판 성장과는 대조적으로, 본 실시예들은 상부면(210) 위에서 돌출부(protrusion)들의 형성을 촉진하기 위해 N-면 배향(N-face orientation)을 이용하며, 결과적으로 보다 효율적인 후-공정(post-processing) 절차들을 초래한다.
도 5는 일 실시예에 따른 반도체층(205)의 단면도를 포함한다. 특히, 반도체층(205)은, N-면 배향(N-face orientation)을 가지며 복수의 돌출부(protrusion)들(501)들을 포함하는 상부면(201)을 가질 수 있으며, 상기 돌출부 각각은 높이(h)를 가지며, 상부면 위에서의 돌출부들(501)의 대표 표본추출(representative sampling)의 높이를 평균내는 것은 평균 높이의 계산을 용이하게한다.
특정 실시예들에서, 돌출부들(501)은 평균 높이 비율(h/ti)을 가질 수 있으며, 상기 h는 복수의 돌출부들의 평균 높이를 나타내며 ti는 반도체층(205)의 평균 두께를 나타낸다. 예를 들어, 돌출부들의 평균 높이 비율은 약 0.6 이하, 약 0.5 이하, 약 0.4 이하, 약 0.3 이하, 또는 약 0.2 이하일 수 있다. 다른 실시예들에서, 평균 높이 비율은 적어도 약 0.01, 적어도 약 0.05, 또는 적어도 약 0.1일 수 있다. 특정 실시예에 따르면, 평균 높이 비율(h/ti)는 약 0.25 이하일 수 있다. 평균 높이 비율은 상기 기재된 임의의 최소값과 최대값들 사이의 범위 내일 수 있음이 이해될 것이다.
일 실시예에 따르면, 복수개의 돌출부들 중 돌출부들(501)의 각각은 반도체층(205) 내의 영구적인 결함 영역을 규정할 수 있다. 영구적인 결함 영역은 결정 평면(crystalline plane)들의 일반적인 배열 내의 변화일 수 있다. 하나의 특정 예에서, 영구적인 결함 영역은 인클루전(inclusion), 다결정 그레인(polycrystalline grain), 단결정 그레인(single crystalline grain), 반전 도메인(inversion domain), 바운더리(boundary, 예를 들어 역위상 바운더리(anti-phase boundary), 이중 바운더리(twin boundary), 그레인 바운더리(grain boundary)), 그리고 이들의 조합일 수 있다. 반도체층(205)의 영구적인 결함 영역은 결정상(crystalline phase)들의 일반적인 배열의 변화를 나타낼 수 있다. 예를 들어, 결정 구조의 극성 도치(polarity inversion), 예컨대 결정 구조의 Ga-극 면(Ga-polar face)과 N-극 면(N-polar face)과 같은 극 평면(polar plane)들의 순서의 변화 같은 것을 포함하는, 는 역위상 바운더리(anti-phase boundary)를 초래한다. 이중 관계(twin relation)를 가진 결정면 사이의 변화는 이중 바운더리(twin boundary)로 불리는 바운더리를 만든다. 뿐만 아니라, 결함 영역 내의 단결정과 인근의 반도체층(205)의 반도체 물질의 결정 구조 사이의 결정 방향(crystal orientation)에서의 변화는 그레인 바운더리(grain boundary)의 형태인 영구적인 결함을 규정할 수 있다. 영구적인 결함 영역은 반도체층(205)의 결정 구조 내에서의 영구적이고 비가역적인 영역을 규정할 수 있으며, 이는 이후의 성장을 통해 구조 사이로 전파될 수 있으며, 연속적인 성장 기술을 통해 쉽게 제거될 수 없다.
도 5에 도시된 바와 같이, 반도체층(205)는 또한 상부면(201)와 반대편이고, 반도체층(205)의 옆면(209)에 의해 분리된 후면(208)을 포함한다. 후면(208)은 Ga-면 배향(Ga-face orientation)을 가질 수 있으며, 또한 도 5에 도시된 것처럼 구덩이(pit)가 없는 대체로 평평한 표면을 가진다. 구덩이(pit)의 부재(absence)는 도 2b를 참고하여 설명될 수 있다. 예를 들어, 실시예들에서 수소기상증착(HVPE) 질화갈륨(GaN) 성장은 예를 들어 N-극(N-polar) 질화갈륨(GaN) 기판 같은 베이스 기판(201) 위에서 시작된다. 201/205 인터페이스에서 질화갈륨(GaN) 베이스 기판의 N-극(N-polar) 상부면은 Ga-극(Ga-polar)인 반도체층(205)의 뒷면(이 예시에서, 질화갈륨(GaN) 에피레이어(epilayer))과 접촉하고 있다. 결과적으로, 201/205 인터페이스는 대체로 평탄하며, 반도체층(205)이 Ga-면 배향(Ga-face orientation)과 함께 형성되었다면 나타날 수 있는 기하학적인 특징들, 예를 들어 구덩이들(pits), 들이 본질적으로 없다.
도 1을 다시 참조하면, 반도체 기판을 형성하는 공정은 반도체층(205)의 마무리를 포함하는 선택적인 단계(107)에서 계속 될 수 있다. 일 실시예에 따르면, 마무리 공정은 제1 반도체층(205)의 상부면(210)의 적어도 일부를 제거하는 것을 포함할 수 있으며, 특히 상부면(210)으로부터 복수의 돌출부(protrusion, 510)들을 제거하는 것을 포함할 수 있다.
하나의 특정 실시예에 따르면, 제거공정은 기계적인 공정, 화학적인 공정, 그리고 이들의 조합을 통해 수행될 수 있다. 예를 들어 상부면(210)의 일부를 기계적으로 제거하는 공정은 일련의 연마 공정들을 포함할 수 있다. 예를 들어, 제거 공정은 반도체층(205)의 상부면(210)으로부터 물질의 중요한 부분을 제거하는 제1 그라인딩 공정에 의해 시작될 수 있다. 제1 그라인딩 공정은 고정 연마재(fixed abrasive), 특히 셀프-드레싱 비트리파이드 결합제 연마 제품(self-dressing vitrified bonded abrasive article)을 이용할 수 있다. 제1 그라인딩 공정 후에 제2 제거 공정이 계속될 수 있다. 제2 제거 공정은 미세 그라인딩 공정(fine grinding process), 래핑 공정(lapping process), 폴리싱 공정(polishing process), 그리고 이들의 결합을 포함할 수 있다. 특정 미세 그라인딩 공정에서, 제2 고정 연마재(fixed abrasive) 제품(예를 들어, 셀프-드레싱 비트리파이드 결합제 연마재(self-dressing vitrified bonded abrasive article))은 제1 그라인딩 공정에서 사용된 고정 연마재(fixed abrasive)와 비교해서 더 미세한 연마 모래(abrasive grit) 크기를 갖는 것이 사용될 수 있다. 추가적으로 또는 대안적으로, 제2 제거 공정은 패드(pad)와 비연마재 슬러리(free abrasive slurry)를 이용할 수 있는 래핑 공정(lapping process)를 포함할 수 있다. 비연마재 슬러리(free abrasive slurry)는 상부면(210)의 물질의 화학적 제거를 촉진할 수 있는 화학 성분들을 포함할 수 있다. 추가적으로 또는 대안적으로, 제2 제거 공정은 특히 미세한 연마재 미립자(particulate) 크기를 갖는 비연마재 슬러리(free abrasive slurry)의 사용을 포함할 수 있는 폴리싱 공정을 포함할 수 있다. 반도체층(205)의 마무리는 N-면 배향(N-face orientation)을 갖고 그 위에 전자 장치들의 형성을 위해 준비되는 에피-레디(epi-ready) 상부면(210)을 생산하기 위해 수행될 수 있다.
또한 마무리 공정은 반도체층(205)의 상부면(210) 및/또는 베이스 기판(201)의 뒷면의 적어도 일부 위에서 선택적으로 수행될 수 있음이 이해될 것이다. 마무리 공정은 상기 기재된 기계적인 공정, 화학적인 공정, 그리고 이들의 조합과 관련하여, 공정들의 조합 또는 하나를 포함할 수 있다. 일 실시예에서, 마무리 공정은 반도체층(205)의 상부면(210)으로부터 확장된 돌출부(protrusion)들의 제거, 그리고 베이스 기판(201)의 후면의 적어도 일부의 제거를 포함할 수 있다.
비록 구덩이(pit) 또는 돌출부(protrusion) 또는 이들의 조합 중 하나가 성장 동안 반도체층 또는 층들의 표면 내 또는 위에 형성될 수 있지만, 구덩이들 보다는 돌출부들이 있는 반도체층을 얻는 것이 층결함들(layer defects) 및/또는 보이드(void)들이 없는 반도체층의 성장을 촉진하기에 일반적으로 바람직함이 또한 이해될 것이다. 상기 보이드(void)들 및/또는 층 결함들은 반도체층의 결정도(crystallinity)에 부정적인 영향을 준다. 돌출부(protrusion) 또는 구덩이(pit)의 빛을 분산시키거나 회절시키는 능력이 방해되어, 발광장치의 낮은 출력 파워를 초래한다. 결함들이 반도체층 내에서 성장하는 것을 막고, 예를 들어 반도체층을 이용하는 완성된 제품의 회로 성능 같은 것에 대한 부정적인 영향을 최소화하기 위해, 다양한 청소 마무리 공정들이 상기 기재된 것처럼 사용될 수 있다. 평평하거나 매끄러운 표면을 얻기 위해, 그에 맞춰 구덩이(pit)들을 제거하기 위해 사용된 공정들은 반도체층 물질의 중대한 양을 제거하기 때문에, 구덩이(pit)들보다 돌출부(protrusion)들을 제거하는 것이 더 쉽고 비용 면에서 효율적임이 이해될 것이다.
도 6은 실시예에 따라 완성된 반도체 웨이퍼(wafer)의 단면도를 포함한다. 도시된 바와 같이, 전면(210)에는 본질적으로 돌출부들(501)이 없다. 도 6에 도시된 바와 같이, 반도체층(205)의 후면(208) 또한 도 5처럼 본질적으로 구덩이(pit)가 없는 원자적으로 평탄한 표면을 가진다.
더욱이, 도 5과 도 6의 비교에서 도시된 것처럼, 제거 공정은 반도체층(205)의 평균 두께의 감소를 포함할 수 있다. 일 실시예에 따르면, 제거 공정은 제거 공정 전의 반도체층(205)의 원래 두께(ti)의 약 50% 이하만큼 반도체층(205)의 평균 두께를 감소시키는 것을 포함할 수 있다. 평균두께의 예를 들어 감소 같은 변화(Δt)는 식 ((ti-tr)/ti)에 의해 측정될 수 있으며, 상기 ti는 초기 두께이고 tr은 제거 공정을 수행한 후 반도체층(205)의 두께이다. 특히, 본 명세서의 실시예에 따른 반도체층(205)의 형성방법을 고려할 때, 완성된 반도체 웨이퍼를 생산하기 위해 반도체층(205)으로부터 제거된 물질의 양은 보다 적고, 따라서 공정의 효율성을 증가시킨다. 다른 실시예들에서, 반도체층(205)의 평균 두께는 약 45% 이하, 약 40% 이하, 약 35% 이하, 또는 심지어 약 30% 이하만큼 감소할 수 있다. 또한, 하나의 비제한적인 실시예에서, 제거 공정은 반도체층(205)의 두께를 예를 들어 제거 전 제1 반도체층의 원래 두께의 적어도 약 10%, 적어도 약 16%, 또는 심지어 적어도 약 18%와 같이 적어도 약 5%만큼 감소시킬 수 있다. 반도체층(205)의 평균 두께의 변화는 상기 기재된 임의의 최소 및 최대 퍼센티지들 사이의 범위 내에 있을 수 있음이 이해될 것이다.
일 실시예에 따르면, 반도체층(205)의 상부면(210)의 준비와 마무리를 수행한 후, 결과적으로 완성된 반도체 웨이퍼는 상부면(210) 상의 전자장치들의 제조를 촉진하기 위해 사용되고 판매될 수 있다.
대안적으로 추가 공정이 수행될 수 있다. 예를 들어, 하나의 대안적인 실시예에서, 분리 및 마무리 전에, 반도체 부울(boule)이 형성될 수 있으며, 상기 부울은 적어도 두 개의 개별 자립(freestanding) 반도체 웨이퍼들을 형성하는 데 충분한 평균 두께를 갖는 반도체층(205)을 포함한다. 몇몇 실시예들에서, 부울(boule)의 평균 두께는 적어도 약 1.1cm, 적어도 약 1.2cm, 적어도 약 1.25cm, 적어도 약 1.5cm, 그리고 적어도 약 2cm와 같이 적어도 약 0.5mm일 수 있다. 하나의 비제한적인 실시예에서, 부울(boule)의 평균 두께는 약 8cm 미만, 약 6cm 미만, 또는 심지어 약 5cm 미만과 같이 약 10cm 미만일 수 있다. 부울(boule)의 평균 두께는 임의의 상기 최소 및 최대값들 사이의 범위 내에 있을 수 있음이 이해될 것이다.
특정 실시예들에서, 부울(boule)은 적절한 두께가 얻어질 때까지, 반도체층을 연속적으로 성장시킴으로써 형성될 수 있다. 다른 대안적인 실시예에 따르면, 부울(boule)은 연속적인 성장 공정을 수행함으로써 형성될 수 있으며, 상기 부울(boule)은 복수의 반도체 층들에 의해 각각 서로 떨어진 릴리즈층(release layer)들 복수를 포함한다. 릴리즈 층(release layer)들은 개별 반도체 층들의 분리와 부울(boule)의 개별 반도체 층들로부터 분리되고 개별적인 자립(freestanding) 반도체 웨이퍼의 형성을 촉진한다.
예를 들어, 도 7은 실시예에 따른 부울(boule)의 도해를 포함한다. 도시된 바와 같이, 부울(700)은 베이스 기판(201), 그리고 버퍼 층(203)과 베이스 기판(201) 위에 놓인 복수의 반도체층들(725)을 포함할 수 있다. 특히, 복수의 반도체층들(725)은 제1 반도체층(705), 제1 반도체층(705) 위에 놓인 제1 릴리즈 층(707), 제1 릴리즈 층(707) 위에 놓인 제2 반도체층(709), 제2 반도체층(709) 위에 놓인 제2 릴리즈 층(711), 그리고 제2 릴리즈층(711) 위에 놓인 제3 반도체층(713)을 포함할 수 있다. 반도체층들(725)은 연속적인 성장 공정에 따라 형성될 수 있으며, 상기 층들의 각각은 퇴적(deposition) 또는 에피택시(epitaxy) 공정의 중단 없이 각각의 위에 연속적으로 성장될 수 있다. 특히, 복수의 반도체층들(725)의 층들 각각은 수소기상증착(HVPE)를 이용하여 형성될 수 있으며, 릴리즈 층들(701와 711)의 형성은, 반도체층들(705, 709, 713)의 형성 동안 사용되는 에피택셜 상태(epitaxial condition)들의 변화를 촉진하는, 특정 성장 공정 파라미터들의 변화를 통해 촉진될 수 있다. 성장 온도, 성장 속도, 기체상태 반응물 및 비반응물의 압력, 반응 기체 내에서의 반응물과 비반응물의 비율, 성장실(growth chamer) 압력과 같은 성장 공정 파라미터들 중 하나 또는 그 조합은 릴리즈층들(707, 711)의 형성을 촉진하기 위해 변경될 수 있다. 또한 반도체층들(725)의 층들 각각은 N-면 배향(N-face orientation)을 가질 수 있다.
하나의 특정 실시예에서, 부울(boule)의 상부면은 복수의 돌출부(protrusion)들을 포함하며, 상기 돌출부들은 약 0.6 이하의 평균 높이 비율(h/ti)를 가지며, 상기 h는 복수의 돌출부들의 평균 높이를 나타내며 ti는 반도체층(713)의 두께를 나타낸다.
특정 실시예에 따르면, 제1 릴리즈층(707)의 형성은 반응실(reaction chamber) 내의 기체 상태 반응물의 농도를 베이스층(205)의 형성에서 제1 릴리즈층(707)의 형성으로 변경함으로써 촉진될 수 있다. 예를 들어, 도펀트(dopant) 물질 같은 특정 기체 상태 반응물은 제1 릴리즈층(707)의 형성을 촉진하기 위해 반응실(reaction chamber)내로 도입될 수 있다. 실시예에 따르면, 적합한 도펀트들은 탄소(C), 마그네슘(Mg), 아연(Zn), 규소(Si), 주석(Sn), 산소(O), 철(Fe), 게르마늄(Ge), 그리고 이들의 조합 같은 원소들을 포함할 수 있다. 하나의 특정 실시예에서, 제1 릴리즈층(707)의 형성 동안 2차원 성장 모드가 이용될 수 있다. 이런 예들에서 철(Fe), 게르마늄(Ge), 또는 이들의 조합 같은 도펀트 물질들은 릴리즈층의 형성을 촉진하기 위해 반응실 내부로 도입될 수 있다. 다른 실시예에 따르면, 릴리즈층은 3차원 성장모드를 이용해 형성될 수 있다. 3차원 성장 모드들에서의 사용에 적합한 도펀트 물질들은 산소(O), 게르마늄(Ge), 그리고 이들의 조합을 포함할 수 있다. 도펀트 물질은 예를 들어 흡수 계수(absorption coefficient)를 포함하는 바람직한 성질들을 갖는 제1 릴리즈층(707)의 적합한 형성을 촉진하기 위해 특정 방식에 따라 반응실 내부로 도입될 수 있다. 도펀트 물질은 적어도 약 0.001 그리고 약 0.01 이하의 도펀트/갈륨(dopant/Ga) 기체 상태 비율로 주입될 수 있다.
도펀트 물질은 특정 시간 동안 반응실 내부로 도입될 수 있다. 예를 들어, 도펀트는 적어도 약 1초 그리고 약 5분 이하의 시간 동안 반응실 안에 존재할 수 있다.
실시예에 따르면, 제1 릴리즈 층(707)은 도펀트 물질의 특정 농도를 갖도록 형성될 수 있다. 예를 들어 제1 릴리즈층(707) 내의 도펀트 농도는 예를 들어 적어도 약 4×1018cm-3, 적어도 약 8×1018cm-3, 또는 심지어 적어도 약 1×1019 cm-3와 같이 적어도 약 2×1018cm-3일 수 있다. 또한, 제1 릴리즈층(707)은 예컨대 도펀트 농도가 1×1020cm-3 이하, 또는 심지어 5×1019cm-3와 같이 약 1×1021cm-3 이하이도록 형성될 수 있다. 제1 릴리즈층(707) 내의 도펀트 농도는 상기 기재된 임의의 최소값 및 최대값들 사이의 범위 내에 있을 수 있음이 이해될 것이다.
제1 릴리즈층(707)은 도펀트 물질을 포함하는 13-15족 물질을 포함할 수 있다. 예를 들어, 제1 릴리즈층(707)은 질화물(nitride material)을 포함할 수 있다. 하나의 예에서, 제1 릴리즈층(707)은 갈륨을 포함할 수 있고, 보다 구체적으로 질화갈륨을 포함할 수 있다. 특정 실시예에서, 제1 릴리즈층(707)은 예를 들어 본질적으로 질화갈륨으로 이루어지도록 형성된다. 본질적으로 질화갈륨으로 이루어진 것은 본 명세서에 기재된 바와 같이 도펀트 물질의 특정 농도들을 감안한 것임이 이해될 것이다.
제1 릴리즈층(707)은 특정 파장의 방사선(radiation)에 대해 특정 흡수계수를 갖도록 형성될 수 있으며, 가시 스펙트럼 내의 파장을 갖는 방사를 포함할 수 있다. 제1 릴리즈층(707)은 제1 반도체층(205)보다 상당히 큰 양의 방사선(radiation)를 흡수하도록 형성될 수 있으며, 이와 같이, 제1 릴리즈층(707)의 흡수계수는 제1 반도체층(205)의 흡수계수보다 상당히 클 수 있다.
일 실시예에 따르면, 제1 릴리즈층(707)은 예를 들어 가시 스펙트럼 내의 방사에 대해 적어도 800cm-1의 흡수계수를 갖도록 형성될 수 있다. 다른 실시예들에서, 제1 릴리즈층(707)의 흡수계수는 예를 들어 적어도 약 1000cm-1, 적어도 약 2000cm-1, 적어도 약 3000cm-1, 또는 심지어 적어도 약 5000cm- 1와 같이 더 클 수 있다. 또한, 제1 릴리즈층(707)의 흡수계수는 가시 스펙트럼 내의 방사에 대해 예를 들어 약 9000cm- 1이하, 약 8000cm-1 이하, 또는 심지어 약 7000cm-1 이하와 같이 약 10000cm-1 이하일 수 있다. 제1 릴리즈층(707)은 상기 기재된 임의의 최소값 및 최대값들 사이의 범위 내의 흡수 계수를 갖도록 형성될 수 있음이 이해될 것이다.
제1 릴리즈층(707)은 특정 평균 두께를 갖도록 형성될 수 있다. 예를 들어, 제1 릴리즈 층(707)의 두께는 베이스 층(205)의 평균 두께보다 상당히 작을 수 있다. 예를 들어, 제1 릴리즈층(707)은 예를 들어 약 80 마이크론 이하, 약 50 마이크론 이하, 또는 심지어 약 30 마이크론 이하와 같이 약 100 마이크론 이하의 평균 두께를 가질 수 있다. 다른 실시예들에서, 제1 릴리즈층(707)은 예컨대 적어도 약 2 마이크론, 적어도 약 3 마이크론, 적어도 약 5 마이크론, 또는 심지어 적어도 약 10마이크론과 같이 적어도 약 1 마이크론의 평균 두께를 갖도록 형성될 수 있다. 제1 릴리즈층(707)은 상기 기재된 임의의 최소값 또는 최대값들의 사이의 범위 내에 있는 평균 두께를 가질 수 있음이 이해될 것이다.
실시예에 다르면, 제1 릴리즈층(707)은 층의 상부면에서 측정한 특정 전위(dislocation) 밀도를 가질 수 있다. 예를 들어, 제1 릴리즈층(707)의 상부면에서의 전위(dislocation) 밀도는 제1 반도체층(205)의 상부면에서의 전위(dislocation) 밀도와 대체로 같을 수 있다. 예를 들어, 제1 릴리즈층(707)은 예를 들어 약 1×107dislocation/cm2 이하, 약 6×106dislocation/cm2 이하, 또는 심지어 약 1×106dislocation/cm2 이하와 같이 약 1×108dislocation/cm2 이하인 전위(dislocation) 밀도를 가질 수 있다. 다른 실시예들에서, 제1 릴리즈층(707)은 적어도 약 1×103dislocation/cm2, 또는 심지어 적어도 약 2×105dislocation/cm2인 전위(dislocation) 밀도를 가질 수 있다. 제1 릴리즈층(707)은 상기 기재된 임의의 최소값 및 최대값들 사이의 범위 내에 있는 전위(dislocation) 밀도를 가질 수 있음이 이해될 것이다.
성장 공정에 의존하는 제1 릴리즈층(707)은 제1 반도체층(205)과 대체로 같은 속도로 성장할 수 있다. 특히, 성장 속도는 제1 반도체층(205)의 형성에서 제1 릴리즈층(707)의 형성으로 전환할 때 변화하지 않는 것이 바람직하다. 예를 들어, 제1 릴리즈층(707)은 적어도 시간당 50 마이크론의 성장 속도로 형성될 수 있다. 다른 실시예들에서, 제1 릴리즈층(707)의 형성 속도는 예를 들어 적어도 시간당 약 75 마이크론, 적어도 시간당 약 100 마이크론, 적어도 시간당 약 150 마이크론, 적어도 시간당 약 200 마이크론, 또는 심지어 적어도 시간당 약 250 마이크론과 같이 더 클 수 있다. 또다른 실시예에서, 제1 릴리즈층(707)은 예를 들어 시간당 750 마이크론 이하, 시간당 500 마이크론 이하, 또는 심지어 시간당 약 300 마이크론 이하와 같이 시간당 약 1mm 이하의 성장 속도로 형성될 수 있다. 제1 릴리즈층(707)의 형성 공정은 상기 기재된 임의의 최소값 최대값들 사이의 범위 내에 있는 속도로 구성될 수 있음이 이해될 것이다.
제1 릴리즈층(707)을 형성한 후에, 공정은 제1 릴리즈층(707) 위에 제2 반도체층(709)을 형성함으로써 계속될 수 있다. 제2 반도체층(709)의 형성은 연속적인 성장 공정 동안 수행될 수 있으며, 특히 제1 반도체층(205)을 형성하는데 사용된 것과 대체로 동일한 환경 아래에서 수행될 수 있다. 또한, 제2 반도체층(709)은 본 명세서에 기재된 실시예들의 임의의 반도체층(예를 들어 제1 반도체층(205))과 임의의 동일한 특성들을 가질 수 있다.
제2 반도체층(709)를 형성한 후에, 공정은 제2 반도체층(709) 위에 제2 릴리즈층(711)을 형성함으로써 계속될 수 있다. 제2 릴리즈층(711)은 연속적인 성장 공정 동안 수행될 수 있으며, 특히 제1 릴리즈층(707)을 형성하는데 사용된 것과 대체로 동일한 환경 아래에서 수행될 수 있다. 또한, 제2 릴리즈층(711)은 본 명세서에 기재된 실시예들의 임의의 릴리즈층(예를 들어 제1 릴리즈층(707))과 임의의 동일한 특성들을 가질 수 있다.
제2 릴리즈층(711)를 형성한 후에, 공정은 제2 릴리즈층(711) 위에 제3 반도체층(713)을 형성함으로써 계속될 수 있다. 제3 반도체층(713)은 연속적인 성장 공정 동안 수행될 수 있으며, 특히 제1 반도체층(205)을 형성하는데 사용된 것과 대체로 동일한 환경 아래에서 수행될 수 있다. 또한, 제3 반도체층(713)은 본 명세서에 기재된 실시예들의 임의의 반도체층(예를 들어 제1 반도체층(205))과 임의의 동일한 특성들을 가질 수 있다.
제1(707)와 제2(711) 릴리즈 층들에 관하여, 제2 릴리즈층(711) 내에 존재하는 제2 도펀트 물질은 제1 릴리즈층(707) 내에 존재하는 제1 도펀트 물질과 같은 원소 또는 조성일 수 있다. 대안적으로, 특정 예들에서, 제1 릴리즈층(707)과 제2 릴리즈층(711)이 다른 조성들을 가질 수 있도록, 제2 도펀트 물질은 제1 도펀트 물질과 상이할 수 있다. 예를 들어, 제1 도펀트 물질은 제1 원소를 포함할 수 있고 제2 도펀트 물질은 제1 도펀트 물질의 제1 원소와 상이한 제2 원소를 포함할 수 있다.
또한 제1 릴리즈층(707)과 제2 릴리즈층(711)은 서로 상이한 도펀트 물질의 농도들을 가질 수 있으며, 이는 특정 파장의 방사에 대해 제1(707)와 제2(711) 릴리즈층 사이에 상이한 흡수 특성들을 가능하게 할 수 있다. 예를 들어, 제1 릴리즈층(707)은 제1 도펀트 농도를 가질 수 있고 제2 릴리즈층(711)은 제2 도펀트 농도를 가질 수 있으며, 상기 제1 도펀트 농도는 제2 도펀트 농도와 다르다.
뿐만 아니라, 제1 릴리즈층(707)와 제2 릴리즈층(711)은 서로 상이한 두께를 가질 수 있으며, 이는 특정 파장의 방사에 대해 제1(707)와 제2(711) 릴리즈층들 사이에 상이한 흡수 특성들을 가능하게 할 수 있다. 예를 들어, 일례에서 제1 릴리즈층(707)은 제2 릴리즈층(711)의 두께보다 큰 두께를 가질 수 있다. 대안적으로 제1 릴리즈층(707)은 제2 릴리즈층(711)의 두께보다 작은 두께를 가질 수 있다.
제1(707) 그리고 제2(711) 릴리즈층들은 특정 파장의 방사에 대해 비교했을 때 서로 상이한 흡수 계수들을 가질 수 있다. 예를 들어, 제1 릴리즈층(707)은 방사의 제1 파장의 50% 이상을 흡수하게 하는 흡수계수를 가질 수 있으며, 반면에 제2 릴리즈층은 제1 파장의 방사의 실질적으로 전부를 통과하게 하는 흡수계수를 가질 수 있다. 대안적으로 또는 추가적으로, 제2 릴리즈층(711)은 방사의 제2 파장의 50% 이상을 흡수하게 하는 흡수계수를 가질 수 있으며, 반면에 제1 릴리즈층(707)은 제2 파장의 방사의 실질적으로 전부를 통과하게 하는 흡수 계수를 가질 수 있다.
제1(707)와 제2(711) 릴리즈 층들의 선택적인 흡수 특성들은 방사의 선택된 파장에 기초한 부울(700)로부터 반도체 층들(725)의 선택적인 분리를 가능하게 한다. 예를 들어, 방사의 제1 파장을 선택하고 이를 제1 릴리즈층(707)에 충돌시키는 것은 제2 반도체층(709) 및/또는 다른 반도체층들(725, 즉 제2 릴리즈층(711)과 제3 반도체층(713))로부터 제1 반도체층(705)의 분리를 촉진할 수 있다. 방사(radiation)의 제2 파장을 선택하고 이를 제2 릴리즈층(711)에 충돌시키는 것은 제2 반도체층(709) 및/또는 다른 반도체층들(725, 예를 들어 제1 반도체층(705)과 제1 릴리즈층(707))로부터 제3 반도체층(713)의 분리를 촉진할 수 있다.
반도체층들(725)의 선택적인 흡수 특성들은 또한 장치 형성에 대해 준비된 다중 기판들의 생산을 가능하게할 수 있다. 즉, 부울(700)의 제2(711)와 제3(713) 반도체층들은 선택적으로 분리되고 디바이스-레디(device-ready) 기판들로서 전자 장치들의 제조자에게 제공될 수 있다. 오직 두 개의 릴리즈 층들만이 도시되었지만, 더 많은 릴리즈 층들이 본 명세서에 기재된 바와 같이 연속적인 성장 방법을 이용하여 효율적인 방식으로 반도체 기판 내에 형성될 수 있음이 이해될 것이다.
또한 본 명세서의 실시예들에 따른 반도체 기판들의 형성은 고유 마스크(intrinsic mask)의 생성, 그루빙(grooving)과 러프닝(roughening)을 통한 기판의 표면의 변경, 또는 에칭(etching) 기법들의 사용이 필수적으로 없어도 달성될 수 있음이 이해될 것이다.
또한, 본원 개시의 실시예들에 따른 반도체 부울(boule)로부터 적어도 두개의 개별(discrete) 자립(freestanding) 웨이퍼들을 형성하는 것은 다른 절차들과 함께여도 또한 달성될 수 있음이 이해될 것이다. 이러한 실시예들에서, 작은 언덕(hillock)들 및/또는 돌출부(protrusion)들은 반도체층(205)의 상부면(210)으로부터 제거된다. 부울(700)은 그러면 예를 들어 다이아몬드 톱(saw)을 이용하여, 자립(freestanding) 웨이퍼들로 절단될 수 있다. 이러한 실시예들에서, 각각의 자립(freestanding) 웨이퍼는 그러면 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing) 및/또는 화학적-기계적 평탄화(CMP, chemical-mechanical planarization) 공정들 중 적어도 하나에서 전부까지를 이용하여 완성될 것이다.
예 1
베이스 기판은 사파이어 기판 위에서 MOVPE를 통한 두 부분 버퍼 층의 제1 성장에 의해 형성된다. 버퍼 층은 사파이어 기판 바로 위의 실리콘의 제1 층을 포함하며, 다음에 질화알루미늄(AlN)의 에피택셜 성장이 있다. MOVPE 리액터(reactor) 안에 사파이어 기판을 로딩한 후에, 사파이어 기판은 실리콘 필름의 성장 전에 질소(N2) 아래서 강화되어야 한다. 바람직하게 온도는 870℃이다. 실리콘 성장은 100torr의 질소(N2) 대기 안에서 시레인(silane)의 열분해로부터 약 0.4 마이크론의 두께까지 형성된다.
온도는 약 1140℃까지 상승하며, 성장 기체는 70torr의 여전히 순수한 질소이다. 암모니아(NH3)가 반응실 안으로 최초로 도입되며, 그 후에, TMAl 유기 금속 물질이 실리콘 위에 질화알루미늄(AlN) 층의 형성을 시작하기 위해 도입된다. 약 20분의 성장 후에, 0.2μm 두께의 질화알루미늄(AlN) 층이 규소(Si) 층의 맨 위에 침전되며, 버퍼 층을 형성한다.
베이스층의 제조는 수소기상증착(HVPE)를 통한 질화알루미늄(AlN) 층 위에서의 질화갈륨(GaN)의 성장으로부터 시작된다. 일반적으로, 질화갈륨(GaN) 벌크 층은 3차원 성장 모드에서 적어도 1.5mm의 두께로 성장한다. 벌크 층의 성장 환경들은 약 150μm/h의 성장 속도와 950℃의 성장 온도, 10의 V/III비율, 그리고 200torr의 압력을 포함한다.
냉각 후에 더 이상 사파이어 기판에 부착되어있지 않은 질화갈륨(GaN) 블랭크(blank)는 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing) 그리고 화학적-기계적 평탄화(CMP, chemical-mechanical planarization)를 통해 완성된다. 이 예시에 대해, N-극(N-polar) 표면은 콜로이드 규산(colloidal silica)과 같은 적절한 화학적-기계적 평탄화(CMP, chemical-mechanical planarization) 슬러리(slurry)들을 통해 에피-레디(epi-ready) 완성된다. 완성된 질화갈륨(GaN)은 질화갈륨(GaN) 벌크 층의 차후 에피택셜(epitaxial) 성장을 위한 베이스 질화갈륨(GaN) 기판으로 사용된다.
그 다음에 베이스 질화갈륨(GaN) 기판은 N-극 면을 위로 하여(with N-polar face up) 수소기상증착(HVPE) 장비 안에 도입된다. 질화갈륨(GaN) 성장은 5시간 동안 950℃ 그리고 5시간 동안 1030℃인 두 단계의 온도 공정을 이용하여 수행된다. 질화갈륨(GaN) 벌크 층은 0.4mm의 두께로 성장되며; 성장 속도는 따라서 약 40μm/h이다. 벌크 층을 위한 성장 환경들은 13의 V/III비와 200torr의 압력을 포함한다.
N-면 배향(N-face orientation)을 갖는 질화갈륨(GaN) 벌크 층의 성장은 일반적으로 골짜기(valley)들로 둘러싸인 육각 피라미드 돌출부(hexagonal pyramids protrusions)에 기초한 형태를 드러낸다. 피라미드의 전체 크기는 100-200μm의 범위이고, 피라미드의 끝 부분은 5-20μm의 범위이며, 피라미드 끝 부분과 바닥 사이의 높이차는 50μm까지일 수 있다. 질화갈륨(GaN) 벌크 층에서, 골짜기에서 꼭대기까지의 비율(VP(Valley to peak) ratio, 사용될 수 있는 유효한 질화갈륨(GaN) 결정 부분)은 Ga-극성(Ga-polarity)를 따라 성장한 경우 40-50%인 것과 비교해서, N-극성(N-polarity)을 따라 성장한 경우 이 에피레이어(epilayer) 내에서 85%이다. 높이 비는 약 0.25 미만이었다.
예 2
예 1에 따라 만들어진 베이스 질화갈륨(GaN) 기판은, 그 다음에 수소기상증착(HVPE) 장비 내에서 질화갈륨(GaN) 벌크 층을 형성하기 위해 단일 온도 공정에서 사용된다. 상기 기판은 N-극 면을 위로 하여(with N-polar face up) 수소기상증착(HVPE) 장비 내에 놓여진다. 질화갈륨(GaN) 성장은 약 10시간 동안 950℃의 온도에서 수행된다. 질화갈륨(GaN) 벌크 층은 0.4mm의 두께로 성장되고 성장 속도는 약 40μm/h이다. 벌크 층에 대한 성장 환경들은 13의 V/III 비율과 200torr의 압력을 포함한다. 공정 내내 950℃의 온도에서 성장된 질화갈륨(GaN) 벌크 층은 N-면(N-face) 위에 약 0.3보다 큰 높이 비율을 갖는 더 큰 육각 피라미드 돌출부(hexagonal pyramid protrusion)들을 드러낸다.
선행하는 내용에서, 특정 실시예와 특정 구성요소의 연결에 대한 참조는 설명을 위한 것이다. 본 명세서에서 논의된 방법이 수행될 것이 이해되므로, 결합하거나 연결되는 구성요소에 대한 참조는 상기 구성요소 간의 직접 연결 또는 하나 이상의 중간 구성요소를 통한 간접 연결을 개시하도록 의도됨이 이해될 것이다. 이처럼, 상기 개시된 대상물은 설명을 위한 것이고 한정적인 것이 아님이 이해되어야 하고, 첨부된 청구항은 본 발명의 실제 청구범위에 해당하는 이러한 변형, 개선 및 기타 실시예를 모두 포함하는 것이 의도된다. 그러므로, 법에 의해 허용되는 최대 범위까지, 본 발명의 권리 범위는 이어지는 청구항 및 그 등가물의 최대 허용가능한 해석으로 결정되어야 하며 상기 상세한 설명에 의해 제한되거나 한정될 수 없다.
본 개시의 요약은 특허법을 준수하기 위해 제공되며, 청구항의 권리범위 또는 의미를 해석 또는 한정한 것이 아님을 이해하며 제출된다. 게다가, 상기 상세한 설명에서, 다양한 특징이 함께 그룹화되거나 개시의 간소화의 목적으로 단일 실시예에서 기재될 수 있다. 본 개시는, 청구된 실시예가 각각의 청구항에 명확하게 언급된 더 많은 특징을 요구하고자 하는 의도를 반영한 것으로 해석되어서는 안된다. 그보다는, 이하의 청구항이 반영하는 바와 같이, 발명의 대상물은 개시된 실시예 중 어느 하나의 모든 특징보다 적을 수 있다. 그러므로, 이하의 청구항은 상세한 설명으로 통합되고, 각각의 청구항은 별도로 청구된 대상물을 한정하는 것으로 독립한다.

Claims (15)

  1. 반도체 기판을 형성하는 방법으로서,
    반도체 물질을 포함하는 베이스 기판을 제공하는 단계; 및
    수소기상증착(HVPE, hydride vapor phase epitaxy)을 통하여 13-15족 물질을 포함하는 상기 베이스 기판 위에 놓인 제1 반도체 층을 형성하는 단계로서, 상기 제1 반도체 층은 N-면 배향(N-face orientation)을 가지는 상부면을 포함하는, 제1 반도체 층을 형성하는 단계를 포함하는, 반도체 기판을 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 베이스 기판은 질화 갈륨(GaN)을 포함하는, 반도체 기판을 형성하는 방법.
  3. 청구항 1에 있어서,
    상기 제1 반도체 층을 형성하는 단계는 950℃보다 높은 온도에서 수행되는, 반도체 기판을 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 제1 반도체 층은 중간에 개재된 버퍼 층의 형성 없이 상기 베이스 기판 바로 위에 형성되는, 반도체 기판을 형성하는 방법.
  5. 청구항 1에 있어서,
    상기 제1 반도체 층은 질화 갈륨(GaN)을 포함하는, 반도체 기판을 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 제1 반도체 층은 규소(Si), 게르마늄(Ge), 철(Fe), 마그네슘(Mg), 아연(Zn), 또는 이들의 조합을 포함하는 도펀트(dopant)를 포함하는, 반도체 기판을 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 제1 반도체 층은 적어도 약 0.1mm의 평균 두께를 갖는, 반도체 기판을 형성하는 방법.
  8. 청구항 1에 있어서,
    상기 제1 반도체 층을 형성하는 단계는 적어도 약 50microns/hr의 속도로 수행되는, 반도체 기판을 형성하는 방법.
  9. 청구항 1에 있어서,
    상기 제1 반도체 층을 형성하는 단계는 3차원 성장 모드, 2차원 성장 모드, 및 에피택셜(epitaxial) 성장 동안 3차원 성장 모드와 2차원 성장 모드 사이의 전환을 포함하는, 반도체 기판을 형성하는 방법.
  10. 청구항 1에 있어서,
    상기 제1 반도체 층의 상부면은 복수의 돌출부(protrusion)들을 포함하며, 상기 돌출부들은 약 0.6이하의 높이비(h/ti)를 가지며, 상기 h는 상기 복수의 돌출부들의 평균 높이를 나타내고 ti는 상기 제1 반도체 층의 두께를 나타내는, 반도체 기판을 형성하는 방법.
  11. 청구항 1에 있어서,
    상기 제1 반도체 층의 상기 상부면의 적어도 일부를 제거하는 단계를 더 포함하며, 상기 제거하는 단계는 상기 상부면으로부터 복수의 돌출부들을 제거하는 단계를 포함하며, 상기 제거하는 단계는 상기 제1 반도체 층의 두께를 상기 제1 반도체 층의 원래 평균 두께의 약 15%이하만큼 감소시키는 단계를 포함하는, 반도체 기판을 형성하는 방법.
  12. 청구항 1에 있어서,
    상기 상부면의 반대편인 상기 제1 반도체 층의 후면(back surface)의 일부를 제거하는 단계를 더 포함하며, 상기 후면은 Ga-면 배향(Ga-face orientation)을 가지며, 상기 제거하는 단계는 기계적인 공정을 포함하며, 상기 제거하는 단계는 그라인딩(grinding)을 포함하며, 상기 제거하는 단계는 폴리싱(polishing)을 포함하는, 반도체 기판을 형성하는 방법.
  13. 반도체 기판을 형성하는 방법으로서,
    질소를 포함하는 반도체 물질을 포함하는 베이스 기판을 제공하는 단계로서, 상기 베이스 기판은 N면 배향(N-face orientation)을 가지는 성장 면을 포함하는, 베이스 기판을 제공하는 단계; 및
    수소기상증착(HVPE, hydride vapor phase epitaxy)을 통해 GaN을 포함하는 상기 베이스 기판 위에 놓인 제1 반도체 층을 형성하는 단계로서, 상기 제1 반도체 층은 N-면 배향(N-face orientation)을 갖는 상부면을 포함하는, 제1 반도체 층을 형성하는 단계를 포함하는, 반도체 기판을 형성하는 방법.
  14. 단일 형성 공정을 이용하여 일련의 반도체 기판들을 형성하는 방법으로서,
    질소를 포함하는 반도체 물질을 포함하는 베이스 기판을 제공하는 단계로서, 상기 베이스 기판은 N-면 배향(N-face orientation)을 갖는 성장면을 포함하는, 베이스 기판을 제공하는 단계; 및
    상기 베이스 기판 위에 놓인 부울(boule)을 형성하는 단계; 및
    복수의 개별 반도체 기판들을 형성하기 위해 상기 부울(boule)을 절단하는 단계를 포함하는, 일련의 반도체 기판을 형성하는 방법.
  15. 청구항 14에 있어서,
    상기 부울(boule)은 릴리즈 층을 포함하는, 일련의 반도체 기판들을 형성하는 방법.
KR1020157008699A 2012-09-05 2013-09-05 특정한 결정학적 특징을 갖는 iii-v족 기판 물질 및 제조 방법 KR20150052275A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261696908P 2012-09-05 2012-09-05
US61/696,908 2012-09-05
PCT/EP2013/068376 WO2014037446A1 (en) 2012-09-05 2013-09-05 A group iii-v substrate material with particular crystallographic features and methods of making

Publications (1)

Publication Number Publication Date
KR20150052275A true KR20150052275A (ko) 2015-05-13

Family

ID=49118514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157008699A KR20150052275A (ko) 2012-09-05 2013-09-05 특정한 결정학적 특징을 갖는 iii-v족 기판 물질 및 제조 방법

Country Status (6)

Country Link
US (1) US9312129B2 (ko)
EP (1) EP2893552A1 (ko)
JP (1) JP6405309B2 (ko)
KR (1) KR20150052275A (ko)
CN (1) CN104603911B (ko)
WO (1) WO2014037446A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101636702B1 (ko) * 2015-06-25 2016-07-06 광주과학기술원 기판, 이를 제조하는 방법 및 이를 이용하는 발광 다이오드
KR101647303B1 (ko) * 2016-01-15 2016-08-10 광주과학기술원 기판, 이를 제조하는 방법 및 이를 이용하는 발광 다이오드

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719968B (zh) * 2014-12-04 2018-12-11 北京北方华创微电子装备有限公司 硅衬底上外延氮化镓薄膜及制备hemt器件的方法
WO2016132815A1 (ja) * 2015-02-18 2016-08-25 国立大学法人東北大学 窒化物半導体自立基板作製方法
CN106299065B (zh) * 2015-06-25 2018-11-27 光州科学技术院 基板、其制造方法及利用其的发光二极管
JP6711975B2 (ja) * 2016-05-27 2020-06-17 国立大学法人東北大学 窒化物半導体自立基板作製方法
US9991122B2 (en) * 2016-08-31 2018-06-05 Micron Technology, Inc. Methods of forming semiconductor device structures including two-dimensional material structures
US10903074B2 (en) * 2018-03-02 2021-01-26 Sciocs Company Limited GaN laminate and method of manufacturing the same
JP6998798B2 (ja) * 2018-03-02 2022-01-18 株式会社サイオクス ＧａＮ積層体およびその製造方法
US11121035B2 (en) * 2018-05-22 2021-09-14 Semiconductor Components Industries, Llc Semiconductor substrate processing methods
US11374149B2 (en) * 2019-05-09 2022-06-28 Samsung Electronics Co., Ltd. Method of manufacturing display device and source substrate structure
CN114730703A (zh) * 2019-12-05 2022-07-08 苏州晶湛半导体有限公司 半导体结构及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4342853B2 (ja) 2003-07-01 2009-10-14 独立行政法人科学技術振興機構 基板上への窒化物薄膜の成長方法及び窒化物薄膜装置
US8435879B2 (en) * 2005-12-12 2013-05-07 Kyma Technologies, Inc. Method for making group III nitride articles
JP2007246331A (ja) * 2006-03-15 2007-09-27 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
WO2007149487A2 (en) 2006-06-21 2007-12-27 The Regents Of The University Of California Opto-electronic and electronic devices using n-face or m-plane gan substrate prepared with ammonothermal growth
CN101484981B (zh) 2006-07-26 2013-03-27 弗赖贝格化合物原料有限公司 用于对ⅲ-n衬底进行平滑的方法
EP2087507A4 (en) 2006-11-15 2010-07-07 Univ California METHOD FOR THE HETEROEPITAXIAL GROWTH OF QUALITATIVELY HIGH-QUALITY N-SIDE-GAN, INN AND AIN AND THEIR ALLOYS THROUGH METALLORGANIC CHEMICAL IMMUNE
WO2009035648A1 (en) * 2007-09-14 2009-03-19 Kyma Technologies, Inc. Non-polar and semi-polar gan substrates, devices, and methods for making them
JP5099763B2 (ja) * 2007-12-18 2012-12-19 国立大学法人東北大学 基板製造方法およびｉｉｉ族窒化物半導体結晶
US7875534B2 (en) 2008-07-21 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Realizing N-face III-nitride semiconductors by nitridation treatment
US8080466B2 (en) * 2009-08-10 2011-12-20 Applied Materials, Inc. Method for growth of nitrogen face (N-face) polarity compound nitride semiconductor device with integrated processing system
CN101673670B (zh) * 2009-10-19 2011-05-25 中国电子科技集团公司第四十六研究所 一种降低三族氮化物自支撑片翘曲度的方法
JP2012006794A (ja) * 2010-06-25 2012-01-12 Sumitomo Electric Ind Ltd ＧａＮ結晶の成長方法
CN103748662B (zh) * 2011-06-28 2016-11-09 圣戈班晶体及检测公司 半导体衬底及形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101636702B1 (ko) * 2015-06-25 2016-07-06 광주과학기술원 기판, 이를 제조하는 방법 및 이를 이용하는 발광 다이오드
KR101647303B1 (ko) * 2016-01-15 2016-08-10 광주과학기술원 기판, 이를 제조하는 방법 및 이를 이용하는 발광 다이오드

Also Published As

Publication number Publication date
JP6405309B2 (ja) 2018-10-17
US20140065801A1 (en) 2014-03-06
CN104603911B (zh) 2017-03-08
WO2014037446A1 (en) 2014-03-13
US9312129B2 (en) 2016-04-12
JP2015534531A (ja) 2015-12-03
CN104603911A (zh) 2015-05-06
EP2893552A1 (en) 2015-07-15

Similar Documents

Publication Publication Date Title
US9312129B2 (en) Group III-V substrate material with particular crystallographic features and methods of making
US7863609B2 (en) Compound semiconductor substrate, semiconductor device, and processes for producing them
US8368179B2 (en) Miscut semipolar optoelectronic device
US8952494B2 (en) Group III nitride semiconductor substrate having a sulfide in a surface layer
US9070828B2 (en) III nitride semiconductor substrate, epitaxial substrate, and semiconductor device
CA2884169C (en) Aluminum nitride substrate and group-iii nitride laminate
TWI689611B (zh) Ｉｉｉ族氮化物積層體及具有該積層體之發光元件
KR101983412B1 (ko) 반도체 기판 및 그 형성 방법
US9318314B2 (en) Method of forming a freestanding semiconductor wafer
JP5636642B2 (ja) 化合物半導体基板
US20140183579A1 (en) Miscut semipolar optoelectronic device
JP2008100861A (ja) サファイア単結晶基板およびｉｉｉ族窒化物系化合物半導体
JP2010166017A (ja) 化合物半導体基板及び半導体デバイス

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application