KR20150051017A - 반도체 집적회로 - Google Patents

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KR20150051017A KR1020130132387A KR20130132387A KR20150051017A KR 20150051017 A KR20150051017 A KR 20150051017A KR 1020130132387 A KR1020130132387 A KR 1020130132387A KR 20130132387 A KR20130132387 A KR 20130132387A KR 20150051017 A KR20150051017 A KR 20150051017A
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Abstract

본 기술은 제 1 데이터 라인; 제 2 데이터 라인; 제 3 제어 신호에 응답하여 상기 제 1 데이터 라인의 데이터를 감지 및 증폭하여 상기 제 2 데이터 라인으로 전달하도록 구성된 제 1 센스 앰프; 및 예비 신호들에 응답하여 상기 제 1 데이터 라인의 프리차지를 제어하기 위한 제 1 제어 신호 및 상기 제 2 데이터 라인의 리셋을 제어하기 위한 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 제 3 제어 신호를 생성하도록 구성된 제어 신호 생성회로를 포함할 수 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 집적회로에 관한 것이다.
반도체 집적회로 예를 들어, 반도체 메모리는 데이터 입/출력을 위한 다양한 회로 구성 및 해당 회로 구성들의 타이밍 제어를 위한 제어 신호들을 필요로 한다.
예를 들어, 차동 타입 데이터 라인의 프리차지 및 리셋(이퀄라이즈)를 위한 제어 신호 또는 데이터 라인에 연결된 센스 앰프들의 센싱 타이밍을 제어하기 위한 제어 신호들을 필요로 한다.
상술한 제어 신호들은 PVT(Power, Voltage, Temperature)의 변동에 따라 그 타이밍이 늦어지거나, 빨라질 수 있으며, 이 경우 데이터 입/출력 동작의 오류를 초래할 수 있다.
본 발명의 실시예는 안정적인 데이터 입/출력이 가능하도록 한 반도체 집적회로를 제공한다.
본 발명의 실시예는 제 1 데이터 라인; 제 2 데이터 라인; 제 3 제어 신호에 응답하여 상기 제 1 데이터 라인의 데이터를 감지 및 증폭하여 상기 제 2 데이터 라인으로 전달하도록 구성된 제 1 센스 앰프; 및 예비 신호들에 응답하여 상기 제 1 데이터 라인의 프리차지를 제어하기 위한 제 1 제어 신호 및 상기 제 2 데이터 라인의 리셋을 제어하기 위한 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 제 3 제어 신호를 생성하도록 구성된 제어 신호 생성회로를 포함할 수 있다.
본 발명의 실시예는 제 1 제어 신호에 응답하여 제 1 데이터 라인을 프리차지 시키도록 구성된 제 1 데이터 라인 제어부; 제 2 제어 신호에 응답하여 제 2 데이터 라인을 프리차지 시키도록 구성된 제 2 데이터 라인 제어부; 제 3 제어 신호에 응답하여 상기 제 1 데이터 라인의 데이터를 감지 및 증폭하여 상기 제 2 데이터 라인으로 전달하도록 구성된 센스 앰프; 및 리드 명령을 기준으로 생성된 예비 신호들에 응답하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 제 3 제어 신호를 생성하도록 구성된 제어 신호 생성회로를 포함할 수 있다.
본 기술은 반도체 집적회로의 안정적인 데이터 입/출력이 가능하게 한다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로(1)의 블록도,
도 2는 도 1의 제어 신호 생성부(80)의 내부 구성을 나타낸 회로도,
도 3은 본 발명의 다른 실시예에 따른 반도체 집적회로(100)의 블록도,
도 4는 도 3의 제어 신호 생성부(200)의 내부 구성을 나타낸 회로도이고,
도 5는 도 3에 따른 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로(1)는 제 1 데이터 라인 제어부(30), 제 1 센스 앰프(40), 제 2 데이터 라인 제어부(50), 제 2 센스 앰프(60) 및 제어 신호 생성회로(80)를 포함할 수 있다.
제 1 데이터 라인 제어부(30)는 제 1 제어 신호(SIOPCG)에 응답하여 제 1 데이터 라인(SIOT/SIOB)을 프리차지(Precharge) 시키도록 구성될 수 있다.
이때 제 1 데이터 라인(SIOT/SIOB)은 세그먼트(segment) 입출력 라인을 포함할 수 있다.
제 1 데이터 라인(SIOT/SIOB)은 비트 라인 센스 앰프(BLSA)(20)와 연결될 수 있다.
비트 라인 센스 앰프(BLSA)(20)는 비트 라인(BLT/BLB)을 통해 메모리 셀(10)과 연결될 수 있다.
제 2 데이터 라인 제어부(50)는 제 2 제어 신호(LIORST)에 응답하여 제 2 데이터 라인(LIOT/LIOB)을 리셋 즉, 이퀄라이즈(equalize) 시키도록 구성될 수 있다.
이때 제 2 데이터 라인(LIOT/LIOB)은 로컬(local) 입/출력 라인을 포함할 수 있다.
제 1 센스 앰프(LSA)(40)는 제 3 제어 신호(LASEN)에 응답하여 제 1 데이터 라인(SIOT/SIOB)의 데이터를 감지 및 증폭하여 제 2 데이터 라인(LIOT/LIOB)으로 전달하도록 구성될 수 있다.
제 2 센스 앰프(IOSA)(60)는 제 4 제어 신호(IOSTBP)에 응답하여 제 2 데이터 라인(LIOT/LIOB)의 데이터를 감지 및 증폭하여 글로벌 입/출력 라인(GIO)으로 전달하도록 구성될 수 있다.
글로벌 입/출력 라인(GIO)은 주변 회로(70)와 연결될 수 있다.
주변 회로(70)는 글로벌 입/출력 라인(GIO)을 통해 전달된 데이터를 반도체 집적회로 외부로 출력하도록 구성될 수 있다.
제어 신호 생성회로(80)는 라이트 상태 신호(WTBRDT) 및 예비 신호들(PREP1, PREP2)에 응답하여 제 1 내지 제 4 제어 신호(SIOPCG, LIORST, LSAEN, IOSTBP)를 생성하도록 구성될 수 있다.
라이트 상태 신호(WTBRDT)는 라이트 동작 시와 리드 동작 시 서로 다른 로직 레벨을 갖는 신호일 수 있다.
예비 신호들(PREP1, PREP2)은 리드 명령 또는 라이트 명령에 의해 생성될 수 있다. 예비 신호들(PREP1, PREP2)은 설정 펄스 폭을 갖는 펄스 신호일 수 있다.
도 2에 도시된 바와 같이, 제어 신호 생성회로(80)는 지연 신호 생성부(81) 및 제어 신호 생성부(91)를 포함할 수 있다.
지연 신호 생성부(81)는 예비 신호들(PREP1, PREP2)을 각각 지연시켜 복수의 지연 신호들(N1 - N21, M1 - M21)을 생성하도록 구성될 수 있다.
지연 신호 생성부(81)는 제 1 지연부(82) 및 제 2 지연부(83)를 포함할 수 있다.
제 1 지연부(82)는 예비 신호(PREP1, PREP2)를 지연시켜 복수의 지연 신호(N1 - N21)를 생성하도록 구성될 수 있다.
제 2 지연부(83)는 예비 신호(PREP2)를 지연시켜 복수의 지연 신호(M1 - M21)를 생성하도록 구성될 수 있다.
제 1 지연부(82) 및 제 2 지연부(83)는 각각 인버터 체인으로 구성할 수 있다.
제어 신호 생성부(91)는 제 1 내지 제 4 신호 생성 로직(92 - 94, 96)을 포함할 수 있다.
제 1 신호 생성 로직(92)은 복수의 지연 신호들(N1 - N21, M1 - M21) 중에서 설정된 타이밍에 적합한 신호들 예를 들어, N6, N16, M6, M16을 조합하여 제 1 제어 신호(SIOPCG)를 생성하도록 구성될 수 있다.
제 2 신호 생성 로직(93)은 복수의 지연 신호들(N1 - N21, M1 - M21) 중에서 설정된 타이밍에 적합한 신호들 예를 들어, N, N6, M, M6을 조합하여 제 2 제어 신호(LIORST)를 생성하도록 구성될 수 있다.
제 3 신호 생성 로직(94)은 소스 신호와 라이트 상태 신호(WTBRDT)를 조합한 결과를 지연시킨 지연 신호(예를 들어, Da)를 제 3 제어 신호(LSAEN)로서 출력하도록 구성될 수 있다.
라이트 상태 신호(WTBRDT)는 라이트 동작 시 로직 로우, 리드 동작 시 로직 하이의 값을 가질 수 있다.
제 3 신호 생성 로직(94)은 소스 신호와 라이트 상태 신호(WTBRDT)를 조합한 결과를 지연시킨 지연 신호(Da)의 펄스 폭을 다른 지연 신호(Db)를 이용하여 조정하여 제 3 제어 신호(LSAEN)로서 출력하도록 구성될 수 있다.
이때 소스 신호는 복수의 지연 신호들(N1 - N21, M1 - M21) 중에서 설정된 타이밍에 적합한 신호 예를 들어, N2가 될 수 있다.
제 3 제어 신호(LSAEN)는 소스 신호 즉, N2에 비해 증가 또는 감소된 펄스 폭을 가질 수 있다.
제 3 신호 생성 로직(94)은 복수의 로직 게이트들과 펄스 폭 조정부(95)를 포함할 수 있다.
제 4 신호 생성 로직(96)은 제 3 신호 생성 로직(94)의 지연 신호(Db)를 설정 시간 동안 지연시켜 제 4 제어 신호(IOSTBP)로서 출력하도록 구성될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 집적회로(100)는 제 1 데이터 라인 제어부(30), 제 1 센스 앰프(40), 제 2 데이터 라인 제어부(50), 제 2 센스 앰프(60) 및 제어 신호 생성회로(200)를 포함할 수 있다.
제 1 데이터 라인 제어부(30)는 제 1 제어 신호(SIOPCG)에 응답하여 제 1 데이터 라인(SIOT/SIOB)을 프리차지(Precharge) 시키도록 구성될 수 있다.
이때 제 1 데이터 라인(SIOT/SIOB)은 세그먼트(segment) 입출력 라인을 포함할 수 있다.
제 1 데이터 라인(SIOT/SIOB)은 비트 라인 센스 앰프(BLSA)(20)와 연결될 수 있다.
비트 라인 센스 앰프(BLSA)(20)는 비트 라인(BLT/BLB)을 통해 메모리 셀(10)과 연결될 수 있다.
제 2 데이터 라인 제어부(50)는 제 2 제어 신호(LIORST)에 응답하여 제 2 데이터 라인(LIOT/LIOB)을 리셋 즉, 이퀄라이즈(equalize) 시키도록 구성될 수 있다.
이때 제 2 데이터 라인(LIOT/LIOB)은 로컬(local) 입/출력 라인을 포함할 수 있다.
제 1 센스 앰프(LSA)(40)는 제 3 제어 신호(LASEN)에 응답하여 제 1 데이터 라인(SIOT/SIOB)의 데이터를 감지 및 증폭하여 제 2 데이터 라인(LIOT/LIOB)으로 전달하도록 구성될 수 있다.
제 2 센스 앰프(IOSA)(60)는 제 4 제어 신호(IOSTBP)에 응답하여 제 2 데이터 라인(LIOT/LIOB)의 데이터를 감지 및 증폭하여 글로벌 입/출력 라인(GIO)으로 전달하도록 구성될 수 있다.
글로벌 입/출력 라인(GIO)은 주변 회로(70)와 연결될 수 있다.
주변 회로(70)는 글로벌 입/출력 라인(GIO)을 통해 전달된 데이터를 반도체 집적회로 외부로 출력하도록 구성될 수 있다.
제어 신호 생성회로(200)는 예비 신호들(PREP1, PREP2)에 응답하여 제 1 및 제 2 제어 신호(SIOPCG, LIORST)를 생성하고, 제 1 및 제 2 제어 신호(SIOPCG, LIORST)와 라이트 상태 신호(WTBRDT)에 응답하여 제 3 및 제 4 제어 신호(LSAEN, IOSTBP)를 생성하도록 구성될 수 있다.
라이트 상태 신호(WTBRDT)는 라이트 동작 시와 리드 동작 시 서로 다른 로직 레벨을 갖는 신호일 수 있다.
예비 신호들(PREP1, PREP2)은 리드 명령 또는 라이트 명령에 의해 생성될 수 있다. 예비 신호들(PREP1, PREP2)은 설정 펄스 폭을 갖는 펄스 신호일 수 있다.
도 4에 도시된 바와 같이, 제어 신호 생성회로(200)는 지연 신호 생성부(81) 및 제어 신호 생성부(210)를 포함할 수 있다.
지연 신호 생성부(81)는 예비 신호들(PREP1, PREP2)을 각각 지연시켜 복수의 지연 신호들(N1 - N21, M1 - M21)을 생성하도록 구성될 수 있다.
지연 신호 생성부(81)는 제 1 지연부(82) 및 제 2 지연부(83)를 포함할 수 있다.
제 1 지연부(82)는 예비 신호(PREP1, PREP2)를 지연시켜 복수의 지연 신호(N1 - N21)를 생성하도록 구성될 수 있다.
제 2 지연부(83)는 예비 신호(PREP2)를 지연시켜 복수의 지연 신호(M1 - M21)를 생성하도록 구성될 수 있다.
제 1 지연부(82) 및 제 2 지연부(83)는 각각 인버터 체인으로 구성할 수 있다.
제어 신호 생성부(210)는 제 1 내지 제 4 신호 생성 로직(92 - 93, 220, 96)을 포함할 수 있다.
제 1 신호 생성 로직(92)은 복수의 지연 신호들(N1 - N21, M1 - M21) 중에서 설정된 타이밍에 적합한 신호들 예를 들어, N6, N16, M6, M16을 조합하여 제 1 제어 신호(SIOPCG)를 생성하도록 구성될 수 있다.
제 2 신호 생성 로직(93)은 복수의 지연 신호들(N1 - N21, M1 - M21) 중에서 설정된 타이밍에 적합한 신호들 예를 들어, N, N6, M, M6을 조합하여 제 2 제어 신호(LIORST)를 생성하도록 구성될 수 있다.
제 3 신호 생성 로직(220)은 제 1 제어 신호(SIOPCG), 제 2 제어 신호(LIORST) 및 라이트 상태 신호(WTBRDT)를 조합한 결과를 지연시킨 지연 신호(예를 들어, Dc)를 제 3 제어 신호(LSAEN)로서 출력하도록 구성될 수 있다.
제 3 신호 생성 로직(220)은 제 1 제어 신호(SIOPCG)와 제 2 제어 신호(LIORST)를 논리합한 신호와 라이트 상태 신호(WTBRDT)를 부정 논리곱한 신호를 지연시킨 지연 신호(Dc)를 제 3 제어 신호(LSAEN)로서 출력하도록 구성될 수 있다.
제 3 신호 생성 로직(220)은 지연 신호(Dc)의 펄스 폭을 조정하여 제 3 제어 신호(LSAEN)로서 출력하도록 구성될 수 있다.
이때 제 3 제어 신호(LSAEN)는 지연 신호(Dc)에 비해 증가 또는 감소된 펄스 폭을 가질 수 있다.
라이트 상태 신호(WTBRDT)는 라이트 동작 시 로직 로우, 리드 동작 시 로직 하이의 값을 가질 수 있다.
제 3 신호 생성 로직(220)은 복수의 로직 게이트들과 펄스 폭 조정부(95)를 포함할 수 있다.
펄스 폭 조정부(95)는 지연 신호(Dc)의 펄스 폭을 다른 지연 신호(Dd)를 이용하여 조정하도록 구성될 수 있다.
제 4 신호 생성 로직(96)은 제 3 신호 생성 로직(220)의 지연 신호(Dd)를 설정 시간 동안 지연시켜 제 4 제어 신호(IOSTBP)로서 출력하도록 구성될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 집적회로(100)의 동작을 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.
리드 명령이 입력됨에 따라 메모리 셀(10)에서 데이터가 비트 라인 센스 앰프(20)을 통해 감지 및 증폭되어 제 1 데이터 라인(SIOT/SIOB)으로 전달된다.
리드 명령이 입력되고 정해진 시간 이후, 예비 신호들(PREP1, PREP2)이 생성된다.
예비 신호들(PREP1, PREP2)이 생성됨에 따라 지연 신호 생성부(81)에서 복수의 지연 신호들(N1 - N21, M1 - M21)이 생성된다.
제 1 신호 생성 로직(92) 및 제 2 신호 생성 로직(93)이 복수의 지연 신호들(N1 - N21, M1 - M21) 중에서 설정된 타이밍에 적합한 신호들을 조합하여 제 1 제어 신호(SIOPCG) 및 제 2 제어 신호(LIORST)를 생성한다.
제 1 제어 신호(SIOPCG) 및 제 2 제어 신호(LIORST)가 모두 로직 로우 레벨을 가지는 타이밍에 제 3 신호 생성 로직(94)이 제 3 제어 신호(LSAEN)를 로직 하이 레벨로 활성화시킨다.
제 3 제어 신호(LSAEN)가 로직 하이 레벨로 활성화됨에 따라 제 1 센스 앰프(40)가 차지 쉐어링(charge sharing)이 개시된 제 1 데이터 라인(SIOT/SIOB)의 데이터를 감지 및 증폭하여 제 2 데이터 라인(LIOT/LIOB)으로 전달한다.
제 3 제어 신호(LSAEN)가 로직 하이 레벨로 활성화되고, 설정 시간 이후에 제 4 제어 신호(IOSTBP)가 활성화된다.
또한 제 1 제어 신호(SIOPCG)가 로직 하이 레벨로 천이함에 따라 제 3 제어 신호(LSAEN)가 로직 로우 레벨로 비 활성화된다.
만일, 제 3 제어 신호(LSAEN)의 펄스 폭이 제 1 제어 신호(SIOPCG) 및 제 2 제어 신호(LIORST)에 비해 넓거나, 너무 좁은 경우 제 1 센스 앰프(40)의 누설 전류를 증가시키거나, 제 2 센스 앰프(60)의 센싱 마진을 확보하지 못할 수 있다.
그러나 본 발명에서 제 3 제어 신호(LSAEN)는 제 1 제어 신호(SIOPCG) 및 제 2 제어 신호(LIORST)의 천이를 기준으로 활성화 및 비 활성화가 이루어진다. 따라서 PVT(Power, Voltage, Temperature)의 변동이 발생하더라도 제 3 제어 신호(LSAEN)는 항상 제 1 제어 신호(SIOPCG) 및 제 2 제어 신호(LIORST)와 연계하여 원래 목표로 했던 활성화 구간을 갖게 된다.
제 2 센스 앰프(60)는 제 4 제어 신호(IOSTBP)가 활성화됨에 따라 제 2 데이터 라인(LIOT/LIOB)의 데이터를 감지 및 증폭하여 글로벌 입/출력 라인(GIO)으로 전달한다.
주변 회로(70)가 글로벌 입/출력 라인(GIO)을 통해 전달된 데이터를 반도체 집적회로 외부로 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 제 1 데이터 라인;
    제 2 데이터 라인;
    제 3 제어 신호에 응답하여 상기 제 1 데이터 라인의 데이터를 감지 및 증폭하여 상기 제 2 데이터 라인으로 전달하도록 구성된 제 1 센스 앰프; 및
    예비 신호들에 응답하여 상기 제 1 데이터 라인의 프리차지를 제어하기 위한 제 1 제어 신호 및 상기 제 2 데이터 라인의 리셋을 제어하기 위한 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 제 3 제어 신호를 생성하도록 구성된 제어 신호 생성회로를 포함하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제 1 데이터 라인은 세그먼트 입/출력 라인을 포함하는 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 제 1 데이터 라인과 연결된 비트 라인 센스 앰프를 더 포함하는 반도체 집적회로.
  4. 제 3 항에 있어서,
    상기 비트 라인 센스 앰프와 비트 라인을 통해 연결된 메모리 셀을 더 포함하는 반도체 집적회로.
  5. 제 1 항에 있어서,
    상기 제 2 데이터 라인은 로컬 입/출력 라인을 포함하는 반도체 집적회로.
  6. 제 1 항에 있어서,
    상기 제어 신호 생성회로는
    상기 예비 신호들을 지연시켜 복수의 지연 신호들을 생성하도록 구성된 지연 신호 생성부,
    상기 복수의 지연 신호들 중에서 일부 신호들을 조합하여 상기 제 1 제어 신호를 생성하도록 구성된 제 1 신호 생성 로직,
    상기 복수의 지연 신호들 중에서 다른 일부 신호들을 조합하여 상기 제 2 제어 신호를 생성하도록 구성된 제 2 신호 생성 로직, 및
    상기 제 1 제어 신호, 상기 제 2 제어 신호를 조합한 결과를 지연시킨 지연 신호를 상기 제 3 제어 신호로서 출력하도록 구성된 제 3 신호 생성 로직을 포함하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 제 3 신호 생성 로직은 상기 제 1 제어 신호와 상기 제 2 제어 신호 및 라이트 상태 신호를 조합한 신호를 지연시킨 지연 신호를 상기 제 3 제어 신호로서 출력하도록 구성되는 반도체 집적회로.
  8. 제 6 항에 있어서,
    상기 제 3 신호 생성 로직은 상기 제 1 제어 신호와 상기 제 2 제어 신호 및 라이트 상태 신호를 조합한 신호를 지연시킨 지연 신호의 펄스 폭을 조정하여 상기 제 3 제어 신호로서 출력하도록 구성되는 반도체 집적회로.
  9. 제 1 항에 있어서,
    상기 제 2 데이터 라인의 데이터를 감지 및 증폭하도록 구성된 제 2 센스 앰프를 더 포함하는 반도체 집적회로.
  10. 제 9 항에 있어서,
    상기 제어 신호 생성회로는
    상기 예비 신호들에 응답하여 상기 제 1 데이터 라인의 프리차지를 제어하기 위한 제 1 제어 신호 및 상기 제 2 데이터 라인의 리셋을 제어하기 위한 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 제 3 제어 신호 및 상기 제 2 센스 앰프의 감지 및 증폭 동작을 제어하기 위한 제 4 제어 신호를 생성하도록 구성된 제어 신호 생성회로를 포함하는 반도체 집적회로.
  11. 제 10 항에 있어서,
    상기 제어 신호 생성회로는
    상기 예비 신호들을 지연시켜 복수의 지연 신호들을 생성하도록 구성된 지연 신호 생성부,
    상기 복수의 지연 신호들 중에서 일부 신호들을 조합하여 상기 제 1 제어 신호를 생성하도록 구성된 제 1 신호 생성 로직,
    상기 복수의 지연 신호들 중에서 다른 일부 신호들을 조합하여 상기 제 2 제어 신호를 생성하도록 구성된 제 2 신호 생성 로직,
    상기 제 1 제어 신호, 상기 제 2 제어 신호를 조합한 결과를 지연시킨 지연 신호를 상기 제 3 제어 신호로서 출력하도록 구성된 제 3 신호 생성 로직, 및
    상기 제 3 신호 생성 로직의 지연 신호를 설정 시간 동안 지연시켜 상기 제 4 제어 신호로서 출력하도록 구성된 제 4 신호 생성 로직을 포함하는 반도체 집적회로.
  12. 제 1 제어 신호에 응답하여 제 1 데이터 라인을 프리차지 시키도록 구성된 제 1 데이터 라인 제어부;
    제 2 제어 신호에 응답하여 제 2 데이터 라인을 프리차지 시키도록 구성된 제 2 데이터 라인 제어부;
    제 3 제어 신호에 응답하여 상기 제 1 데이터 라인의 데이터를 감지 및 증폭하여 상기 제 2 데이터 라인으로 전달하도록 구성된 센스 앰프; 및
    리드 명령을 기준으로 생성된 예비 신호들에 응답하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여 상기 제 3 제어 신호를 생성하도록 구성된 제어 신호 생성회로를 포함하는 반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 제 1 데이터 라인은 세그먼트 입/출력 라인을 포함하는 반도체 집적회로.
  14. 제 12 항에 있어서,
    상기 제 2 데이터 라인은 로컬 입/출력 라인을 포함하는 반도체 집적회로.
  15. 제 12 항에 있어서,
    상기 제어 신호 생성회로는
    상기 예비 신호들을 지연시켜 복수의 지연 신호들을 생성하도록 구성된 지연 신호 생성부,
    상기 복수의 지연 신호들 중에서 일부 신호들을 조합하여 상기 제 1 제어 신호를 생성하도록 구성된 제 1 신호 생성 로직,
    상기 복수의 지연 신호들 중에서 다른 일부 신호들을 조합하여 상기 제 2 제어 신호를 생성하도록 구성된 제 2 신호 생성 로직, 및
    상기 제 1 제어 신호, 상기 제 2 제어 신호를 조합한 결과를 지연시킨 지연 신호를 상기 제 3 제어 신호로서 출력하도록 구성된 제 3 신호 생성 로직을 포함하는 반도체 집적회로.
  16. 제 15 항에 있어서,
    상기 제 3 신호 생성 로직은 상기 제 1 제어 신호와 상기 제 2 제어 신호 및 라이트 상태 신호를 조합한 신호를 지연시킨 지연 신호를 상기 제 3 제어 신호로서 출력하도록 구성되는 반도체 집적회로.
  17. 제 15 항에 있어서,
    상기 제 3 신호 생성 로직은 상기 제 1 제어 신호와 상기 제 2 제어 신호 및 라이트 상태 신호를 조합한 신호를 지연시킨 지연 신호의 펄스 폭을 조정하여 상기 제 3 제어 신호로서 출력하도록 구성되는 반도체 집적회로.
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