KR20150048051A - 전자 디바이스 및 전자 디바이스의 제조 방법 - Google Patents

전자 디바이스 및 전자 디바이스의 제조 방법 Download PDF

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Abstract

(과제) 수분의 침입을 막음으로써 관통 전극(3)이 부식하는 것을 방지함과 더불어, 베이스 기판(2)으로의 응력 완화를 가능하게 하는 전자 디바이스(1)를 제공한다.
(해결 수단) 본 발명의 전자 디바이스는, 복수의 관통 전극이 형성되는 절연성의 베이스 기판과, 상기 관통 전극과 전기적으로 접속하고, 상기 베이스 기판의 한쪽의 표면에 실장되는 전자 소자와, 상기 전자 소자를 수용하여 상기 베이스 기판의 상기 한쪽의 표면에 접합되는 덮개체와, 상기 베이스 기판의 다른쪽의 표면에 노출되는 상기 관통 전극의 단면으로부터 상기 단면 주위의 상기 다른쪽의 표면까지 덮는 외부 전극을 구비하고, 상기 외부 전극은, 상기 단면으로부터 상기 단면 주위의 상기 다른쪽의 표면까지 덮는 도전막과, 상기 도전막의 표면을 덮고, 도전성 페이스트로 형성되는 페이스트막을 가지고, 페이스트막은, 인쇄법에 의해 형성됨과 더불어, 주석 또는 주석 합금으로 형성되는 것을 특징으로 한다.

Description

전자 디바이스 및 전자 디바이스의 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING ELECTRONIC DEVICE}
본 발명은, 패키지에 전자 소자를 수용하는 전자 디바이스 및 전자 디바이스의 제조 방법에 관한 것이다.
종래부터, 휴대 전화나 휴대 정보 단말기에는 표면 실장형의 전자 디바이스가 많이 이용되고 있다. 이 중, 수정 진동자나 MEMS(Micro Electro Mechanical Systems), 자이로, 가속도 센서 등은, 패키지의 내부에 중공의 캐비티가 형성되고, 이 캐비티에 수정 진동자 나 MEMS 등의 전자 소자가 봉입되어 있다. 패키지로서 유리 재료가 이용된다. 예를 들면 베이스 기판에 전자 소자가 실장되고, 그 위에 유리 덮개가 양극 접합에 의해 접합되어 전자 소자가 밀봉된다. 유리끼리의 양극 접합은 기밀성이 높고, 또한 낮은 비용이라는 이점이 있다(특허 문헌 1).
도 6은, 이러한 종류의 전자 디바이스의 단면도이다(특허 문헌 1의 도 1). 전자 디바이스(101)는, 베이스(110)와, 베이스(110)에 탑재되는 전자 부품(140)과, 전자 부품(140)을 수납하여 베이스(110)에 접합되는 캡(150)을 구비한다. 베이스(110)에는 판두께 방향으로 관통하는 관통 전극(121)과, 관통 전극(121)에 전기적으로 접속되는 제1의 금속막(122)과, 관통 전극(121)과 전자 부품(140)을 전기적으로 접속하는 회로 패턴(130) 및 제2의 금속막(123)이 형성된다. 제1의 금속막(122)의 외부에는 금속막으로 이루어지는 외부 전극(160)이 형성된다.
여기서, 관통 전극(121)은 철-니켈계 합금이 사용된다. 제1의 금속막(122)으로서 무전해 도금법에 의해 형성되는 금이 사용된다. 또한, 관통 전극(121)과 베이스(110) 사이에는 도시하지 않은 저융점 유리가 사용되고, 열 용착에 의해 기밀성을 향상시킨다.
일본국 특허공개 2011－155506호 공보
이러한 종류의 전자 디바이스에서는, 관통 전극(121)으로서 철-니켈계 합금을 사용하고, 관통 전극(121)의 산화 방지용 제1의 금속막(122)으로서 금 박막을 사용하고 있다. 또한, 외부 전극(160)은 대부분은 도전 페이스트 등의 도전 접착제에 의해 형성하고 있다. 은 페이스트 등의 도전 접착제에 의해 외부 전극(160)을 형성하면, 도전 페이스트의 내습성이 충분하지 않음으로 수분을 완전히 차폐하는 것이 어렵다. 철-니켈계 합금과 금은 이온화 경향의 차가 크기 때문에, 관통 전극(121)과 제1의 금속막(122) 사이에 수분 등이 부착되면, 전지 효과에 의해 관통 전극(121)이 부식하여, 도전성이 저하하는 원인이 된다. 또한, 관통 전극(121)과 베이스(110) 사이에 저융점 유리를 사용하여, 관통 전극(121)의 단면에 무전해 도금법에 의해 제1의 금속막(122)의 금 박막을 형성하고 있다. 저융점 유리에는 무전해 도금법에 의한 금 박막을 형성하기 어렵기 때문에, 관통 전극(121)과 제1의 금속막(122) 사이의 경계부가 노출되어, 부식이 진행되기 쉽다.
본 발명의 전자 디바이스는, 복수의 관통 전극이 형성되는 절연성의 베이스 기판과, 상기 관통 전극과 전기적으로 접속하고, 상기 베이스 기판의 한쪽의 표면에 실장되는 전자 소자와, 상기 전자 소자를 수용하여 상기 베이스 기판의 상기 한쪽의 표면에 접합되는 덮개체와, 상기 베이스 기판의 다른쪽의 표면에 노출되는 상기 관통 전극의 단면으로부터 상기 단면 주위의 상기 다른쪽의 표면까지 덮는 외부 전극을 구비하고, 상기 외부 전극은, 상기 단면으로부터 상기 단면 주위의 상기 다른쪽의 표면까지 덮는 도전막과, 상기 도전막의 표면을 덮고, 도전성 페이스트로 형성되는 페이스트막을 가지고, 페이스트막은, 인쇄법에 의해 형성됨과 더불어, 주석 또는 주석 합금으로 형성되는 것을 특징으로 한다.
또한, 상기 관통 전극은 철-니켈계 합금으로 형성되어도 된다.
또한, 상기 도전막의 측면은 상기 페이스트막으로 덮여 있어도 된다.
또한, 상기의 페이스트막은 10㎛~30㎛의 두께로 형성해도 된다.
또한, 본 발명의 전자 디바이스의 제조 방법은, 절연성의 베이스 기판에 관통 전극을 형성하는 관통 전극 형성 공정과, 상기 베이스 기판의 한쪽의 표면에 상기 관통 전극과 전기적으로 접속된 전자 소자를 실장하는 전자 소자 실장 공정과, 상기 베이스 기판의 한쪽의 표면에 상기 전자 소자를 수용하는 덮개체를 접합하는 덮개체 설치 공정과, 상기 베이스 기판의 다른쪽의 표면에 노출되는 상기 관통 전극의 단면과, 당해 단면의 주위에 위치하는 상기 베이스 기판의 다른쪽의 표면을 덮도록 도전막을 형성하는 도전막 형성 공정과, 인쇄법을 이용하여, 주석 또는 주석 합금으로 이루어지는 도전성 페이스트로, 상기 도전막의 표면을 덮는 페이스트막을 형성하는 페이스트막 형성 공정을 구비하는 것을 특징으로 한다.
또한, 상기 관통 전극 형성 공정에 있어서, 상기 관통 전극을 철-니켈계 합금으로 형성하는 것으로 해도 된다.
또한, 상기 페이스트막 형성 공정에 있어서, 상기 도전막의 표면과 함께 상기 도전막의 측면을 상기 페이스트막으로 덮는 것으로 해도 된다.
또한, 상기 페이스트막 형성 공정에 있어서, 상기 페이스트막을 10㎛~30㎛의 두께로 형성하는 것으로 해도 된다.
또한, 상기 도전막 형성 공정의 전에, 상기 베이스 기판의 상기 다른쪽의 표면을 연삭 또는 연마하여 상기 관통 전극의 단면과 상기 베이스 기판의 다른쪽의 표면을 단차가 없게 형성함과 더불어 상기 단면에 형성되는 산화막을 제거하는 연삭 공정을 갖는 것으로 해도 된다.
본 발명에 의해 관통 전극과 절연성의 베이스 기판의 사이로의 수분 삼입을 차단할 수 있어 부식을 방지할 수 있다. 또한 외부 전극에 금을 사용하지 않으므로, 전지 효과에 의한 부식 방지를 할 수 있다.
또한, 페이스트막이 유연성을 갖는 주석 또는 주석 합금으로 형성되기 때문에, 관통 전극의 부식 방지를 가능하게 함과 더불어, 베이스 기판에 발생하는 응력을 완화시킬 수 있다. 또한, 외부 부품에 실장할 때, 납땜을 용이하게 행할 수 있다.
도 1은 본 발명에 관련된 전자 디바이스의 단면 모식도이다.
도 2는 본 발명에 관련된 전자 디바이스의 제조 방법을 나타내는 공정도이다.
도 3은 본 발명에 관련된 전자 디바이스의 제조 공정의 설명도이다.
도 4는 본 발명에 관련된 전자 디바이스의 제조 공정의 설명도이다.
도 5는 본 발명에 관련된 전자 디바이스의 제조 방법을 나타내는 공정도이다.
도 6은 종래 공지의 전자 디바이스의 단면도이다.
도 1은, 본 발명에 관련된 전자 디바이스(1)의 단면 모식도이다. 전자 디바이스(1)는, 베이스 기판(2)과, 그 위에 접합되는 덮개체(6)와, 내부에 수용되는 전자 소자(5)를 구비한다. 베이스 기판(2)은, 절연성을 가지고, 한쪽의 표면(US)으로부터 다른쪽의 표면(LS)으로 관통하는 복수의 관통 전극(3)을 갖는다. 베이스 기판(2)의 한쪽의 표면(US)에는 관통 전극(3)의 단면을 덮도록 배선 전극(8)이 형성되고, 배선 전극(8)의 위에 금속 범프(10)를 통하여 전자 소자(5)가 실장된다. 덮개체(6)는, 중앙에 오목부를 가지고, 이 오목부에 전자 소자(5)를 수용하여 베이스 기판(2)의 한쪽의 표면(US)에 접합재(9)를 통하여 접합된다. 전자 디바이스(1)는, 또한, 베이스 기판(2)의 다른쪽의 표면(LS)에 노출되는 관통 전극(3)의 단면으로부터, 그 단면 주위의 다른쪽의 표면(LS)까지 덮는 외부 전극(13)을 갖는다. 외부 전극(13)은, 그 단면으로부터 그 단면 주위의 다른쪽의 표면까지 덮는 도전막(4)과, 도전막(4)의 표면을 덮어, 도전성 페이스트로 형성되는 페이스트막을 갖는다.
이와 같이, 베이스 기판(2)에 형성되는 관통 전극(3)의 다른쪽의 표면(LS)에 노출되는 단면과, 그 주위 근방의 다른쪽의 표면(LS)은, 도전막(4)에 의해 완전히 덮이고, 또한 도전막(4)의 상면 및 측면을 포함하는 표면이 페이스트막에 의해 덮인다. 이 때문에 관통 전극(3)이 수분 등에 접촉하지 않고, 부식이 방지된다.
베이스 기판(2)은, 유리, 세라믹스, 플라스틱, 유리 에폭시 수지 등을 사용할 수 있다. 전자 소자(5)는, 압전 진동편, MEMS, 가속도 센서, 발광 소자, 수광 소자, 그 외의 반도체 소자를 사용할 수 있다.
관통 전극(3)은, 코바르, 인바, 퍼멀로이, 42 알로이, 스테인리스강 등의 철-니켈계 합금, 그 외의 금속 재료를 사용할 수 있다.
페이스트막(11)은 주석 또는 주석 합금의 금속막을 사용한다. 이 구성에 의해, 관통 전극(3)의 부식 방지를 가능하게 한다. 또한, 페이스트막(11)이 유연성을 갖는 주석 또는 주석 합금으로 형성되기 때문에, 베이스 기판에 발생하는 응력을 완화시킬 수 있다. 또한, 외부 부품에 실장할 때, 납땜을 용이하게 행할 수 있다. 또한, 페이스트막(11)은, 10㎛~30㎛의 두께로 형성되는 것이 바람직하다. 페이스트막(11)의 두께가 10㎛ 이상이면, 관통 전극(3)의 노출을 확실하게 막을 수 있다. 또한, 페이스트막(11)의 두께가 30㎛ 이하이면, 베이스 기판(2)에의 응력 완화의 효과를 확실하게 얻을 수 있다. 또한, 페이스트막(11)은, 인쇄법에 의해 도전막(4)의 표면을 덮어 형성된다. 이 때, 페이스트막(11)은, 도전막(4)의 상면을 덮을 뿐만 아니라, 측면도 덮는다. 이에 따라, 관통 전극(3)을 덮는 도전막(4)의 전체가 페이스트막(11)에 의해 덮여, 노출되지 않는다. 따라서, 도전막(4)의 전체가 덮여지지 않은 경우보다도, 더욱 관통 전극(3)의 부식을 방지할 수 있다. 또한, 페이스트막(11)은, 도전막(4)의 측면을 반드시 덮을 필요는 없고, 일부 덮고 있어도 되고, 덮지 않아도 된다.
도전막(4)은, 페이스트막의 하지막으로서 사용한다. 또한, 도전막(4)은, 티탄막, 니켈막이나 구리막 등의 금속막을 사용할 수 있다. 도전막(4)으로서 금속막을 사용하는 경우에, 관통 전극(3)의 단면 및 베이스 기판(2)에 대하여 밀착성이 좋은 재료를 선정한다. 또한, 도전막(4)의 상부에 형성하는 금속막에 대하여 이온화 경향차가 작은 재료를 선정하는 것이 바람직하다. 또한, 도전막(4)은, 0.05㎛~0.5㎛의 두께로 퇴적하는 것이 바람직하다. 도전막(4)의 두께가 0.05㎛ 이상이면, 도전막(4)이 전해 도금시에 용해하여 벗겨져 버리는 것을 막을 수 있다. 또한, 도전막(4)의 두께가 0.5㎛ 이상에서는 형성 방법에 따라서는 어려울 가능성이 있다.
또한, 도전막(4)은, 관통 전극(3)의 단면에 무전해 도금 혹은 전해 도금 등에 의해 형성된 금속막, 또는 관통 전극(3)의 단면 및 그 단면 주위에 증착 혹은 스퍼터로 형성된 금속막으로 구성되는 제1의 도전막과, 제1층 상에 형성되는 티탄막, 니켈막 또는 구리막으로 구성되는 제2의 도전막을 더 가져도 된다. 제1의 도전막은, 금, 니켈, 구리, 티탄, 크롬 등으로 형성된다.
도 2는, 본 발명에 관련된 전자 디바이스의 제조 방법을 나타내는 공정도이다. 도 3 및 도 4는, 본 발명에 관련된 전자 디바이스의 제조 방법에 있어서의 각 공정의 설명도이다. 동일한 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 붙이고 있다.
도 2에 도시하는 바와 같이, 본 발명의 전자 디바이스의 제조 방법은, 관통 전극 형성 공정(S1)과, 전자 소자 실장 공정(S2)과, 덮개체 설치 공정(S3)과, 도전막 형성 공정(S4)과, 페이스트막 형성 공정(S5)을 구비한다. 관통 전극 형성 공정(S1)에서는, 절연성의 베이스 기판에 판두께 방향으로 관통 전극을 형성한다. 전자 소자 실장 공정(S2)에서는, 베이스 기판의 한쪽의 표면에 전자 소자를 실장한다. 덮개체 설치 공정(S3)에서는, 전자 소자를 수용하는 덮개체를 베이스 기판에 접합한다. 도전막 형성 공정(S4)은, 베이스 기판의 다른쪽의 표면과, 당해 다른쪽의 표면에 노출되는 관통 전극의 단면에 도전막을 형성한다. 페이스트막 형성 공정(S5)에서는, 도전막의 표면에 인쇄법 등에 의해 페이스트막(11)에 의해 외부 전극을 형성한다. 본 실시예의 외부 전극 형성 공정은, 도전막 형성 공정(S4) 및 페이스트막 형성 공정(S5)으로 구성된다.
또한, 본 발명의 제조 방법은, 상기 관통 전극 형성 공정(S1)의 후이며 전자 소자 실장 공정(S2)의 전에, 베이스 기판의 다른쪽의 표면에 도전막 형성 공정(S4)에 의해 도전막을 형성하고, 다음에 페이스트막 형성 공정(S5)을 실시하고, 다음에 전자 소자 실장 공정(S2)에 있어서 베이스 기판의 한쪽의 표면에 전자 소자를 실장하고, 마지막에, 덮개체 설치 공정(S3)을 실시해도 된다. 또한, 덮개체 설치 공정(S3)의 후이며, 도전막 형성 공정(S4)의 전에, 베이스 기판(2)의 다른쪽의 표면을 연삭 또는 연마하여 관통 전극의 단면과 베이스 기판의 다른쪽의 표면을 단차가 없게 형성함과 더불어 단면에 형성되는 산화막을 제거하는 연삭 공정을 부가할 수 있다.
이에 따라, 도전막과 관통 전극 사이의 도전성이 저하되는 것을 방지할 수 있다. 이하, 구체적으로 설명한다.
도 3(a)는, 관통 전극 형성 공정(S1)에 있어서, 절연성의 베이스 기판(2)에 관통 전극(3)을 형성한 상태를 나타내는 단면 모식도이다. 베이스 기판(2)으로서, 예를 들면 유리 기판, 플라스틱 기판, 유리 에폭시 수지 기판 등의 절연성 기판을 사용할 수 있다. 관통 전극(3)으로는, 코바르, 불변강, 퍼멀로이, 42 앨로이, 스테인리스강 등의 철-니켈계 합금, 그 외의 금속 재료를 사용할 수 있다. 베이스 기판(2)으로서 유리 기판을 사용하고, 관통 전극(3)으로서 코바르를 사용하면, 열 팽창 계수가 근사하여, 신뢰성이 높은 패키지를 구성할 수 있다. 이하, 베이스 기판(2)으로서 유리 기판을 사용하고, 관통 전극(3)으로서 철-니켈계 합금을 사용하는 예에 대하여 설명한다.
유리로 이루어지는 베이스 기판(2)을 연화 또는 용융하여, 형 성형에 의해 관통공을 형성한다. 관통공에 철-니켈계 합금의 선재를 충전하여, 가열·연화시켜 선재와 유리를 용착한다. 유리를 냉각 후에 양면을 연마하여 평탄화하고, 관통 전극(3)의 단면(M)을 노출시켜 산화막을 제거함과 더불어, 단면(M)과 베이스 기판(2)의 표면을 단차가 없게 형성한다. 평탄화된 베이스 기판(2)은, 예를 들면, 두께가 0.2mm~1mm이다. 또한, 베이스 기판(2)의 관통공은, 샌드 블러스트법이나 에칭법에 의해 형성할 수도 있다.
도 3(b)는, 전자 소자 실장 공정(S2)에 있어서, 베이스 기판(2)에 전자 소자(5)를 실장한 상태를 나타내는 단면 모식도이다. 한쪽의 표면(US)에 증착법이나 스퍼터링법 등에 의해 금속막을 형성하고, 포토 리소그래피 및 에칭법에 의해 금속막의 패터닝을 행하여 배선 전극(8)을 형성한다. 배선 전극(8)은, 증착법이나 스퍼터링법 외에 인쇄법에 의해 형성해도 된다. 다음에, 금속 범프(10)를 통하여 전자 소자(5)를 베이스 기판(2)에 표면 실장에 의해 설치한다. 표면 실장을 대신하여, 전자 소자(5)를 베이스 기판(2)의 표면에 접착제 등에 의해 접착하고, 와이어 본딩에 의해 배선 전극(8)과 전자 소자(5)를 전기적으로 접속해도 된다.
도 3(c)는, 덮개체 설치 공정(S3)에 있어서, 베이스 기판(2)의 한쪽의 표면(US)에 덮개체(6)를 접합한 상태를 나타내는 단면 모식도이다. 덮개체(6)로서 베이스 기판(2)과 동일한 재료, 예를 들면 유리 재료를 사용할 수 있다. 덮개체(6)는 중앙에 오목부를 구비하고, 오목부의 상단면에는 미리 접합재(9)를 형성해 둔다. 접합재(9)로서, 예를 들면, 증착법이나 스퍼터링법 등에 의해 알루미늄막, 크롬막, 실리콘막 등의 도전성막, 또는 이들 복합층을 형성한다. 그리고, 중앙의 오목부에 전자 소자(5)를 수용하여 베이스 기판(2)과 덮개체(6)를 양극 접합에 의해 접합한다. 접합 시에 주위를 진공으로 하면, 전자 소자(5)가 수용되는 패키지 내부를 진공으로 할 수 있다. 예를 들면, 전자 소자(5)로서 수정 진동편을 사용하는 경우에, 패키지 내부를 진공으로 유지하면, 수정 진동편의 물리적인 진동에 대한 공기 저항을 없앨 수 있다. 또한, 베이스 기판(2)과 덮개체(6) 사이는, 양극 접합 외에 용도에 따라 금속간 접합이나 접착제에 의해서 접합할 수도 있다.
도 4(d)는, 도전막 형성 공정(S4)에 있어서, 베이스 기판(2)의 다른쪽의 표면(LS)에 도전막(4)을 형성한 상태를 나타내는 단면 모식도이다. 베이스 기판(2)의 다른쪽의 표면(LS)을 연마 또는 세정하여 단면(M)의 산화막을 제거한다. 다음에, 다른쪽의 표면(LS)에 증착법이나 스퍼터링법에 의해 금속으로 형성하는 도전막(4)을 퇴적한다. 본 실시예에 있어서는, 도전막(4)은 0.05㎛~0.5㎛의 두께로 퇴적된다. 도전막(4)은 복수의 관통 전극(3)의 단면(M)에 걸쳐 다른쪽의 표면(LS) 전체면에 퇴적된다. 도전막(4)으로서 티탄막 외, 니켈막이나 구리막 등의 금속막을 사용할 수 있다. 도전막(4)으로서 금속막을 사용하는 경우에, 단면(M) 및 베이스 기판(2)에 대해서 밀착성이 좋은 재료를 선정한다. 또한, 도전막(4)의 상부에 형성하는 금속막에 대하여 이온화 경향차가 작은 재료를 선정하는 것이 바람직하다.
또한, 도전막(4)을 형성하기 전에, 관통 전극의 단면에 무전해 도금이나 단면 주위에 증착이나 스퍼터, 전해 도금 등에 의해 금속막을 형성시켜도 된다. 처리로서 주요 금속으로는 금, 니켈, 구리, 티탄, 크롬 등을 들 수 있다.
도 4(e)는, 페이스트막 형성 공정(S5)에 있어서, 도전막(4)의 표면에 도전성 페이스트로 형성된 페이스트막(11)을 퇴적한 상태를 나타내는 단면 모식도이다. 도전막(4)의 표면에 전극 패턴 형성부 이외의 부분에 메탈 마스크 나 메시 마스크 등으로 마스크하고, 인쇄법에 의해 페이스트막을 퇴적하여 외부 전극(13)을 형성한다. 페이스트막(11)은, 다른쪽의 표면(LS)을 도전막(4)이 다른쪽의 표면(LS)측에 노출되는 노출면을 덮도록 형성한다. 페이스트막(11)은, 두께를 10μm~30μm로 한다. 페이스트막(11)으로서, 주석 도금 또는 주석 합금의 금속막을 형성한다. 페이스트막(11)은 인쇄법에 의해 형성되기 때문에, 용이하게 막 두께를 두껍게 할 수 있다. 이 때문에, 더욱 관통 전극(3)의 부식을 방지할 수 있다. 또한, 외부 전극(13)의 각각의 막 두께는, 관통 전극(3)의 부식 방지의 효과를 얻을 수 있으면, 도전막의 재료 등에 의해서 적절히 조정 가능하다.
도 5는, 본 발명에 관련된 전자 디바이스의 제조 방법을 나타내는 공정도이다. 전자 소자(MEMS)를 실장한 전자 디바이스를 제조하는 구체적인 예이다. 또한, 본 실시 형태는, 다수의 오목부가 형성되는 유리 웨이퍼와, 다수의 전자 소자가 실장되는 유리 웨이퍼를 겹쳐 접합하고, 다수의 전자 디바이스(1)를 동시에 형성하는 제조 방법이다. 동일한 공정에는 동일한 부호를 붙이고 있다.
베이스 기판에 실장하는 전자 소자는 MEMS 등의 소자이다. 덮개체 형성 공정(S20)을 설명한다. 소다 석회 유리로 이루어지는 판상의 유리 웨이퍼를 준비한다. 우선, 연마, 세정, 에칭 공정(S21)에 있어서 유리 웨이퍼를 소정의 두께까지 연마하고, 세정한 후에 에칭 처리를 행하여 최표면의 가공 변질층을 제거한다. 다음에, 오목부 형성 공정(S22)에 있어서, 각 전자 디바이스가 형성되는 영역의 중앙부에 가열 프레스의 형 성형에 의해 오목부를 형성한다. 다음에, 연마 공정 S23에 있어서, 오목부 주위의 상단면을 평탄한 경면으로 연마 가공한다. 다음에, 접합재 퇴적 공정 S24에 있어서, 오목부를 형성한 표면에 스퍼터링법 또는 증착법에 의해, 예를 들면 알루미늄으로 이루어지는 접합재를 50nm~150nm의 두께로 퇴적한다. 다음에, 패턴 형성 공정 S25에 있어서, 포토리소그래피 및 에칭법에 의해, 오목부 주위의 상단면 이외의 표면으로부터 접합재를 제거한다. 이와 같이 하여 유리 웨이퍼로 이루어지는 덮개체를 형성한다.
전자 소자 작성 공정 S30을 설명한다. 전자 소자는, 실리콘 기판 등에 포토리소그래피 및 에칭법 혹은 다이싱에 의해 외형 형상으로 가공한다.
베이스 기판 형성 공정 S40를 설명한다. 소다 석회 유리로 이루어지는 판상의 유리 웨이퍼를 준비한다. 우선, 연마, 세정, 에칭 공정 S41에 있어서 유리 웨이퍼를 소정의 두께까지 연마하고, 세정한 후에 에칭 처리를 행하여 최표면의 가공 변질층을 제거한다. 다음에, 관통 전극 형성 공정 S1에 있어서, 가열 프레스의 형 성형에 의해, 혹은 표면에 마스크를 설치 후에 에칭 처리 혹은 샌드 블러스트에 의해 연삭하여 유리 웨이퍼의 판 두께 방향으로 관통공을 형성한다. 다음에, 이 관통공에 철-니켈계 합금으로 이루어지는 관통 전극을 메워넣는다. 다음에, 연삭 공정 S42에 있어서, 관통 전극의 양 단부 및 유리 웨이퍼의 양면을 연마하여 평탄화하고, 관통 전극의 단면을 노출시켜 베이스 기판을 형성한다. 다음에, 배선 전극 형성 공정 S43에 있어서, 스퍼터링법 혹은 증착법에 의해 베이스 기판의 한쪽의 표면에 금속막을 퇴적하고, 포토리소그래피 및 에칭법에 의해 패터닝하여 배선 전극을 형성한다.
다음에, 전자 소자 실장 공정 S2에 있어서, 전자 소자를 베이스 기판의 한쪽의 표면에 실장한다. 실장 시에, 베이스 기판의 배선 전극에 도전성 접착제 또는 금속 범프를 설치하고, 그 위에 전자 소자의 전극을 접합하여 베이스 기판 상에 전자 소자를 고정한다. 이에 따라, 관통 전극과 전자 소자를 전기적으로 접속한다. 이와 같이 다수의 전자 소자가 실장되는 유리 웨이퍼로 이루어지는 베이스 기판을 형성한다.
다음에, 겹침 공정 S11에 있어서, 덮개체의 각 오목부에 전자 소자가 수용되도록 덮개체를 베이스 기판 상에 재치하여, 상하 방향으로부터 가압한다. 다음에, 덮개체 설치 공정 S3에 있어서, 베이스 기판 및 덮개체를 200℃ 이상의 온도로 가열하고, 덮개체의 접합재를 양극에 베이스 기판을 음극으로 하여 수백 V의 전압을 인가하여, 접합재를 통하여 베이스 기판과 덮개체를 접합한다. 접합 시에는 주위를 진공으로 유지한다.
다음에, 도전막 형성 공정 S4에 있어서, 베이스 기판의 다른쪽의 표면에 증착법 또는 스퍼터링법에 의해 니켈로 이루어지는 도전막을 퇴적한다.
다음에 페이스트막 형성 공정 S5에 있어서, 도전막(4)의 표면에 인쇄법에 의해 주석이나 주석 합금으로 이루어지는 전극 패턴을 형성한 페이스트막을 퇴적한다.
다음에, 절단 공정 S12에 있어서, 접합체의 표면에 스크라이브선을 설치하고, 절단날을 대고 할단하거나, 혹은 다이싱 블레이드나 다이싱 소를 이용하여 분할하여, 개개의 전자 디바이스(1)를 얻는다. 다음에, 전기 특성 검사 공정 S13에 있어서, 전자 디바이스(1)의 공진 주파수나 공진 저항값 등을 측정하여 검사한다.
또한, 전자 디바이스의 제조 방법은, 본 실시예에 한정되지 않고, 다양한 방법을 채용할 수 있다.
1 : 전자 디바이스 2 : 베이스 기판
3 : 관통 전극 4 : 도전막
5 : 전자 소자 6 : 덮개체
8 : 배선 전극 9 : 접합재
10 : 금속 범프 11 : 페이스트막
13 : 외부 전극 15 : 전극 패턴
US : 한쪽의 표면 LS : 다른쪽의 표면

Claims (9)

  1. 절연성의 베이스 기판에 관통 전극을 형성하는 관통 전극 형성 공정과,
    상기 베이스 기판의 한쪽의 표면에 상기 관통 전극과 전기적으로 접속된 전자 소자를 실장하는 전자 소자 실장 공정과,
    상기 베이스 기판의 한쪽의 표면에 상기 전자 소자를 수용하는 덮개체를 접합하는 덮개체 설치 공정과,
    상기 베이스 기판의 다른쪽의 표면에 노출되는 상기 관통 전극의 단면과, 상기 단면의 주위에 위치하는 상기 베이스 기판의 다른쪽의 표면을 덮도록 도전막을 형성하는 도전막 형성 공정과,
    인쇄법을 이용하여, 주석 또는 주석 합금으로 이루어지는 도전성 페이스트로, 상기 도전막의 표면을 덮는 페이스트막을 형성하는 페이스트막 형성 공정을 구비하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  2. 청구항 1에 있어서,
    상기 관통 전극 형성 공정에 있어서, 상기 관통 전극을 철-니켈계 합금으로 형성하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  3. 청구항 1에 있어서,
    상기 페이스트막 형성 공정에 있어서, 상기 도전막의 표면과 함께 상기 도전막의 측면을 상기 페이스트막으로 덮는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  4. 청구항 1에 있어서,
    상기 페이스트막 형성 공정에 있어서, 상기 페이스트막을 10㎛~30㎛의 두께로 형성하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  5. 청구항 1에 있어서,
    상기 도전막 형성 공정의 전에, 상기 베이스 기판의 상기 다른쪽의 표면을 연삭 또는 연마하여 상기 관통 전극의 단면과 상기 베이스 기판의 다른쪽의 표면을 단차가 없게 형성함과 더불어 상기 단면에 형성되는 산화막을 제거하는 연삭 공정을 갖는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  6. 복수의 관통 전극이 형성되는 절연성의 베이스 기판과,
    상기 관통 전극과 전기적으로 접속하고, 상기 베이스 기판의 한쪽의 표면에 실장되는 전자 소자와,
    상기 전자 소자를 수용하며 상기 베이스 기판의 상기 한쪽의 표면에 접합되는 덮개체와,
    상기 베이스 기판의 다른쪽의 표면에 노출되는 상기 관통 전극의 단면으로부터 상기 단면 주위의 상기 다른쪽의 표면까지 덮는 외부 전극을 구비하고,
    상기 외부 전극은, 상기 단면으로부터 상기 단면 주위의 상기 다른쪽의 표면까지 덮는 도전막과, 상기 도전막의 표면을 덮고, 도전성 페이스트로 형성되는 페이스트막을 가지고,
    페이스트막은, 인쇄법에 의해 형성됨과 더불어, 주석 또는 주석 합금으로 형성되는 것을 특징으로 하는 전자 디바이스.
  7. 청구항 6에 있어서,
    상기 관통 전극은 철-니켈계 합금으로 형성되는 것을 특징으로 하는 전자 디바이스.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 도전막의 측면은, 상기 페이스트막으로 덮여 있는 것을 특징으로 하는 전자 디바이스.
  9. 청구항 6에 있어서,
    상기 페이스트막은 10㎛~30㎛의 두께인, 전자 디바이스.

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