KR20150021408A - 박막 트랜지스터 기판, 그 제조 방법, 및 표시 장치 - Google Patents

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송진호
김봉균
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삼성디스플레이 주식회사
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Abstract

박막 트랜지스터 기판은 제1 기판, 공통 전극, 화소 전극, 및 반사부를 포함한다. 상기 제1 기판은 투과 영역과 반사 영역을 포함한다. 상기 공통 전극은 상기 제1 기판 상에 형성된다. 상기 화소 전극은 상기 공통 전극과 중첩하며 절연된다. 상기 반사부는 상기 반사 영역 상에 형성된다. 상기 반사부는 순차적으로 적층된 하부 전극, 금속층, 상부 전극을 포함한다. 상기 하부 전극은 제1 투명 도전 물질로 이루어지고, 상기 상부 전극은 상기 제1 투명 도전 물질과 서로 다른 제2 투명 도전 물질로 이루어진다.

Description

박막 트랜지스터 기판, 그 제조 방법, 및 표시 장치{THIN FILM TRANSISTOR SUBSTRATE, FABRICATION METHOD OF THE SAME, AND DISPLAY APPARATUS}
본 발명은 박막 트랜지스터 기판, 그 제조 방법, 및 표시 장치에 관한 것으로, 좀 더 상세하게는 반투과형 박막 트랜지스터 기판, 그 제조 방법, 및 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나이다. 상기 액정 표시 장치는 두 기판과 그 사이에 삽입되어 있는 액정층을 포함하며, 상기 액정층에 전계를 인가하여 상기 액정층의 액정 분자들을 재배열시킴으로써 투과되는 광의 양을 조절하는 표시 장치이다.
상기 액정 표시 장치는 상기 전계의 방향에 따라 수직 전계 모드 또는 수평 전계 모드로 구분될 수 있다.
최근, 상기 수직 전계 모드로 동작하는 액정 표시 장치는 광시야각에 문제가 있어, 상기 수평 전계 모드로 동작하는 액정 표시 장치의 개발이 활발히 진행되고 있다. 구체적으로, 상기 수평 전계 모드의 일 예인 PLS(plane to line switching) 모드로 동작하는 액정 표시 장치의 제조비용을 저감시키기 위한 연구가 진행 중이다.
한편, 액정표시장치는 스스로 빛을 발하지 못하는 수동형 소자이므로, 별도의 광원이 필요하다. 따라서, 액정 표시 장치는 상기 두 기판과 액정층으로 구성된 액정 패널 이외에, 이의 배면에 빛을 공급하는 백라이트 유닛을 더 포함하며, 상기 백라이트로부터 나오는 빛을 상기 액정 패널에 입사시켜, 액정분자의 배열에 따라 빛의 양을 조절함으로써 화상을 표시한다. 이러한 액정표시장치를 투과형(transmission type) 액정표시장치라고 하는데, 투과형 액정 표시 장치는 백라이트 유닛과 같은 인위적인 광원을 사용하므로 어두운 외부 환경에서도 밝은 화상을 구현할 수 있으나, 백라이트 유닛으로의 전력 공급이 이루어져야 하므로, 휴대용 장치의 표시소자로 이용되는 경우 상대적으로 큰 전력소비(power consumption)가 단점이다.
따라서, 이와 같은 단점을 보완하기 위해, 백라이트 유닛의 사용없이 외부광원을 이용하는 반사형(reflectiontype) 액정 표시 장치가 제안되었다.
반사형 액정표시장치는 외부의 자연광이나 인조광을 이용하여 동작하므로, 백라이트 유닛이 소모하는 전력량을 대폭 감소시키기 때문에, 전력소비가 상기 투과형 대비 상대적으로 적어 장시간 휴대상태에서 사용이 가능하여 PDA(Personal Digital Assistant) 등의 휴대용 장치의 표시소자로 주로 이용되고 있다.
하지만, 이러한 반사형 액정표시장치는 광원을 따로 구비하지 않으므로 소비전력이 낮은 장점이 있으나, 외부광이 약하거나 없는 곳에서는 사용할 수 없는 단점이 있다.
따라서, 최근에는 반사형 액정표시장치와 투과형 액정표시장치의 장점을 수용한 반사투과형(Transflectivetype) 액정 표시 장치가 제안되었다.
본 발명의 목적은 제조비용이 저감된 박막 트랜지스터 기판 및 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 마스크 수를 감소시켜 제조비용을 저감시킬 수 있는 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
본 발명의 실시예에 따른 박막 트랜지스터 기판은 제1 기판, 공통 전극, 화소 전극, 및 반사부를 포함한다. 상기 제1 기판은 투과 영역과 반사 영역을 포함한다. 상기 공통 전극은 상기 제1 기판 상에 형성된다. 상기 화소 전극은 상기 공통 전극과 중첩하며 절연된다. 상기 반사부는 상기 반사 영역 상에 형성된다. 상기 반사부는 순차적으로 적층된 하부 전극, 금속층, 상부 전극을 포함한다. 상기 하부 전극은 제1 투명 도전 물질로 이루어지고, 상기 상부 전극은 상기 제1 투명 도전 물질과 서로 다른 제2 투명 도전 물질로 이루어진다.
상기 박막 트랜지스터 기판은 유기 절연막을 더 포함한다. 상기 유기 절연막은 상기 제1 기판 및 상기 반사부 사이 및 상기 제1 기판 및 상기 공통 전극 사이에 배치된다. 상기 유기 절연막의 상면은 상기 반사 영역과 중첩된 영역에서 요철 형상을 갖는다.
상기 제1 투명 도전 물질은 p-ITO, a-ITO, p-IZO, a-IZO 중 어느 하나로 이루어지고, 상기 제2 투명 도전 물질은 p-ITO, a-ITO, p-IZO, a-IZO 중 상기 제1 투명 도전 물질이 아닌 어느 하나로 이루어질 수 있다.
상기 금속층은 Ag, Al, AlNd, Cr, MoW, 또는 이들의 합금으로 이루어질 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 투과 영역 및 반사 영역을 포함하는 제1 기판을 제공하는 단계; 상기 제1 기판 상에 유기 절연막을 형성하는 단계; 상기 유기 절연막 상에 하나의 마스크를 이용하여 반사부와 제1 전극을 형성하는 단계; 및 상기 제1 전극과 절연되는 제2 전극을 형성하는 단계를 포함한다.
상기 반사부와 제1 전극을 형성하는 단계는, 상기 유기 절연막 상에 제1 투명 도전층을 증착하는 단계; 상기 제1 투명 도전층 상에 금속 물질층을 증착하는 단계; 상기 금속 물질층 상에 제2 투명 도전층을 증착하는 단계; 및 상기 제2 투명 도전층 상에 하프톤 마스크, 슬릿 마스크, 또는 회절 마스크를 사용하여 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 패터닝하는 단계를 포함한다.
상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 패터닝하는 단계는, 상기 제2 투명 도전층 상에 감광막을 형성하는 단계; 상기 하프톤 마스크, 상기 슬릿 마스크, 또는 상기 회절 마스크를 사용하여 상기 감광막을 노광 및 현상하여 상기 반사 영역에 중첩하는 제1 감광막 패턴 및 상기 투과 영역에 중첩하는 제2 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴 및 상기 제2 감광막 패턴을 마스크로 하고 제1 에천트를 사용하여 상기 제1 감광막 패턴 및 상기 제2 감광막 패턴에 의해 커버되지 않는 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 식각하는 단계; 상기 제2 감광막 패턴을 제거하고, 상기 제1 감광막 패턴의 일부를 제거하여 제3 감광막 패턴을 형성하는 단계; 상기 제1 투명 도전층을 이루는 물질을 결정화하여 결정화층을 형성하는 단계; 및 상기 제3 감광막 패턴을 마스크로 하고, 상기 제1 에천트를 사용하여 상기 제3 감광막 패턴에 의해 커버되지 않는 금속 물질층 및 제2 투명 도전층을 식각하는 단계를 포함한다.
본 발명의 박막 트랜지스터 기판 및 표시 장치에 의하면, 제조 비용을 저감시킬 수 있다. 또한, 반사부의 형상에 의해 외부광의 반사 효율이 향상될 수 있다.
본 발명의 다른 목적은 마스크 수를 감소시켜 제조비용을 저감시킬 수 있는 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치를 나타낸 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 일부를 나타낸 평면도이다.
도 3은 도 2에 표시된 I-I'선을 따라 자른 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.
도 6a 내지 도 6f는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 포함한 표시 장치(1000)를 나타낸 분해 사시도이다.
도 1을 참조하면, 상기 표시 장치(1000)는 복수의 화소들(PXL)을 포함하는 박막 트랜지스터 기판(100), 상기 박막 트랜지스터 기판(100)에 대향하는 대향 기판(200), 및 상기 박막 트랜지스터 기판(100)과 상기 대향 기판(200) 사이에 배치된 액정층(LC)을 포함한다.
상기 박막 트랜지스터 기판(100)의 각 화소는 액정 분자들을 구동하기 위한 적어도 하나의 박막 트랜지스터, 화소 전극, 및 공통 전극을 포함한다. 상기 대향 기판(200)은 영상의 컬러를 나타내는 컬러 필터들을 포함할 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정층(LC)의 상기 액정 분자들은 상기 박막 트랜지스터 기판(100)의 상기 화소 전극과 상기 공통 전극 사이에 전계가 형성되면 상기 박막 트랜지스터 기판(100)과 상기 대향 기판(200) 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LC)으로 입사되는 광의 투과도를 조절한다. 상기 액정층(LC)에는 상기 화소 전극과 상기 공통 전극에 인가된 전압에 의해 수평 전계가 형성될 수 있다.
상기 표시 장치(1000)는 상기 박막 트랜지스터 기판(100) 하부에 배치된 백라이트 유닛(300)을 더 포함할 수 있다. 상기 백라이트 유닛(300)은 상기 박막 트랜지스터 기판(100)으로 광을 제공하는 역할을 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 일부를 나타낸 평면도이다.
도 2를 참조하면, 상기 박막 트랜지스터 기판(100)은 복수의 게이트 라인, 복수의 데이터 라인들, 및 복수의 화소들을 포함한다. 여기서 각 화소는 동일한 구조로 이루어지므로, 도 2에서는 설명의 편의상 상기 화소들 중 하나의 화소(PXL), 상기 화소(PXL)에 인접한 두개의 게이트 라인(GL), 및 상기 화소(PXL)에 인접한 두 개의 데이터 라인들(DL)을 도시하였다.
상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 교차한다. 상기 게이트 라인(GL)은 일 방향으로 연장될 수 있다. 상기 데이터 라인(DL)은 인접한 두 개의 게이트 라인(GL) 사이에서 적어도 1회 이상 꺾일 수 있다.
도시하지는 않았으나, 상기 게이트 라인(GL)과 상기 데이터 라인(DL) 사이에 게이트 절연막(미도시)이 배치되고, 상기 게이트 절연막(미도시)에 의해 상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 서로 절연될 수 있다.
상기 화소(PXL)는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 의해 정의된 영역 내에 구비될 수 있다.
상기 화소(PXL)는 박막 트랜지스터(TFT), 상기 박막 트랜지스터(TFT)에 연결된 화소 전극(PE), 및 공통 전극(CE)을 포함한다.
상기 박막 트랜지스터(TFT)는 게이트 전극(미도시), 게이트 절연막(미도시), 반도체 패턴(미도시), 소스 전극(미도시), 및 드레인 전극(미도시)을 포함한다. 상기 게이트 전극은 상기 게이트 라인(GL)으로부터 돌출되어 제공될 수 있다. 상기 게이트 절연막은 상기 게이트 전극 상에 배치되어, 상기 게이트 전극을 커버한다. 상기 게이트 절연막은 유기 절연물 또는 무기 절연물로 이루어 질 수 있다. 상기 반도체 패턴은 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 대향한다. 상기 소스 전극은 상기 데이터 라인(DL)에서 분지되어 형성된다. 상기 소스 전극은 상기 반도체 패턴의 일단부에 전기적으로 연결될 수 있다. 상기 드레인 전극은 상기 소스 전극과 이격되고 상기 반도체 패턴의 타단부에 전기적으로 연결될 수 있다. 상기 드레인 전극은 상기 화소 전극(PE)에 전기적으로 연결된다. 상기 게이트 라인(GL)을 통해 상기 게이트 전극으로 제공된 게이트 신호에 응답하여 상기 데이터 라인(DL)을 통해 소스 전극으로 제공된 데이터 전압은 상기 반도체 패턴 및 상기 드레인 전극을 통해 상기 화소 전극(PE)에 인가될 수 있다.
상기 공통 전극(CE)은 통판 형상으로 형성될 수 있다.
상기 화소 전극(PE)은 상기 공통 전극(CE)과 절연되며 중첩하게 형성된다. 상기 화소 전극(PE)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 의해 정의된 영역 내에 상기 정의된 영역과 대략적으로 유사한 외부 형상을 가질 수 있다.
상기 화소 전극(PE)은 복수의 슬릿(SL)을 구비할 수 있다. 상기 슬릿(SL)은 상기 게이트 라인(GL)에 평행하고 상기 화소 전극(PE)의 중심을 가로지르는 가상선(IL)에 의해 정의되는 상부 슬릿들(SL1) 및 하부 슬릿들(SL2)을 포함할 수 잇다. 상기 상부 슬릿들(SL1)은 상기 게이트 라인(GL) 연장 방향으로 서로 이격되고, 상기 상부 슬릿들(SL1) 각각은 우측 상부에서 좌측 하부 방향으로 연장된다. 상기 하부 슬릿들(SL2)은 상기 게이트 라인(GL) 연장 방향으로 서로 이격되고, 상기 하부 슬릿들(SL2) 각각은 좌측 상부에서 우측 하부 방향으로 연장된다. 다만, 상기 상부 슬릿들(SL1) 및 상기 하부 슬릿들(SL2)의 형상은 이에 제한되는 것은 아니고, 다양한 형상으로 제공될 수 있다. 도 2에는 상기 상부 슬릿들(SL1) 및 상기 하부 슬릿들(SL2)이 각각 4개씩 구비된 것을 일 예로 도시하였으나, 상기 상부 슬릿들(SL1) 및 상기 하부 슬릿들(SL2)은 다양한 개수로 제공될 수 있다.
상기 화소(PXL)는 투과 영역(TA) 및 반사 영역(RA)을 포함할 수 있다. 상기 투과 영역(TA)은 도 1에 도시된 백라이트 유닛(300)으로부터 출사된 광을 이용하여 영상을 표시하는 영역이다. 상기 반사 영역(RA)은 외부로부터 제공된 광을 이용하여 영상을 표시하는 영역이다.
상기 화소(PXL)은 상기 반사 영역(RA)에서 반사부(RP)를 더 포함한다. 상기 반사부(RP)에 대한 자세한 내용은 후술된다.
상기 투과 영역(TA) 및 반사 영역(RA)의 면적은 반사환경이나 투과환경의 빈도수에 따라서 결정될 수 있다. 상기 반사 영역(RA)은 상기 투과 영역(TA)에 비해 더 작은 면적을 가질 수 있다. 예를 들어, 상기 반사 영역(RA) 대 상기 투과 영역(TA)의 면적 비는 4:6 일 수 있다.
도 3은 도 2의 I-I’선에 따라 절단한 단면도이다.
도 3을 참조하면, 상기 박막 트랜지스터 기판(100)은 제1 기판(110), 유기 절연막(120), 패시베이션(130)을 더 포함한다.
상기 제1 기판(110)은 투명한 절연 기판일 수 있다. 상기 제1 기판(110)과 유기 절연막(120) 사이에는 도 2를 참조하여 설명한 게이트 라인(GL), 데이터 라인(DL), 및 박막 트랜지스터(TFT)가 배치될 수 있다.
상기 유기 절연막(120)은 상기 제1 기판(110) 전면에 배치될 수 있다.
상기 유기 절연막(120)의 상면은 상기 반사 영역(RA)과 중첩된 영역에서 요철 형상(CV)을 가질 수 있다. 상기 요철 형상(CV)은 상기 반사부(RP)의 반사효율을 향상시키기 위한 것이다.
상기 반사 영역(RA)에 중첩하지 않는 상기 유기 절연막(120)의 두께는 상기 반사 영역(RA)에 중첩한 상기 유기 절연막(120)의 두께의 평균과 동일할 수 있다.
상기 공통 전극(CE)은 상기 유기 절연막(120) 상에 배치될 수 있다.
상기 반사부(RP)는 상기 반사 영역(RA)에 대응하게 구비된다.
상기 반사부(RP)는 하부 전극(11), 금속층(12), 및 상부 전극(13)을 포함할 수 있다.
상기 하부 전극(11)은 상기 유기 절연막(120) 상에 배치된다. 상기 하부 전극(11)은 상기 공통 전극(CE)과 일체로 형성되고, 동일한 물질로 형성된다. 상기 하부 전극(11)은 투명한 전극일 수 있으며, 예를 들어, p-ITO, a-ITO, p-IZO, a-IZO 중 어느 하나로 이루어질 수 있다. 상기 하부 전극(11)으로 입사된 외부광은 투과될 수 있다.
상기 금속층(12)은 상기 하부 전극(11) 상에 대응하게 배치된다. 상기 금속층(12)은 반사율이 비교적 높은 금속으로 이루어질 수 있다. 예를 들어, 상기 금속층(12)은 Ag, Al, AlNd, Cr, MoW, 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 금속층(12)은 단일층으로 이루어지나 복수의 층으로 이루어질 수도 있다. 상기 금속층(12)으로 입사된 외부광은 반사될 수 있다.
상기 상부 전극(13)은 상기 금속층(12) 상에 대응하게 배치된다. 상기 상부 전극(13)은 투명한 전극일 수 있으며, 상기 하부 전극(11)과 서로 다른 물질로 이루어진다. 상기 상부 전극(13)은 p-ITO, a-ITO, p-IZO, a-IZO 중 상기 하부 전극(11)을 이루는 물질이 아닌 어느 하나로 이루어질 수 있다. 상기 상부 전극(13)으로 입사된 외부광은 투과될 수 있다.
상기 하부 전극(11), 상기 금속층(12), 및 상기 상부 전극(13)은 상기 유기 절연막(120)의 상면 요철 형상(CV)에 따라 요철 형상을 가질 수 있다. 외부에서 상기 반사부(RP)로 입사된 외부광은 상기 금속층(12)에 의해 반사되어 다시 외부로 출사된다. 이때, 상기 금속층(12)의 요철 형상에 의해 상기 외부광은 난반사되어 반사효율이 향상될 수 있다.
상기 반사부(RP)는 하부 전극(11), 금속층(12), 및 상부 전극(13)의 3층 구조로 형성되어, 가운데 위치한 금속층(12)을 보호할 수 있다.
상기 패시베이션(130)은 상기 공통 전극(CE) 및 상기 반사부(RP)상에 배치되어 상기 공통 전극(CE) 및 상기 반사부(RP)를 커버한다.
상기 화소 전극(PE)은 상기 패시베이션(130) 상에 배치될 수 있다.
상기 대향 기판(200)은 제2 기판(210), 블랙 매트릭스(BM), 컬러 필터층(CF), 및 오버코트층(OC)을 포함할 수 있다.
상기 제2 기판(210)은 투명한 절연 기판일 수 있다.
상기 블랙 매트릭스(BM)는 상기 제2 기판(210) 상에 배치될 수 있다. 상기 블랙 매트릭스(BM)는 상기 투과 영역(TA) 및 상기 반사 영역(RA) 사이의 영역을 커버할 수 있다. 도시하지는 않았으나, 상기 블랙 매트릭스(BM)는 도 2에 도시된 상기 게이트 라인(GL), 상기 데이터 라인(DL), 및 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 상기 블랙 매트릭스(BM)는 상기 투과 영역(TA)과 상기 반사 영역(RA) 사이에서 사용자에게 시인될 수 있는 크로스토크를 방지한다. 또한, 상기 블랙 매트릭스(BM)는 상기 게이트 라인(GL), 상기 데이터 라인(DL), 및 상기 박막 트랜지스터(TFT)를 사용자에게 시인되지 않도록 하고, 빛샘을 방지하는 기능을 한다.
상기 컬러 필터층(CF)은 상기 제2 기판(210) 상에 배치될 수 있다. 상기 컬러 필터층(CF)은 화소에 대응하게 구비되어, 상기 액정층(LC)을 통과하여 상기 제2 기판(210) 상방으로 출사되는 광에 색을 제공하는 기능을 한다. 상기 컬러 필터층(CF)은 적색, 녹색, 청색, 및 백색을 가질 수 있다.
상기 오버코트층(OC)은 상기 컬러 필터층(CF) 상에 배치될 수 있다. 상기 오버코트층(OC)은 일정한 두께를 갖고, 상기 반사 영역(RA)에 중첩하게 형성된다. 따라서, 상기 반사 영역(RA)에서 셀갭이 상기 투과 영역(TA)에서 셀갭 보다 작다.
상기 반사 영역(RA)에서는 외부광이 상기 반사부(RP)에 입사되고, 반사되어 상기 제2 기판(210) 상부로 출사되므로, 상기 백라이트 유닛(300)에서 출사된 내부광이 상기 제2 기판(210) 상부로 출사되는 상기 투과 영역(TA)에 비해 광 경로가 더 길다.
상기 오버코트층(OC)에 의해 상기 반사 영역(RA)의 셀갭을 상기 투과 영역(TA)의 셀갭 보다 작게 형성하여, 상기 투과 영역(TA)과 상기 반사 영역(RA)의 광경로 차이를 보상할 수 있다.
상기 표시 장치(1000)는 제1 편광판(PL1) 및 제2 편광판(PL2)을 더 포함할 수 있다. 상기 제1 편광판(PL1)은 상기 박막 트랜지스터 기판(100) 하부에 배치되고, 상기 제2 편광판(PL2)은 상기 대향 기판(200) 상부에 배치된다. 상기 제1 편광판(PL1) 및 상기 제2 편광판(PL2)의 편광축은 서로 직교할 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.
도 4a를 참조하면, 투명한 절연 물질로 이루어진 제1 기판(110)을 제공한다. 상기 제1 기판(110)은 투과 영역(TA), 반사 영역(RA), 및 비표시 영역(NA)을 포함할 수 있다. 상기 비표시 영역(NA)은 화소 외각부에 영상에 표시되지 않는 영역이다.
상기 제1 기판(110)상에 게이트 라인, 데이터 라인, 및 박막 트랜지스터를 형성한다. 편의상, 상기 게이트 라인, 데이터 라인, 및 박막 트랜지스터를 형성하는 공정은 생략한다.
상기 제1 기판(110) 상에 유기 절연 물질을 전면 증착한다. 이후, 상기 반사 영역(RA)에 중첩하게 증착된 상기 유기 절연 물질의 상면에 포토리소그래피 공정을 이용하여 요철을 형성한다. 이때, 상기 요철의 평균 두께는 상기 투과 영역(TA)에 중첩하게 증착된 상기 유기 절연 물질의 두께와 동일하게 형성된다. 이로써 상기 반사 영역(RA)에 중첩한 상면이 요철 형상을 갖는 유기 절연막(120)이 형성된다.
도 4b를 참조하면, 상기 유기 절연막(120) 전면 상에 제1 투명 도전층(101), 금속 물질층(102), 및 제2 투명 도전층(103)을 차례로 증착 형성한다. 이때, 상기 제1 투명 도전층(101), 상기 금속 물질층(102), 및 상기 제2 투명 도전층(103)은 상기 반사 영역(RA)에서 상기 유기 절연막(120)의 요철에 대응되는 요철 형상을 갖는다.
상기 제1 투명 도전층(101)은 비정질 인듐주석산화물(a-ITO)로 형성되고, 상기 제2 투명 도전층(103)은 비정질 인듐아연산화물(a-IZO)로 형성될 수 있다. 상기 금속 물질층(102)은 반사율이 비교적 높은 금속으로 형성될 수 있다. 예를 들어, 상기 금속 물질층(102)은 Ag, Al, AlNd, Cr, MoW, 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 금속 물질층(102)은 단일층으로 이루어지나 복수의 층으로 형성될 수도 있다. 상기 금속 물질층(102)은 알루미늄(Ag)로 형성되는 것이 바람직하다.
다음, 상기 제1 기판(110) 전면에 감광성 물질로 이루어진 감광막(PR)을 형성한 후, 마스크(MSK)를 통해 상기 감광막(PR)에 광을 조사한다.
상기 마스크(MSK)는 하프톤 마스크, 슬릿 마스크, 또는 회절 마스크로서, 조사된 광을 모두 차단시키는 제1 영역(R1), 슬릿 패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2), 및 조사된 모든 광을 투과시키는 제3 영역(R3)이 마련되어 있으며, 상기 제2 마스크(MSK)를 투과한 광만이 상기 감광막(PR)에 조사된다. 여기서, 상기 제1 영역(R1)은 상기 반사 영역(RA)에 대응되는 영역이고, 상기 제2 영역(R2)은 상기 투과 영역(TA)에 대응되는 영역이고, 상기 제3 영역(R3)은 상기 비표시 영역(NA)에 대응되는 영역이다.
이어서, 상기 마스크(MSK)를 통해 노광된 감광막(PR)을 현상한다. 도 4c에 도시된 바와 같이, 상기 제1 영역(R1)과 상기 제2 영역(R2)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제1 감광막 패턴(PR1)과 제2 감광막 패턴(PR2)이 남아있게 되고, 광이 전부 투과된 상기 제3 영역(R3)에는 상기 감광막(PR)이 완전히 제거되어 상기 제2 투명 도전층(103) 표면이 노출된다.
이때, 상기 제2 영역(R2)은 상기 제1 영역(R1) 보다 노광량이 많기 때문에 제2 감광막 패턴(PR2)은 상기 제1 감광막 패턴(PR1)보다 작은 두께를 갖는다.
다만, 본 발명의 일 실시예에서는 상기한 바와 같이 노광된 부분의 상기 감광막(PR)이 제거되도록 포지티브 포토레지스트를 사용하였으나, 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 노광되지 않은 부분의 상기 감광막(PR)이 제거되도록 하는 네거티브 포토레지스트를 사용할 수도 있다.
도 4c를 참조하면, 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)을 마스크로 하여, 제1 에천트를 이용한 습식 식각 공정을 수행하여 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)에 의해 커버되지 않는 제1 투명 도전층(101)의 일부, 금속 물질층(102)의 일부, 및 제2 투명 도전층(103)의 일부를 제거한다. 이로써, 일부가 제거된 제1 투명 도전층(101a), 일부가 제거된 금속 물질층(102a), 일부가 제거된 제2 투명 도전층(103a)가 형성된다.
이때 상기 제1 에천트는 상기 제1 투명 도전층(101), 상기 금속 물질층(102), 및 상기 제2 투명 도전층(103)을 모두 제거할 수 있는 에천트이다.
도 4d를 참조하면, 상기 제1 감광막 패턴(PR1)의 일부와 상기 제2 감광막 패턴(PR2)을 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 제거하게 되면, 상기 투과 영역(TA)에 대응하는 제2 투명 도전층(103a)의 상면이 노출된다.
이때, 상기 제1 감광막 패턴(PR1)은 상기 제2 감광막 패턴(PR2)의 두께만큼 제거되어 제3 감광막 패턴(PR3)을 형성한다. 그 결과 상기 제3 감광막 패턴(PR3)은 상기 반사 영역(RA)에만 남아있게 되므로, 상기 반사 영역(RA)에 대응하는 제2 투명 도전층(103a)의 상면은 상기 제3 감광막 패턴(PR3)에 의해 커버된다.
이후, 도 4e를 참조하면, 어닐링 공정을 수행하여 상기 제1 투명 도전층(101a)을 이루는 물질을 결정화하여 결정화층(111)을 형성한다. 상기 제1 투명 도전층(101a)을 이루는 비정질 인듐주석산화물(a-ITO)은 어닐링 공정에 의해 결정화되어 상기 결정화층(111)을 이루는 결정질 인듐주석산화물(p-ITO)이 된다. 상기 어닐링 공정은 비정질 인듐주석산화물(a-ITO)을 결정화하기 위해 150 ℃이상의 온도에서 수행될 수 있다. 상기 어닐링 공정은 급속 열처리(rapid thermal annealing: RTA) 공정, 플래시 램프 어닐링(flash lamp annealing) 공정, 레이저 어닐링(laser annealing) 공정 등을 사용하여 수행될 수 있다.
이후, 도 4f를 참조하면, 상기 제3 감광막 패턴(PR3)을 마스크로 하여, 상기 제1 에천트를 이용한 습식 식각 공정을 수행하여 상기 제3 감광막 패턴(PR3)에 의해 커버되지 않는 금속 물질층(102a) 및 제2 투명 도전층(103a)을 제거한다. 이때, 상기 결정화층(111)은 제거되지 않는다. 상기 제1 에천트는 도 4c를 참조하여 설명한 공정에서 사용되는 것과 동일한 에천트이다. 상기 제1 에천트는 상기 결정화층(111)을 식각하지 않고, 상기 금속 물질층(102a) 및 상기 제2 투명 도전층(103a)을 식각한다. 구체적으로, 상기 제1 에천트는 a-ITO, Ag를 식각하고, p-ITO를 식각하지 않는다. 이로써, 금속층(112) 및 상부 전극(113)이 형성된다.
이로써, 공통 전극과 반사부가 형성된다. 상기 공통 전극은 상기 투과 영역(TA)에 중첩된 결정화층(111)이다. 상기 반사부는 상기 반사 영역(RA)에 중첩된 결정화층(111), 상기 금속층(112) 및 상기 상부 전극(113)이다. 이후, 남아있는 제3 감광막 패턴(PR3)을 제거한다.
도 4g를 참조하면, 이후, 상기 상부 전극(113)이 형성된 제1 기판(110) 상에 절연 물질을 증착하여 패시베이션(130)을 형성한다. 이후, 상기 패시베이션 상에 포토리소그래피 공정을 통해 화소 전극(PE)을 형성한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 하나의 마스크를 이용하여, 공통 전극과 반사부를 형성할 수 있다. 따라서, 박막 트랜지스터 기판의 형성에 필요한 마스크 수를 절약할 수 있고, 박막 트랜지스터 기판의 제조 비용을 저감시킬 수 있다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.
도 5a를 참조하면, 투명한 절연 물질로 이루어진 제1 기판(110)을 제공한다. 상기 제1 기판(110)은 투과 영역(TA), 반사 영역(RA), 및 비표시 영역(NA)을 포함할 수 있다.
상기 제1 기판(110)상에 게이트 라인, 데이터 라인, 및 박막 트랜지스터를 형성한다. 편의상, 상기 게이트 라인, 데이터 라인, 및 박막 트랜지스터를 형성하는 공정은 생략한다.
상기 제1 기판(110) 상에 유기 절연 물질을 전면 증착한다. 이후, 상기 반사 영역(RA)에 중첩하게 증착된 상기 유기 절연 물질의 상면에 포토리소그래피 공정을 이용하여 요철을 형성한다. 이때, 상기 요철의 평균 두께는 상기 투과 영역(TA)에 중첩하게 증착된 상기 유기 절연 물질의 두께와 동일하게 형성된다. 이로써 상기 반사 영역(RA)에 중첩한 상면이 요철 형상을 갖는 유기 절연막(120)이 형성된다.
도 5b를 참조하면, 상기 유기 절연막(120) 전면 상에 제1 투명 도전층(131)을 증착 형성한다. 이때, 상기 제1 투명 도전층(131)은 150 ℃이상의 온도에서 비정질 인듐주석산화물(a-ITO)를 증착시켜 형성한다. 비정질 인듐주석산화물(a-ITO)은 150 ℃이상의 온도에서 결정화되어 상기 제1 투명 도전층(131)은 결정질 인듐주석산화물(p-ITO)로 이루어질 수 있다. 상기 제1 투명 도전층(131)은 1000 A 이상의 두께로 형성하는 것이 바람직하다.
이후, 상기 제1 투명 도전층(131) 전면 상에 금속 물질층(132) 및 제2 투명 도전층(133)을 차례로 증착 형성한다. 이때, 상기 제1 투명 도전층(131), 상기 금속 물질층(132), 및 상기 제2 투명 도전층(133)은 상기 반사 영역(RA)에서 상기 유기 절연막(120)의 요철에 대응되는 요철 형상을 갖는다.
상기 제2 투명 도전층(133)은 비정질 인듐아연산화물(a-IZO) 또는 비정질 인듐아연산화물(a-ITO)로 형성될 수 있다.
상기 금속 물질층(102)은 반사율이 비교적 높은 금속으로 형성될 수 있다. 예를 들어, 상기 금속 물질층(102)은 Ag, Al, AlNd, Cr, MoW, 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 금속 물질층(102)은 단일층으로 이루어지나 복수의 층으로 형성될 수도 있다. 상기 금속 물질층(102)은 알루미늄(Ag)로 형성되는 것이 바람직하다.
다음, 상기 제1 기판(110) 전면에 감광성 물질로 이루어진 감광막(PR)을 형성한 후, 마스크(MSK)를 통해 상기 감광막(PR)에 광을 조사한다.
상기 마스크(MSK)는 하프톤 마스크, 슬릿 마스크, 또는 회절 마스크로서, 조사된 광을 모두 차단시키는 제1 영역(R1), 슬릿 패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2), 및 조사된 모든 광을 투과시키는 제3 영역(R3)이 마련되어 있으며, 상기 제2 마스크(MSK)를 투과한 광만이 상기 감광막(PR)에 조사된다. 여기서, 상기 제1 영역(R1)은 상기 반사 영역(RA)에 대응되는 영역이고, 상기 제2 영역(R2)은 상기 투과 영역(TA)에 대응되는 영역이고, 상기 제3 영역(R3)은 상기 비표시 영역(NA)에 대응되는 영역이다.
이어서, 상기 마스크(MSK)를 통해 노광된 감광막(PR)을 현상한다. 도 5c에 도시된 바와 같이, 상기 제1 영역(R1)과 상기 제2 영역(R2)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제1 감광막 패턴(PR1)과 제2 감광막 패턴(PR2)이 남아있게 되고, 광이 전부 투과된 상기 제3 영역(R3)에는 상기 감광막(PR)이 완전히 제거되어 상기 제2 투명 도전층(133) 표면이 노출된다.
이때, 상기 제2 영역(R2)은 상기 제1 영역(R1) 보다 노광량이 많기 때문에 제2 감광막 패턴(PR2)은 상기 제1 감광막 패턴(PR1)보다 작은 두께를 갖는다.
도 5c를 참조하면, 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)을 마스크로 하여, 제1 에천트를 이용한 습식 식각 공정을 수행하여 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)에 의해 커버되지 않는 제1 투명 도전층(131)의 일부, 금속 물질층(132)의 일부, 및 제2 투명 도전층(133)의 일부를 제거한다. 이로써, 일부가 제거된 제1 투명 도전층(131a), 일부가 제거된 금속 물질층(132a), 일부가 제거된 제2 투명 도전층(133a)가 형성된다.
이때 상기 제1 에천트는 상기 제1 투명 도전층(131), 상기 금속 물질층(132), 및 상기 제2 투명 도전층(133)을 모두 제거할 수 있는 에천트이다.
도 5d를 참조하면, 상기 제1 감광막 패턴(PR1)의 일부와 상기 제2 감광막 패턴(PR2)을 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 제거하게 되면, 상기 투과 영역(TA)에 대응하는 제2 투명 도전층(133a)의 상면이 노출된다.
이때, 상기 제1 감광막 패턴(PR1)은 상기 제2 감광막 패턴(PR2)의 두께만큼 제거되어 제3 감광막 패턴(PR3)을 형성한다. 그 결과 상기 제3 감광막 패턴(PR3)은 상기 반사 영역(RA)에만 남아있게 되므로, 상기 반사 영역(RA)에 대응하는 제2 투명 도전층(133a)의 상면은 상기 제3 감광막 패턴(PR3)에 의해 커버된다.
이후, 도 5e를 참조하면, 상기 제3 감광막 패턴(PR3)을 마스크로 하여, 제2 에천트를 이용한 습식 식각 공정을 수행하여 상기 제3 감광막 패턴(PR3)에 의해 커버되지 않는 금속 물질층(132a) 및 제2 투명 도전층(133a)을 제거한다. 이때, 상기 제1 투명 도전층(131a)은 제거되지 않는다. 상기 제2 에천트는 도 5c를 참조하여 설명한 공정에서 사용되는 상기 제1 에천트와 서로 다르다. 상기 제1 에천트는 상기 제1 투명 도전층(131a), 금속 물질층(132a), 상기 제2 투명 도전층(133a)을 식각하지만, 상기 제2 에천트는 금속 물질층(132a) 및 제2 투명 도전층(133a)만을 선택적으로 식각한다. 구체적으로, 상기 제1 에천트는 p-ITO, a-ITO(또는 a-IZO), Ag를 식각하고, 상기 제2 에천트는 a-ITO(또는 a-IZO) 및 Ag를 식각한다. 이로써, 금속층(142) 및 상부 전극(143)이 형성된다.
이로써, 공통 전극과 반사부가 형성된다. 상기 공통 전극은 상기 투과 영역(TA)에 중첩된 제1 투명 도전층(131a)이다. 상기 반사부는 상기 반사 영역(RA)에 중첩된 제1 투명 도전층(131a), 상기 금속층(142) 및 상기 상부 전극(143)이다. 이후, 남아있는 제3 감광막 패턴(PR3)을 제거한다.
도 5f를 참조하면, 이후, 상기 상부 전극(143)이 형성된 제1 기판(110) 상에 절연 물질을 증착하여 패시베이션을 형성한다. 이후, 상기 패시베이션 상에 포토리소그래피 공정을 통해 화소 전극을 형성한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 하나의 마스크를 이용하여, 공통 전극과 반사부를 형성할 수 있다. 따라서, 박막 트랜지스터 기판의 형성에 필요한 마스크 수를 절약할 수 있고, 박막 트랜지스터 기판의 제조 비용을 저감시킬 수 있다. 또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 도 4a 내지 도 4g를 참조하여 설명한 제조 방법에 비해 어닐링 공정이 필요없게 되므로, 어닐링 공정을 생략할 수 있다.
도 6a 내지 도 6f는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도들이다.
도 6a를 참조하면, 투명한 절연 물질로 이루어진 제1 기판(110)을 제공한다. 상기 제1 기판(110)은 투과 영역(TA), 반사 영역(RA), 및 비표시 영역(NA)을 포함할 수 있다.
상기 제1 기판(110)상에 게이트 라인, 데이터 라인, 및 박막 트랜지스터를 형성한다. 편의상, 상기 게이트 라인, 데이터 라인, 및 박막 트랜지스터를 형성하는 공정은 생략한다.
상기 제1 기판(110) 상에 유기 절연 물질을 전면 증착한다. 이후, 상기 반사 영역(RA)에 중첩하게 증착된 상기 유기 절연 물질의 상면에 포토리소그래피 공정을 이용하여 요철을 형성한다. 이때, 상기 요철의 평균 두께는 상기 투과 영역(TA)에 중첩하게 증착된 상기 유기 절연 물질의 두께와 동일하게 형성된다. 이로써 상기 반사 영역(RA)에 중첩한 상면이 요철 형상을 갖는 유기 절연막(120)이 형성된다.
도 6b를 참조하면, 상기 유기 절연막(120) 전면 상에 제1 투명 도전층(151), 금속 물질층(152), 및 제2 투명 도전층(153)을 차례로 증착 형성한다. 이때, 상기 제1 투명 도전층(151), 상기 금속 물질층(152), 및 상기 제2 투명 도전층(153)은 상기 반사 영역(RA)에서 상기 유기 절연막(120)의 요철에 대응되는 요철 형상을 갖는다.
상기 제1 투명 도전층(151)은 비정질 인듐주석산화물(a-ITO)로 형성되고, 상기 제2 투명 도전층(153)은 비정질 인듐아연산화물(a-IZO)로 형성될 수 있다. 상기 금속 물질층(152)은 반사율이 비교적 높은 금속으로 형성될 수 있다. 예를 들어, 상기 금속 물질층(152)은 Ag, Al, AlNd, Cr, MoW, 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 금속 물질층(152)은 단일층으로 이루어지나 복수의 층으로 형성될 수도 있다. 상기 금속 물질층(152)은 알루미늄(Ag)로 형성되는 것이 바람직하다.
다음, 상기 제1 기판(110) 전면에 감광성 물질로 이루어진 감광막(PR)을 형성한 후, 마스크(MSK)를 통해 상기 감광막(PR)에 광을 조사한다.
상기 마스크(MSK)는 하프톤 마스크, 슬릿 마스크, 또는 회절 마스크로서, 조사된 광을 모두 차단시키는 제1 영역(R1), 슬릿 패턴이 적용되어 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2), 및 조사된 모든 광을 투과시키는 제3 영역(R3)이 마련되어 있으며, 상기 제2 마스크(MSK)를 투과한 광만이 상기 감광막(PR)에 조사된다. 여기서, 상기 제1 영역(R1)은 상기 반사 영역(RA)에 대응되는 영역이고, 상기 제2 영역(R2)은 상기 투과 영역(TA)에 대응되는 영역이고, 상기 제3 영역(R3)은 상기 비표시 영역(NA)에 대응되는 영역이다.
이어서, 상기 마스크(MSK)를 통해 노광된 감광막(PR)을 현상한다. 도 6c에 도시된 바와 같이, 상기 제1 영역(R1)과 상기 제2 영역(R2)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제1 감광막 패턴(PR1)과 제2 감광막 패턴(PR2)이 남아있게 되고, 광이 전부 투과된 상기 제3 영역(R3)에는 상기 감광막(PR)이 완전히 제거되어 상기 제2 투명 도전층(153) 표면이 노출된다.
이때, 상기 제2 영역(R2)은 상기 제1 영역(R1) 보다 노광량이 많기 때문에 제2 감광막 패턴(PR2)은 상기 제1 감광막 패턴(PR1)보다 작은 두께를 갖는다.
도 6c를 참조하면, 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)을 마스크로 하여, 제1 에천트를 이용한 습식 식각 공정을 수행하여 상기 제1 감광막 패턴(PR1) 및 상기 제2 감광막 패턴(PR2)에 의해 커버되지 않는 제1 투명 도전층(151)의 일부, 금속 물질층(152)의 일부, 및 제2 투명 도전층(153)의 일부를 제거한다. 이로써, 일부가 제거된 제1 투명 도전층(151a), 일부가 제거된 금속 물질층(152a), 일부가 제거된 제2 투명 도전층(153a)가 형성된다.
이때 상기 제1 에천트는 상기 제1 투명 도전층(151), 상기 금속 물질층(152), 및 상기 제2 투명 도전층(153)을 모두 제거할 수 있는 에천트이다.
도 6d를 참조하면, 상기 제1 감광막 패턴(PR1)의 일부와 상기 제2 감광막 패턴(PR2)을 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 제거하게 되면, 상기 투과 영역(TA)에 대응하는 제2 투명 도전층(153a)의 상면이 노출된다.
이때, 상기 제1 감광막 패턴(PR1)은 상기 제2 감광막 패턴(PR2)의 두께만큼 제거되어 제3 감광막 패턴(PR3)을 형성한다. 그 결과 상기 제3 감광막 패턴(PR3)은 상기 반사 영역(RA)에만 남아있게 되므로, 상기 반사 영역(RA)에 대응하는 제2 투명 도전층(153a)의 상면은 상기 제3 감광막 패턴(PR3)에 의해 커버된다.
이후, 도 6e를 참조하면, 상기 제3 감광막 패턴(PR3)을 마스크로 하여, 제2 에천트를 이용한 습식 식각 공정을 수행하여 상기 제3 감광막 패턴(PR3)에 의해 커버되지 않는 금속 물질층(152a) 및 제2 투명 도전층(153a)을 제거한다. 이때, 상기 제1 투명 도전층(151a)은 제거되지 않는다. 상기 제2 에천트는 도 6c를 참조하여 설명한 공정에서 사용되는 상기 제1 에천트와 서로 다르다. 상기 제1 에천트는 상기 제1 투명 도전층(151a), 금속 물질층(152a), 상기 제2 투명 도전층(153a)을 식각하지만, 상기 제2 에천트는 금속 물질층(152a) 및 제2 투명 도전층(153a)만을 선택적으로 식각한다. 구체적으로, 상기 제1 에천트는 a-ITO, a-IZO, 및 Ag를 식각하고, 상기 제2 에천트는 a-IZO 및 Ag를 식각한다. 이로써, 금속층(162) 및 상부 전극(163)이 형성된다.
이로써, 공통 전극과 반사부가 형성된다. 상기 공통 전극은 상기 투과 영역(TA)에 중첩된 제1 투명 도전층(151a)이다. 상기 반사부는 상기 반사 영역(RA)에 중첩된 제1 투명 도전층(151a), 상기 금속층(162) 및 상기 상부 전극(163)이다. 이후, 남아있는 제3 감광막 패턴(PR3)을 제거한다.
도 6f를 참조하면, 이후, 상기 상부 전극(163)이 형성된 제1 기판(110) 상에 절연 물질을 증착하여 패시베이션을 형성한다. 이후, 상기 패시베이션 상에 포토리소그래피 공정을 통해 화소 전극을 형성한다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 하나의 마스크를 이용하여, 공통 전극과 반사부를 형성할 수 있다. 따라서, 박막 트랜지스터 기판의 형성에 필요한 마스크 수를 절약할 수 있고, 박막 트랜지스터 기판의 제조 비용을 저감시킬 수 있다. 또한, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 도 4a 내지 도 4g를 참조하여 설명한 제조 방법에 비해 어닐링 공정이 필요없게 되므로, 어닐링 공정을 생략할 수 있다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
100: 박막 트랜지스터 기판 110: 제1 기판
200: 대향 기판 210: 제2 기판
300: 백라이트 유닛 RP: 반사부
11: 하부 전극 12: 금속층
13: 상부 전극 120: 유기 절연막

Claims (23)

  1. 투과 영역과 반사 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 형성된 공통 전극;
    상기 공통 전극과 중첩하며 절연되는 화소 전극; 및
    상기 반사 영역 상에 형성된 반사부를 포함하고,
    상기 반사부는,
    제1 투명 도전 물질로 이루어진 하부 전극;
    상기 하부 전극 상에 배치된 금속층; 및
    상기 금속층 상에 배치되고, 상기 제1 투명 도전 물질과 서로 다른 제2 투명 도전 물질로 이루어진 상부 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 기판 및 상기 반사부 사이 및 상기 제1 기판 및 상기 공통 전극 사이에 배치된 유기 절연막을 더 포함하고,
    상기 유기 절연막의 상면은 상기 반사 영역과 중첩된 영역에서 요철 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 반사 영역에 중첩하지 않는 상기 유기 절연막의 두께는 상기 반사 영역에 중첩한 상기 유기 절연막의 두께의 평균과 동일한 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제2항에 있어서,
    상기 하부 전극, 상기 금속층, 및 상기 상부 전극 각각은 상기 유기 절연막의 상면의 요철 형상에 대응하는 요철 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1 투명 도전 물질은 p-ITO, a-ITO, p-IZO, a-IZO 중 어느 하나로 이루어지고, 상기 제2 투명 도전 물질은 p-ITO, a-ITO, p-IZO, a-IZO 중 상기 제1 투명 도전 물질이 아닌 어느 하나로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 금속층은 Ag, Al, AlNd, Cr, MoW, 또는 이들의 합금으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 투과 영역에서 상기 제1 기판 하부에서 제공된 광은 상기 제1 기판 상부 방향으로 투과되고, 상기 반사 영역에서 상기 제1 기판 상부에서 제공된 외부 광은 상기 제1 기판 상부 방향으로 반사되는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 박막 트랜지스터 기판;
    상기 박막 트랜지스터 기판에 대향하는 대향 기판; 및
    상기 박막 트랜지스터 기판 및 상기 대향 기판 사이에 배치된 액정층을 포함하고,
    상기 박막 트랜지스터 기판은,
    투과 영역과 반사 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 형성된 공통 전극;
    상기 공통 전극과 중첩하며 절연되는 화소 전극; 및
    상기 반사 영역 상에 형성된 반사부를 포함하고,
    상기 반사부는,
    제1 투명 도전 물질로 이루어진 하부 전극;
    상기 하부 전극 상에 배치된 금속층; 및
    상기 금속층 상에 배치되고, 상기 제1 투명 도전 물질과 서로 다른 제2 투명 도전 물질로 이루어진 상부 전극을 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 대향 기판은,
    제2 기판;
    상기 제2 기판 상에 배치된 블랙 매트릭스;
    상기 블랙 매트릭스 상에 배치된 컬러 필터층; 및
    상기 컬러 필터층 상에 상기 반사 영역에 중첩하게 배치된 오버코트층을 포함하는 표시 장치.
  10. 투과 영역 및 반사 영역을 포함하는 제1 기판을 제공하는 단계;
    상기 제1 기판 상에 유기 절연막을 형성하는 단계;
    상기 유기 절연막 상에 하나의 마스크를 이용하여 반사부와 제1 전극을 형성하는 단계; 및
    상기 제1 전극과 절연되는 제2 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 유기 절연막을 형성하는 단계는,
    상기 제1 기판 상에 유기 절연 물질을 전면 증착하는 단계; 및
    상기 반사 영역에 중첩하게 증착된 상기 유기 절연 물질의 상면에 요철을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 요철의 평균 두께는 상기 투과 영역에 중첩하게 증착된 상기 유기 절연 물질의 두께와 동일하게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제11항에 있어서,
    상기 반사부와 제1 전극을 형성하는 단계는,
    상기 유기 절연막 상에 제1 투명 도전층을 증착하는 단계;
    상기 제1 투명 도전층 상에 금속 물질층을 증착하는 단계;
    상기 금속 물질층 상에 제2 투명 도전층을 증착하는 단계; 및
    상기 제2 투명 도전층 상에 하프톤 마스크, 슬릿 마스크, 또는 회절 마스크를 사용하여 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 금속 물질층은 Ag, Al, AlNd, Cr, MoW, 또는 이들의 합금으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 패터닝하는 단계는,
    상기 제2 투명 도전층 상에 감광막을 형성하는 단계;
    상기 하프톤 마스크, 상기 슬릿 마스크, 또는 상기 회절 마스크를 사용하여 상기 감광막을 노광 및 현상하여 상기 반사 영역에 중첩하는 제1 감광막 패턴 및 상기 투과 영역에 중첩하는 제2 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴 및 상기 제2 감광막 패턴을 마스크로 하고 제1 에천트를 사용하여 상기 제1 감광막 패턴 및 상기 제2 감광막 패턴에 의해 커버되지 않는 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 식각하는 단계;
    상기 제2 감광막 패턴을 제거하고, 상기 제1 감광막 패턴의 일부를 제거하여 제3 감광막 패턴을 형성하는 단계;
    상기 제1 투명 도전층을 이루는 물질을 결정화하여 결정화층을 형성하는 단계; 및
    상기 제3 감광막 패턴을 마스크로 하고, 상기 제1 에천트를 사용하여 상기 제3 감광막 패턴에 의해 커버되지 않는 금속 물질층 및 제2 투명 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 투명 도전층은 비정질 인듐주석산화물(a-ITO)로 형성되고, 상기 제2 투명 도전층은 비정질 인듐아연산화물(a-IZO)로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 에천트는 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층 각각을 이루는 물질을 식각하고, 상기 결정화층을 이루는 물질을 식각하지 않는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제13항에 있어서,
    상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 패터닝하는 단계는,
    상기 제2 투명 도전층 상에 감광막을 형성하는 단계;
    상기 하프톤 마스크, 상기 슬릿 마스크, 또는 상기 회절 마스크를 사용하여 상기 감광막을 노광 및 현상하여 상기 반사 영역에 중첩하는 제1 감광막 패턴 및 상기 투과 영역에 중첩하는 제2 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴 및 상기 제2 감광막 패턴을 마스크로 하고 제1 에천트를 사용하여 상기 제1 감광막 패턴 및 상기 제2 감광막 패턴에 의해 커버되지 않는 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층을 식각하는 단계;
    상기 제2 감광막 패턴을 제거하고, 상기 제1 감광막 패턴의 일부를 제거하여 제3 감광막 패턴을 형성하는 단계; 및
    상기 제3 감광막 패턴을 마스크로 하고, 상기 제1 에천트와 서로 다른 제2에천트를 사용하여 상기 제3 감광막 패턴에 의해 커버되지 않는 금속 물질층 및 제2 투명 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 투명 도전층을 증착하는 단계는 150 ℃이상의 온도에서 비정질 인듐주석산화물(a-ITO)를 증착시켜 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 투명 도전층은 결정질 인듐주석산화물(p-ITO)로 형성되고, 상기 제2 투명 도전층은 비정질 인듐아연산화물(a-IZO) 또는 비정질 인듐아연산화물(a-ITO)로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  21. 제20항에 있어서,
    상기 제1 에천트는 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층 각각을 이루는 물질을 식각하고,
    상기 제2 에천트는 상기 제2 투명 도전층 및 상기 금속 물질층 각각을 이루는 물질을 식각하고, 상기 제1 투명 도전층을 이루는 물질을 식각하지 않는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  22. 제18항에 있어서,
    상기 제1 투명 도전층은 비정질 인듐주석산화물(a-ITO)로 형성되고, 상기 제2 투명 도전층은 비정질 인듐아연산화물(a-IZO)로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 에천트는 상기 제1 투명 도전층, 상기 금속 물질층, 및 상기 제2 투명 도전층 각각을 이루는 물질을 식각하고,
    상기 제2 에천트는 상기 제2 투명 도전층 및 상기 금속 물질층 각각을 이루는 물질을 식각하고, 상기 제1 투명 도전층을 이루는 물질을 식각하지 않는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.

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