KR20150019091A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자가 제공된다. 제 1 영역 및 제 2 영역을 포함하는 기판이 제공되고, 상기 제 1 영역 상에 제공되고 상기 기판으로부터 돌출된 제 1 채널 영역을 포함하는 제 1 트랜지스터 및 상기 제 2 영역 상에 제공되고 제 2 채널 영역 및 상기 기판과 상기 제 2 채널 영역 사이로 연장되는 게이트 전극을 포함하는 제 2 트랜지스터가 제공된다. 상기 제 1 채널 영역은 상기 제 2 채널 영역과 다른 물질을 포함하는 하부 반도체 패턴 및 상기 제 2 채널 영역과 같은 물질을 포함하는 상부 반도체 패턴을 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 용이하게 핀 전계 효과 트랜지스터와 게이트-올-어라운드 전계 효과 트랜지스터를 동시에 형성할 수 있는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 고전압 영역에는 바디 콘택이 가능한 핀 전계 효과 트랜지스터를 제공하고 저전압 영역에는 단채널 효과를 완화할 수 있는 게이트-올-어라운드 전계 효과 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 PMOSFET 영역에는 (110)면이 우세한 핀 전계 효과 트랜지스터를 제공하고 NMOSFET 영역에는 (100)면이 우세한 게이트-올-어라운드 전계 효과 트랜지스터를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 제 1 영역 및 제 2 영역을 포함하는 기판; 상기 제 1 영역 상에 제공되고 상기 기판으로부터 돌출된 제 1 채널 영역을 포함하는 제 1 트랜지스터; 및 상기 제 2 영역 상에 제공되고 제 2 채널 영역 및 상기 기판과 상기 제 2 채널 영역 사이로 연장되는 게이트 전극을 포함하는 제 2 트랜지스터를 포함하고, 상기 제 1 채널 영역은 상기 제 2 채널 영역과 다른 물질을 포함하는 하부 반도체 패턴 및 상기 제 2 채널 영역과 같은 물질을 포함할 수 있다.
상기 하부 반도체 패턴은 상기 상부 반도체 패턴과 식각 선택성이 있는 물질을 포함할 수 있다.
상기 제 2 채널 영역의 하면은 상기 상부 반도체 패턴과 상기 하부 반도체 패턴 사이의 계면과 실질적으로 동일 레벨일 수 있다.
상기 제 1 트랜지스터는 PMOS트랜지스터이고 상기 제 2 트랜지스터는 NMOS트랜지스터일 수 있다.
상기 제 1 채널 영역의 측벽은 (110) 결정면이고, 상기 제 2 채널 영역의 상면 및 하면은 (100) 결정면일 수 있다.
상기 제 1 트랜지스터는 동작 전압이 1V 이상인 고전압 트랜지스터이고 상기 제 2 트랜지스터는 동작 전압이 1V 미만인 저전압 트랜지스터일 수 있다.
상기 하부 반도체 패턴은 상기 기판의 상면과 접할 수 있다.
상기 하부 반도체 패턴 및 상기 상부 반도체 패턴은 각각 복수 개로 제공되고, 상기 하부 반도체 패턴들 및 상기 상부 반도체 패턴들은 교대로 반복하여 배치될 수 있다.
상기 제 2 채널 영역은 복수 개로 제공되고, 상기 제 2 채널 영역들은 상기 상부 반도체 패턴들과 동일 레벨일 수 있다.
상기 하부 반도체 패턴의 두께는 상기 상부 반도체 패턴의 두께보다 두꺼울 수 있다.
상기 하부 반도체 패턴의 폭은 상기 상부 반도체 패턴의 폭보다 좁을 수 있다.
상기 제 2 트랜지스터는 상기 제 2 채널 영역을 사이에 두고 상호 이격된 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역의 하부 및 상기 드레인 영역의 하부는 상기 하부 반도체 패턴과 동일한 물질을 포함할 수 있다.
반도체층; 상기 반도체층으로부터 돌출된 제 1 채널 영역을 포함하는 제 1 트랜지스터; 및 게이트 전극을 사이에 두고 상기 반도체층과 이격된 제 2 채널 영역을 포함하는 제 2 트랜지스터를 포함하고, 상기 제 1 채널 영역은 상기 반도체층과 직접 접할 수 있다.
상기 제 1 채널 영역은 하부 반도체 패턴 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하고, 상기 하부 반도체 패턴은 상기 상부 반도체 패턴과 식각 선택성 있는 물질을 포함할 수 있다.
상기 하부 반도체 패턴 및 상기 하부 반도체 패턴은 각각 복수 개로 제공되고, 상기 하부 반도체 패턴들 및 상기 상부 반도체 패턴들은 교대로 반복하여 배치될 수 있다
상기 제 2 채널 영역은 복수 개로 제공되고, 상기 제 2 채널 영역들은 상기 상부 반도체 패턴들과 동일 레벨일 수 있다.
상기 하부 반도체 패턴의 두께는 상기 상부 반도체 패턴의 두께보다 두꺼울 수 있다.
상기 하부 반도체 패턴의 폭은 상기 상부 반도체 패턴의 폭보다 좁을 수 있다.
상기 제 2 트랜지스터는 상기 제 2 채널 영역을 사이에 두고 상호 이격된 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역의 하부 및 상기 드레인 영역의 하부는 상기 하부 반도체 패턴과 동일한 물질을 포함할 수 있다.
상기 제 1 트랜지스터는 PMOSFET이고 상기 제 2 트랜지스터는 NMOSFET일 수 있다.
상기 제 1 채널 영역의 측벽은 (110) 결정면이고, 상기 제 2 채널 영역의 상면 및 하면은 (100) 결정면일 수 있다.
상기 제 1 트랜지스터는 동작 전압이 1V 이상인 고전압 트랜지스터이고 상기 제 2 트랜지스터는 동작 전압이 1V 미만인 저전압 트랜지스터일 수 있다.
제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 것; 상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 차례로 형성하는 것; 상기 제 1 및 제 2 반도체층을 패터닝하여 하부 반도체 패턴 및 상부 반도체 패턴 패턴을 상기 제 1 영역 및 상기 제 2 영역에 각각 형성하는 것; 상기 제 2 영역 상의 하부 반도체 패턴을 선택적으로 제거하여 갭 영역을 형성하는 것; 및 상기 제 1 영역 및 상기 제 2 영역 각각에 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 제 1 반도체층 및 상기 제 2 반도체층은 상기 기판을 씨드층으로 하는 에피택시얼 공정에 의하여 형성될 수 있다.
상기 제 2 영역 상의 게이트 전극은 상기 갭 영역으로 연장될 수 있다.
상기 갭 영역을 형성하는 것은 상기 제 1 영역을 덮는 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
상기 갭 영역을 형성한 후, 상기 제 2 영역 상의 상기 상부 반도체 패턴이 라운드된 표면을 갖도록 표면 가공 공정을 하는 것을 더 포함할 수 있다.
상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 복수 개로 제공되고, 상기 제 1 반도체층들 및 상기 제 2 반도체층들은 교대로 반복하여 형성될 수 있다.
상기 갭 영역은 상기 제 2 영역 상의 제 2 반도체층들이 패터닝된 제 2 반도체 패턴들 사이에 복수개가 형성될 수 있다.
상기 제 1 영역 상의 상부 반도체 패턴의 폭은 상기 제 2 영역 상의 상부 반도체 패턴의 폭보다 넓게 형성되고, 상기 제 1 영역 상의 하부 반도체 패턴은 상기 갭 영역의 형성 시에 그 일부가 제거되어 상기 제 1 영역 상의 상부 반도체 패턴의 폭보다 좁아질 수 있다.
상기 제 2 영역 상의 하부 반도체 패턴의 양 단부들의 측벽을 덮는 층간 절연막을 형성하는 것을 더 포함하고, 상기 갭 영역의 형성 시, 상기 제 2 영역 상의 하부 반도체 패턴의 양 단부들은 잔류할 수 있다.
상기 제 1 반도체층은 상기 제 2 반도체층보다 두껍게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 용이하게 핀 전계 효과 트랜지스터와 게이트-올-어라운드 전계 효과 트랜지스터를 동시에 형성할 수 있다.
본 발명의 일 실시예에 따르면, 고전압 영역에는 바디 콘택이 가능한 핀 전계 효과 트랜지스터를 제공하고 저전압 영역에는 단채널 효과를 완화할 수 있는 게이트-올-어라운드 전계 효과 트랜지스터를 제공할 수 있다.
본 발명의 일 실시예에 따르면, PMOSFET 영역에는 (110)면이 우세한 핀 전계 효과 트랜지스터를 제공하고 NMOSFET 영역에는 (100)면이 우세한 게이트-올-어라운드 전계 효과 트랜지스터를 제공할 수 있다.
도 1 내지 도 7는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 8a는 도 7의 A-A'선 및 B-B'선에 따른 단면도이다. 도 8b는 도 7의 C-C'선 및 D-D'선에 따른 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면들, 도 10a는 도 7의 A-A'선 및 B-B'선에 따른 단면도이고 도 10b는 도 7의 C-C'선 및 D-D'선에 따른 단면도이다.
도 11 내지 도 17는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 18a는 도 17의 A-A'선 및 B-B'선에 따른 단면도이다. 도 18b는 도 17의 C-C'선 및 D-D'선에 따른 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도이다.
도 20a 및 도 20b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면들, 도 20a는 도 17의 A-A'선 및 B-B'선에 따른 단면도이고 도 20b는 도 17의 C-C'선 및 D-D'선에 따른 단면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 22a는 도 21의 A-A'선 및 B-B'선에 따른 단면도이고, 도 22b는 도 21의 C-C'선 및 D-D'선에 따른 단면도이다.
도 23a 및 도 23b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면들, 도 23a는 도 21의 A-A'선 및 B-B'선에 따른 단면도이고 도 23b는 도 21의 C-C'선 및 D-D'선에 따른 단면도이다.
도 24 내지 도 29, 및 도 31은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 30a는 도 29의 A-A'선 및 B-B'선에 따른 단면도이다. 도 30b는 도 29의 C-C'선 및 D-D'선에 따른 단면도이다.
도 32a는 도 31의 A-A'선 및 B-B'선에 따른 단면도이다. 도 32b는 도 31의 C-C'선 및 D-D'선에 따른 단면도이다.
도 33은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS RAM cell)의 등가 회로도이다.
도 34는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 35는 본 발명의 실시예들에 따른 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 7는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 8a는 도 7의 A-A'선 및 B-B'선에 따른 단면도이다. 도 8b는 도 7의 C-C'선 및 D-D'선에 따른 단면도이다.
도 1을 참조하여, 기판(100) 상에 제 1 반도체층(110) 및 제 2 반도체층(120)이 차례로 형성될 수 있다. 상기 기판(100)은 제 1 영역 및 제 2 영역을 포함할 수 있다. 본 실시예에 있어서, 상기 제 1 영역은 상대적으로 높은 동작 전압이 인가되는 고전압 트랜지스터가 형성되는 고전압 영역(HR)이고 상기 제 2 영역은 상대적으로 낮은 동작 전압이 인가되는 저전압 트랜지스터가 형성되는 저전압 영역(LR)일 수 있다. 본 명세서에서, 고전압 트랜지스터는 동작 전압이 1V 이상인 트랜지스터를 지칭하고, 저전압 트랜지스터는 동작 전압이 1V 미만인 트랜지스터를 지칭할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다.
상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 제 1 반도체층(110)을 식각하는 공정에서, 상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 상기 제 2 반도체층(120)의 식각 속도에 대한 상기 제 1 반도체층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 다음 표 1 중 선택된 하나 일 수 있다.
제 1 반도체층 제 2 반도체층
예 1 SiGe Si
예 2 SiGe Ge
예 3 GeSn Ge
예 4 InP InGaAs
예 5 InP InAs
예 6 InAlAs InGaAs
예 7 InAlAs InAs
예 8 InGaP InGaAs
예 9 InGaP InAs
예 10 InAs InGaSb
예 11 InAs InSb
상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 동일 챔버에서 연속적으로 형성될 수 있다. 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고 상기 기판(100)의 전면에 콘포멀하게 성장될 수 있다.
본 실시예에 있어서, 상기 제 1 반도체층(110)과 상기 제 2 반도체층(120)은 실질적으로 동일한 두께로 형성될 수 있으나, 이에 한정되지 않는다.
상기 제 2 반도체층(120) 상에 제 1 마스크 패턴들(181, 182)이 형성될 수 있다. 설명의 간소화를 위하여 상기 고전압 영역(HR) 상의 제 1 마스크 패턴(181) 및 상기 저전압 영역(LR) 상의 제 2 마스크 패턴(182)을 동일한 형상으로 도시하였으나, 이에 한정되지 않는다. 상기 제 1 마스크 패턴들(181, 182)은 x 방향으로 서로 이격된 양 단부들(edge portions:EP)의 폭이 양 단부들(EP) 사이의 중앙부(center portion:CP)보다 클 수 있다. 상기 제 1 마스크 패턴들(181, 182)은 포토 레지스트, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 마스크 패턴들(181, 182)은 CVD 공정으로 형성될 수 있다.
도 2를 참조하여, 상기 제 1 마스크 패턴들(181, 182)을 식각 마스크로 패터닝 공정이 수행될 수 있다. 그 결과, 상기 고전압 영역(HR) 상에 제 1 하부 반도체 패턴(111) 및 상기 제 1 하부 반도체 패턴(111) 상의 제 1 상부 반도체 패턴(121)이 형성되고, 상기 저전압 영역(LR) 상에 제 2 하부 반도체 패턴(112) 및 상기 제 2 하부 반도체 패턴(112) 상의 제 2 상부 반도체 패턴(122)이 형성될 수 있다. 상기 제 1 하부 반도체 패턴(111) 및 제 1 상부 반도체 패턴(121)은 상기 고전압 영역(HR) 상의 제 1 마스크 패턴(181)의 형상을 따라 양 단부들의 폭이 중심부보다 크게 형성될 수 있다. 상기 제 2 하부 반도체 패턴(112) 및 제 2 상부 반도체 패턴(122)은 상기 저전압 영역(LR) 상의 제 1 마스크 패턴(182)의 형상을 따라 양 단부들의 폭이 중심부보다 크도록 형성될 수 있다. 상기 패터닝 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 패터닝 공정은 이방성 건식 식각 공정을 포함할 수 있다. 상기 패터닝 공정 후, 상기 제 1 마스크 패턴들(181, 182)은 제거될 수 있다. 일 예로 상기 제 1 마스크 패턴들(181, 182)의 제거 공정은 애싱 공정 또는 습식 식각 공정을 포함할 수 있다.
도 3을 참조하여, 상기 기판(100) 상에 상기 제 1 상부 반도체 패턴(121)의 상면 및 상기 제 2 상부 반도체 패턴(122)의 상면을 노출하는 층간 절연막(185)이 형성될 수 있다. 상기 층간 절연막(185)의 형성 공정은 CVD 공정에 의하여 상기 기판(100) 상에 절연막을 형성한 후, 평탄화 공정에 의하여 상기 제 1 상부 반도체 패턴(121)의 상면 및 상기 제 2 상부 반도체 패턴(122)의 상면을 노출하는 공정을 포함할 수 있다. 일 예로, 상기 층간 절연막(185)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 4를 참조하여, 상기 층간 절연막(185)이 형성된 결과물 상에, 상기 제 1 상부 반도체 패턴(121)의 양 단부들 및 상기 제 2 상부 반도체 패턴(122)의 양 단부들을 덮는 제 2 마스크 패턴들(183)이 형성될 수 있다. 상기 제 2 마스크 패턴들(183)은 상기 제 1 상부 반도체 패턴(121)의 중앙부 및 상기 제 2 상부 반도체 패턴(122)의 중앙부를 노출할 수 있다. 상기 제 2 마스크 패턴들(183)은 포토 레지스트, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 5를 참조하여, 상기 제 2 마스크 패턴들(183)에 의하여 노출된 상기 층간 절연막(185)의 일부가 제거될 수 있다. 일 예로, 상기 제거 공정은 상기 제 2 마스크 패턴들(183)을 식각 마스크로하는 건식 및/또는 습식 식각 공정을 포함할 수 있다. 상기 제거 공정은 상기 제 1 하부 반도체 패턴(111), 상기 제 1 상부 반도체 패턴(121), 상기 제 2 하부 반도체 패턴(112), 및 상기 제 2 상부 반도체 패턴(122)의 식각을 최소화하며 상기 제 2 마스크 패턴들(183)에 의하여 노출된 상기 층간 절연막(185)을 제거할 수 있는 식각 레시피로 수행될 수 있다. 그 결과, 상기 층간 절연막(185)이 제거된 부분에 리세스 영역(RS)이 형성될 수 있다. 상기 고전압 영역(HR) 상에서, 상기 리세스 영역(RS)은 상기 제 2 마스크 패턴들(183)에 의하여 덮힌 상기 층간 절연막(185)의 측벽, 상기 기판(100)의 상면, 제 1 하부 반도체 패턴(111)의 측벽, 상기 제 1 상부 반도체 패턴(121)의 측벽에 의하여 정의된 영역일 수 있다. 상기 저전압 영역(LR) 상에서, 상기 리세스 영역(RS)은 상기 제 2 마스크 패턴들(183)에 의하여 덮힌 상기 층간 절연막(185)의 측벽, 상기 기판(100)의 상면, 제 2 하부 반도체 패턴(112)의 측벽, 상기 제 2 상부 반도체 패턴(122)의 측벽에 의하여 정의된 영역일 수 있다. 즉, 상기 리세스 영역(RS)은 상기 고전압 영역(HR)에서 상기 제 1 하부 반도체 패턴(111)의 측벽 및 상기 제 1 상부 반도체 패턴(121)의 측벽을 노출하고, 상기 저전압 영역(LR)에서 상기 제 2 하부 반도체 패턴(112)의 측벽 및 상기 제 2 상부 반도체 패턴(122)의 측벽을 노출할 수 있다. 상기 리세스 영역(RS)의 형성 후, 상기 제 2 마스크 패턴들(183)은 제거될 수 있다.
도 6을 참조하여, 상기 고전압 영역(HR)을 덮는 제 3 마스크 패턴(184)이 형성될 수 있다. 일 예로, 상기 제 3 마스크 패턴(184)은 실리콘 질화물, 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 3 마스크 패턴(184)은 상기 저전압 영역(LR)을 노출할 수 있다.
상기 제 3 마스크 패턴(184)에 의하여 노출된 상기 저전압 영역(LR) 상의 제 2 하부 반도체 패턴(112)의 일부가 제거되어 상기 리세스 영역(RS)이 상기 제 2 상부 반도체 패턴(122) 아래로 연장된 갭 영역(GA)이 형성될 수 있다. 그 결과, 상기 제 2 하부 반도체 패턴(112)은 상기 층간 절연막(185)에 의하여 그 측벽이 덮여 있는 부분이 잔류된 잔류 반도체 패턴들(113)이 될 수 있다. 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 2 상부 반도체 패턴(122)의 양 단부들 아래에 잔류하고, 상기 양 단부들 사이의 중앙부에는 잔류하지 않을 수 있다. 상기 갭 영역(GA)은 상기 제 2 상부 반도체 패턴(122)의 하면 및 상기 잔류 반도체 패턴들(113)의 측벽에 의하여 정의된 영역일 수 있다.
상기 제거 공정은 상기 제 2 상부 반도체 패턴(122)의 식각을 최소화하며 상기 제 2 하부 반도체 패턴(112)을 제거할 수 있는 선택적 식각 레시피로 수행될 수 있다. 일 예로, 상기 제 2 상부 반도체 패턴(122)이 실리콘을 포함하고, 상기 제 2 하부 반도체 패턴(112)이 실리콘-게르마늄을 포함하는 경우, 상기 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)을 더 포함할 수 있다. 상기 고전압 영역(HG)은 상기 제 3 마스크 패턴(184)에 의하여 덮여있으므로, 상기 식각 공정으로부터 보호될 수 있다. 상기 제 3 마스크 패턴(184)은 상기 식각 공정 이후 제거될 수 있다.
도 7, 도 8a 및 도 8b를 참조하여, 상기 고전압 영역(HR)에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 형성되고, 상기 저전압 영역(LR)에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 형성될 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 상부 반도체 패턴(121)의 연장방향과 실질적으로 수직한 방향(y 방향)으로 연장할 수 있고, 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 상부 반도체 패턴(122)의 연장 방향과 실질적으로 수직한 방향(y 방향)으로 연장할 수 있다. 상기 제 1 게이트 전극(GE1)은 상기 제 1 상부 반도체 패턴(121)의 중앙부를 덮고 양 단부를 노출할 수 있다. 상기 제 2 게이트 전극(GE2)은 상기 제 2 상부 반도체 패턴(122)의 중앙부를 덮고 양 단부를 노출할 수 있다.
상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 하부 반도체 패턴(111) 및 상기 제 1 상부 반도체 패턴(121)의 측벽을 따라 연장될 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 갭 영역(GA)으로 연장되어 상기 제 2 상부 반도체 패턴(122)의 하면을 덮을 수 있다.
상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다.
상기 제 1 게이트 전극(GE1) 및 상기 제 2 게이트 전극(GE2)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 제 1 게이트 전극(GE1) 및 상기 제 2 게이트 전극(GE2)은 일함수가 서로 다를 수 있다.
상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)은 증착 공정 및 패터닝 공정에 의하여 형성될 수 있다. 일 예로, 상기 증착 공정은 CVD 또는 스퍼터링 공정일 수 있다. 다른 실시예에 있어서, 상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)은 더미 패턴을 이용한 리플레이스(replacement) 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 상부 반도체 패턴들(121, 122)을 덮는 더미 패턴이 형성된 후, 상기 더미 패턴은 상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)로 교체될 수 있다. 이 경우, 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)의 형성은 다마신(damascene) 공정을 포함할 수 있다.
도 1 내지 도 7을 참조하여 설명된 공정들의 결과, 상기 고전압 영역(HR)에 제 1 트랜지스터(TR1)가 형성되고 상기 저전압 영역(LR)에 제 2 트랜지스터(TR2)가 형성될 수 있다. 상기 제 1 트랜지스터(TR1)는 상기 기판(100)으로부터 돌출된 핀(fin) 형태의 제 1 채널 영역(CH1)을 포함하는 핀 전계 효과 트랜지스터(Fin FET)일 수 있다. 상기 제 2 트랜지스터(TR2)는 상기 기판(100)과 이격되고 상기 제 2 게이트 전극(GE2)에 의하여 그의 외주면이 둘러싸인 제 2 채널 영역(CH2)을 포함하는 게이트-올-어라운드(Gate-All-Around) 전계 효과 트랜지스터일 수 있다. 본 발명의 일 실시예에 따르면, 선택적 에피 성장(selective epitaxial growth) 및/또는 SOI(silicon on insulator) 기판의 사용 없이 용이하게 핀 전계 효과 트랜지스터와 게이트-올-어라운드 전계 효과 트랜지스터를 동시에 형성할 수 있다.
도 7, 도 8a, 및 도 8b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 본 발명의 일 실시예에 따른 반도체 소자는 기판(100)의 고전압 영역(HR) 상의 제 1 트랜지스터(TR1) 및 상기 기판(100)의 저전압 영역(LR) 상의 제 2 트랜지스터(TR2)를 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다. 상기 제 1 트랜지스터(TR1)는 동작 전압이 1V 이상인 상대적으로 고전압(high Vdd)이 인가되는 고전압 트랜지스터일 수 있고, 상기 제 2 트랜지스터(TR2)는 동작 전압이 1V 미만인 상대적으로 저전압(lowh Vdd)이 인가되는 저전압 트랜지스터일 수 있다. 상기 제 1 트랜지스터(TR1)의 문턱 전압은 상기 제 2 트랜지스터(TR2)의 문턱 전압보다 클 수 있다. 일 예로, 상기 제 1 트랜지스터(TR1)는 반도체 소자의 입출력 트랜지스터(I/O transistor)일 수 있고, 상기 제 2 트랜지스터(TR2)는 반도체 소자의 로직 셀(logic cell)을 구성하는 트랜지스터일 수 있다. 상기 제 1 트랜지스터(TR1)와 상기 제 2 트랜지스터(TR2)는 모두 NMOSFET이거나 모두 PMOSFET일 수 있다. 다른 실시예에 있어서, 상기 제 1 트랜지스터(TR1) 및 상기 제 2 트랜지스터(TR2) 중 하나는 NMOSFET이고 다른 하나는 PMOSFET일 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 기판(100)으로부터 z 방향으로 돌출된 핀 부분(Fin portion: FN) 포함할 수 있다. 상기 핀 부분(FN)은 제 1 채널 영역(CH1)을 사이에 두고 x 방향으로 상호 이격된 제 1 소스/드레인 영역들(SD1)을 포함할 수 있다. 상기 제 1 채널 영역(CH1)은 상기 제 1 소스/드레인 영역들(SD1)보다 폭이 좁을 수 있다.
상기 핀 부분(FN)은 상기 기판(100) 상에 차례로 적층된 제 1 하부 반도체 패턴(111) 및 제 1 상부 반도체 패턴(121)을 포함할 수 있다. 즉, 상기 제 1 채널 영역(CH1)은 상기 제 1 하부 반도체 패턴(111) 및 상기 제 1 상부 반도체 패턴(121)을 포함할 수 있다. 상기 제 1 하부 반도체 패턴(111)의 물질 및 제 1 상부 반도체 패턴(121)의 물질은 각각 표 1의 제 1 반도체층의 물질 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 제 1 하부 반도체 패턴(111)은 상기 제 1 상부 반도체 패턴(121)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 제 1 채널 영역(CH1) 상에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 제공될 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 채널 영역(CH1)의 측벽 및 상면을 따라 연장될 수 있다. 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 게이트 절연막(GD1)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 게이트 전극(GE1)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
상기 제 1 채널 영역(CH1)은 상기 기판(100)과 직접 연결될 수 있다. 즉, 상기 제 1 하부 반도체 패턴(111)의 하면은 상기 기판(100)의 상면과 접할 수 있다. 따라서, 상기 제 1 트랜지스터(TR1)의 채널은 바디(body), 즉, 상기 기판(100)에 전기적으로 연결될 수 있다. 이와 같은 바디 콘택 구조는 상기 제 1 트랜지스터(TR1)의 동작 시 발생되는 핫 캐리어 효과(Hot Carrier Effect)를 완화할 수 있다. 일반적으로, 집적도의 증가에 따라 채널 길이가 짧아지는 경우, 드레인 접합에서 캐리어들에 가해지는 최대 전계는 증가된다. 그 결과 캐리어들은 충돌 이온화(Impact Ionization)를 일으킬 수 있을 정도로 충분히 큰 운동에너지를 갖는 핫 캐리어가 될 수 있다. 이와 같은 핫 캐리어들은 이차 전자-정공 쌍(secondary electron-hole pair)을 생성하고, 생성된 이차 전자-정공 쌍에 의하여 트랜지스터의 특성이 열화될 수 있다. 본 발명의 제 1 트랜지스터(TR1)는 상대적으로 고전압이 인가되는 트랜지스터로, 이와 같은 핫 캐리어 효과에 취약하다. 본 발명의 일 실시예에 따르면, 상기 제 1 채널 영역(CH1)은 상기 기판(100)에 접속되고, 그 결과 핫 캐리어들에 의하여 생성된 전하들이 상기 기판(100)으로 용이하게 배출될 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 게이트 전극(GE2) 및 상기 제 2 게이트 절연막(GD2)을 사이에 두고 상기 기판(100)과 이격된 제 2 채널 영역(CH2)을 포함할 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)의 단면은 사각형일 수 있으나 이에 한정되지 않는다. 상기 제 2 채널 영역(CH2) 상에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 제공될 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 제 2 상부 반도체 패턴(122)과 상기 기판(100) 사이의 갭 영역(GA)으로 연장될 수 있다. 즉, 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 채널 영역(CH2)의 상면, 하면, 및 측면을 덮을 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 채널 영역(CH2)의 외주면을 둘러싸고, 상기 제 2 채널 영역(CH2)은 상기 제 2 게이트 전극(GE2)을 관통할 수 있다. 상기 제 2 채널 영역(CH2)의 하면은 상기 제 1 상부 반도체 패턴(121)과 상기 제 1 하부 반도체 패턴(111) 사이의 계면과 실질적으로 동일 레벨일 수 있다.
상기 제 2 게이트 절연막(GD2)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 2 게이트 절연막(GD2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 2 게이트 전극(GE2)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상기 제 2 게이트 전극(GE2)은 상기 제 1 게이트 전극(GE1)과 일함수가 다를 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 채널 영역(CH2)을 사이에 두고 x 방향으로 상호 이격된 제 2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제 2 채널 영역(CH2)은 상기 제 2 소스/드레인 영역들(SD2)보다 폭이 좁을 수 있다. 상기 제 2 소스/드레인 영역들(SD2)은 상기 기판(100) 상에 차례로 적층된 잔류 반도체 패턴들(113) 및 상기 잔류 반도체 패턴들(113) 상의 제 2 상부 반도체 패턴(122)을 포함할 수 있다. 상기 잔류 반도체 패턴들(113)은 상기 제 2 게이트 전극(GE2)을 사이에 두고 x 방향으로 상호 이격될 수 있다. 상기 잔류 반도체 패턴들(113) 및 제 2 상부 반도체 패턴(122)의 물질은 각각 표 1의 제 1 반도체층 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 2 상부 반도체 패턴(122)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제 2 소스/드레인 영역들(SD2)의 하부, 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 1 하부 반도체 패턴(111)과 동일한 물질을 포함할 수 있고, 상기 제 2 상부 반도체 패턴(122)은 상기 제 1 상부 반도체 패턴(121)과 동일한 물질을 포함할 수 있다. 즉, 상기 제 1 채널 영역(CH1)은 상기 제 2 채널 영역(CH2)과 동일한 물질을 포함하는 제 1 하부 반도체 패턴(111) 및 상기 제 2 채널 영역(CH2)과 다른 물질을 포함하는 제 1 상부 반도체 패턴(121)을 포함할 수 있다.
상기 제 2 트랜지스터(TR2)는 게이트-올-어라운드(Gate-All-Around)구조일 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어 또는 나노 튜브일 수 있다. 이와 같은 상기 제 2 채널 영역(CH2)의 구조는 제 2 트랜지스터(TR2)의 단 채널 효과(short channel effect)를 완화할 수 있다. 즉, 상기 제 2 채널 영역(CH2)은 그의 상면 및 측면뿐 아니라 하면까지 상기 제 2 트랜지스터(TR2)의 채널로 사용될 수 있어, 채널 폭이 증가된다. 일반적으로, 집적도의 증가에 따라 채널 폭이 짧아지고 그에 따라 게이트에 의하여 제어되는 채널 영역에 있는 전하의 양이 감소된다. 그 결과, 트랜지스터의 문턱 전압이 증가될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 채널 영역(CH2)은 게이트-올-어라운드 구조를 가지며, 그 결과 단 채널 효과를 완화할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도이다. 도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면들, 도 10a는 도 7의 A-A'선 및 B-B'선에 따른 단면도이고 도 10b는 도 7의 C-C'선 및 D-D'선에 따른 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 9, 도 10a 및 도 10b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제 2 트랜지스터(TR2)는 라운드된 표면을 갖는 제 2 채널 영역(CH2)을 포함할 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)의 단면은 원형 또는 타원형일 수 있다. 도 9에 도시된 바와 같이, 도 6을 참조하여 설명된 결과물 상에 표면 가공 공정을 수행하여 라운드된 표면을 갖는 제 2 상부 반도체 패턴(123)이 형성될 수 있다. 일 예로, 상기 표면 가공 공정은 도 6의 결과물을 HCl을 포함하는 가스에 노출시키는 공정 및 H2 분위기에서 어닐링하는 공정을 포함할 수 있다.
도 11 내지 도 17는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 18a는 도 17의 A-A'선 및 B-B'선에 따른 단면도이다. 도 18b는 도 17의 C-C'선 및 D-D'선에 따른 단면도이다.
도 11을 참조하여, 기판(100) 상에 제 1 반도체층(110) 및 제 2 반도체층(120)이 차례로 형성될 수 있다. 상기 기판(100)은 제 1 영역 및 제 2 영역을 포함할 수 있다. 본 실시예에 있어서, 상기 제 1 영역은 PMOSFET 영역(PR)일 수 있고 상기 제 2 영역은 NMOSFET 영역(NR)일 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다.
상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 제 1 반도체층(110)을 식각하는 공정에서, 상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 상기 제 2 반도체층(120)의 식각 속도에 대한 상기 제 1 반도체층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 표 1 중 선택된 하나 일 수 있다.
상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 동일 챔버에서 연속적으로 형성될 수 있다. 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고 상기 기판(100)의 전면에 콘포멀하게 성장될 수 있다. 본 실시예에 있어서, 상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)보다 두껍게 형성될 수 있다.
상기 제 2 반도체층(120) 상에 제 1 마스크 패턴들(181, 182)이 형성될 수 있다. 설명의 간소화를 위하여 상기 PMOSFET 영역(PR) 상의 제 1 마스크 패턴(181) 및 상기 NMOSFET 영역(NR) 상의 제 2 마스크 패턴(182)을 동일한 형상으로 도시하였으나, 이에 한정되지 않는다. 상기 제 1 마스크 패턴들(181, 182)은 x 방향으로 서로 이격된 양 단부들(edge portions:EP)의 폭이 양 단부들(EP) 사이의 중앙부(center portion:CP)보다 클 수 있다. 상기 제 1 마스크 패턴들(181, 182)은 포토 레지스트, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 마스크 패턴들(181, 182)은 CVD 공정으로 형성될 수 있다.
도 12를 참조하여, 상기 제 1 마스크 패턴들(181, 182)을 식각 마스크로 패터닝 공정이 수행될 수 있다. 그 결과, 상기 PMOSFET 영역(PR) 상에 제 1 하부 반도체 패턴(111) 및 상기 제 1 하부 반도체 패턴(111) 상의 제 1 상부 반도체 패턴(121)이 형성되고, 상기 NMOSFET 영역(NR) 상에 제 2 하부 반도체 패턴(112) 및 상기 제 2 하부 반도체 패턴(112) 상의 제 2 상부 반도체 패턴(122)이 형성될 수 있다. 상기 제 1 하부 반도체 패턴(111) 및 제 1 상부 반도체 패턴(121)은 상기 PMOSFET 영역(PR) 상의 제 1 마스크 패턴(181)의 형상을 따라 양 단부들의 폭이 중심부보다 크게 형성될 수 있다. 상기 제 2 하부 반도체 패턴(112) 및 제 2 상부 반도체 패턴(122)은 상기 NMOSFET 영역(NR) 상의 제 1 마스크 패턴(182)의 형상을 따라 양 단부들의 폭이 중심부보다 크도록 형성될 수 있다. 상기 패터닝 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 패터닝 공정은 이방성 건식 식각 공정을 포함할 수 있다. 상기 패터닝 공정 후, 상기 제 1 마스크 패턴들(181, 182)은 제거될 수 있다. 일 예로 상기 제 1 마스크 패턴들(181, 182)의 제거 공정은 애싱 공정 또는 습식 식각 공정을 포함할 수 있다.
도 13을 참조하여, 상기 기판(100) 상에 상기 제 1 상부 반도체 패턴(121)의 상면 및 상기 제 2 상부 반도체 패턴(122)의 상면을 노출하는 층간 절연막(185)이 형성될 수 있다. 상기 층간 절연막(185)의 형성 공정은 CVD 공정에 의하여 상기 기판(100) 상에 절연막을 형성한 후, 평탄화 공정에 의하여 상기 제 1 상부 반도체 패턴(121)의 상면 및 상기 제 2 상부 반도체 패턴(122)의 상면을 노출하는 공정을 포함할 수 있다. 일 예로, 상기 층간 절연막(185)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 14를 참조하여, 상기 층간 절연막(185)이 형성된 결과물 상에, 상기 제 1 상부 반도체 패턴(121)의 양 단부들 및 상기 제 2 상부 반도체 패턴(122)의 양 단부들을 덮는 제 2 마스크 패턴들(183)이 형성될 수 있다. 상기 제 2 마스크 패턴들(183)은 상기 제 1 상부 반도체 패턴(121)의 중앙부 및 상기 제 2 상부 반도체 패턴(122)의 중앙부를 노출할 수 있다. 상기 제 2 마스크 패턴들(183)은 포토 레지스트, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 15를 참조하여, 상기 제 2 마스크 패턴들(183)에 의하여 노출된 상기 층간 절연막(185)의 일부가 제거될 수 있다. 일 예로, 상기 제거 공정은 상기 제 2 마스크 패턴들(183)을 식각 마스크로하는 건식 및/또는 습식 식각 공정을 포함할 수 있다. 상기 제거 공정은 상기 제 1 하부 반도체 패턴(111), 상기 제 1 상부 반도체 패턴(121), 상기 제 2 하부 반도체 패턴(112), 및 상기 제 2 상부 반도체 패턴(122)의 식각을 최소화하며 상기 제 2 마스크 패턴들(183)에 의하여 노출된 상기 층간 절연막(185)을 제거할 수 있는 식각 레시피로 수행될 수 있다. 그 결과, 상기 층간 절연막(185)이 제거된 부분에 리세스 영역(RS)이 형성될 수 있다. 상기 PMOSFET 영역(PR) 상에서, 상기 리세스 영역(RS)은 상기 제 2 마스크 패턴들(183)에 의하여 덮힌 상기 층간 절연막(185)의 측벽, 상기 기판(100)의 상면, 제 1 하부 반도체 패턴(111)의 측벽, 상기 제 1 상부 반도체 패턴(121)의 측벽에 의하여 정의된 영역일 수 있다. 상기 NMOSFET 영역(NR) 상에서, 상기 리세스 영역(RS)은 상기 제 2 마스크 패턴들(183)에 의하여 덮힌 상기 층간 절연막(185)의 측벽, 상기 기판(100)의 상면, 제 2 하부 반도체 패턴(112)의 측벽, 상기 제 2 상부 반도체 패턴(122)의 측벽에 의하여 정의된 영역일 수 있다. 즉, 상기 리세스 영역(RS)은 상기 PMOSFET 영역(PR)에서 상기 제 1 하부 반도체 패턴(111)의 측벽 및 상기 제 1 상부 반도체 패턴(121)의 측벽을 노출하고, 상기 NMOSFET 영역(NR)에서 상기 제 2 하부 반도체 패턴(112)의 측벽 및 상기 제 2 상부 반도체 패턴(122)의 측벽을 노출할 수 있다. 상기 리세스 영역(RS)의 형성 후, 상기 제 2 마스크 패턴들(183)은 제거될 수 있다.
도 16을 참조하여, 상기 PMOSFET 영역(PR)을 덮는 제 3 마스크 패턴(184)이 형성될 수 있다. 일 예로, 상기 제 3 마스크 패턴(184)은 실리콘 질화물, 실리콘 산화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 3 마스크 패턴(184)은 상기 NMOSFET 영역(NR)을 노출할 수 있다.
상기 제 3 마스크 패턴(184)에 의하여 노출된 상기 NMOSFET 영역(NR) 상의 제 2 하부 반도체 패턴(112)의 일부가 제거되어 상기 리세스 영역(RS)이 상기 제 2 상부 반도체 패턴(122) 아래로 연장된 갭 영역(GA)이 형성될 수 있다. 그 결과, 상기 제 2 하부 반도체 패턴(112)은 상기 층간 절연막(185)에 의하여 그 측벽이 덮여 있는 부분이 잔류된 잔류 반도체 패턴들(113)이 될 수 있다. 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 2 상부 반도체 패턴(122)의 양 단부들 아래에 잔류하고, 상기 양 단부들 사이의 중앙부에는 잔류하지 않을 수 있다. 상기 갭 영역(GA)은 상기 제 2 상부 반도체 패턴(122)의 하면 및 상기 잔류 반도체 패턴들(113)의 측벽에 의하여 정의된 영역일 수 있다.
상기 제거 공정은 상기 제 2 상부 반도체 패턴(122)의 식각을 최소화하며 상기 제 2 하부 반도체 패턴(112)을 제거할 수 있는 선택적 식각 레시피로 수행될 수 있다. 일 예로, 상기 제 2 상부 반도체 패턴(122)이 실리콘을 포함하고, 상기 제 2 하부 반도체 패턴(112)이 실리콘-게르마늄을 포함하는 경우, 상기 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)을 더 포함할 수 있다. 상기 고전압 영역(HG)은 상기 제 3 마스크 패턴(184)에 의하여 덮여있으므로, 상기 식각 공정으로부터 보호될 수 있다. 상기 제 3 마스크 패턴(184)은 상기 식각 공정 이후 제거될 수 있다.
도 17, 도 18a 및 도 18b를 참조하여, 상기 PMOSFET 영역(PR)에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 형성되고, 상기 NMOSFET 영역(NR)에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 형성될 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 상부 반도체 패턴(121)의 연장방향과 실질적으로 수직한 방향(y 방향)으로 연장할 수 있고, 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 상부 반도체 패턴(122)의 연장 방향과 실질적으로 수직한 방향(y 방향)으로 연장할 수 있다. 상기 제 1 게이트 전극(GE1)은 상기 제 1 상부 반도체 패턴(121)의 중앙부를 덮고 양 단부를 노출할 수 있다. 상기 제 2 게이트 전극(GE2)은 상기 제 2 상부 반도체 패턴(122)의 중앙부를 덮고 양 단부를 노출할 수 있다.
상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 하부 반도체 패턴(111) 및 상기 제 1 상부 반도체 패턴(121)의 측벽을 따라 연장될 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 갭 영역(GA)으로 연장되어 상기 제 2 상부 반도체 패턴(122)의 하면을 덮을 수 있다.
상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다.
상기 제 1 게이트 전극(GE1) 및 상기 제 2 게이트 전극(GE2)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 제 1 게이트 전극(GE1) 및 상기 제 2 게이트 전극(GE2)은 일함수가 서로 다를 수 있다.
상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)은 증착 공정 및 패터닝 공정에 의하여 형성될 수 있다. 일 예로, 상기 증착 공정은 CVD 또는 스퍼터링 공정일 수 있다. 다른 실시예에 있어서, 상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)은 더미 패턴을 이용한 리플레이스(replacement) 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 상부 반도체 패턴들(121, 122)을 덮는 더미 패턴이 형성된 후, 상기 더미 패턴은 상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)로 교체될 수 있다. 이 경우, 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)의 형성은 다마신(damascene) 공정을 포함할 수 있다.
도 11 내지 도 17을 참조하여 설명된 공정들의 결과, 상기 PMOSFET 영역(PR)에 제 1 트랜지스터(TR1)가 형성되고 상기 NMOSFET 영역(NR)에 제 2 트랜지스터(TR2)가 형성될 수 있다. 상기 제 1 트랜지스터(TR1)는 상기 기판(100)으로부터 돌출된 핀(fin) 형태의 제 1 채널 영역(CH1)을 포함하는 핀 전계 효과 트랜지스터(Fin FET)일 수 있다. 상기 제 2 트랜지스터(TR2)는 상기 기판(100)과 이격되고 상기 제 2 게이트 전극(GE2)에 의하여 그의 외주면이 둘러싸인 제 2 채널 영역(CH2)을 포함하는 게이트-올-어라운드(Gate-All-Around) 전계 효과 트랜지스터일 수 있다. 본 발명의 일 실시예에 따르면, 선택적 에피 성장(selective epitaxial growth) 및/또는 SOI(silicon on insulator) 기판의 사용 없이 용이하게 핀 전계 효과 트랜지스터와 게이트-올-어라운드 전계 효과 트랜지스터를 동시에 형성할 수 있다.
도 17, 도 18a, 및 도 18b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 본 발명의 일 실시예에 따른 반도체 소자는 기판(100)의 PMOSFET 영역(PR) 상의 제 1 트랜지스터(TR1) 및 상기 기판(100)의 NMOSFET 영역(NR) 상의 제 2 트랜지스터(TR2)를 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다. 상기 제 1 트랜지스터(TR1)는 PMOS 트랜지스터일 수 있고, 상기 제 2 트랜지스터(TR2)는 NMOS 트랜지스터일 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 기판(100)으로부터 z 방향으로 돌출된 핀 부분(Fin portion: FN) 포함할 수 있다. 상기 핀 부분(FN)은 제 1 채널 영역(CH1)을 사이에 두고 x 방향으로 상호 이격된 제 1 소스/드레인 영역들(SD1)을 포함할 수 있다. 상기 제 1 채널 영역(CH1)은 상기 제 1 소스/드레인 영역들(SD1)보다 폭이 좁을 수 있다.
상기 핀 부분(FN)은 상기 기판(100) 상에 차례로 적층된 제 1 하부 반도체 패턴(111) 및 제 1 상부 반도체 패턴(121)을 포함할 수 있다. 즉, 상기 제 1 채널 영역(CH1)은 상기 제 1 하부 반도체 패턴(111) 및 상기 제 1 상부 반도체 패턴(121)을 포함할 수 있다. 상기 제 1 하부 반도체 패턴(111)의 물질 및 제 1 상부 반도체 패턴(121)의 물질은 각각 표 1의 제 1 반도체층의 물질 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 제 1 하부 반도체 패턴(111)은 상기 제 1 상부 반도체 패턴(121)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 제 1 채널 영역(CH1) 상에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 제공될 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 채널 영역(CH1)의 측벽 및 상면을 따라 연장될 수 있다. 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 게이트 절연막(GD1)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 게이트 전극(GE1)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
상기 제 1 채널 영역(CH1)은 상기 기판(100)과 직접 연결될 수 있다. 즉, 상기 제 1 하부 반도체 패턴(111)의 하면은 상기 기판(100)의 상면과 접할 수 있다. 따라서, 상기 제 1 트랜지스터(TR1)의 채널은 바디(body), 즉, 상기 기판(100)에 전기적으로 연결될 수 있다. 이와 같은 바디 콘택 구조는 상기 제 1 트랜지스터(TR1)의 동작 시 발생되는 핫 캐리어 효과(Hot Carrier Effect)를 완화할 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 게이트 전극(GE2) 및 상기 제 2 게이트 절연막(GD2)을 사이에 두고 상기 기판(100)과 이격된 제 2 채널 영역(CH2)을 포함할 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)의 단면은 측면에 비하여 상면 및 하면이 넓은 직사각형일 수 있으나 이에 한정되지 않는다. 다른 실시예에 있어서, 상기 제 2 채널 영역(CH2)은 도 8b에 도시된 형상과 동일할 수 있다.
상기 제 2 채널 영역(CH2) 상에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 제공될 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 제 2 상부 반도체 패턴(122)과 상기 기판(100) 사이의 갭 영역(GA)으로 연장될 수 있다. 즉, 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 채널 영역(CH2)의 상면, 하면, 및 측면을 덮을 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 채널 영역(CH2)의 외주면을 둘러싸고, 상기 제 2 채널 영역(CH2)은 상기 제 2 게이트 전극(GE2)을 관통할 수 있다. 상기 제 2 채널 영역(CH2)의 하면은 상기 제 1 상부 반도체 패턴(121)과 상기 제 1 하부 반도체 패턴(111) 사이의 계면과 실질적으로 동일 레벨일 수 있다.
상기 제 2 게이트 절연막(GD2)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 2 게이트 절연막(GD2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 2 게이트 전극(GE2)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상기 제 2 게이트 전극(GE2)은 상기 제 1 게이트 전극(GE1)과 일함수가 다를 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 채널 영역(CH2)을 사이에 두고 x 방향으로 상호 이격된 제 2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제 2 채널 영역(CH2)은 상기 제 2 소스/드레인 영역들(SD2)보다 폭이 좁을 수 있다. 상기 제 2 소스/드레인 영역들(SD2)은 상기 기판(100) 상에 차례로 적층된 잔류 반도체 패턴들(113) 및 상기 잔류 반도체 패턴들(113) 상의 제 2 상부 반도체 패턴(122)을 포함할 수 있다. 상기 잔류 반도체 패턴들(113)은 상기 제 2 게이트 전극(GE2)을 사이에 두고 x 방향으로 상호 이격될 수 있다. 상기 잔류 반도체 패턴들(113) 및 제 2 상부 반도체 패턴(122)의 물질은 각각 표 1의 제 1 반도체층 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 2 상부 반도체 패턴(122)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제 2 소스/드레인 영역들(SD2)의 하부, 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 1 하부 반도체 패턴(111)과 동일한 물질을 포함할 수 있고, 상기 제 2 상부 반도체 패턴(122)은 상기 제 1 상부 반도체 패턴(121)과 동일한 물질을 포함할 수 있다. 즉, 상기 제 1 채널 영역(CH1)은 상기 제 2 채널 영역(CH2)과 동일한 물질을 포함하는 제 1 하부 반도체 패턴(111) 및 상기 제 2 채널 영역(CH2)과 다른 물질을 포함하는 제 1 상부 반도체 패턴(121)을 포함할 수 있다.
상기 제 2 트랜지스터(TR2)는 게이트-올-어라운드(Gate-All-Around)구조일 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어 또는 나노 튜브일 수 있다. 이와 같은 상기 제 2 채널 영역(CH2)의 구조는 제 2 트랜지스터(TR2)의 단 채널 효과(short channel effect)를 완화할 수 있다.
상기 제 1 채널 영역(CH1)은 전체 표면적 중 상면보다 측벽의 비율이 크다. 상기 제 1 채널 영역(CH1)의 측벽은 (110) 결정면일 수 있다. 상기 제 2 채널 영역(CH2)은 상기 제 1 채널 영역(CH1)에 비하여 전체 표면적 중 상면 및 하면의 비율이 크다. 상기 제 2 채널 영역(CH2)의 상면 및 하면은 (100) 결정면일 수 있다. 캐리어의 이동도(mobility:μ) 캐리어의 종류 및 격자의 배향에 따라 다음과 같다.
μelectron (100)> μelctron (111)> μelectron (110)
μhole (110) > μhole (111) > μhole (100)
즉, 전자의 경우 (100)면에서 가장 이동도가 높고, 홀의 경우 (110) 면에서 가장 이동도가 높다. 본 발명의 제 1 트랜지스터(TR1)는 PMOS 트랜지스터로 홀(hole)이 다수 캐리어이다. 따라서, (110)면인 측벽의 비율이 상대적으로 큰 상기 제 1 채널 영역(CH1)에 의하여 상기 제 1 트랜지스터(TR1)의 이동도가 증가될 수 있다. 본 발명의 제 2 트랜지스터(TR2)는 NMOS 트랜지스터로 전자(electron)가 다수 캐리어이다. 따라서, (100)면인 상면 및 하면의 비율이 상기 제 1 채널 영역(CH1)보다 큰 상기 제 2 채널 영역(CH2)에 의하여 제 2 트랜지스터(TR2)의 이동도가 증가될 수 있다.
도 20a 및 도 20b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면들, 도 20a는 도 17의 A-A'선 및 B-B'선에 따른 단면도이고 도 20b는 도 17의 C-C'선 및 D-D'선에 따른 단면도이다. 도 19는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 20a 및 도 20b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제 2 트랜지스터(TR2)는 라운드된 표면을 갖는 제 2 채널 영역(CH2)을 포함할 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)의 단면은 타원형일 수 있다. 도 19에 도시된 바와 같이, 도 16을 참조하여 설명된 결과물 상에 표면 가공 공정을 수행하여 라운드된 표면을 갖는 제 2 상부 반도체 패턴(123)이 형성될 수 있다. 일 예로, 상기 표면 가공 공정은 도 6의 결과물을 HCl을 포함하는 가스에 노출시키는 공정 및 H2 분위기에서 어닐링하는 공정을 포함할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 22a는 도 21의 A-A'선 및 B-B'선에 따른 단면도이고, 도 22b는 도 21의 C-C'선 및 D-D'선에 따른 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
본 발명의 일 실시예에 따른 반도체 소자는 기판(100)의 제 1 영역(R1) 상의 제 1 트랜지스터(TR1) 및 상기 기판(100)의 제 2 영역(R2) 상의 제 2 트랜지스터(TR2)를 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다. 일 예로, 상기 제 1 영역(R1)은 고전압 영역이고 상기 제 2 영역(R2)은 저전압 영역일 수 있다. 다른 실시예에서, 상기 제 1 영역(R1)은 PMOSFET 영역이고 상기 제 2 영역(R2)은 NMOSFET 영역일 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 기판(100)으로부터 z 방향으로 돌출된 핀 부분(Fin portion: FN) 포함할 수 있다. 상기 핀 부분(FN)은 제 1 채널 영역(CH1)을 사이에 두고 x 방향으로 상호 이격된 제 1 소스/드레인 영역들(SD1)을 포함할 수 있다. 상기 제 1 채널 영역(CH1)은 상기 제 1 소스/드레인 영역들(SD1)보다 폭이 좁을 수 있다.
상기 핀 부분(FN)은 상기 기판(100) 상에 제 1 하부 반도체 패턴들(111, 115, 117) 및 제 1 상부 반도체 패턴들(121, 125, 128)이 교대로 반복 적층된 구조일 수 있다. 설명의 간소화를 위하여 상기 제 1 하부 반도체 패턴들(111, 115, 117) 및 상기 제 1 상부 반도체 패턴들(121, 125, 128)은 3회 반복하여 적층된 것으로 도시하였으나, 이에 한정되지 않으며 2회이거나 4회 이상 반복하여 적층될 수 있다. 상기 제 1 하부 반도체 패턴들(111, 115, 117)의 물질 및 제 1 상부 반도체 패턴들(121, 125, 128)의 물질은 각각 표 1의 제 1 반도체층의 물질 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 제 1 하부 반도체 패턴들(111,115,117)은 상기 제 1 상부 반도체 패턴들(121,125,128)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 제 1 채널 영역(CH1) 상에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 제공될 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 채널 영역(CH1)의 측벽 및 상면을 따라 연장될 수 있다. 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 게이트 절연막(GD1)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 게이트 전극(GE1)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
상기 제 1 채널 영역(CH1)은 상기 기판(100)과 직접 연결될 수 있다. 즉, 상기 제 1 하부 반도체 패턴(111)의 하면은 상기 기판(100)의 상면과 접할 수 있다. 따라서, 상기 제 1 트랜지스터(TR1)의 채널은 바디(body), 즉, 상기 기판(100)에 전기적으로 연결될 수 있다. 이와 같은 바디 콘택 구조는 상기 제 1 트랜지스터(TR1)의 동작 시 발생되는 핫 캐리어 효과(Hot Carrier Effect)를 완화할 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 게이트 전극(GE2) 및 상기 제 2 게이트 절연막(GD2)을 사이에 두고 상기 기판(100)과 이격된 제 2 채널 영역(CH2)을 포함할 수 있다. 상기 제 2 채널 영역(CH2)은 제 2 상부 반도체 패턴들(122, 126,129)을 포함할 수 있다. 설명의 간소화를 위하여 상기 제 2 상부 반도체 패턴들(122, 126,129)은 세 층이 도시되었으나 이에 한정되지 않고, 2층이거나 4층 이상일 수 있다. 상기 제 2 상부 반도체 패턴(122)과 상기 기판(100) 사이 및 상기 제 2 상부 반도체 패턴들(122, 125, 129) 사이에 갭 영역들(GA)이 제공될 수 있다. 상기 제 2 채널 영역(CH2) 상에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 제공될 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 갭 영역들(GA)으로 연장될 수 있다.
상기 제 2 게이트 절연막(GD2)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 2 게이트 절연막(GD2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 2 게이트 전극(GE2)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 채널 영역(CH2)을 사이에 두고 x 방향으로 상호 이격된 제 2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제 2 채널 영역(CH2)은 상기 제 2 소스/드레인 영역들(SD2)보다 폭이 좁을 수 있다. 상기 제 2 소스/드레인 영역들(SD2)은 상기 기판(100) 상에 교대로 반복 적층된 잔류 반도체 패턴들(113, 116, 118) 및 상기 제 2 상부 반도체 패턴들(122, 126, 129)을 포함할 수 있다. 상기 잔류 반도체 패턴들(113, 116, 118) 각각은 상기 제 2 게이트 전극(GE2)을 사이에 두고 x 방향으로 상호 이격될 수 있다. 상기 잔류 반도체 패턴들(113, 116, 118) 및 제 2 상부 반도체 패턴들(122, 126, 129)의 물질은 각각 표 1의 제 1 반도체층 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 잔류 반도체 패턴들(113, 116, 118)은 상기 제 2 상부 반도체 패턴들(122, 126, 129)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 제 2 트랜지스터(TR2)는 게이트-올-어라운드(Gate-All-Around)구조일 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어들 또는 나노 튜브들일 수 있다. 이와 같은 상기 제 2 채널 영역(CH2)의 구조는 제 2 트랜지스터(TR2)의 단 채널 효과(short channel effect)를 완화할 수 있다.
상기 제 1 트랜지스터(TR1)는 복수의 제 1 하부 반도체 패턴들(111, 115,117) 및 복수의 제 1 상부 반도체 패턴들(121, 125,128)을 포함하므로, (110)면을 갖는 측벽의 비율이 증가될 수 있고 그 결과, 전하의 이동도가 증대될 수 있다. 상기 제 2 트랜지스터(TR2)는 복수의 제 2 상부 반도체 패턴들(122, 126,129)을 포함하므로, (100)면을 갖는 상면 및 하면의 비율이 증가될 수 있고 그 결과, 전하의 이동도가 증대될 수 있다. 그에 따라 상기 제 1 트랜지스터(TR1) 및 상기 제 2 트랜지스터(TR2)의 온-커런트(On-Current)가 향상될 수 있다.
도 23a 및 도 23b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면들, 도 23a는 도 21의 A-A'선 및 B-B'선에 따른 단면도이고 도 23b는 도 21의 C-C'선 및 D-D'선에 따른 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 23a 및 도 23b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제 2 트랜지스터(TR2)는 라운드된 표면을 갖는 제 2 채널 영역(CH2)을 포함할 수 있다. 상기 제 2 채널 영역(CH2)은 복수의 제 2 상부 반도체 패턴들(123, 127, 124)을 포함할 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)의 단면은 타원형일 수 있다. 상기 제 2 채널 영역(CH2)의 라운드된 표면은 표면 가공 공정을 수행하여 형성될 수 있다. 일 예로, 상기 표면 가공 공정은 HCl을 포함하는 가스에 노출시키는 공정 및 H2 분위기에서 어닐링하는 공정을 포함할 수 있다.
도 24 내지 도 29 및 도 31은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 30a는 도 29의 A-A'선 및 B-B'선에 따른 단면도이다. 도 30b는 도 29의 C-C'선 및 D-D'선에 따른 단면도이다. 도 32a는 도 31의 A-A'선 및 B-B'선에 따른 단면도이다. 도 32b는 도 31의 C-C'선 및 D-D'선에 따른 단면도이다.
도 24를 참조하여, 기판(100) 상에 제 1 반도체층(110) 및 제 2 반도체층(120)이 차례로 형성될 수 있다. 상기 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있다. 일 실시예에 있어서, 상기 제 1 영역(R1)은 고전압 트랜지스터 영역이고 상기 제 2 영역(R2)은 저전압 트랜지스터 영역일 수 있다. 다른 실시예에 있어서, 상기 제 1 영역(R1)은 PMOSFET 영역이고 상기 제 2 영역(R2)은 NMOSFET 영역일 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다.
상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 제 1 반도체층(110)을 식각하는 공정에서, 상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 상기 제 2 반도체층(120)의 식각 속도에 대한 상기 제 1 반도체층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 제 1 반도체층(110)은 상기 제 2 반도체층(120)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 표 1 중 선택된 하나 일 수 있다.
상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 동일 챔버에서 연속적으로 형성될 수 있다. 상기 제 1 반도체층(110) 및 상기 제 2 반도체층(120)은 상기 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고 상기 기판(100)의 전면에 콘포멀하게 성장될 수 있다.
상기 제 2 반도체층(120) 상에 제 1 마스크 패턴들(181, 182)이 형성될 수 있다. 상기 제 1 마스크 패턴들(181, 182)은 x 방향으로 서로 이격된 양 단부들(edge portions:EP)의 폭이 양 단부들(EP) 사이의 중앙부(center portion:CP)보다 클 수 있다. 상기 제 1 영역(R1) 상의 제 1 마스크 패턴(181)의 중앙부(CP)의 폭(W1)은 상기 제 2 영역(R2) 상의 제 1 마스크 패턴(182)의 중앙부(CP)의 폭(W2)보다 클 수 있다. 상기 제 1 마스크 패턴들(181, 182)은 포토 레지스트, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 마스크 패턴들(181, 182)은 CVD 공정으로 형성될 수 있다.
도 25를 참조하여, 상기 제 1 마스크 패턴들(181, 182)을 식각 마스크로 패터닝 공정이 수행될 수 있다. 그 결과, 상기 제 1 영역(R1) 상에 제 1 하부 반도체 패턴(111) 및 상기 제 1 하부 반도체 패턴(111) 상의 제 1 상부 반도체 패턴(121)이 형성되고, 상기 제 2 영역(R2) 상에 제 2 하부 반도체 패턴(112) 및 상기 제 2 하부 반도체 패턴(112) 상의 제 2 상부 반도체 패턴(122)이 형성될 수 있다. 상기 제 1 하부 반도체 패턴(111) 및 제 1 상부 반도체 패턴(121)은 상기 제 1 영역(R1) 상의 제 1 마스크 패턴(181)의 형상을 따라 양 단부들의 폭이 중심부보다 크게 형성될 수 있다. 상기 제 2 하부 반도체 패턴(112) 및 제 2 상부 반도체 패턴(122)은 상기 제 2 영역(R2) 상의 제 1 마스크 패턴(182)의 형상을 따라 양 단부들의 폭이 중심부보다 크도록 형성될 수 있다. 상기 패터닝 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 패터닝 공정은 이방성 건식 식각 공정을 포함할 수 있다. 상기 패터닝 공정 후, 상기 제 1 마스크 패턴들(181, 182)은 제거될 수 있다. 일 예로 상기 제 1 마스크 패턴들(181, 182)의 제거 공정은 애싱 공정 또는 습식 식각 공정을 포함할 수 있다.
도 26을 참조하여, 상기 제 1 상부 반도체 패턴(121)의 상면 및 상기 제 2 상부 반도체 패턴(122)의 상면을 노출하는 층간 절연막(185)이 형성될 수 있다. 상기 층간 절연막(185)의 형성 공정은 CVD 공정에 의하여 상기 기판(100) 상에 절연막을 형성한 후, 평탄화 공정에 의하여 상기 제 1 상부 반도체 패턴(121)의 상면 및 상기 제 2 상부 반도체 패턴(122)의 상면을 노출하는 공정을 포함할 수 있다. 일 예로, 상기 층간 절연막(185)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 27을 참조하여, 상기 층간 절연막(185)이 형성된 결과물 상에, 상기 제 1 상부 반도체 패턴(121)의 양 단부들 및 상기 제 2 상부 반도체 패턴(122)의 양 단부들을 덮는 제 2 마스크 패턴들(183)이 형성될 수 있다. 상기 제 2 마스크 패턴들(183)은 상기 제 1 상부 반도체 패턴(121)의 중앙부 및 상기 제 2 상부 반도체 패턴(122)의 중앙부를 노출할 수 있다. 상기 제 2 마스크 패턴들(183)은 포토 레지스트, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 28을 참조하여, 상기 제 2 마스크 패턴들(183)에 의하여 노출된 상기 층간 절연막(185)의 일부가 제거될 수 있다. 일 예로, 상기 제거 공정은 상기 제 2 마스크 패턴들(183)을 식각 마스크로하는 건식 및/또는 습식 식각 공정을 포함할 수 있다. 상기 제거 공정은 상기 제 1 하부 반도체 패턴(111), 상기 제 1 상부 반도체 패턴(121), 상기 제 2 하부 반도체 패턴(112), 및 상기 제 2 상부 반도체 패턴(122)의 식각을 최소화하며 상기 제 2 마스크 패턴들(183)에 의하여 노출된 상기 층간 절연막(185)을 제거할 수 있는 식각 레시피로 수행될 수 있다. 그 결과, 상기 층간 절연막(185)이 제거된 부분에 리세스 영역(RS)이 형성될 수 있다. 상기 제 1 영역(R1) 상에서, 상기 리세스 영역(RS)은 상기 제 2 마스크 패턴들(183)에 의하여 덮힌 상기 층간 절연막(185)의 측벽, 상기 기판(100)의 상면, 제 1 하부 반도체 패턴(111)의 측벽, 상기 제 1 상부 반도체 패턴(121)의 측벽에 의하여 정의된 영역일 수 있다. 상기 제 2 영역(R2) 상에서, 상기 리세스 영역(RS)은 상기 제 2 마스크 패턴들(183)에 의하여 덮힌 상기 층간 절연막(185)의 측벽, 상기 기판(100)의 상면, 제 2 하부 반도체 패턴(112)의 측벽, 상기 제 2 상부 반도체 패턴(122)의 측벽에 의하여 정의된 영역일 수 있다. 즉, 상기 리세스 영역(RS)은 상기 제 1 영역(R1)에서 상기 제 1 하부 반도체 패턴(111)의 측벽 및 상기 제 1 상부 반도체 패턴(121)의 측벽을 노출하고, 상기 제 2 영역(R2)에서 상기 제 2 하부 반도체 패턴(112)의 측벽 및 상기 제 2 상부 반도체 패턴(122)의 측벽을 노출할 수 있다.
도 29, 도 30a, 및 도 30b를 참조하여, 상기 제 2 마스크 패턴(183)에 의하여 노출된 상기 제 1 영역(R1) 상의 제 1 하부 반도체 패턴(111) 및 상기 제 2 영역(R2) 상의 제 2 하부 반도체 패턴(112)이 식각될 수 있다. 상기 식각 공정은 상기 제 2 하부 반도체 패턴(112)의 중앙부가 상기 제 2 상부 반도체 패턴(122) 아래에서 완전히 제거되나, 상기 제 1 하부 반도체 패턴(111)의 중앙부의 일부 상기 제 1 상부 반도체 패턴(121) 아래에 잔류될 때까지 수행될 수 있다. 상기 제 1 하부 반도체 패턴(111)은 상기 제 2 하부 반도체 패턴(112)보다 폭이 크고, 그 결과, 상기 제 1 하부 반도체 패턴(111)은 그 일부가 상기 제 1 상부 반도체 패턴(121) 아래에 잔류되어 하부 패턴(119)이 될 수 있다. 상기 하부 패턴(119)은 상기 상부 반도체 패턴(121)보다 폭이 좁을 수 있다. 이와는 달리, 상기 제 2 상부 반도체 패턴(122)의 중앙부는 상기 제 2 상부 반도체 패턴(122) 아래에서 완전히 제거되어 상기 리세스 영역(RS)이 상기 제 2 상부 반도체 패턴(122) 아래로 연장된 갭 영역(GA)이 형성될 수 있다. 그 결과, 상기 제 2 하부 반도체 패턴(112)은 상기 층간 절연막(185)에 의하여 그 측벽이 덮여 있는 부분이 잔류된 잔류 반도체 패턴들(113)이 될 수 있다.
상기 제거 공정은 상기 제 1 상부 반도체 패턴(121) 및 상기 제 2 상부 반도체 패턴(122)의 식각을 최소화하며 상기 제 1 하부 반도체 패턴(111) 및 상기 제 2 하부 반도체 패턴(112)을 제거할 수 있는 선택적 식각 레시피로 수행될 수 있다. 일 예로, 상기 제 1 상부 반도체 패턴(121) 및 상기 제 2 상부 반도체 패턴(122)이 실리콘을 포함하고, 상기 제 1 하부 반도체 패턴(111) 및 상기 제 2 하부 반도체 패턴(112)이 실리콘-게르마늄을 포함하는 경우, 상기 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)을 더 포함할 수 있다.
도 31, 도 32a 및 도 32b를 참조하여, 상기 제 1 영역(R1)에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 형성되고, 상기 제 2 영역(R2)에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 형성될 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 상부 반도체 패턴(121)의 연장방향과 실질적으로 수직한 방향(y 방향)으로 연장할 수 있고, 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 상기 제 2 상부 반도체 패턴(122)의 연장 방향과 실질적으로 수직한 방향(y 방향)으로 연장할 수 있다. 상기 제 1 게이트 전극(GE1)은 상기 제 1 상부 반도체 패턴(121)의 중앙부를 덮고 양 단부를 노출할 수 있다. 상기 제 2 게이트 전극(GE2)은 상기 제 2 상부 반도체 패턴(122)의 중앙부를 덮고 양 단부를 노출할 수 있다.
상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 2 게이트 절연막(GD2)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다.
상기 제 1 게이트 전극(GE1) 및 상기 제 2 게이트 전극(GE2)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GE1)과 상기 제 2 게이트 전극(GE2)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 제 1 게이트 전극(GE1) 및 상기 제 2 게이트 전극(GE2)은 일함수가 서로 다를 수 있다.
상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)은 증착 공정 및 패터닝 공정에 의하여 형성될 수 있다. 일 예로, 상기 증착 공정은 CVD 또는 스퍼터링 공정일 수 있다. 다른 실시예에 있어서, 상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)은 더미 패턴을 이용한 리플레이스(replacement) 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 상부 반도체 패턴들(121, 122)을 덮는 더미 패턴이 형성된 후, 상기 더미 패턴은 상기 제 1 및 제 2 게이트 절연막들(GD1, GD2) 및 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)로 교체될 수 있다. 이 경우, 상기 제 1 및 제 2 게이트 전극들(GE1, GE2)의 형성은 다마신(damascene) 공정을 포함할 수 있다.
도 31, 도 32a, 및 도 32b를 다시 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자가 설명된다. 본 발명의 또 다른 실시예에 따른 반도체 소자는 기판(100)의 제 1 영역(R1) 상의 제 1 트랜지스터(TR1) 및 상기 기판(100)의 제 2 영역(R2) 상의 제 2 트랜지스터(TR2)를 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다.
상기 제 1 트랜지스터(TR1)는 상기 기판(100)으로부터 z 방향으로 돌출된 돌출부(ON)를 포함할 수 있다. 상기 돌출부(ON)는 제 1 채널 영역(CH1)을 사이에 두고 x 방향으로 상호 이격된 제 1 소스/드레인 영역들(SD1)을 포함할 수 있다. 상기 제 1 채널 영역(CH1)은 상기 제 1 소스/드레인 영역들(SD1)보다 폭이 좁을 수 있다.
상기 돌출부(ON)은 상기 기판(100) 상에 차례로 적층된 하부 패턴(119) 및 제 1 상부 반도체 패턴(121)을 포함할 수 있다. 즉, 상기 제 1 채널 영역(CH1)은 상기 하부 패턴(119) 및 상기 제 1 상부 반도체 패턴(121)을 포함할 수 있다. 상기 하부 패턴(119)의 물질 및 제 1 상부 반도체 패턴(121)의 물질은 각각 표 1의 제 1 반도체층의 물질 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 하부 패턴(119)은 상기 제 1 상부 반도체 패턴(121)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
상기 제 1 채널 영역(CH1) 상에 제 1 게이트 절연막(GD1) 및 제 1 게이트 전극(GE1)이 차례로 제공될 수 있다. 상기 제 1 게이트 절연막(GD1) 및 상기 제 1 게이트 전극(GE1)은 상기 제 1 채널 영역(CH1)의 측벽 및 상면을 따라 연장될 수 있다. 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 게이트 절연막(GD1)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 게이트 절연막(GD1)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 게이트 전극(GE1)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다.
상기 제 1 채널 영역(CH1)은 상기 기판(100)과 직접 연결될 수 있다. 즉, 상기 제 1 하부 반도체 패턴(111)의 하면은 상기 기판(100)의 상면과 접할 수 있다. 따라서, 상기 제 1 트랜지스터(TR1)의 채널은 바디(body), 즉, 상기 기판(100)에 전기적으로 연결될 수 있다. 이와 같은 바디 콘택 구조는 상기 제 1 트랜지스터(TR1)의 동작 시 발생되는 핫 캐리어 효과(Hot Carrier Effect)를 완화할 수 있다.
상기 하부 패턴(119)의 폭은 상기 제 1 상부 반도체 패턴(121)의 폭보다 작을 수 있다. 그 결과, 상기 제 1 게이트 전극(GE1)은 상기 제 1 상부 반도체 패턴(121)의 하면의 일부를 덮을 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 게이트 전극(GE2) 및 상기 제 2 게이트 절연막(GD2)을 사이에 두고 상기 기판(100)과 이격된 제 2 채널 영역(CH2)을 포함할 수 있다. 상기 제 2 채널 영역(CH2) 상에 제 2 게이트 절연막(GD2) 및 제 2 게이트 전극(GE2)이 차례로 제공될 수 있다. 상기 제 2 게이트 절연막(GD2) 및 상기 제 2 게이트 전극(GE2)은 제 2 상부 반도체 패턴(122)과 상기 기판(100) 사이의 갭 영역(GA)으로 연장될 수 있다.
상기 제 2 게이트 절연막(GD2)은 실리콘 산화막을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 게이트 절연막(GD2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 2 게이트 절연막(GD2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 2 게이트 전극(GE2)은 도핑된 실리콘, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상기 제 2 게이트 전극(GE2)은 상기 제 1 게이트 전극(GE1)과 일함수가 다를 수 있다.
상기 제 2 트랜지스터(TR2)는 상기 제 2 채널 영역(CH2)을 사이에 두고 x 방향으로 상호 이격된 제 2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제 2 채널 영역(CH2)은 상기 제 2 소스/드레인 영역들(SD2)보다 폭이 좁을 수 있다. 상기 제 2 소스/드레인 영역들(SD2)은 상기 기판(100) 상에 차례로 적층된 잔류 반도체 패턴들(113) 및 상기 잔류 반도체 패턴들(113) 상의 제 2 상부 반도체 패턴(122)을 포함할 수 있다. 상기 잔류 반도체 패턴들(113)은 상기 제 2 게이트 전극(GE2)을 사이에 두고 x 방향으로 상호 이격될 수 있다. 상기 잔류 반도체 패턴들(113) 및 제 2 상부 반도체 패턴(122)의 물질은 각각 표 1의 제 1 반도체층 및 제 2 반도체층의 물질에 상응할 수 있다. 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 2 상부 반도체 패턴(122)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제 2 소스/드레인 영역들(SD2)의 하부, 즉, 상기 잔류 반도체 패턴들(113)은 상기 제 1 하부 반도체 패턴(111)과 동일한 물질을 포함할 수 있고, 상기 제 2 상부 반도체 패턴(122)은 상기 제 1 상부 반도체 패턴(121)과 동일한 물질을 포함할 수 있다. 즉, 상기 제 1 채널 영역(CH1)은 상기 제 2 채널 영역(CH2)과 동일한 물질을 포함하는 제 1 하부 반도체 패턴(111) 및 상기 제 2 채널 영역(CH2)과 다른 물질을 포함하는 제 1 상부 반도체 패턴(121)을 포함할 수 있다.
상기 제 2 트랜지스터(TR2)는 게이트-올-어라운드(Gate-All-Around)구조일 수 있다. 일 예로, 상기 제 2 채널 영역(CH2)은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어 또는 나노 튜브일 수 있다. 이와 같은 상기 제 2 채널 영역(CH2)의 구조는 제 2 트랜지스터(TR2)의 단 채널 효과(short channel effect)를 완화할 수 있다.
도 33은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS RAM cell)의 등가 회로도이다. 도 33을 참조하여, 상기 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 상기 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 상기 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 상기 구동 트랜지스터들(TD1, TD2) 및 상기 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 제 1 트랜지스터(TR1)는 상기 구동 트랜지스터들(TD1, TD2), 상기 전송 트랜지스터들(TT1, TT2), 및 상기 부하 트랜지스터들(TL1, TL2) 중 하나이고, 본 발명의 실시예에 따른 제 2 트랜지스터(TR2) 상기 구동 트랜지스터들(TD1, TD2), 상기 전송 트랜지스터들(TT1, TT2), 및 상기 부하 트랜지스터들(TL1, TL2) 중 하나로 상기 제 1 트랜지스터(TR1)와 다른 트랜지스터일 수 있다.
상기 제 1 구동 트랜지스터(TD1)와 상기 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 상기 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)와 상기 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
상기 제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 상기 전원선(Vcc) 및 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제 1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제 2 노드(N2)에 전기적으로 연결되고, 상기 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제 2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제 1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1), 상기 제 1 전송 트랜지스터(TT1), 및 상기 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 상기 제 2 구동 트랜지스터(TD2), 상기 제 2 전송 트랜지스터(TT2), 및 상기 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 34는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 34를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
상기 전자 시스템(도 34의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 35는 상기 전자 시스템(도 34의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다. 그 밖에, 상기 전자 시스템(도 34의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
111: 제 1 하부 반도체 패턴
112: 제 2 하부 반도체 패턴
121: 제 1 상부 반도체 패턴
122, 123 제 2 상부 반도체 패턴
181, 182, 183, 184: 마스크 패턴
GA: 갭 영역
GD1, GD2: 게이트 절연막
GE1, GE2: 게이트 전극
SD1, SD2: 소스/드레인 영역들

Claims (20)

  1. 제 1 영역 및 제 2 영역을 포함하는 기판;
    상기 제 1 영역 상에 제공되고 상기 기판으로부터 돌출된 제 1 채널 영역을 포함하는 제 1 트랜지스터; 및
    상기 제 2 영역 상에 제공되고 제 2 채널 영역 및 상기 기판과 상기 제 2 채널 영역 사이로 연장되는 게이트 전극을 포함하는 제 2 트랜지스터를 포함하고,
    상기 제 1 채널 영역은 상기 제 2 채널 영역과 다른 물질을 포함하는 하부 반도체 패턴 및 상기 제 2 채널 영역과 같은 물질을 포함하는 상부 반도체 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 반도체 패턴은 상기 상부 반도체 패턴과 식각 선택성이 있는 물질을 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 2 채널 영역의 하면은 상기 상부 반도체 패턴과 상기 하부 반도체 패턴 사이의 계면과 실질적으로 동일 레벨인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 PMOS트랜지스터이고 상기 제 2 트랜지스터는 NMOS트랜지스터인 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제 1 채널 영역의 측벽은 (110) 결정면이고, 상기 제 2 채널 영역의 상면 및 하면은 (100) 결정면인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 동작 전압이 1V 이상인 고전압 트랜지스터이고 상기 제 2 트랜지스터는 동작 전압이 1V 미만인 저전압 트랜지스터인 반도체 소자.
  7. 제 6 항에 있어서,
    상기 하부 반도체 패턴은 상기 기판의 상면과 접하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 하부 반도체 패턴 및 상기 상부 반도체 패턴은 각각 복수 개로 제공되고,
    상기 복수 개의 하부 반도체 패턴들 및 상기 복수 개의 상부 반도체 패턴들은 교대로 반복하여 배치되는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 2 채널 영역은 복수 개로 제공되고,
    상기 복수 개의 제 2 채널 영역들은 상기 복수 개의 상부 반도체 패턴들과 동일 레벨인 반도체 소자.
  10. 제 1 항에 있어서,
    상기 하부 반도체 패턴의 폭은 상기 상부 반도체 패턴의 폭보다 좁은 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 2 채널 영역을 사이에 두고 상호 이격된 소스 영역 및 드레인 영역을 포함하고,
    상기 소스 영역의 하부 및 상기 드레인 영역의 하부는 상기 하부 반도체 패턴과 동일한 물질을 포함하는 반도체 소자.
  12. 반도체층;
    상기 반도체층으로부터 돌출된 제 1 채널 영역을 포함하는 제 1 트랜지스터; 및
    게이트 전극을 사이에 두고 상기 반도체층과 이격된 제 2 채널 영역을 포함하는 제 2 트랜지스터를 포함하고,
    상기 제 1 채널 영역은 상기 반도체층과 직접 접하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제 1 채널 영역은 하부 반도체 패턴 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하고,
    상기 하부 반도체 패턴은 상기 상부 반도체 패턴과 식각 선택성 있는 물질을 포함하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 2 채널 영역을 사이에 두고 상호 이격된 소스 영역 및 드레인 영역을 포함하고,
    상기 소스 영역의 하부 및 상기 드레인 영역의 하부는 상기 하부 반도체 패턴과 동일한 물질을 포함하는 반도체 소자.
  15. 제 12 항에 있어서,
    상기 제 1 트랜지스터는 PMOSFET이고 상기 제 2 트랜지스터는 NMOSFET인 반도체 소자.
  16. 제 12 항에 있어서,
    상기 제 1 채널 영역의 측벽은 (110) 결정면이고, 상기 제 2 채널 영역의 상면 및 하면은 (100) 결정면인 반도체 소자.
  17. 제 12 항에 있어서,
    상기 제 1 트랜지스터는 동작 전압이 1V 이상인 고전압 트랜지스터이고 상기 제 2 트랜지스터는 동작 전압이 1V 미만인 저전압 트랜지스터인 반도체 소자.
  18. 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 것;
    상기 제 1 영역 및 상기 제 2 영역 상에 제 1 반도체층 및 제 2 반도체층을 차례로 형성하는 것;
    상기 제 1 및 제 2 반도체층을 패터닝하여 하부 반도체 패턴 및 상부 반도체 패턴 패턴을 상기 제 1 영역 및 상기 제 2 영역에 각각 형성하는 것;
    상기 제 2 영역 상의 하부 반도체 패턴을 선택적으로 제거하여 갭 영역을 형성하는 것; 및
    상기 제 1 영역 및 상기 제 2 영역 각각에 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 상기 기판을 씨드층으로 하는 에피택시얼 공정에 의하여 형성되는 반도체 소자의 제조 방법.
  20. 제 18 항에 있어서,
    상기 제 2 영역 상의 게이트 전극은 상기 갭 영역으로 연장되는 반도체 소자의 제조 방법.
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