KR20150005620A - 통합 비아 요소를 갖는 전도체 구조물 - Google Patents

Abstract

전기 회로 구조물(100)은 제 1 전도성층을 이용하여 형성된 제 1 트레이스(105), 및 제 2 전도성층을 이용하여 형성된 제 2 트레이스(110)를 포함할 수 있다. 제 1 트레이스는 제 2 트레이스와 수직적으로 정렬될 수 있다. 전기 회로 구조물은 제 1 전도성층과 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 비아 세그먼트(115)를 포함할 수 있다. 비아 세그먼트는 제 1 전도성층에 평행한 방향으로 전기 신호를 전달하도록 구성된 제 1 전도체 구조물을 형성하는 제 1 트레이스 및 제 2 트레이스와 접촉할 수 있다.

Description

통합 비아 요소를 갖는 전도체 구조물{CONDUCTOR STRUCTURE WITH INTEGRATED VIA ELEMENT}

본 명세서 내에 개시된 하나 이상의 실시예들은 전기 회로 내에서 이용하기 위한 전도체 구조물에 관한 것이다. 보다 구체적으로, 하나 이상의 실시예들은 비아 기술을 이용하는 전도체 구조물의 형성에 관한 것이다.

전기 회로 제조 공정은 계속해서 더욱 작은 (미세한) 설계 규칙을 이용하여 더욱 작은 디바이스의 생성을 용이하게 하도록 진행한다. 예를 들어, 유기적 기질을 이용하는 집적 회로(integrated circuit; IC) 기술을 참조하면, 미세 라인 트레이스들은 거의 대략 20 ㎛로 형성될 수 있다. 유사하게, 간격을 지정하는 설계 규칙이 거의 대략 20 ㎛일 수 있다. 이에 대응하여, 인쇄 회로 기판(printed circuit board ; PCB) 기술을 이용하여 구던되던지 IC 기술을 이용하여 구현되던지, 전기 회로의 유전체층들의 두께는 얇아지는 경향이 있다. IC 기술을 다시 참조하면, 유전체층의 두께는 거의 대략 30 ㎛일 수 있다.

언급된 미세 설계 규칙 및 피처 크기(feature size)를 고려하면, 100 옴(Ohm) 차동 임피던스의 목표를 충족하는 차동 채널의 구현은 통상적으로 거의 대략 25 ㎛의 협소한 트레이스 폭 및 대략 15 내지 20 ㎛의 트레이스 높이를 갖는다. 기술된 바와 같은 치수를 갖는 하나 이상의 트레이스들을 이용하여 형성된 채널은, 특히 고주파수에서, 신호를 전파하는 채널의 능력에 영향을 미치는 다양한 상이한 유형의 손실을 겪을 수 있다.

기술된 바와 같은 채널은, 비제한적으로, 유전체 물질의 결과로서 발생하는 유전체 손실, 트레이스(들)의 표면 상의 임의의 거칠기의 결과로서 발생하는 손실, 및 표피 효과로 인한 손실을 포함하는, 다양한 상이한 유형의 손실을 겪을 수 있다. 일반적으로, "표피 효과"는, 전류 밀도가 전도체의 표면이나 그 근처에서 가장 크고 전도체의 표면에서부터 중심 쪽으로 더욱 깊은 깊이에서 감소하도록 전도체 자체 내에서 분포하는 교류 전류(예컨대, 고주파수 신호)의 경향을 나타낸다. 전류는 주로 또는 전도체 (예컨대, 트레이스)의 "표피"에서 흐른다. "표피"는 표피 깊이로 불리는 전도체 내의 레벨과 외부 표면 사이의 전도체의 일부분으로서 정의될 수 있다. 표피 효과는 표피 깊이가 작은 경우 고주파수에서 전도체의 유효 저항이 증가하도록 야기시켜, 전도체의 유효 단면적을 줄인다.

전기 회로 구조물은 제 1 전도성층을 이용하여 형성된 제 1 트레이스, 및 제 2 전도성층을 이용하여 형성된 제 2 트레이스를 포함할 수 있다. 제 1 트레이스는 제 2 트레이스와 수직적으로 정렬될 수 있다. 전기 회로 구조물은 제 1 전도성층과 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 비아 세그먼트(via segment)를 포함할 수 있다. 비아 세그먼트는 제 1 전도성층에 평행한 방향으로 전기 신호를 전달하도록 구성된 제 1 전도체 구조물을 형성하는 제 1 트레이스 및 제 2 트레이스와 접촉할 수 있다.

일 양태에서, 비아 세그먼트는 제 1 트레이스 및 제 2 트레이스와 수직적으로 정렬될 수 있다. 다른 양태에서, 비아 세그먼트는 제 1 트레이스 및 제 2 트레이스에 수직인 방향에서보다 제 1 트레이스 및 제 2 트레이스에 평행한 방향에서 더욱 길 수 있다.

전기 회로 구조물은 제 1 전도성층과 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 비아 요소(via element)를 포함할 수 있다. 비아 요소는 제 1 전도체 구조물의 일부로서 제 1 트레이스 및 제 2 트레이스와 접촉할 수 있다. 비아 요소는 최소 거리로 비아 세그먼트로부터 분리될 수 있다. 비아 요소는 또한 제 1 트레이스 및 제 2 트레이스와 수직적으로 정렬될 수 있다.

다른 양태에서, 전기 회로 구조물은 마이크로스트립 회로(microstrip circuit)를 형성하는 제 2 트레이스 아래에 위치하는 제 1 기준면을 포함할 수 있다. 또 다른 양태에서, 전기 회로 구조물은 스트립라인 회로(stripline circuit)를 형성하는 제 2 트레이스 밑에 위치하는 제 2 기준면 및 제 1 트레이스 위에 위치하는 제 1 기준면을 포함할 수 있다.

전기 회로 구조물은 또한 제 1 전도체 구조물을 적어도 부분적으로 포함하는 패러데이 케이지(Faraday cage)를 포함할 수 있다.

전기 회로 구조물은 제 1 전도성층을 이용하여 형성된 제 3 트레이스 및 제 2 전도성층을 이용하여 형성된 제 4 트레이스를 더 포함할 수 있다. 제 3 트레이스는 제 4 트레이스와 수직적으로 정렬될 수 있다. 전기 회로 구조물은 제 1 전도성층과 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 비아 요소를 포함할 수 있다. 비아 요소는 제 2 전도체 구조물을 형성하는 제 3 트레이스 및 제 4 트레이스와 접촉할 수 있다.

다른 양태에서, 제 1 전도체 구조물 및 제 2 전도체 구조물은 차동 쌍을 형성할 수 있다.

전기 회로 구조물을 형성하는 방법이 또한 기술된다. 제 1 트레이스가 제 1 전도성층을 이용하여 형성되고; 제 2 전도성층에 전도성 물질의 비아 세그먼트가 제 1 전도성층 위에 형성된다. 그런 다음, 제 3 트레이스가 제 2 전도성층 위에 제 2 전도성층을 이용하여 형성된다. 제 1 트레이스는 제 2 트레이스와 수직적으로 정렬된다. 비아 세그먼트는 제 1 전도성층에 평행한 방향으로 전기 신호를 전달하도록 구성된 전도체 구조물을 형성하는 제 1 트레이스 및 제 2 트레이스와 접촉한다.

비아 세그먼트는 제 1 트레이스 및 제 2 트레이스에 수직인 방향에서보다 제 1 트레이스 및 제 2 트레이스에 평행한 방향에서 더욱 길 수 있다.

방법은 제 1 트레이스 밑에 위치하는 제 1 기준면을 형성하는 단계; 및 스트립라인 회로를 형성하는 제 2 트레이스 위에 위치하는 제 2 기준면을 형성하는 단계를 더 포함할 수 있다.

다른 양태에서, 방법은 전도체 구조물을 적어도 부분적으로 포함하는 패러데이 케이지를 형성하는 단계를 포함할 수 있다.

다른 전기 회로 구조물은 제 1 전도성층을 이용하여 형성된 제 1 트레이스, 및 제 2 전도성층을 이용하여 형성된 제 2 트레이스를 포함할 수 있다. 제 1 트레이스는 제 2 트레이스와 수직적으로 정렬될 수 있다. 전기 회로 구조물은 제 1 전도성층과 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 복수의 비아 요소들을 포함할 수 있다. 복수의 비아 요소들 중 각각의 비아 요소는 제 1 전도성층에 평행한 방향으로 전기 신호를 전달하도록 구성된 통합 전도체 구조물을 형성하는 제 1 트레이스 및 제 2 트레이스와 접촉할 수 있다.

일 양태에서, 복수의 비아 요소들 중 각각의 비아 요소는 제 1 트레이스 및 제 2 트레이스와 수직적으로 정렬될 수 있다.

다른 양태에서, 전기 회로 구조물은 마이크로스트립 회로를 형성하는 제 2 트레이스 아래에 위치하는 제 1 기준면을 포함할 수 있다.

또 다른 양태에서, 전기 회로 구조물은 스트립라인 회로를 형성하는 제 2 트레이스 밑에 위치하는 제 2 기준면 및 제 1 트레이스 위에 위치하는 제 1 기준면을 포함할 수 있다.

전기 회로 구조물은 또한 통합 전도체 구조물을 적어도 부분적으로 포함하는 패러데이 케이지를 포함할 수 있다.

전도체 구조물을 포함하는 전기 회로가 또한 기술된다. 전도체 구조물은 제 1 전도성층을 이용하여 형성된 제 1 트레이스, 및 제 2 전도성층을 이용하여 형성된 제 2 트레이스를 포함할 수 있다. 제 1 트레이스는 제 2 트레이스와 수직적으로 정렬될 수 있다. 전기 회로는 제 1 전도성층과 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 제 1 비아 요소를 포함할 수 있다. 제 1 비아 요소는 제 1 전도성층에 평행한 방향으로 전기 신호를 전달하도록 구성된 전송 채널의 일부로서 통합 전도체 구조물을 형성하는 제 1 트레이스 및 제 2 트레이스와 접촉할 수 있다.

전기 회로는 제 1 전도성층과 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 제 2 비아 요소를 포함할 수 있다. 제 2 비아 요소는 통합 전도체 구조물의 일부로서 제 1 트레이스 및 제 2 트레이스와 접촉할 수 있다.

일 양태에서, 전기 회로는 마이크로스트립 회로를 형성하는 제 2 트레이스 아래에 위치하는 제 1 기준면을 포함할 수 있다.

다른 양태에서, 전기 회로는 스트립라인 회로를 형성하는 제 2 트레이스 밑에 위치하는 제 2 기준면 및 제 1 트레이스 위에 위치하는 제 1 기준면을 포함할 수 있다.

도 1a는 전도체 구조물의 제 1 배경도이다.
도 1b는 전도체 구조물의 제 2 배경도이다.
도 1c는 전도체 구조물의 제 3 배경도이다.
도 2는 전도체 구조물의 제 4 배경도이다.
도 3은 전도체 구조물의 제 5 배경도이다.
도 4는 구조물을 나타내는 제 1 횡단면도이다.
도 5는 구조물을 나타내는 제 2 횡단면도이다.
도 6은 구조물을 나타내는 제 3 횡단면도이다.
도 7은 구조물을 나타내는 제 4 횡단면도이다.
도 8은 구조물은 나타내는 제 5 횡단면도이다.

본 명세서는 신규한 것으로서 간주되는 하나 이상의 실시예들의 특징들을 정의하는 청구항들로 종결되지만, 하나 이상의 실시예들은 도면들과 함께한 상세한 설명의 고려로 더욱 잘 이해될 수 있을 것으로 믿는다. 요구되는 바와 같이, 하나 이상의 상세한 실시예들은 본 명세서 내에 개시된다. 그러나, 하나 이상의 실시예들은 단지 예시적인 것으로 이해되어야 한다. 그러므로, 본 명세서에 내에 개시된 특정한 구조적 및 기능적 세부 사항들은 제한적인 의미로서 해석되어서는 안 되며, 청구항들에 대한 기초로서 그리고 당업자로 하여금 사실상 임의의 적절한 상세한 구조물에서 하나 이상의 실시예들을 다양하게 활용하도록 교시하기 위한 대표적 기초로서 해석되어야 한다. 게다가, 여기에서 사용된 용어 및 구절은 제한하는 것으로 의도된 것이 아니라, 단지 여기에 개시된 하나 이상의 실시예들의 이해 가능한 설명을 제공하기 위한 것이다.

본 명세서 내에 개시된 하나 이상의 실시예들은 전기 회로 내에서 이용하기 위한 전도체 구조물에 관한 것으로, 보다 구체적으로, 비아 기술을 이용하는 전도체 구조물의 형성에 관한 것이다. 예를 들어, 전도체 구조물은 복수의 트레이스들을 이용하여 형성될 수 있다. 예를 들어, 전기 회로의 상이한 전도성층에 각각 위치하는 2개의 트레이스들이 수직적으로 정렬될 수 있다. 통합되고 단일의 통일된 전도체 구조물인 전도체 구조물을 형성하기 위해 개개의 트레이스 각각을 접촉하는 비아 세그먼트가 2개의 트레이스들 간에 형성될 수 있다. 전도체 구조물은 종래의 트레이스의 것보다 큰 단면적을 갖는다. 결과적인 전도체 구조물은, 특히, 고주파수 애플리케이션들에, 향상된 성능, 예컨대, 저손실을 제공할 수 있다.

예시적인 구조물들은, 전도체층들 간의 비아(또는 비아들)가 종래 방식, 예컨대, 고립 점, 기둥, 또는 원통으로 형상화될 수 있는 제조 기술들을 이용하여, 및/또는 비아 모양이 이렇게 제한되지 않는 제조 기술을 이용하여 구현될 수 있다. 예를 들어, 하나 이상의 제조 기술들은, 트레이스, 정육면체, 직육면체, 직사각형 입방체, 또는 이들의 양각의 변형(예컨대, 각각의 코너가 정확히 90도가 될 필요는 없음), 면과 같은 임의의 자유 형태의 모양으로 비아(또는 비아들)의 형성을 허용한다. 따라서, 본 명세서 내에 기술된 바와 같은, 전송 채널은, 여기에 기술된 바와 같은 비아, 또는 비아들을 이용하여 차동 또는 싱글 엔드(single ended) 전도체 구조물로서 구현될 수 있다.

본 명세서 내에 개시된 전도체 구조물은, IC의 경우 패키지 기판에 구현되던지 인쇄 회로 기판(PCB)에 구현되던지, 고주파 전송 채널을 형성하는데 이용될 수 있다. 고주파 전송 채널의 예에는, 예를 들어, "비아층"을 이용하여 생성 또는 형성될 수 있는 스트립라인 및 마이크로스트립 트레이스를 포함할 수 있다. 증가된 단면적을 제공하는 것에 더하여, 전도체 구조물은 표준 임피던스를 제공하도록 구성될 수 있다. 예를 들어, 전도체 구조물은 100 옴 차동 임피던스를 제공하도록 구성될 수 있다. 저손실 유전체 및 평활화 표면 프로파일의 이용과 같은, 다른 특징들이 고주파수에서 동작하기에 적합한 매우 낮은 손실의 전송 채널을 야기할 수 있다. 예를 들어, 본 명세서 내에 기술된 전송 채널은 대략 초당 19 기가비트(Gigabits per second; Gbps)에서 대략 56 Gbps 까지의 속도로 신호를 송신하는데 이용될 수 있다. 눈에 띄게, 이러한 구조물은 낮은 속도 또는 주파수의 신호를 전달할 수 있다.

게다가, 본 명세서 내에 개시된 전도체 구조물의 직류(direct current; DC) 저항은 획득되는 큰 단면적으로 인해 감소된다. 예를 들어, 본 명세서 내에 개시된 하나 이상의 실시예들은, 대략 15 mm 내지 대략 25 mm의 전송 채널 길이가 이용되는 경우, 대략 10 GHz - 25 GHz의 신호에 대해 1.5 db의 삽입 손실을 획득할 수 있다. 특히, 이러한 레벨의 삽입 손실은, 대략 0.008(또는 대략 0.01 내지 0.003의 범위)의 손실 계수(dissipation factor; DF)를 갖는 저손실 유전체 및 거의 2000A 평활도(예컨대, 대략 500A 내지 2000A의 범위 내)를 달성할 수 있는 표면 공정의 경우에, 달성 가능하다.

도 1a는 예시적인 전도체 구조물(100-1)의 제 1 배경도이다. 전도체 구조물(100-1)은 예컨대, 패키지 기판의 IC 내에 또는 PCB 내에 구현될 수 있는 전도체의 예이다. 도시된 바와 같이, 전도체 구조물(100-1)은 트레이스(예컨대, 제 1 트레이스)(105-1), 트레이스(예컨대, 제 2 트레이스)(110-1), 및 비아 세그먼트(115-1)를 포함하거나, 이들로 형성될 수 있는 통합 전도체 구조물이다.

트레이스(105-1)는 전기 회로의 제 1 전도성층을 이용하여 구현될 수 있다. 트레이스(110-1)는 전기 회로의 제 2 및 상이한 전도성층을 이용하여 구현될 수 있다. 각각의 전도성층은 x축 및 y축에 의해 정의된 면에 평행하게 구현될 수 있다. 전도성층을 형성하는데 이용될 수 있는 전도성 물질의 일례는 구리와 같은 금속일 수 있다. 제 1 전도성층 및 제 2 전도성층은, 예를 들어, 2개의 전도성층들이 절연(예컨데, 유전체)층에 의해 분리되는 IC 또는 PCB 내에 구현될 수 있다. 일반적으로, 트레이스(105-1) 및 트레이스(110-1)는 제 1 전도성층 및 제 2 전도성층에 트레이스(105-1) 및 트레이스(110-1)를 각각 포함할 수 있는 "패턴화층"을 뒤에 남기는 전기 회로 제조 공정을 통해 각각 개개의 전도성층의 일부를 제거함으로써 형성될 수 있다.

언급한 바와 같이, 제 1 전도성층 및 제 2 전도성층은 절연층에 의해 분리될 수 있다. 일부 경우에, 2개의 연속되는 전도성층들을 분리하는 절연층은 비아층으로 언급된다. 이용될 수 있는 유전체 물질의 예에는, 비제한적으로, 유리 섬유를 지원하는 것을 포함하는 프레그레그 유형, ABF 막을 포함하는 막 유형, 또는 세라믹 유형을 포함할 수 있다.

비아층은 트레이스(105-1)를 트레이스(110-1)에 전기적으로 결합하도록 구성될 수 있는 하나 이상의 비아 요소들을 형성하는데 이용될 수 있다. 일반적으로, "비아 요소"는 전기 회로에서, 전도체들의 상이한 층들, 즉 전도성층들 간의 수직적 전기 접속을 나타낸다. 일부 경우에, 예컨대, IC 내에서, 용어 "비아"는 절연층 내에 형성된 개구부를 나타낼 수 있고, 이러한 절연층 내의 전도성 물질이 수직적 전기 접속을 구현하도록 형성될 수 있다. 본 명세서 내에서 이용되는 바와 같이, 용어 "비아", "비아 요소" 및 "비아 세그먼트"는 접속이 형성되는 개구부를 간략화하는 것이 아니라 수직적, 물리적 및 전기적 접속을 나타낸다.

예시 및 설명의 용이함을 위해, 구절 "비아 요소"는 종래의 비아 및 비아 세그먼트 양자 모두를 나타내는데 이용된다. 구절 "비아 세그먼트"는 종래의 비아의 특징인 기둥 모양, 원통 모양, 플러그 모양, 또는 점 모양(실질적으로, 구 모양)으로 제한되지 않는 자유 형태의 방식으로 형상화되는 비아를 나타내는데 이용된다. 예를 들어, 절연층에 형성되는 비아 세그먼트는 트레이스, 정육면체, 직육면체, 직사각형 입방체, 면 등으로 형성될 수 있다. 용어 "비아"는 종래의 비아를 나타내는데 이용된다.

일 양태에서, 비아 세그먼트는, 트레이스(110-1), 비아 세그먼트(115-1) 및 트레이스(105-1)를 형성하는데 이용되는 다양한 금속층들이 일련의 패턴화 금속층들을 이용하여 형성되는 공정을 이용하여 형성될 수 있다. 각각의 층은, 예를 들어, 비아 세그먼트(115-1)가 형성되는 층을 포함하는 패턴화 금속층으로서 형성될 수 있다. 층들은, 예를 들어, 포토레지스트 기술을 이용하여 형성되어, 트레이스들(105-1 및 110-1) 각각의 경우에서처럼, 자유 형태 모양의 비아 세그먼트(115-1)가 형성되는 것을 허용할 수 있다. 이와 관련하여, 비아 세그먼트(115-1)가 형성되는 층은 트레이스들(105-1 및 110-1)을 형성하는데 이용되는 금속층들과는 상이하고 이들로부터 분리되는 금속층에서 생성된다. 트레이스(105-1), 비아 세그먼트(115-1) 및 트레이스(110-1)가 형성되는 금속층들의 적층된 구조물의 형성 다음에, 초과 물질(예컨대, 금속)이 제거되어 전도체 구조물(100-1)을 형성할 수 있고, 이 전도체 구조물(100-1)은, 예를 들어, 기저 물질 또는 기판의 표면 상에 구성될 수 있다. 그 뒤에, 기술된 바와 같은 절연 물질, 예컨대, 산화 유전체 물질이 전도체 구조물(100-1)을 둘러싸면서 충전될 수 있다.

예시를 목적으로, 다양한 유형의 금속층들은 도 1에 나타나지 않는다. 예를 들어, 금속층들과 유전체 물질 간의 개선된 접착을 용이하게 하기 위해 포함될 수 있는 금속 접착층들은 도시되지 않는다. 게다가, 포함될 수 있는 장벽 금속층들이 도시되지 않는다. 예시에서, 제 1 금속 접착층은 트레이스(110-1) 밑에 형성될 수 있고, 제 2 금속 접착층은 트레이스(105-1)와 비아 세그먼트(115-1) 사이에 형성될 수 있다. 장벽 금속층은 트레이스(110-1)와 비아 세그먼트(115-1) 사이에 형성될 수 있다. 전도체 구조물(100-1)을 구성하기 위해 제공되는 예들은 예시를 목적으로 제공된 것으로, 제한으로서 의도된 것이 아님이 이해되어야 한다. 다른 기술들이 전도체 구조물(100-1)을 형성하는데 이용될 수 있다.

도 1a에 도시된 바와 같이, 비아 세그먼트(115-1)는 직사각형 입방체 모양으로, 폭(130-1)을 초과하는 길이(125-1)를 가질 수 있다. 일반적으로, 트레이스(105-1)는 트레이스(110-1)와 수직적으로 정렬된다. 게다가, 트레이스(105-1)는 트레이스(110-1)와 동일하지 않다면, 실질적으로 유사하게 형상화될 수 있고, 예컨대, 동일한 폭 및 높이를 가질 수 있다. 비아 세그먼트(115-1)는 트레이스들(105-1 및 110-1)과 동일한 폭을 가질 수 있다. 비아 세그먼트(115-1)는 트레이스(105-1) 및 트레이스(110-1) 양자 모두와 수직적으로 정렬될 수 있다. 게다가, 비아 세그먼트(115-1)는 트레이스(105-1)의 하부 표면과 접촉하고, 트레이스(110-1)의 상부 표면과 접촉한다. 도시된 예에서, 비아 세그먼트(115-1)는 트레이스(105-1) 및 트레이스(110-1)의 길이-방향의 모양 및 방향과 일치하는 직사각형 모양으로 형성된다. 이런 식으로 형성된, 예컨대, 트레이스와 같이 형상화된, 비아 세그먼트(115-1)를 이용하여, 전도체 구조물(100-1)은 트레이스(105-1), 트레이스(110-1) 및 비아 세그먼트(115-1)를 포함하는 통합 전도체 구조물을 형성한다. 트레이스(105-1), 트레이스(110-1) 및 비아 세그먼트(115-1)는 각각이 통합 전도체 구조물(100-1)의 일부로서 x-y 평면에서 다양한 방향들 중 임의의 방향을 이동할 수 있는 동일한 신호 경로 또는 템플릿을 따르기 때문에, 머리 위에서 볼 때 단일 전도체가 나타나도록(예컨대, 오직 트레이스(105-1)만을 볼 수 있음) 수직적으로 정렬될 수 있다는 것이 이해되어야 한다.

일반적으로, 비아 세그먼트(115-1)와 같은 비아 세그먼트는, 비아 세그먼트의 모양이 x-y 평면의 다양한 방향들 중 임의의 방향에서 트레이스에 의해 취해진 모양 또는 경로에 대응할 수 있다는 것을 특징으로 한다. 예를 들어, 트레이스들(105-1 및 110-1)은 동일한 경로를 따르도록 구현된 비아 세그먼트(115-1)와 함께 x-y 평면 내에서 다양한 각도들 중 임의의 각, 예컨대, 45 및/또는 90도로 연장 및 구부러질 수 있다. 따라서, 전도체 구조물(100-1)은, 예를 들어, 다이 범프 위치에서부터 목적지 패키지 핀 위치까지 신호, 또는 신호들을 접속하는데 이용될 수 있다.

비아 세그먼트의 길이는 일반적으로 폭을 초과할 것이고, 상당한 양으로 폭을 초과할 수 있다. 비아 세그먼트는, 예를 들어, x-y 평면에서 직사각형 또는 정사각형 단면을 가질 수 있다. 비아 세그먼트는 x-y 평면에서 직사각형 (및 일부 경우에 정사각형) 단면을 가질 수 있다. 예를 들어, 비아 세그먼트의 길이는, 비아 세그먼트의 폭의 2배, 3배 또는 그 이상일 수 있다. 따라서, 도 1a의 좌표계를 참조하면, 비아 세그먼트는 전도체 구조물을 형성하는 위 아래 트레이스들에 수직인 방향(x 방향 및 z 방향 중 하나 또는 이들 양자 모두)에서보다 이에 평행한 방향(y 방향)에서 더욱 길 수 있다. 비아 요소들이 일반적으로 날카롭게, 예컨대, 90도로, 예시되었지만, 비아 요소들의 코너, 에지는 매끄럽게 되거나 둥글게 될 수 있다는 것이 이해되어야 한다.

그에 비해, 비아는 x-y 평면에서 원형 또는 둥근 모양의 단면을 가질 것이다. 게다가, 비아는 통상적으로 비아의 하부와 비아의 상부에서 상이한 직경을 갖는다. 따라서, x-z 평면에서 비아의 단면은 정사각형 또는 직사각형이 아니다.

도시된 바와 같이, 전도체 구조물(100-1)의 전체 높이(135-1)는 통상적으로 전도체 구조물을 형성하는데 단독으로 이용되는 단일 트레이스(예컨대, 트레이스 105-1)의 높이(120-1)를 초과한다. 전도체 구조물(100-1)의 결과적인 높이(135-1)는 단일 트레이스의 높이(120-1)의 2배 더하기 비아 세그먼트(115-1)의 높이를 포함한다. 전도체 구조물(100-1)의 결과적인 단면적은 단일 트레이스의 것에 비해 증가된 표면 영역을 제공한다. 이러한 증가된 표면 영역은, 전도체 구조물(100-1)이 표피 효과에 덜 민감하고, 고주파수 전도체와 같은 개선된 성능을 제공한다는 것을 의미한다.

일반적으로, 전도체 구조물(100-1)은 전기 신호가 그 안에서 전파되는 방향에 의해 특징지어 질 수 있다. 전도체 구조물(100-1)은 z 방향에 평행한 방향 (및 x-y 평면에 수직인 방향)이 아니라 x-y 평면에 평행한 임의의 방향으로 신호를 운반할 수 있다. 따라서, 전도체 구조물(100-1)은 종래의 비아 기술을 이용하는 경우에서처럼 수직 방향으로 신호를 전달하는 것이 아니라, 전도체 구조물(100-1)이 포함된 집적 회로를 생성하는데 이용되는 층들에 평행한 면에서 신호를 전파하도록 이용될 수 있다.

도 1b는 예시적인 전도체 구조물(100-2)의 제 2 배경도이다. 전도체 구조물(100-2)은, 비아 세그먼트(115-2)가 트레이스(105-2) 및 트레이스(110-2)의 폭보다 좁은 폭(또는 직경)을 갖는다는 것을 제외하면, 실질적으로 도 1a 및 전도체 구조물(100-1)을 참조하여 기술된 바와 같이 구현될 수 있다. 따라서, 트레이스들(105-2 및 110-2) 각각은 비아 세그먼트(115-2)를 "돌출"하는 것으로 말할 수 있다. 비아 세그먼트(115-2)는 여전히 트레이스(105-2) 및 트레이스(110-2) 양자 모두와 수직적으로 정렬되어, I 빔형의 아키텍처를 생성할 수 있다.

일 양태에서, 트레이스들(105-2 및 110-2)에 비교하여 비아 세그먼트(115-2)의 작은 폭은 특정한 공정 기술의 결과일 수 있다. 게다가, 비아 세그먼트(115-2)의 작은 폭은 특정한 범위, 예컨대, 트레이스들(105-2 및/또는 110-2)의 폭의 백분율 내에서 유지될 수 있다. 예를 들어, 트레이스들(105-2 및 110-2)은 폭이 대략 60 ㎛일 수 있고, 비아 세그먼트(115-2)는 폭이 대략 40 ㎛일 수 있다. 여기에 개시된 특정 폭은 단지 예시를 목적으로 제공된 것으로, 여기에 개시된 하나 이상의 실시예들의 제한하는 것으로 의도되지 않는다는 것을 이해해야 한다.

도 1c는 예시적인 전도체 구조물(100-3)의 제 3 배경도이다. 전도체 구조물(100-3)은, 비아 세그먼트(115-3)가 트레이스(105-3) 및 트레이스(110-3)의 폭보다 넓은 폭(또는 직경)을 갖는다는 것을 제외하면, 실질적으로 도 1a 및 전도체 구조물(100-1)을 참조하여 기술된 바와 같이 구현될 수 있다. 따라서, 비아 세그먼트(115-3)는 트레이스들(105-3 및 110-3) 각각을 "돌출"하는 것으로 말할 수 있다. 비아 세그먼트(115-3)는 여전히 트레이스(105-3) 및 트레이스(110-3) 양자 모두와 수직적으로 정렬될 수 있다.

일 양태에서, 트레이스들(105-3 및 110-3)과 비교하여 비아 세그먼트(115-3)의 큰 폭은 특정한 공정 기술의 결과일 수 있다. 게다가, 비아 세그먼트(115-3)의 큰 폭은 특정한 범위, 예컨대, 트레이스들(105-3 및/또는 110-3)의 폭의 백분율 내에서 유지될 수 있다. 예를 들어, 트레이스들(105-3 및 110-3)은 폭이 대략 40 ㎛일 수 있고, 비아 세그먼트(115-3)는 폭이 대략 60 ㎛일 수 있다. 여기에 개시된 특정 폭은 단지 예시를 목적으로 제공된 것으로, 여기에 개시된 하나 이상의 실시예들의 제한하는 것으로 의도되지 않는다는 것을 이해해야 한다.

도 2는 예시적인 전도체 구조물(200)의 제 4 배경도이다. 전도체 구조물(200)은 전기 회로의 일부로서 IC 또는 PCB 내에 구현될 수 있는 전도체의 예이다. 도시된 바와 같이, 전도체 구조물(200)은 트레이스(예컨대, 제 1 트레이스)(205), 트레이스(예컨대, 제 2 트레이스)(210), 및 복수의 비아 세그먼트들(215, 220 및 225)를 포함하는 통합 전도체 구조물이다.

전도체 구조물(200)은 트레이스들에 관한 치수 및 구조적 양태 면에서 도 1 의 전도체 구조물(100)과 실질적으로 유사할 수 있다. 그러나, 전도체 구조물(100)과 달리, 단일의 연속적인 비아 세그먼트가 아니라, 복수의 비아 세그먼트들이 이용된다. 일 양태에서, 비아 세그먼트들(215-225) 각각은 동일하거나, 실질적으로 동일한, 길이일 수 있다. y방향에서의 비아 세그먼트들(215-225) 각각의 길이는 여전히 x방향에서의 비아 세그먼트들(215-225) 각각의 폭을 초과할 수 있다. 그러나, 일 양태에서, 비아 세그먼트들(215-225)의 모양은 직사각형 입방체라기보다는, 비아 세그먼트들(215-225)은 정육면체일 수 있다. 비아 세그먼트(215)는 230으로 표시된 거리 또는 간격으로 비아 세그먼트(220)로부터 분리될 수 있다. 유사하게, 비아 세그먼트(220)는 거리 또는 간격(230)으로 비아 세그먼트(225)로부터 분리될 수 있다. 전도체 구조물(200)은 원하는 길이를 달성하기 위해 y방향으로 트레이스들(205 및 210)을 연장하고 추가의 비아 세그먼트들을 계속 이어나감으로써 구현될 수 있다는 것이 이해되어야 한다. 논의된 바와 같이, 전도체 구조물(200)은 x-y 평면 내의 임의의 방향으로 지속될 수 있고, 특정한 방향, 예컨대, y 방향에서의 지속은 오직 예시를 위한 것이다.

일 양태에서, 비아 세그먼트들(215-225) 각각의 길이는, 전도체 구조물(200)이 물리적 완전성을 유지한다는 것을 보장하기 위해 제한될 수 있다. 예를 들어, 비아 세그먼트들(215-225) 각각은 대략 2 밀리미터로 길이가 제한될 수 있다. 거리 또는 간격(230)은, 예를 들어, 대략 100 ㎛일 수 있다. 다른 예에서, 간격은 대략 180 ㎛, 200 ㎛ 등일 수 있다. 따라서, 전도체 구조물(200)은, 트레이스(205) 및 트레이스(210)는 연속적이지만, 비아 세그먼트는 비연속적인 통합 전도체 구조물을 나타낸다.

비아 세그먼트의 최대 길이는 이용되는 특정한 전기 회로 제조 기술 및 전기 회로 상의 응력 영향 등에 관련된 다른 구조적 고려 사항의 함수인 것이 이해되어야 한다. 따라서, 비아 세그먼트의 길이에 대한 2 밀리미터의 제약 및 비아 세그먼트들 간의 100 ㎛ 간격은 오직 예시를 위해 제공된 것으로, 본 명세서 내에 개시된 실시예들을 제한하는 것으로 의도되지 않는다.

다른 양태에서, 비아 세그먼트들의 연속되는 쌍들 간의 간격은 동일할 필요가 없다. 예를 들어, 일부 경우에, 연속되는 비아 세그먼트들의 제 1 쌍 간의 간격은 연속되는 비아 세그먼트들의 제 2 (다음) 쌍 간의 간격과 상이할 수 있다는 점에서, 간격은 불규칙할 수 있다. 일부 경우에, 간격은 원하는 전기적 특성, 예컨대, 전도체 구조물(200)의 손실 및/또는 임피던스에 따라 결정될 수 있다. 게다가, 전도체 구조물(200)의 기계적 (예컨대, 물리적) 요건이 비아 세그먼트들의 균열 또는 다른 의도하지 않은 기계적인 불연속성을 피하기 위한 간격 면에서 충족되는 것으로 추정하면, 비아 세그먼트들 간의 간격은 전도체 구조물(200)의 임피던스를 변화시키기 위해 더욱 크거나 작게 만들어질 수 있다. 유사하게, 비아 세그먼트들은 원하는 임피던스를 달성하기 위해 길이를 변화시킬 수 있다.

도 3은 예시적인 전도체 구조물(300)의 제 5 배경도이다. 전도체 구조물(300)은 IC 또는 PCB 내에 구현될 수 있는 전도체의 예이다. 도시된 바와 같이, 전도체 구조물(300)은 트레이스(예컨대, 제 1 트레이스)(305), 트레이스(예컨대, 제 2 트레이스)(310), 및 복수의 비아들(315, 320, 325 및 330)을 포함할 수 있는 통합 전도체 구조물이다.

전도체 구조물(300)은 트레이스들에 관한 치수 및 구조적 양태 면에서, 도 1의 전도체 구조물(100) 및 도 2의 전도체 구조물(200)에 각각 실질적으로 유사할 수 있다. 전도체 구조물(100)과 달리, 복수의 바이들이 이용된다. 비아 세그먼트들이 이용되는 전도체 구조물(200)과 달리, 전도체 구조물(300)은 트레이스(310)와 트레이스(305)를 결합하기 위해 비아, 예컨대, 종래의 비아를 이용한다. 전도체 구조물(300)은 2개의 트레이스들을 결합하는 연장형 채널 또는 트레이스 모양을 효과적으로 형성하는 비아 세그먼트들을 생성하는 능력을 갖는 기술이 아니라, 종래의 비아의 생성을 지원하는 전기 회로 제조 기술을 이용하여 형성될 수 있다. 따라서, 비아들(315-330) 각각은 종래의 비아로서 구현될 수 있다. 따라서, 비아들(315-330) 각각은 계란형 또는 타원형 기둥(장축이 단축보다 큼)을 포함하는 기둥 또는 원통으로서 구현되도록 둥근 에지를 가질 수 있다.

일 양태에서, 비아(315)는 340으로 표시된 거리 또는 간격으로 비아(320)로부터 분리될 수 있다. 비아(320)는 거리 또는 간격(340)으로 비아(325)로부터 분리될 수 있다. 비아(325)는 거리 또는 간격(340)으로 비아(330)로부터 분리될 수 있다. 그러나, 도 2를 참조하여 논의된 바와 같이, 비아들의 연속되는 쌍들 간의 간격은 동일하거나 일정할 필요는 없다는 것이 이해되어야 한다.

또 다른 실시예에서, 비아 및 비아 세그먼트의 조합을 이용하는 전도체 구조물이 구현될 수 있다. 예를 들어, 트레이스(305) 및 트레이스(310)와 같은 트레이스들이 한 쌍의 비아 요소들(예컨대, 하나의 비아 및 하나의 비아 세그먼트)을 이용하여 결합될 수 있다. 이런 식으로, 전도체 구조물을 형성하는데 이용되는 비아 요소들은 계속 비아와 비아 세그먼트 사이를 교대할 수 있다. 게다가, 비아/비아 세그먼트들의 패턴들이, 예를 들어, 전기 회로 내의 임피던스를 제어하기 위해, 요구된다면, 이용될 수 있다.

도 4는 예시적인 구조물(400)을 나타내는 제 1 횡단면도이다. 구조물(400)은 본 명세서의 도 1 내지 도 3을 참조하여 기술된 전도체 구조물들 중 임의의 전도체 구조물을 이용하여 구현되는 고주파수 전송 채널의 예이다. 구조물(400)은 하나 이상의 전도체 구조물들이 2개의 평행한 기준면들, 예컨대, 2개의 평행한 전도성층들 간에 위치하는 스트립라인 유형의 회로를 구현한다. 본 명세서 내에 이용되는 바와 같이, 구절 "기준면"은 접지면 또는 전력면을 나타낼 수 있다.

도시된 바와 같이, 구조물(400)은 상부 기준면(405), 전도성층(410), 전도성층(415), 및 하부 기준면(420)을 포함한다. 기준면들(405 및 420) 각각은 전도성층으로 형성되거나, 전도성층으로 구현될 수 있다. 전도성층들(410 및 415)은 하나 이상의 트레이스들이 형성될 수 있는 패턴화층들일 수 있다. 기준면(405)은 절연층(425)에 의해 전도성층(410)으로부터 분리될 수 있다. 전도성층(410)은 절연층(430)에 의해 전도성층(415)으로부터 분리될 수 있다. 마지막으로, 전도성층(415)은 절연층(435)에 의해 기준면(420)으로부터 분리될 수 있다. 비아 요소들, 예컨대, 비아들 및/또는 비아 세그먼트들은 절연층들(425, 430 및/또는 435) 중 임의의 하나의 절연층에 구현될 수 있다.

특정한 전도성층을 이용하여 형성되는 각각의 트레이스는 트레이스가 일원인 특정한 구조물을 참조하는데 이용되는 문자와 조합하여 그 전도성층에 대한 참조 번호로 표현된다. 예를 들어, 전도성층(410)으로 형성되는 트레이스들은 410A, 410B, 410C 및 410D로 표기된다. 비아 요소들은 비아 요소들이 일원인 특정한 구조물을 나타내는 문자와 조합하여 비아 요소들이 구현되는 특정한 층에 대응하는 참조 번호, 예컨대, 430으로 표현된다. 참조 번호에 대한 이러한 기준은 본 명세서의 나머지 도면들에 걸쳐 이용된다.

구조물(400)은 전도체 구조물(B) 및 전도체 구조물(C)을 포함한다. 전도체 구조물(B)은 트레이스(410B), 트레이스(415B), 및 트레이스(410B)와 트레이스(415B) 사이에 위치되어 이들에 접촉하는 비아 요소(430B)로 형성될 수 있다. 전도체 구조물(C)은 트레이스(410C), 트레이스(415C), 및 트레이스(410C)와 트레이스(415C) 사이에 위치되어 이들에 접촉하는 비아 요소(430C)로 형성될 수 있다. 일 구현예에서, 전도체 구조물들(B 및 C)은 차동 쌍을 형성할 수 있다.

다른 양태에서, 전도체 구조물들(B 및 C) 각각은 전도체 구조물들(A 및 D)을 이용하여 형성된 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물들(A 및 D)은, 예를 들어, 상부 및 하부를 제외한 모든 측면에서 전도체 구조물들(B 및 C)을 둘러싸는, 단면으로 도시된, 연속적인 전도체 구조물의 2개의 측면을 나타낼 수 있다. 따라서, 전도체 구조물들(A 및 D)는 전도체 구조물들(B 및 C)를, 적어도 부분적으로, 포함 또는 둘러싸도록 형성된 전도성 "벽"을 나타낸다. 도 4에 도시된 예에서, 패러데이 케이지의 벽, 예컨대, 전도체 구조물들(A 및 D)은 전도체 구조물들(B 및 C)과 동일한 높이를 갖고, 전도체 구조물들(B 및 C)과 수평적으로 정렬된다.

예시를 목적으로, 통상적인 절연(예컨대, 유전체) 층 두께(H)는 대략 50 ㎛일 수 있다. 통상적인 전도체 층(따라서 트레이스) 두께(H1)는 대략 15 ㎛일 수 있다. 따라서, 전도체 구조물(B)은, 예를 들어, 대략 15 ㎛ + 50 ㎛ = 65 ㎛의 높이를 가질 수 있다. 트레이스의 폭(W)은 대략 40 ㎛일 수 있다. 트레이스들 간의 간격(S)은 대략 80 ㎛일 수 있다. 전도체(B)에서부터 동일 평면상의 반복면(패러데이 케이지의 에지 및 전도체(A)) 까지의 간격(S1)은 대략 80 ㎛일 수 있다. 따라서, 전도체 구조물(B)의 단면 폭(예컨대, 원주)는 대략 65 ㎛ x 2 + 40 ㎛ x 2 = 210 ㎛일 수 있다.

그에 비해, 종래의 트레이스(예컨대, 트레이스 410B 단독)의 단면 폭(원주)은 대략 40 ㎛ x 2 + 15 ㎛ x 2 = 110 ㎛일 수 있다. 더욱 넓은 트레이스가 이용되는 스킵-층(skip-layer) 기술과 같은 다른 기술들은 대략 40 ㎛에서 70 ㎛로 트레이스 폭을 증가시킨다. 따라서, 스킵-층 기술을 이용하면, 트레이스의 단면 폭은 여전히 대략 70 ㎛ x 2 + 15 ㎛ x 2 = 170 ㎛일 수 있다. 따라서, 전도체 구조물들(B 및 C)은, 예를 들어, 증가된 표면적(이에 의해, 표피 효과가 감소함)을 제공하고, 향상된 트레이스 밀도, 예컨대, 향상된 채널 피치를 또한 제공한다.

폭, 높이 및 간격 치수들은 예시를 목적으로 제공된 것으로, 본 명세서 내에 개시된 하나 이상의 실시예들을 제한하는 것으로 의도되지 않는다는 것을 이해해야 한다. 이러한 치수들은, 예를 들어, 100 옴과 같은 차동 쌍들에 대해 및/또는 싱글 엔드 전도체에 대해 원하는 임피던스 목표에 도달하기 위해 모델링 및 특성화를 통해 수정되거나 다른 식으로 조정될 수 있다. 게다가, 이러한 치수들은 유전 상수의 변화를 통해 변경될 수 있고, 이러한 유전 상수는 이용되는 유전체 물질에 대해 상기 예에서 대략 3.2 내지 3.4인 것으로 가정된다.

다른 실시예에서, 구조물(400)은 싱글 엔드 전송 채널로서 구현될 수 있다. 예를 들어, 오직 단일의 전도체 구조물(즉, B 또는 C)만이 전도체 구조물들(A 및 D) 사이에 포함되도록 전도체 구조물(B) 또는 전도체 구조물(C) 중 어느 하나가 제거될 수 있다. 단일의 전도체 구조물에서, 전도체 구조물은 패러데이 케이지의 벽들 사이에 중심이 있을 수 있다.

도 1을 참조하여 논의된 바와 같이, 전도체 구조물들(A, B, C 및 D)은 다수의 패턴화된 금속층들을 적층함로써 형성될 수 있다. 일단 전도체 구조물들(A, B, C 및 D)가 형성되면, 절연층들(430 및 425)이 추가되거나 충전될 수 있다. 따라서, 종래의 기술들은 트레이스들이 구현될 금속층을 형성하는 경우 비아를 생성하기 위해 베이스 상에 이미 위치하는 절연층에 개구부를 생성하고 개구부에 금속을 흐르게 하는 반면, 절연층들(430 및 425)은 전도체 구조물들(A, B, C 및 D)을 둘러싸기 위해 전도체 구조물들(A, B, C 및 D)의 형성 이후에 확립된다.

도 5는 예시적인 구조물(500)을 나타내는 제 2 횡단면도이다. 구조물(500)은 본 명세서의 도 1 내지 도 3을 참조하여 기술된 전도체 구조물들 중 임의의 전도체 구조물을 이용하여 구현되는 고주파수 전송 채널의 예이다. 구조물(500)은 하나 이상의 전도체 구조물들이 2개의 평행한 기준면들 간에 위치하는 스트립라인 유형의 회로를 구현한다.

도시된 바와 같이, 구조물(500)은 상부 기준면(505), 전도성층(510), 전도성층(515) 및 하부 기준면(520)을 포함한다. 기준면들(505 및 520) 각각은 전도성층으로 형성되거나, 전도성층으로 구현될 수 있다. 전도성층들(510 및 515)은 하나 이상의 트레이스들이 형성될 수 있는 패턴화층들일 수 있다. 기준면(505)은 절연층(525)에 의해 전도성층(510)으로부터 분리될 수 있다. 전도성층(510)은 절연층(530)에 의해 전도성층(515)으로부터 분리될 수 있다. 마지막으로, 전도성층(515)은 절연층(535)에 의해 기준면(520)으로부터 분리될 수 있다. 비아 요소들, 예컨대, 비아들 및/또는 비아 세그먼트들은 절연층들(525, 530 및/또는 535) 중 임의의 하나의 절연층에 구현될 수 있다.

구조물(500)은 전도체 구조물(B) 및 전도체 구조물(C)을 포함한다. 전도체 구조물(B)은 트레이스(510B), 트레이스(515B), 및 트레이스(510B)와 트레이스(515B) 사이에 위치되어 이들에 접촉하는 비아 요소(530B)로 형성될 수 있다. 전도체 구조물(C)은 트레이스(510C), 트레이스(515C), 및 트레이스(510C)와 트레이스(515C) 사이에 위치되어 이들에 접촉하는 비아 요소(530C)로 형성될 수 있다. 일 구현예에서, 전도체 구조물들(B 및 C)은 차동 쌍을 형성할 수 있다.

도시된 바와 같이, 전도체 구조물들(B 및 C) 각각은 전도체 구조물들(A 및 D)을 이용하여 형성된 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(A)은 비아 요소들(525A, 530A, 및 535A) 및 트레이스들(510A 및 515A)로 형성될 수 있다. 전도체 구조물(D)은 비아 요소들(525D, 530D, 및 535D) 및 트레이스들(510D 및 515D)로 형성될 수 있다. 전도체 구조물들(A 및 D) 각각은 기준면(505)에서부터 기준면(520)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물들(A 및 D) 각각은 기준면들(505 및 520) 양자 모두와 결합한다는 것이 이해되어야 한다. 전도체 구조물들(A 및 D)은, 예를 들어, 상부 및 하부를 제외한 모든 측면에서 전도체 구조물들(B 및 C)을 둘러싸는, 단면으로 도시된, 연속적인 전도체 구조물의 2개의 측면을 나타낼 수 있다. 따라서, 전도체 구조물들(A 및 D)은 전도체 구조물들(B 및 C)를, 적어도 부분적으로, 포함 또는 둘러싸도록 형성된 전도성 "벽"을 나타낸다. 도 5에 도시된 예에서, 전도체 구조물들(A 및 D)은 전도체 구조물들(B 및 C)의 높이를 초과하는 높이를 갖는다. 도시된 바와 같이, 전도체 구조물들(A 및 D) 각각은 전도체 구조물들(B 및 C)보다 크거나 낮게 연장된다.

다른 실시예에서, 구조물(500)은 싱글 엔드 전송 채널로서 구현될 수 있다. 예를 들어, 오직 단일의 전도체 구조물(즉, B 또는 C)만이 전도체 구조물들(A 및 D) 내에 포함되도록 전도체 구조물(B) 또는 전도체 구조물(C) 중 어느 하나가 제거될 수 있다. 단일의 전도체 구조물의 경우, 전도체 구조물은 패러데이 케이지의 벽들 사이에 중심이 있을 수 있다.

도 6은 예시적인 구조물(600)을 나타내는 제 3 횡단면도이다. 구조물(600)은 본 명세서의 도 1 내지 도 3을 참조하여 기술된 전도체 구조물들 중 임의의 전도체 구조물을 이용하여 구현되는 고주파수 전송 채널의 예이다. 구조물(600)은 개개의 회로 각각의 하나 이상의 전도체 구조물들이 2개의 평행한 기준면들 간에 위치하는 다수의 스트립라인 유형 회로들을 구현한다.

도시된 바와 같이, 구조물(600)은 상부 기준면(605), 전도성층(610), 전도성층(615) 및 하부 기준면(620)을 포함한다. 기준면들(605 및 620) 각각은 전도성층으로 형성될 수 있다. 전도성층들(610 및 615)은 하나 이상의 트레이스들이 형성될 수 있는 패턴화층들일 수 있다. 기준면(605)은 절연층(625)에 의해 전도성층(610)으로부터 분리될 수 있다. 전도성층(610)은 절연층(630)에 의해 전도성층(615)으로부터 분리될 수 있다. 마지막으로, 전도성층(615)은 절연층(635)에 의해 기준면(620)으로부터 분리될 수 있다. 비아 요소들, 예컨대, 비아들 및/또는 비아 세그먼트들은 절연층들(625, 630 및/또는 635) 중 임의의 하나의 절연층에 구현될 수 있다.

구조물(600)은 3개의 전도체 구조물 쌍들, 예컨대, 차동 쌍들을 포함한다. 제 1 쌍은 전도체 구조물(B) 및 전도체 구조물(C)을 포함한다. 전도체 구조물(B)은 트레이스(610B), 트레이스(615B), 및 트레이스(610B)와 트레이스(615B) 사이에 위치되어 이들에 접촉하는 비아 요소(630B)로 형성될 수 있다. 전도체 구조물(C)은 트레이스(610C), 트레이스(615C), 및 트레이스(610C)와 트레이스(615C) 사이에 위치되어 이들에 접촉하는 비아 요소(630C)로 형성될 수 있다.

제 2 쌍은 전도체 구조물(E) 및 전도체 구조물(F)을 포함한다. 전도체 구조물(E)은 트레이스(610E), 트레이스(615E), 및 트레이스(610E)와 트레이스(615E) 사이에 위치되어 이들에 접촉하는 비아 요소(630E)로 형성될 수 있다. 전도체 구조물(F)은 트레이스(610F), 트레이스(615F), 및 트레이스(610F)와 트레이스(615F) 사이에 위치되어 이들에 접촉하는 비아 요소(630F)로 형성될 수 있다.

제 3 쌍은 전도체 구조물(H) 및 전도체 구조물(I)을 포함한다. 전도체 구조물(H)은 트레이스(610H), 트레이스(615H), 및 트레이스(610H)와 트레이스(615H) 사이에 위치되어 이들에 접촉하는 비아 요소(630H)로 형성될 수 있다. 전도체 구조물(I)은 트레이스(610I), 트레이스(615I), 및 트레이스(610I)와 트레이스(615I) 사이에 위치되어 이들에 접촉하는 비아 요소(630I)로 형성될 수 있다.

전도체 구조물들(B 및 C)은 전도체 구조물들(A 및 D)을 이용하여 형성된 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(A)은 비아 요소들(625A, 630A, 및 635A) 및 트레이스들(610A 및 615A)로 형성될 수 있다. 전도체 구조물(D)은 비아 요소들(625D, 630D, 및 635D) 및 트레이스들(610D 및 615D)로 형성될 수 있다. 전도체 구조물들(A 및 D) 각각은 기준면(605)에서부터 기준면(620)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물들(A 및 D) 각각은 기준면들(605 및 620) 양자 모두와 결합한다는 것이 이해되어야 한다.

전도체 구조물들(E 및 F)은 전도체 구조물들(D 및 G)을 이용하여 형성된 다른 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(G)은 비아 요소들(625G, 630G, 및 635G) 및 트레이스들(610G 및 615G)로 형성될 수 있다. 예시된 바와 같이, 전도체 구조물(D)은 전도체 구조물들(B 및 C)을 에워싸는 패러데이 케이지에 통합되고, 또한 전도체 구조물들(E 및 F)을 에워싸는 패러데이 케이지에 통합된다. 전도체 구조물(G)은 기준면(605)에서부터 기준면(620)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물(G)은 기준면들(605 및 620) 양자 모두와 결합한다는 것이 이해되어야 한다.

전도체 구조물들(H 및 I)은 전도체 구조물들(G 및 J)을 이용하여 형성된 다른 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(J)은 비아 요소들(625J, 630J, 및 635J) 및 트레이스들(610J 및 615J)로 형성될 수 있다. 전도체 구조물(J)은 기준면(605)에서부터 기준면(620)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물(J)은 기준면들(605 및 620) 양자 모두와 결합한다는 것이 이해되어야 한다. 예시된 바와 같이, 전도체 구조물(G)은 전도체 구조물들(E 및 F)을 에워싸는 패러데이 케이지에 통합되고, 또한 전도체 구조물들(H 및 I)을 에워싸는 패러데이 케이지에 통합된다.

다른 실시예에서, 구조물(600)은 일련의 싱글 엔드 전송 채널들로서 구현될 수 있다. 예를 들어, 오직 단일의 전도체 구조물(즉, B 또는 C)만이 전도체 구조물들(A 및 D) 사이에 위치하도록 전도체 구조물(B) 또는 전도체 구조물(C) 중 어느 하나가 제거될 수 있다. 유사하게, 오직 단일의 전도체 구조물(즉, E 또는 F)만이 전도체 구조물들(D 및 G) 사이에 포함되도록 전도체 구조물(E) 또는 전도체 구조물(F) 중 어느 하나가 제거될 수 있다. 마지막으로, 오직 단일의 전도체 구조물(즉, H 또는 I)만이 전도체 구조물들(G 및 J) 사이에 포함되도록 전도체 구조물(H) 또는 전도체 구조물(I) 중 어느 하나가 제거될 수 있다.

도 6은 높은 전송 채널 패킹 밀도를 지원하는 예시적인 회로 구조물을 나타낸다. 양호한 채널 대 채널 분리를 유지하면서 전송 채널의 높은 패킹 밀도를 획득하기 위해서, 도 6은 스트립라인 구성을 구현하는 전송 채널이 3 x W + 2 x S1 + S의 채널 피치를 달성하는 구성을 나타낸다. 도 4를 참조하여 앞서 언급된 예시적인 치수들을 이용하면, 대략 360 ㎛ (3 x 40 ㎛ + 2 x 80 ㎛ + 80 ㎛)의 채널 피치가 달성될 수 있다.

도 7은 예시적인 구조물(700)을 나타내는 제 4 횡단면도이다. 구조물(700)은 본 명세서의 도 1 내지 도 3을 참조하여 기술된 전도체 구조물들 중 임의의 전도체 구조물을 이용하여 구현되는 고주파수 전송 채널의 예이다. 구조물(700)은 기준면이 하나 이상의 전도체 구조물들 밑에 구현되지만, 기준면이 하나 이상의 전도체 구조물들 위에 구현되지 않는(예컨대, 바로 위에 구현되지 않음), 마이크로스트립 유형 회로를 구현한다. 구조물(700)은 또한 표면의, 동일 평면상의 도파관으로서 언급된다.

도시된 바와 같이, 구조물(700)은 전도성층(705), 전도성층(710), 기준면(715) 및 기준면(720)을 포함한다. 전도성층들(705 및 710)은 하나 이상의 트레이스들이 형성될 수 있는 패턴화층들일 수 있다. 기준면들(715 및 720) 각각은 전도성층으로 형성될 수 있다. 전도성층(705)은 절연층(725)에 의해 전도성층(710)으로부터 분리될 수 있다. 전도성층(710)은 절연층(730)에 의해 기준면(715)으로부터 분리될 수 있다. 마지막으로, 기준면(715)은 절연층(735)에 의해 기준면(720)으로부터 분리될 수 있다. 비아 요소들, 예컨대, 비아들 및/또는 비아 세그먼트들은 절연층들(725, 730 및/또는 735) 중 임의의 하나의 절연층에 구현될 수 있다.

구조물(700)은 전도체 구조물(B) 및 전도체 구조물(C)을 포함한다. 전도체 구조물(B)은 트레이스(705B), 트레이스(710B), 및 트레이스(705B)와 트레이스(710B) 사이에 위치되어 이들에 접촉하는 비아 요소(725B)로 형성될 수 있다. 전도체 구조물(C)은 트레이스(705C), 트레이스(710C), 및 트레이스(705C)와 트레이스(710C) 사이에 위치되어 이들에 접촉하는 비아 요소(725C)로 형성될 수 있다. 일 구현예에서, 전도체 구조물들(B 및 C)은 차동 쌍을 형성할 수 있다.

도시된 바와 같이, 전도체 구조물들(B 및 C) 각각은 전도체 구조물들(A 및 D)을 이용하여 형성된 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(A)은 비아 요소들(725A 및 730A) 및 트레이스들(705A 및 710A)로 형성될 수 있다. 전도체 구조물(D)은 비아 요소들(725D 및 730D) 및 트레이스들(705D 및 710D)로 형성될 수 있다. 전도체 구조물들(A 및 D) 각각은 전도성층(705)에서부터 기준면(715)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물들(A 및 D) 각각은 전도성층(705) 및 기준면(715) 양자 모두와 결합한다는 것이 이해되어야 한다. 도 7에 도시된 예에서, 패러데이 케이지의 벽들, 예컨대, 전도체 구조물들(A 및 D)은 전도체 구조물들(B 및 C)의 높이를 초과하는 높이를 갖는다. 도시된 바와 같이, 전도체 구조물들(A 및 D) 각각의 상부는 전도체 구조물들(B 및 C)의 상부들과 정렬된다. 전도체 구조물들(A 및 D) 각각의 하부는 전도체 구조물들(B 및 C)보다 낮게 연장된다.

다른 실시예에서, 구조물(700)은 싱글 엔드 전송 채널로서 구현될 수 있다. 예를 들어, 오직 단일의 전도체 구조물(즉, B 또는 C)만이 전도체 구조물들(A 및 D) 사이에 위치하도록 전도체 구조물(B) 또는 전도체 구조물(C) 중 어느 하나가 제거될 수 있다. 단일의 전도체 아키텍처에서, 단일 전도체는 패러데이 케이지의 벽들 사이에 중심이 있을 수 있다.

도 8은 예시적인 구조물(800)을 나타내는 제 5 횡단면도이다. 구조물(800)은 본 명세서의 도 1 내지 도 3을 참조하여 기술된 전도체 구조물들 중 임의의 전도체 구조물을 이용하여 구현되는 고주파수 전송 채널의 예이다. 구조물(800)은 기준면이 개개의 회로 각각의 하나 이상의 전도체 구조물들 밑에 존재하지만, 기준면이 하나 이상의 전도체들 위에 배치되지 않는(예컨대, 바로 위에 배치되지 않음), 다수의 마이크로스트립 유형 회로들을 구현한다. 구조물(800)은 복수의 표면의, 동일 평면상의 도파관을 표현한다.

도시된 바와 같이, 구조물(800)은 전도성층(805), 전도성층(810), 기준면(815) 및 기준면(820)을 포함한다. 전도성층들(805 및 810)은 하나 이상의 트레이스들이 형성될 수 있는 패턴화층들일 수 있다. 기준면들(815 및 820) 각각은 전도성층으로 형성될 수 있다. 전도성층(805)은 절연층(825)에 의해 전도성층(810)으로부터 분리될 수 있다. 전도성층(810)은 절연층(830)에 의해 기준면(815)으로부터 분리될 수 있다. 마지막으로, 기준면(815)은 절연층(835)에 의해 기준면(820)으로부터 분리될 수 있다. 비아 요소들, 예컨대, 비아들 및/또는 비아 세그먼트들은 절연층들(825, 830 및/또는 835) 중 임의의 하나의 절연층에 구현될 수 있다.

구조물(800)은 3개의 전도체 구조물 쌍들, 예컨대, 차동 쌍들을 포함한다. 제 1 쌍은 전도체 구조물(B) 및 전도체 구조물(C)을 포함한다. 전도체 구조물(B)은 트레이스(805B), 트레이스(810B), 및 트레이스(805B)와 트레이스(810B) 사이에 위치되어 이들에 접촉하는 비아 요소(825B)로 형성될 수 있다. 전도체 구조물(C)은 트레이스(805C), 트레이스(810C), 및 트레이스(805C)와 트레이스(810C) 사이에 위치되어 이들에 접촉하는 비아 요소(825C)로 형성될 수 있다.

제 2 쌍은 전도체 구조물(E) 및 전도체 구조물(F)을 포함한다. 전도체 구조물(E)은 트레이스(805E), 트레이스(810E), 및 트레이스(805E)와 트레이스(810E) 사이에 위치되어 이들에 접촉하는 비아 요소(825E)로 형성될 수 있다. 전도체 구조물(F)은 트레이스(805F), 트레이스(810F), 및 트레이스(805F)와 트레이스(810F) 사이에 위치되어 이들에 접촉하는 비아 요소(825F)로 형성될 수 있다.

제 3 쌍은 전도체 구조물(H) 및 전도체 구조물(I)을 포함한다. 전도체 구조물(H)은 트레이스(805H), 트레이스(810H), 및 트레이스(805H)와 트레이스(810H) 사이에 위치되어 이들에 접촉하는 비아 요소(825H)로 형성될 수 있다. 전도체 구조물(I)은 트레이스(805I), 트레이스(810I), 및 트레이스(805I)와 트레이스(810I) 사이에 위치되어 이들에 접촉하는 비아 요소(825I)로 형성될 수 있다.

전도체 구조물들(B 및 C)은 전도체 구조물들(A 및 D)을 이용하여 형성된 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(A)은 비아 요소들(825A 및 830A) 및 트레이스들(805A 및 810A)로 형성될 수 있다. 전도체 구조물(D)은 비아 요소들(825D 및 830D) 및 트레이스들(805D 및 810D)로 형성될 수 있다. 전도체 구조물들(A 및 D) 각각은 전도성층(805)에서부터 기준면(815)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물들(A 및 D) 각각은 전도성층(805) 및 기준면(815) 양자 모두와 결합한다는 것이 이해되어야 한다.

전도체 구조물들(E 및 F)은 전도체 구조물들(D 및 G)을 이용하여 형성된 다른 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(G)은 비아 요소들(825G 및 830G) 및 트레이스들(805G 및 810G)로 형성될 수 있다. 전도체 구조물(G)은 전도성층(805)에서부터 기준면(815)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물(G)은 전도성층(805) 및 기준면(815) 양자 모두와 결합한다는 것이 이해되어야 한다. 예시된 바와 같이, 전도체 구조물(D)은 전도체 구조물들(B 및 C)을 에워싸는 패러데이 케이지에 통합되고, 또한 전도체 구조물들(E 및 F)을 에워싸는 패러데이 케이지에 통합된다.

전도체 구조물들(H 및 I)은 전도체 구조물들(G 및 J)을 이용하여 형성된 다른 패러데이 케이지 내에 포함될 수 있다. 전도체 구조물(J)은 비아 요소들(825J, 및 830J) 및 트레이스들(805J 및 810J)로 형성될 수 있다. 전도체 구조물(J)은 전도성층(805)에서부터 기준면(815)까지 연속적인 구조물, 예컨대, 벽을 형성할 수 있고, 전도체 구조물(J)은 전도성층(805) 및 기준면(815) 양자 모두와 결합한다는 것이 이해되어야 한다. 예시된 바와 같이, 전도체 구조물(G)은 전도체 구조물들(E 및 F)을 에워싸는 패러데이 케이지에 통합되고, 또한 전도체 구조물들(H 및 I)을 에워싸는 패러데이 케이지에 통합된다.

다른 실시예에서, 구조물(800)은 일련의 싱글 엔드 전송 채널들로서 구현될 수 있다. 예를 들어, 오직 단일의 전도체 구조물(즉, B 또는 C)만이 전도체 구조물들(A 및 D) 사이에 위치하도록 전도체 구조물(B) 또는 전도체 구조물(C) 중 어느 하나가 제거될 수 있다. 유사하게, 오직 단일의 전도체 구조물(즉, E 또는 F)만이 전도체 구조물들(D 및 G) 사이에 위치하도록 전도체 구조물(E) 또는 전도체 구조물(F) 중 어느 하나가 제거될 수 있다. 마지막으로, 오직 단일의 전도체 구조물(즉, H 또는 I)만이 전도체 구조물들(G 및 J) 사이에 위치하도록 전도체 구조물(H) 또는 전도체 구조물(I) 중 어느 하나가 제거될 수 있다. 단일의 전도체 구조물 아키텍처에서, 단일 전도체는 패러데이 케이지의 벽들 사이에 중심이 있을 수 있다는 것이 이해되어야 한다.

도 8은 높은 전송 채널 패킹 밀도를 지원하는 방법을 나타낸다. 양호한 채널 대 채널 분리를 유지하면서 전송 채널의 높은 패킹 밀도를 획득하기 위해서, 도 8은 마이크로스트립 회로 구성을 구현하는 전송 채널이 3 x W + 2 x S1 + S의 채널 피치를 달성하는 구성을 나타낸다. 도 4를 참조하여 앞서 언급된 예시적인 치수들을 이용하면, 대략 360 ㎛ (3 x 40 ㎛ + 2 x 80 ㎛ + 80 ㎛)의 채널 피치가 달성될 수 있다.

도 2 내지 도 8을 참조하여 예시되지 않았지만, 도 1b 및 도 1c를 참조하여 예시된 바와 같이, 트레이스가 비아 요소를 돌출하거나, 비아 요소가 트레이스를 돌출하도록 전도체 구조물이 구현될 수 있다는 것이 이해되어야 한다. 예컨대, 양자 경우의 돌출이 바람직하지 않은 경우, 기술적인 제약으로 인해, 비아 요소는 전도체 구조물의 일부에서 생략될 수 있지만, 패러데이 케이지를 형성하는 측벽들의 구현을 위해 유지될 수 있다. 그러나, 통상적으로, 비아 요소(들)은 전송 채널의 시작/발사점 및 종점에서, 예컨대, 전송 채널의 개시점 및 종료점에서, 유지될 수 있다. 게다가, 신호들이 IC 내의 위치에서부터 전송 채널 상으로 결합하는 것을 용이하게 하기 위해 전송 채널의 개시점에서, 상위 층들에서부터 전송 채널(즉, 전도체 구조물)로의 접속을 위해 이용되는 추가의 비아 요소들이 통상적으로 필요하다. 유사하게, 신호들이 IC의 패키지에서부터 패키지 핀으로 결합하는 것을 허용하기 위해 종점에서 전송 채널(즉, 전도체 구조물)을 패키지 핀에 접속하는 추가의 바아 요소들이 필요하다.

본 명세서 내에 개시된 하나 이상의 실시예들은 유전 손실이든, 삽입 손실이든, 표면 효과이든, 감소된 손실 면에서, 고주파수 애플리케이션에 개선된 성능을 제공하는 전도체 구조물을 기술한다. 전도체 구조물은 개선된 DC 성능을 제공하고, 마이크로스트립 유형 회로 및/또는 스트립라인 유형 회로와 같은 고주파수 전송 채널에 이용될 수 있다.

설명을 목적으로, 특정 명칭이 여기에 개시된 다양한 발명 개념의 완전한 이해를 제공하기 위해 설명된다. 그러나, 여기에서 이용되는 용어는 단지 특정한 실시예들을 기술하기 위한 것으로, 제한하는 것으로 의도되지 않는다. 예를 들어, 본 명세서 전반에 걸쳐 "일 실시예", "실시예", 또는 유사한 언어에 대한 참조는 실시예와 함께 기술된 특정한 피처, 구조물, 또는 특성이 본 명세서 내에 개시된 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 따라서, 본 명세서에 걸쳐, 구절 "일 실시예에서", "실시예에서" 및 유사한 언어의 출현은 동일한 실시예를 나타내지만, 반드시 모두 동일한 실시예를 나타내는 것은 아닐 수 있다.

본 명세서에서 이용되는 바와 같이, 용어 "a", "an"는 하나 또는 하나보다 많은 것으로서 정의된다. 본 명세서에서 이용되는 바와 같이, 용어 "복수개"는 두개 또는 두개보다 많은 것으로서 정의된다. 본 명세서에서 이용되는 바와 같이, 용어 "또 다른"은 적어도 두번째 또는 그 이상의 것으로서 정의된다. 본 명세서에서 이용되는 바와 같이, 용어 "결합"은, 달리 표시되지 않으면, 하나 이상의 개재 요소들과 간접적으로 접속되거나, 임의의 개재 요소들 없이 직접적으로 접속되는 것으로서 정의된다. 2개의 요소들은 기계적으로, 전기적으로 결합되거나, 또는 통신 채널, 경로, 네트워크, 또는 시스템을 통해 통신 가능하게 연결될 수 있다.

본 명세서에서 이용되는 바와 같은, 용어 "및/또는"은 관련된 열거 항목들 중 하나 이상의 임의의 모든 가능한 조합들 나타내고 포함한다. 본 명세서에서 용어 "포함하다" 및/또는 "포함하는"이 사용될 때에, 이러한 용어는 진술된 피처, 정수, 단계, 동작, 요소 및/또는 컴포넌트의 존재를 규정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않음을 또한 이해할 것이다. 용어 제 1, 제 2 등이 다양한 요소들을 기술하기 위해 여기에서 이용될 수 있지만, 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 이용되기 때문에, 순서가 명시적으로 언급되거나 문맥이 요구하지 않는 한, 이러한 요소들은 이러한 용어들에 의해 제한되지 않아야 한다는 것이 또한 이해될 것이다.

본 명세서 내에 개시된 예시적인 전기 회로 구조물들은 본 발명의 본질적인 속성들로부터 이탈하지 않고서 다른 형태들로 실체화될 수 있다. 이에 따라, 본 발명의 범위를 말할 때에는, 전술한 상세한 설명보다는 이하의 청구 범위들을 참조해야 한다.

Claims (15)

1. 전기 회로 구조물에 있어서,
   제 1 전도성층을 이용하여 형성된 제 1 트레이스;
   제 2 전도성층을 이용하여 형성된 제 2 트레이스로서, 상기 제 1 트레이스는 상기 제 2 트레이스와 수직적으로 정렬되는 것인, 제 2 트레이스; 및
   상기 제 1 전도성층과 상기 제 2 전도성층 사이의 제 3 전도성층에 전도성 물질로 형성된 비아 세그먼트(via segment)를 포함하고,
   상기 비아 세그먼트는 상기 제 1 전도성층에 평행한 방향으로 전기 신호를 전달하도록 구성된 제 1 전도체 구조물을 형성하는 상기 제 1 트레이스 및 상기 제 2 트레이스와 접촉하는 것인, 전기 회로 구조물.
2. 제 1 항에 있어서, 상기 비아 세그먼트는 상기 제 1 트레이스 및 상기 제 2 트레이스와 수직적으로 정렬되는 것인, 전기 회로 구조물.
3. 제 1 항 또는 제 2 항에 있어서, 상기 비아 세그먼트는 상기 제 1 트레이스 및 상기 제 2 트레이스에 수직인 방향에서보다 상기 제 1 트레이스 및 상기 제 2 트레이스에 평행한 방향에서 더욱 긴 것인, 전기 회로 구조물.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
   상기 제 1 전도성층과 상기 제 2 전도성층 사이의 상기 제 3 전도성층에 전도성 물질로 형성된 비아 요소(via element)를 더 포함하고,
   상기 비아 요소는 상기 제 1 전도체 구조물의 일부로서 상기 제 1 트레이스 및 상기 제 2 트레이스와 접촉하는 것인, 전기 회로 구조물.
5. 제 4 항에 있어서, 상기 비아 요소는 최소 거리로 상기 비아 세그먼트로부터 분리되는 것인, 전기 회로 구조물.
6. 제 4 항 또는 제 5 항에 있어서, 상기 비아 요소는 상기 제 1 트레이스 및 상기 제 2 트레이스와 수직적으로 정렬되는 것인, 전기 회로 구조물.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
   마이크로스트립 회로(microstrip circuit)를 형성하는 상기 제 2 트레이스 아래에 위치하는 제 1 기준면을 더 포함하는 전기 회로 구조물.
8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
   상기 제 1 트레이스 위에 위치하는 제 1 기준면; 및
   스트립라인 회로(stripline circuit)를 형성하는 상기 제 2 트레이스 밑에 위치하는 제 2 기준면을 더 포함하는 전기 회로 구조물.
9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
   상기 제 1 전도체 구조물을 적어도 부분적으로 포함하는 패러데이 케이지(Faraday cage)를 더 포함하는 것인 전기 회로 구조물.
10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 전도성층을 이용하여 형성된 제 3 트레이스;
    상기 제 2 전도성층을 이용하여 형성된 제 4 트레이스로서, 상기 제 3 트레이스는 상기 제 4 트레이스와 수직적으로 정렬되는 것인, 제 4 트레이스; 및
    상기 제 1 전도성층과 상기 제 2 전도성층 사이의 상기 제 3 전도성층에 전도성 물질로 형성된 비아 요소를 더 포함하고,
    상기 비아 요소는 제 2 전도체 구조물을 형성하는 상기 제 3 트레이스 및 상기 제 4 트레이스와 접촉하는 것인, 전기 회로 구조물.
11. 제 10 항에 있어서, 상기 제 1 전도체 구조물 및 상기 제 2 전도체 구조물은 차동 쌍을 형성하는 것인, 전기 회로 구조물.
12. 전기 회로 구조물을 형성하는 방법에 있어서,
    제 1 전도성층을 이용하여 제 1 트레이스를 형성하는 단계;
    상기 제 1 전도성층 위의 제 2 전도성층에 전도성 물질의 비아 세그먼트를 형성하는 단계; 및
    상기 제 2 전도성층 위의 제 2 전도성층을 이용하여 제 3 트레이스를 형성하는 단계
    를 포함하고,
    상기 제 1 트레이스는 상기 제 2 트레이스와 수직적으로 정렬되고;
    상기 비아 세그먼트는 상기 제 1 전도성층에 평행한 방향으로 전기 신호를 전달하도록 구성된 전도체 구조물을 형성하는 상기 제 1 트레이스 및 상기 제 2 트레이스와 접촉하는 것인, 전기 회로 구조물을 형성하는 방법.
13. 제 12 항에 있어서, 상기 비아 세그먼트는 상기 제 1 트레이스 및 상기 제 2 트레이스에 수직인 방향에서보다 상기 제 1 트레이스 및 상기 제 2 트레이스에 평행한 방향에서 더욱 긴 것인, 전기 회로 구조물을 형성하는 방법.
14. 제 12 항 또는 제 13 항에 있어서,
    상기 제 1 트레이스 밑에 위치하는 제 1 기준면을 형성하는 단계; 및
    스트립라인 회로를 형성하는 상기 제 2 트레이스 위에 위치하는 제 2 기준면을 형성하는 단계를 더 포함하는 전기 회로 구조물을 형성하는 방법.
15. 제 12 항 또는 제 13 항에 있어서,
    상기 전도체 구조물을 적어도 부분적으로 포함하는 패러데이 케이지를 형성하는 단계를 더 포함하는 전기 회로 구조물을 형성하는 방법.

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